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CN111383670A - 使用电荷转移装置的感测技术 - Google Patents

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CN111383670A
CN111383670A CN201911292181.9A CN201911292181A CN111383670A CN 111383670 A CN111383670 A CN 111383670A CN 201911292181 A CN201911292181 A CN 201911292181A CN 111383670 A CN111383670 A CN 111383670A
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CN
China
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sensing
digit line
transistor
voltage
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Withdrawn
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CN201911292181.9A
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G·B·雷德
J·F·施雷克
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Micron Technology Inc
Original Assignee
Micron Technology Inc
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Publication date
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Abstract

本申请案涉及使用电荷转移装置的感测技术。提供用于感测与能够存储三种或多于三种逻辑状态的存储器单元相关联的信号的技术。为感测存储器单元(例如，与存储器单元相关联的信号)，可使用电荷转移装置在数字线与和多个感测组件耦合的节点之间转移电荷。一旦所述电荷被转移，则所述多个感测组件中即使不是每一感测组件也有至少一些感测组件可使用各种感测方案中的一者来感测所述电荷。举例来说，可通过每一感测组件在同一时间使用单个固定参考值或在不同时间使用不同的固定参考值来感测所述电荷。基于正与所述节点转移的或已转移的所述电荷(例如，使用所述电荷转移装置)及每一感测组件感测所述电荷，可确定与所述存储器单元相关联的逻辑状态。

Description

使用电荷转移装置的感测技术
交叉引用
本专利申请案主张2018年12月26日提出申请的拉德(Raad)等人的标题为“使用电荷转移装置的感测技术”的第16/232,280号美国专利申请案的优先权，所述美国专利申请案转让给受让人且全文以引用方式明确并入本文中。
技术领域
技术领域涉及使用电荷转移装置的感测技术。
背景技术
以下内容大体来说涉及包含至少一个存储器装置的系统且更具体来说涉及使用电荷转移装置的感测技术。
存储器装置广泛地用在各种电子装置(例如，计算机、无线通信装置、相机、数字显示器等)中来存储信息。通过将存储器装置的不同状态编程来存储信息。举例来说，二进制装置最通常存储两种状态中的一种，通常标示为逻辑1或逻辑0。在其它装置中，可存储多于两种状态。为获取所存储的信息，装置的组件可读取或感测存储器装置中所存储的至少一种状态。为存储信息，装置的组件可对存储器装置中的状态进行写入或编程。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)等等。存储器装置可以是易失性的或非易失性的。除非通过外部电源周期性地刷新易失性存储器装置(例如，DRAM)，否则其可随时间而丢失其所存储的状态。
改进存储器装置通常可包含提高存储器单元密度、提高读取/写入速度、提高可靠性、延长数据留存期、减小功耗或降低制造成本以及其它衡量标准。一些存储器单元可经配置以存储多种状态。可期望感测与能够存储多种状态的此存储器单元相关联的信号以在读取操作期间更准确地确定存储器单元所存储的逻辑状态且提高可靠性且实现其它益处。
发明内容
在一些实例中，一种方法可包含：使用第一晶体管至少部分地基于数字线上的第一电压小于所述第一晶体管的栅极上的第二电压来在所述数字线与和第一感测组件及第二感测组件耦合的节点之间转移电荷；通过所述第一感测组件在第一时间至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的信号；通过所述第二感测组件在与所述第一时间不同的第二时间至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的所述信号；及至少部分地基于通过所述第一感测组件感测所述信号及通过所述第二感测组件感测所述信号来确定多电平存储器单元的逻辑状态。
在一些实例中，一种方法可包含：在读取操作期间使用第一晶体管在数字线与第一感测组件及第二感测组件的节点之间转移电荷，其中至少部分地基于所述数字线上的第一电压小于所述第一晶体管的栅极上的第二电压来转移所述电荷；通过所述第一感测组件在某一时间使用第一参考值至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的信号；通过所述第二感测组件在所述某一时间使用第二参考值至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的所述信号；及至少部分地基于通过所述第一感测组件感测所述信号及通过所述第二感测组件感测所述信号来确定与所述数字线耦合的多电平存储器单元的逻辑状态。
在一些实例中，一种设备可包含：存储器单元，其与数字线耦合且经配置以存储三种或多于三种状态；第一感测组件，其与节点耦合且经配置以感测通过在所述数字线与所述节点之间转移电荷而引起的信号；第二感测组件，其与所述节点耦合且经配置以感测通过在所述数字线与所述节点之间转移所述电荷而引起的所述信号；第一晶体管，其与所述数字线以及所述第一感测组件及所述第二感测组件的所述节点耦合，所述第一晶体管经配置以在读取操作期间在所述数字线与所述节点之间转移所述电荷；及第二晶体管，其与所述第一晶体管的栅极以及所述第一感测组件及所述第二感测组件的所述节点耦合，所述第二晶体管经配置以将第一电压施加到所述第一晶体管的所述栅极以补偿与所述第一晶体管相关联的阈值电压。
在一些实例中，一种设备可包含：多电平存储器单元，其与数字线耦合；第一感测组件，其与节点耦合；第二感测组件，其与所述节点耦合；第一晶体管，其与所述节点耦合；第二晶体管，其与所述第一晶体管的栅极以及所述第一感测组件及所述第二感测组件的所述节点耦合；及控制器，其与所述多电平存储器单元耦合。所述控制器可操作以：使用所述第一晶体管在所述数字线与所述节点之间转移电荷；通过所述第一感测组件在第一时间至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的信号；通过所述第二感测组件在与所述第一时间不同的第二时间至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的所述信号；及至少部分地基于通过所述第一感测组件感测所述信号及通过所述第二感测组件感测所述信号来确定所述多电平存储器单元的逻辑状态。
在一些实例中，一种设备可包含：多电平存储器单元，其与数字线耦合；第一感测组件，其与节点耦合；第二感测组件，其与所述节点耦合；第一晶体管，其与所述节点耦合；第二晶体管，其与所述第一晶体管的栅极以及所述第一感测组件及所述第二感测组件的所述节点耦合；及控制器，其与所述多电平存储器单元耦合。所述控制器可操作以：通过所述第一晶体管在所述数字线与所述节点之间转移电荷；通过所述第一感测组件在某一时间使用第一参考值至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的所述信号；通过所述第二感测组件在所述某一时间使用第二参考值至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的所述信号；及至少部分地基于通过所述第一感测组件感测所述信号及通过所述第二感测组件感测所述信号来确定所述多电平存储器单元的逻辑状态。
附图说明
图1图解说明根据本发明的方面的在数字线与感测组件之间转移电荷的系统的实例，所述感测组件支持使用电荷转移装置的感测技术。
图2图解说明根据本发明的方面的支持使用电荷转移装置的感测技术的存储器裸片的实例。
图3图解说明根据本发明的方面支持使用电荷转移装置的感测技术的实例性电路。
图4及5图解说明根据本发明的方面各自支持使用电荷转移装置的感测技术的实例性时序图。
图6图解说明根据本发明的方面的支持使用电荷转移装置的感测技术的装置的框图。
图7到10展示图解说明根据本发明的方面的支持使用电荷转移装置的感测技术的一或多种方法的流程图。
具体实施方式
可使用电荷转移装置来读取(例如，感测)能够存储三种或多于三种状态(例如，多电平存储器单元)的存储器单元。如此，单个多电平存储器单元可经配置以存储一个以上数字数据位。为感测多电平存储器单元，可使用电荷转移装置来改进感测存储器单元的窗。举例来说，电荷转移装置可增大存储在存储器单元上的电荷之间的差以更准确地感测特定存储在存储器单元上的逻辑状态。因此，基于存储到存储器单元的特定逻辑状态，所述电荷转移装置可在读取操作期间将与存储器单元相关联的数字线耦合到一或多个感测组件。
提供用于感测多电平存储器单元的多种技术。在一些实例中，多电平存储器单元可存储多种逻辑状态，例如三种逻辑状态(例如，逻辑00、01、11)，且在其它实例中，多电平存储器单元可存储四种或多于四种逻辑状态(例如，逻辑00、01、10、11)。为感测多电平存储器单元的逻辑状态，可在与多电平存储器单元耦合的数字线与一或多个感测组件之间转移电荷。可使用电荷转移装置来在数字线与一或多个感测组件之间转移电荷。可将电荷转移装置与数字线及感测组件耦合，以使得当数字线的电压小于电荷转移装置的栅极的电压时(例如，由于多电平存储器单元被放电到数字线上)，电荷转移到与第一感测组件及第二感测组件耦合的节点。
当感测经配置以存储三种逻辑状态的多电平存储器单元时，可使用各种感测方案。在一些实例中，可通过每一感测组件在不同时间使用单个固定的参考电压(例如，固定参考值)来感测与存储器单元相关联的信号。在其它实例中，可通过每一感测组件在同一时间使用不同的固定的参考电压(例如，使用第一参考值及第二参考值)来感测与存储器单元相关联的信号。在任一实例中，可将信号传送(例如，使用电荷转移装置)到与第一感测组件及第二感测组件耦合的节点，且可感测所述信号(例如，通过每一感测组件)。因此，多电平存储器单元的逻辑状态可部分地基于由第一感测组件及第二感测组件进行的感测操作。
在其它实例中，提供用于感测经配置以存储四种逻辑状态的多电平存储器单元的技术。如上文所描述，可基于数字线的电压及电荷转移装置的栅极的电压来在数字线(例如，多电平存储器单元的数字线)与一或多个感测组件之间转移电荷。当感测经配置以存储四种或多于四种逻辑状态的多电平存储器单元时，可使用各种感测方案。在一些实例中，可通过每一感测组件在不同时间使用单个固定的参考电压(例如，固定参考值)来感测与存储器单元相关联的信号。在其它实例中，可通过每一感测组件在同一时间使用不同的固定参考电压(例如，使用第一参考值及第二参考值)来感测与存储器单元相关联的信号。在任一实例中，可将信号转移(例如，使用电荷转移装置)到与第一感测组件、第二感测组件及第三感测组件耦合的节点，且可通过每一感测组件感测所述信号。因此，多电平存储器单元的逻辑状态可部分地基于通过三个或多于三个感测组件中的每一者进行的感测操作。
首先结合存储器系统来描述本发明的特征。结合根据本发明的方面的支持使用电荷转移装置的感测技术的存储器裸片、存储器电路及时序图来描述本发明的特征。参考与使用电荷转移装置的感测技术相关的设备图及流程图来进一步图解说明且描述本发明的这些及其它特征。
图1图解说明根据本文中所揭示的方面的利用一或多个存储器装置的系统100的实例。系统100可包含外部存储器控制器105、存储器装置110及多个通道115，所述多个通道115耦合外部存储器控制器105与存储器装置110。系统100可包含一或多个存储器装置，但为便于图解说明，可将所述一或多个存储器装置描述为单个存储器装置110。
系统100可包含若干种电子装置，例如计算装置、移动计算装置、无线装置或图形处理装置。系统100可以是便携式电子装置的实例。系统100可以是以下各项的实例：计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、可穿戴装置、联网装置等。存储器装置110可以是经配置以存储系统100的一或多个其它组件的数据的系统组件。在一些实例中，系统100经配置以使用基站或接入点来与其它系统或装置进行双向无线通信。在一些实例中，系统100能够进行机器型通信(MTC)、机器间(M2M)通信或装置间(D2D)通信。
系统100的至少一些部分可以是主机装置的实例。此主机装置可以是使用存储器来执行过程的装置的实例，例如计算装置、移动计算装置、无线装置、图形处理装置、计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、可穿戴装置、联网装置、一些其它静止或便携式电子装置等。在一些情形中，主机装置可指的是实施外部存储器控制器105的功能的硬件、固件、软件或其组合。在一些情形中，外部存储器控制器105可被称为主机或主机装置。
在一些情形中，存储器装置110可以是经配置以与系统100的其它组件进行通信的独立装置或组件，且提供可供系统100使用或参考的物理存储器地址/空间。在一些实例中，存储器装置110可经配置以与至少一种或多种不同类型的系统100协同工作。系统100的组件与存储器装置110之间的信令可操作来支持用以调制信号的调制方案、用于传达信号的不同引脚设计、系统100与存储器装置110的不同封装、系统100与存储器装置110之间的时钟信令及同步、分段计时法(timing conventions)及/或其它因素。
存储器装置110可经配置以存储系统100的组件的数据。在一些情形中，存储器装置110可用作系统100的从型装置(例如，对系统100通过外部存储器控制器105提供的命令作出响应及执行所述命令)。此命令可包含针对存取操作的存取命令(例如，针对写入操作的写入命令)、针对读取操作的读取命令、针对刷新操作的刷新命令或其它命令。存储器装置110可包含两个或多于两个存储器裸片160(例如，存储器芯片)以支持所期望或规定的数据存储容量。包含两个或多于两个存储器裸片的存储器装置110可被称为多裸片存储器或封装(也被称为多芯片存储器或封装)。
系统100可进一步包含处理器120、基本输入/输出系统(BIOS)组件125、一或多个外围组件130及输入/输出(I/O)控制器135。系统100的组件可使用总线140来彼此进行电子通信。
处理器120可经配置以控制系统100的至少一些部分。处理器120可以是通用处理器、数字信号处理器(DSP)、特殊应用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或者其可以是这些类型的组件的组合。在这些情形中，处理器120可以是中央处理单元(CPU)、图形处理单元(GPU)或芯片上系统(SoC)的实例以及其它实例。
BIOS组件125可包含用作固件的BIOS的软件组件，所述固件可起始且运行系统100的各种硬件组件。BIOS组件125也可管理处理器120与系统100的各种组件(例如，外围组件130、I/O控制器135等)之间的数据流。BIOS组件125可包含存储在只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
外围组件125可以是可被集成到系统100中或与系统100集成在一起的任何输入装置或输出装置或此类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口或外围卡槽，例如外围组件互连(PCI)或加速图形端口(AGP)槽。外围组件125可以是被所属领域的技术人员理解为外围装置的其它组件。
I/O控制器135可管理处理器120与外围组件13、输入装置145或输出装置150之间的数据通信。I/O控制器135可管理未集成到系统100中或未与系统100集成在一起的外围装置。在一些情形中，I/O控制器135可表示去往外部外围组件的物理连接或端口。
输入145可表示在系统100外部的将信息、信号或数据提供到系统100或其组件的装置或信号。此可包含用户界面或者与其它装置的或位于其它装置之间的接口。在一些情形中，输入145可以是经由一或多个外围组件130与系统100介接的外围装置，或者可由I/O控制器135管理。
输出150可表示在系统100外部的经配置以从系统100或其组件中的任一者接收输出的装置或信号。输出150的实例可包含显示器、音频扬声器、打印装置或印刷电路板上的另一处理器等。在一些情形中，输出150可以是经由一或多个外围组件130与系统100介接的外围装置，或者可由I/O控制器135管理。
系统100的组件可由经设计以实施其功能的通用或专用电路系统构成。此可包含经配置以实施本文中所描述的功能的各种电路元件，例如导线、晶体管、电容器、电感器、电阻器、放大器或其它有源或无源元件。在一些实例中，存储器装置110可与多个感测组件耦合。举例来说，每一存储器单元可经由数字线与感测组件耦合，所述数字线与电荷转移装置(例如，晶体管)耦合。电荷转移装置的栅极可与经配置以补偿与电荷转移装置相关联的阈值电压的补偿装置(例如，第二晶体管)及电容器耦合。在一些实例中，电荷转移装置可经配置以基于存储器单元被放电到数字线上来在数字线与感测组件之间转移电荷。随后，每一感测组件可在同一时间、在不同时间使用固定参考电压、多个参考电压或其组合感测相应电荷。
存储器装置110可包含装置存储器控制器155及一或多个存储器裸片160。每一存储器裸片160可包含本地存储器控制器165(例如，本地存储器控制器165-a、本地存储器控制器165-b及/或本地存储器控制器165-N)及存储器阵列170(例如，存储器阵列170-a、存储器阵列170-b及/或存储器阵列170-N)。存储器阵列170可以是(例如，栅格)存储器单元的集合，其中每一存储器单元经配置以存储至少一个数字数据位。参考图2更详细地描述存储器阵列170及/或存储器单元的特征。如上文所描述，存储器装置110可与多个感测组件耦合。举例来说，每一存储器单元(例如，相应存储器阵列的每一存储器单元)可经由数字线及电荷转移装置(例如，晶体管)与感测组件耦合。在一些实例中，每一晶体管的栅极可经配置以补偿与电荷转移装置相关联的阈值电压与补偿装置(例如，第二晶体管)及电容器耦合。
存储器装置110可以是二维(2D)存储器单元阵列的实例或可以是三维(3D)存储器单元阵列的实例。举例来说，2D存储器装置可包含单个存储器裸片160。3D存储器装置可包含两个或多于两个存储器裸片160(例如，存储器裸片160-a、存储器裸片160-b及/或任何数目个存储器裸片160-N)。在3D存储器装置中，多个存储器裸片160-N可彼此堆叠。在一些情形中，3D存储器装置中的存储器裸片160-N可被称为层面、层级、层或裸片。3D存储器装置可包含任何数量的堆叠存储器裸片160-N(例如，两高、三高、四高、五高、六高、七高、八高)。与单个2D存储器装置相比，这可增大可定位在衬底上的存储器单元的数目，这继而可降低存储器阵列的生产成本或提高其性能或者既降低成本又提高性能。在一些3D存储器装置中，不同的层面可共享至少一个共同存取线，以使得一些层面可共享字线、数字线、及/或板线中的至少一者。
装置存储器控制器155可包含经配置以控制存储器装置110的操作的电路或组件。如此，装置存储器控制器155可包含使得存储器装置110能够执行命令的硬件、固件及软件，且可经配置以接收、传输或执行与存储器装置110相关的命令、数据或控制信息。装置存储器控制器155可经配置以与外部存储器控制器105、一或多个存储器裸片160或处理器120进行通信。在一些情形中，存储器装置110可从外部存储器控制器105接收数据及/或命令。举例来说，存储器装置110可接收写入命令或读取命令，所述写入命令指示存储器装置110将存储代表系统100的组件(例如，处理器120)的特定数据，所述读取命令指示存储器装置110将向系统100的组件(例如，处理器120)提供存储器裸片160中所存储的特定数据。
在一些情形中，装置存储器控制器155可控制本文中结合存储器裸片160的本地存储器控制器165所描述的存储器装置110的操作。装置存储器控制器155及/或本地存储器控制器165中所包含的组件的实例可包含用于解调从外部存储器控制器105接收到的信号的接收器、用于将信号调制并传输到外部存储器控制器105的解码器、逻辑、解码器、放大器、滤波器等。在一些实例中，装置存储器控制器155可经配置以使用电荷转移装置来在存储器阵列涉及读取操作时控制所述存储器阵列的操作。举例来说，存储器阵列170-a的每一存储器单元可经由相应数字线与至少第一感测组件及第二感测组件的节点耦合。在一些实例中，数字线可与电荷转移装置耦合，所述电荷转移装置经配置以基于存储器单元被放电到数字线上在数字线与节点之间转移电荷。
在一些实例中，本地存储器控制器165可使用第一晶体管(例如，使用电荷转移装置)在数字线与节点之间转移电荷来感测存储器单元。在一些实例中，第一感测组件可在第一时间至少部分地基于在数字线与节点之间转移电荷来感测节点上的信号。另外或另一选择是，第二感测组件可在与第一时间不同的第二时间至少部分地基于在数字线与节点之间转移电荷来感测节点上的信号。本地存储器控制器165可至少部分地基于通过第一感测组件感测信号及通过第二感测组件感测信号来确定存储器单元的逻辑状态。在一些实例中，感测组件中的每一者可使用固定参考电压或通过使用不同参考电压来感测相应的信号。
在其它实例中，可通过本地存储器控制器165在数字线与节点之间转移电荷来感测存储器单元。第一感测组件可在某时使用第一参考值至少部分地基于在数字线与节点之间转移电荷来感测节点上的信号。另外或另一选择是，第二感测组件可t在某时使用第二参考值至少部分地基于在数字线与节点之间转移电荷来感测节点上的信号。然后，本地存储器控制器165可至少部分地基于通过第一感测组件感测信号及通过第二感测组件感测信号确定多电平存储器单元的逻辑状态。在一些实例中，感测组件中的每一者可使用固定参考电压或通过使用不同参考电压来感测相应的信号。另外或另一选择是，在上文所描述的实例中，本地存储器控制器165可实施至少第三感测组来确定存储器单元的逻辑状态。
本地存储器控制器165(例如，在存储器裸片160本地)可经配置以控制存储器裸片160的操作。此外，本地存储器控制器165可经配置以与装置存储器控制器155进行通信(例如，接收及传输数据及/或命令)。本地存储器控制器165可支持装置存储器控制器155控制本文中所描述的存储器装置110的操作。在一些情形中，存储器装置110不包含装置存储器控制器155，且本地存储器控制器165或外部存储器控制器105可执行本文中所描述的各种功能。如此，本地存储器控制器165可经配置以与装置存储器控制器155、与其它本地存储器控制器165或直接与外部存储器控制器105或处理器120进行通信。
外部存储器控制器105可经配置以使得能够在系统100的组件(例如，处理器120)与存储器装置110之间传达信息、数据及/或命令。外部存储器控制器105可用作系统100的组件与存储器装置110之间的联络，以使得系统100的组件可无需获悉存储器装置操作的细节。系统100的组件可将请求提交到外部存储器控制器105(例如，读取命令或写入命令)，由外部存储器控制器105满足所述请求。外部存储器控制器105可转换或转译在系统100的组件与存储器装置110之间交换的通信。在一些情形中，外部存储器控制器105可包含生成共同(源极)系统时钟信号的系统时钟。在一些情形中，外部存储器控制器105可包含生成共同(源极)数据时钟信号的共同数据时钟。
在一些情形中，本文中所描述的外部存储器控制器105或系统100的其它组件或其功能可由处理器120来实施。举例来说，外部存储器控制器105可以是由处理器120或系统100的其它组件实施的硬件、固件或软件或者其一些组合。虽然外部存储器控制器105被描绘为在存储器装置110外部，但在一些情形中，本文中所描述的外部存储器控制器105或其功能可由存储器装置110来实施。举例来说，外部存储器控制器105可以是由装置存储器控制器155或一或多个本地存储器控制器165实施的硬件、固件或软件或者其一些组合。在一些情形中，外部存储器控制器105可跨越处理器120及存储器装置110分布，以使得外部存储器控制器105的部分由处理器120实施且其它部分由装置存储器控制器155或本地存储器控制器165实施。同样地，在一些情形中，本文中归于装置存储器控制器155或本地存储器控制器165的一或多个功能可在一些情形中由外部存储器控制器105(与处理器120分离或包含在处理器120中)执行。
系统100的组件可使用多个通道115与存储器装置110交换信息。在一些实例中，通道115可达成外部存储器控制器105与存储器装置110之间的通信。每一通道115可包含在与系统100的组件相关联的端子之间的一或多个信号路径或传输媒体(例如，导体)。举例来说，通道115可包含第一端子，所述第一端子包含位于外部存储器控制器105处的一或多个引脚或垫以及位于存储器装置110处的一或多个引脚或垫。引脚可以是系统100的装置的导电输入或输出点的实例，且引脚可经配置以用作通道的一部分。在一些情形中，端子的引脚或垫可以是通道115的信号路径的一部分。额外信号路径可与通道的端子耦合以在系统100的组件内路由信号。举例来说，存储器装置110可包含将信号从通道115的端子路由到存储器装置110的各种组件(例如，装置存储器控制器155、存储器裸片160、本地存储器控制器165、存储器阵列170)的信号路径(例如，在存储器装置110或其组件内部的信号路径，例如在存储器裸片160内部)。
通道115(以及相关联信号路径及端子)可专用于传达特定类型的信息。在一些情形中，通道115可以是聚合通道且因此可包含多个个别通道。举例来说，数据通道190可以是x4(例如，包含四个信号路径)、x8(例如，包含八个信号路径)、x16(包含16个信号路径)等。
在一些情形中，通道115可包含一或多个命令与地址(CA)通道186。CA通道186可经配置以在外部存储器控制器105与存储器装置110之间传达命令，包含传达与所述命令相关联的控制信息(例如，地址信息)。举例来说，CA通道186可包含具有所期望数据的地址的读取命令。在一些情形中，CA通道186可显现在上升时钟信号边缘及/或下降时钟信号边缘上。在一些情形中，CA通道186可包含八个信号路径或九个信号路径。
在一些情形中，通道115可包含一或多个时钟信号(CK)通道188。CK通道188可经配置以在外部存储器控制器105与存储器装置110之间传达一或多个共同时钟信号。每一时钟信号可经配置以在高状态与低状态之间振荡且协调外部存储器控制器105与存储器装置110之间的动作。在一些情形中，时钟信号可以是差分输出(例如，CK_t信号及CK_c信号)且可相应地配置CK通道188的信号路径。在一些情形中，时钟信号可以是单端式的。在一些情形中，时钟信号可以是1.5GHz信号。CK通道188可包含任何数目个信号路径。在一些情形中，时钟信号CK(例如，CK_t信号及CK_c信号)可为存储器装置110的命令与定址操作或为存储器装置110的其它系统级操作提供时序参考。因此，时钟信号CK可被称为控制时钟信号CK、命令时钟信号CK或系统时钟信号CK等各种名称。系统时钟信号CK可由系统时钟生成，所述系统时钟可包含一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管等)。
在一些情形中，通道115可包含一或多个数据(DQ)通道190。数据通道190可经配置以在外部存储器控制器105与存储器装置110之间传达数据及/或控制信息。举例来说，数据通道190可传达(例如，双向的)将写入到存储器装置110的信息或从存储器装置110读取的信息。数据通道190可传达可使用各种不同的调制方案(例如，NRZ、PAM4)调制的信号。
在一些情形中，通道115可包含可专用于实现其它目的的一或多个其它通道192。这些其它通道192可包含任何数目个信号路径。
在一些情形中，其它通道192可包含一或多个写入时钟信号(WCK)通道。虽然WCK中的‘W’可在名义上代表‘写入’，写入时钟信号WCK(例如，WCK_t信号及WCK_c信号)可为通常针对存储器装置110的存取操作提供时序参考(例如，为读取操作及写入操作两者提供时序参考)。因此，写入时钟信号WCK也可被称为数据时钟信号WCK。WCK通道可经配置以在外部存储器控制器105与存储器装置110之间传达共同数据时钟信号。数据时钟信号可经配置以协调外部存储器控制器105及存储器装置110的存取操作(例如，写入操作或读取操作)。在一些情形中，写入时钟信号可以是差分输出(例如，WCK_t信号及WCK_c信号)且可相应地配置WCK通道的信号路径。WCK通道可包含任何数目个信号路径。数据时钟信号WCK可由数据时钟生成，所述数据时钟可包含一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管等)。
在一些情形中，其它通道192可包含一或多个错误检测码(EDC)通道。EDC通道可经配置以通信错误检测信号(例如校验和)以提高系统可靠性。EDC通道可包含任何数目个信号路径。
通道115可使用各种不同的架构耦合外部存储器控制器105与存储器装置110。各种架构的实例可包含总线、点对点连接、交叉开关、高密度中介层(例如，硅中介层)或形成在有机衬底中的通道或上述各项的一些组合。举例来说，在一些情形中，信号路径可至少部分地包含高密度中介层，例如硅中介层或玻璃中介层。
可使用各种不同的调制方案来调制经由通道115传达的信号。在一些情形中，可使用二进制符号(或二进制级)调制方案来调制在外部存储器控制器105与存储器装置110之间传达的信号。二进制符号调制方案可以是M进制调制方案的实例，其中M等于2。二进制符号调制方案的每一符号可经配置以表示一个数字数据位，例如所述符号可表示逻辑1或逻辑0)。二进制符号调制方案的实例包含但不限于不归零制(NRZ)、单极性编码、双极性编码、曼彻斯特编码、具有两种符号的脉冲振幅调制(PAM)(例如，PAM2)等等。
在一些情形中，可使用多符号(或多电平)调制方案来调制在外部存储器控制器105与存储器装置110之间传达的信号。多符号调制方案可以是M进制调制方案的实例，其中M大于或等于3。多符号调制方案的每一符号可经配置以表示一个以上的数字数据位(例如，符号可表示逻辑00、逻辑01、逻辑10或逻辑11)。多符号调制方案的实例包含但不限于PAM4、PAM8、等、正交振幅调制(QAM)、正交相移键控(QPSK)等等。多符号信号或PAM4信号可以是使用包含用以对一个以上信息位进行编码的至少三个电平的调制方案所调制的信号。多符号调制方案及符号也可被称为非二进制、多位或高阶调制方案及符号。如本文中所指示且如参考图3到5所描述，可关于多电平存储器单元来执行所描述的感测方案。
图2图解说明根据本发明的各种实例的存储器裸片200的实例。存储器裸片200可以是参考图1所描述的存储器裸片160的实例。在一些情形中，存储器裸片200可被称为存储器芯片、存储器装置或电子存储器设备。存储器裸片200可包含可编程以存储不同逻辑状态的一或多个存储器单元205。每一存储器单元205可编程以存储两个或多于两种状态。举例来说，存储器单元205可经配置以一次存储一个数字逻辑位(例如，逻辑0及逻辑1)。在一些情形中，单个存储器单元205(例如，多电平存储器单元)可经配置以一次存储多于一个数字逻辑位(例如，逻辑00、逻辑01、逻辑10或逻辑11)。
存储器单元205可将表示可编程状态的电荷存储在电容器中。DRAM架构可包含电容器，所述含电容器包含用以存储表示可编程状态的电荷的介电材料。在一些实例中，数字线可包含电荷转移装置(例如，与电荷转移装置耦合)，所述电荷转移装置经配置以在读取操作期间在数字线与感测组件的节点之间转移电荷。可实施电荷转移装置来提高存储器单元205(例如，经配置以存储三种或多于三种逻辑状态的多电平存储器单元)的感测能力。在一些实例中，电荷转移装置可与至少第一感测组件及第二感测组件的节点耦合。可将可表示可编程状态的电荷转移到节点—经由电荷转移装置—且可由第一感测组件或第二感测组件中的至少一者感测。电荷可表示(举例来说)存储到存储器单元205的四种逻辑状态(例如，逻辑“00”、逻辑“01”、“逻辑10”或“逻辑11”)中的一者。在一些实例中，如果存储器单元205经配置以存储四种逻辑状态，那么可实施三个感测组件。
可通过激活或选择存取线(例如，字线210及/或数字线215)来对存储器单元205执行操作，例如读取及写入。在一些情形中，数字线215也可被称为位线。所提及的存取线、字线及数字线或其类似物可互换，这不会损害到理解或操作。激活或选择字线210或数字线215可包含对相应线施加电压。
存储器裸片200可包含布置成栅格状图案的存取线(例如，字线210及数字线215)。存储器单元205可定位在字线210与数字线215的交叉点处。通过对字线210及数字线215加偏压(例如，对字线210或数字线215施加电压)，可在其交叉点处存取单个存储器单元205。
可通过行解码器220、列解码器225来控制对存储器单元205的存取。举例来说，行解码器220可从本地存储器控制器260接收行地址并基于所接收到的行地址激活字线210。列解码器225可从本地存储器控制器260接收列地址且可基于所接收到的列地址激活数字线215。举例来说，存储器裸片200可包含多个字线210，标记为WL_1到WL_M；及多个数字线215，标记为DL_1到DL_N，其中M及N取决于存储器阵列的大小。因此，通过激活字线210及数字线215(例如，WL_1及DL_3)，可存取位于其交叉点处的存储器单元205。在二维配置或三维配置中，字线210与数字线215的交叉点可被称为存储器单元205的地址。
存储器单元205可包含逻辑存储组件(例如电容器230)及切换组件235。电容器230可以是介电电容器或铁电电容器的实例。电容器230的第一节点可与切换组件235耦合且电容器230的第二节点可与电压源240耦合。在一些情形中，电压源240可以是单元板参考电压，例如Vpl。在一些情形中，电压源240可以是与板线驱动器耦合的板线的实例。切换组件235可以是选择性地建立或解除建立两个组件之间的电子通信的晶体管或任何其它类型的切换器装置的实例。在一些实例中，存储器单元205可以是或可被称为多电平存储器单元。换句话说，存储器单元205可经配置以存储三种或多于三种状态(例如，三种或多于三种逻辑状态)。
可通过激活或撤销激活切换组件235来实现选择或取消选择存储器单元205。电容器230可使用切换组件235与数字线215进行电子通信。举例来说，当切换组件235被撤销激活时电容器230可与数字线215隔离，且当切换组件235被激活时电容器230可与数字线215耦合。在一些情形中，切换组件235是晶体管且可通过对晶体管栅极施加电压来控制其操作，其中晶体管栅极与晶体管源极之间的阈值电压差可大于或小于晶体管的阈值电压。在一些情形中，切换组件235可以是p型晶体管或n型晶体管。字线210可与切换组件235的栅极进行电子通信且可基于施加到字线210的电压来激活/撤销激活切换组件235。
字线210可以是与存储器单元205进行电子通信的导线，其用于对存储器单元205执行存取操作。在一些架构中，字线210可与存储器单元205的切换组件235的栅极进行电子通信且可经配置以控制存储器单元的切换组件235。在一些架构中，字线210可与存储器单元205的电容器的节点进行电子通信且存储器单元205可不包含切换组件。
数字线215可以是连接存储器单元205与感测组件245的导线。在一些架构中，存储器单元205可在存取操作的部分期间与数字线215选择性地耦合。举例来说，存储器单元205的字线210及切换组件235可经配置以耦合及/或隔离存储器单元205的电容器230与数字线215。在一些架构中，存储器单元205可与数字线215进行电子通信(例如，恒定的)。
如上文所描述，数字线215可与电荷转移装置(例如，晶体管)耦合，所述电荷转移装置可与多个感测组件耦合。在一些实例中，数字线215可经配置以从存储器单元205接收电荷(例如，将被存储器单元205加偏压)。换句话说，可将存储器单元205放电到数字线215上，这可将数字线加偏压到特定电压。因此，数字线的电压可表示存储到存储器单元205的逻辑状态或与所述逻辑状态相关。举例来说，如果存储器单元205存储逻辑“0”且被放电到数字线215上，那么数字线可被加偏压到与在存储器单元205将存储逻辑“1”且被放电到数字线215上的情况不同的电压。在一些实例中，电荷转移装置可将放电到数字线215上的电压转移到感测组件中的每一者，所述感测组件可确定存储器单元205的逻辑状态。
感测组件245可经配置以检测存储在存储器单元205的电容器230上的状态(例如，电荷)且基于所存储的状态确定存储器单元205的逻辑状态。在一些情形中，存储器单元205所存储的电荷可极其小。如此，感测组件245可包含用以放大由存储器单元205输出的信号的一或多个读出放大器。读出放大器可在读取操作期间检测数字线215的电荷的微小改变且可基于所检测到的电荷而生成与逻辑状态0或逻辑状态1对应的信号。
在读取操作，存储器单元205的电容器230可将信号(例如，释放电荷)输出到其对应的数字线215。所述信号可使数字线215的电压改变。感测组件245可经配置以对跨越数字线215从存储器单元205接收到的信号与参考信号250进行比较(例如，参考电压)。感测组件245可基于所述比较确定存储器单元205所存储的状态。举例来说，在二进制信令中，如果数字线215具有比参考信号250高的电压，那么感测组件245可确定存储器单元205所存储的状态是逻辑1，且如果数字线215具有比参考信号250低的电压，那么感测组件245可确定存储器单元205所存储的状态是逻辑0。感测组件245可包含用以检测并放大信号差的各种晶体管或放大器。可通过列解码器225输出所检测到的存储器单元205逻辑状态作为输出255。在一些情形中，感测组件245可以是另一组件(例如，列解码器225、行解码器220)的一部分。在一些情形中，感测组件245可与行解码器220或列解码器225进行电子通信。在一些实例中，多个感测组件可与存储器单元205耦合，且每一存储器单元可经配置以感测其所耦合的节点的电压。
如上文所描述，可将存储器单元205放电到数字线215上，且在一些实例中，电荷转移装置可将所得的电荷转移到节点。因此，节点可以与所转移的电荷量相关的速率放电。感测组件可感测节点的电压(下文参考图3到5加以描述)，以确定存储器单元的逻辑状态。举例来说，每一感测组件可经配置以在同一时间、在不同时间使用固定参考电压、不同的参考电压或其组合来感测节点上的电压(例如，信号)。在一些实例中，感测组件实施的数目可与存储器单元205经配置以存储的逻辑状态的数目相关。举例来说，如果存储器单元205经配置以存储三种逻辑状态，那么可实施感测组件。在一些实例中，电荷转移装置可提高转移到与感测组件耦合的节点的信号(例如，电荷)的质量。举例来说，可将转移到感测组件的信号放大以使得参考电压与信号之差明显，从而改进感测操作。换句话说，此可使得感测组件更准确地感测存储器单元205的逻辑状态。在一些实例中，感测组件245可以更高的准确性操作，特别是在涉及到多电平存储器单元时。
本地存储器控制器260可通过各种组件(例如，行解码器220、列解码器225及感测组件245)控制存储器单元205的操作。本地存储器控制器260可以是参考图1所描述的本地存储器控制器165的实例。在一些情形中，行解码器220、列解码器225及感测组件245中的一或多者可与本地存储器控制器260处于同一位置。本地存储器控制器260可经配置以从外部存储器控制器105(或参考图1所描述的装置存储器控制器155)接收命令及/或数据，将所述命令及/或数据转译成可由存储器裸片200使用的信息，对存储器裸片200执行一或多个操作，并响应于执行所述一或多个操作而将数据从存储器裸片200传达到外部存储器控制器105(或装置存储器控制器155)。本地存储器控制器260可生成行地址信号及列地址信号以激活目标字线210及目标数字线215。本地存储器控制器260也可生成且控制各种在存储器裸片200的操作期间使用的电压或电流。通常，可调整或变化本文中所论述的所施加电压或电流的振幅、形状或持续时间，且所述振幅、形状或持续时间可针对在操作存储器裸片200时所论述的各种操作而有所不同。
如上文参考图1所描述，本地存储器控制器260可使电荷在数字线215与和第一感测组件及第二感测组件耦合的节点之间转移。在一些实例中，第一感测组件可至少部分地基于在数字线215与节点之间转移电荷而在第一时间感测节点上的信号。另外或另一选择是，第二感测组件可在至少部分地基于在数字线215与节点之间转移电荷而在与第一时间不同的第二时间感测节点上的信号。然后，本地存储器控制器260可至少部分地基于通过由第一感测组件感测信号及通过第二感测组件感测信号来确定存储器单元的逻辑状态。在一些实例中，感测组件中的每一者可使用固定参考电压或通过使用不同参考电压来感测相应信号。
在其它实例中，可由本地存储器控制器260使得电荷在数字线215与节点之间转移来感测存储器单元205。第一感测组件可至少部分地基于在数字线215与节点之间转移电荷来使用第一参考值在某时感测节点上的信号。
另外或另一选择是，第二感测组件可在某时至少部分地基于在数字线215与节点之间转移电荷使用第二参考值来感测节点上的信号。然后，本地存储器控制器260可至少部分地基于通过第一感测组件感测信号且通过第二感测组件感测信号来确定多电平存储器单元的逻辑状态。在一些实例中，感测组件中的每一者可使用固定参考电压或通过使用不同参考电压来感测相应信号。另外或另一选择是，在上文所描述的实例中，本地存储器控制器260可实施至少第三感测组件来确定存储器单元205的逻辑状态。
在一些情形中，本地存储器控制器260可经配置以对存储器裸片200的一或多个存储器单元205执行写入操作(例如，编程操作)。在写入操作期间，存储器裸片200的存储器单元205可经编程以存储所期望的逻辑状态。在一些情形中，可在单次写入操作期间对多个存储器单元205进行编程。本地存储器控制器260可识别将被执行写入操作的目标存储器单元205。本地存储器控制器260可识别与目标存储器单元205进行电子通信的目标字线210及目标数字线215(例如，目标存储器单元205的地址)。本地存储器控制器260可激活目标字线210及目标数字线215(例如，对字线210或数字线215施加电压)以存取目标存储器单元205。本地存储器控制器260可在写入操作期间对数字线215施加特定信号(例如，电压)以在存储器单元205的电容器230中存储特定状态(例如，电荷)，所述特定状态(例如，电荷)可指示所期望的逻辑状态。
在一些情形中，本地存储器控制器260可经配置以对存储器裸片200的一或多个存储器单元205执行读取操作(例如，感测操作)。在读取操作期间，可确定存储器裸片200的存储器单元205中所存储的逻辑状态。在一些情形中，可在单次读取操作期间感测多个存储器单元205。本地存储器控制器260可识别将被执行读取操作的目标存储器单元205。本地存储器控制器260可识别与目标存储器单元205进行电子通信的目标字线210及目标数字线215(例如，目标存储器单元205的地址)。本地存储器控制器260可激活目标字线210及目标数字线215(例如，对字线210或数字线215施加电压)以存取目标存储器单元205。目标存储器单元205可响应于对存取线加偏压而将信号转移到感测组件245。感测组件245可放大所述信号。本地存储器控制器260可激活感测组件245(例如，锁存感测组件)且借此对从存储器单元205接收到的信号与参考信号250进行比较。
基于所述比较，感测组件245可确定存储器单元205上所存储的逻辑状态。本地存储器控制器260可将存储器单元205上所存储的逻辑状态传达到外部存储器控制器105(或装置存储器控制器155)作为读取操作的一部分。
在一些存储器架构中，存取存储器单元205可使存储器单元205中所存储的逻辑状态降级或受到破坏。举例来说，在DRAM架构中执行的读取操作可将目标存储器单元的电容器部分地或完全放电。本地存储器控制器260可执行重写操作或刷新操作以使存储器单元恢复到其原始逻辑状态。本地存储器控制器260可在读取操作之后将逻辑状态重写到目标存储器单元。在一些情形中，所述重写操作可被视为读取操作的一部分。另外，激活单个存取线(例如字线210)可扰乱与所述存取线进行电子通信的一些存储器单元中所存储的状态。因此，可对可能尚未被存取的一或多个存储器单元执行重写操作或刷新操作。
图3图解说明根据本发明的方面支持使用电荷转移装置的感测技术的实例性电路300。在一些实例中，电路300可包含上文参考图1及2所描述的一或多个组件。举例来说，电路300可包含：存储器单元305，其可以是参考图2所描述的存储器单元205的实例；数字线310，其可以是参考图2所描述的数字线215的实例；以及第一感测组件340及第二感测组件340-a，其各自可以是参考图2所描述的感测组件245的实例。电路300可包含隔离装置315、电荷转移装置320、补偿装置325、电容器330、电压源335、晶体管345、晶体管345-a、参考电压350及参考电压355。在一些实例中，电路300可包含写入逻辑块360、节点365、节点370、电压源(例如，CT预充电电压)375及电压源(例如，DVC2)380。在一些实例中，存储器单元305可包含晶体管(例如，切换组件)385、电容器390及电压源395。在一些实例中，电压源395可以是单元板参考电压，例如Vpl。在一些实例中，电荷转移装置320可被称为第一晶体管，补偿装置325可被称为第二晶体管，隔离装置315可被称为第三晶体管，且晶体管345及晶体管345-a可各自被称为切换装置。
在一些实例中，存储器单元305可与节点365间接耦合，节点365可与第一感测组件340及第二感测组件340-a耦合。举例来说，存储器单元305可与数字线310耦合，数字线310可与隔离装置315耦合。另外或另一选择是，隔离装置315可与电荷转移装置320耦合，电荷转移装置320可与节点365耦合。在一些实例中，如上文所描述，存储器单元305可被放电到数字线310上。因此，在一些实例中，可通过隔离装置315及电荷转移装置320将数字线310的所得电压(例如，数字线310上的所得电荷)转移到节点365。可部分地基于隔离装置315是作用的还是非作用的且基于施加到电荷转移装置320的栅极的电压而进行所述转移。
电荷转移装置320可与隔离装置315、补偿装置325、电容器330及节点365耦合。在一些实例中，电荷转移装置320可以是晶体管(例如，第一晶体管)。因此，电荷转移装置320的栅极可与补偿装置325及电容器330耦合，电荷转移装置320的源极可与隔离装置315耦合(例如，隔离装置315与存储器单元305耦合)，且电荷转移装置320的漏极可与节点365耦合。电荷转移装置320可经配置以基于数字线310的电压小于电荷转移装置320的栅极的电压而转移电荷(例如，在其源极处接收到的电荷)。换句话说，可对电荷转移装置320的栅极施加电压，以基于对电荷转移装置320的源极所施加的电压来激活电荷转移装置320。在电荷转移装置320被激活的情况下，所述装置可将电荷转移到将由第一感测组件340及/或第二感测组件340-a感测的节点365。
由电路300执行的读取操作可划分为不同的阶段。预充电阶段可用于将节点365(例如，CT预充电电压)及/或数字线(例如，DVC2)预充电到其相应的预充电电压。补偿阶段可用于为电荷转移装置320的栅极设定栅极电压。单元转储阶段可用于将存储器单元305的状态(例如，电荷)转储到数字线310上。在一些实例中，可串行地执行补偿阶段及单元转储阶段。在一些实例中，可至少部分地同时执行补偿阶段及单元转储阶段。在补偿阶段之后，可将补偿装置325撤销激活，借此使电荷转移装置320的栅极浮动。在补偿装置325被撤销激活之后，可在读取操作的感测阶段开始之前第二次对节点365进行预充电。在设定好电荷转移装置320的栅极电压且存储器单元305已将其电荷转储到数字线310上之后，可开始感测阶段。为开始感测阶段，可激活隔离装置315，借此耦合数字线310与电荷转移装置320。电荷转移装置320可基于存储器单元305的状态及/或施加到电荷转移装置320的栅极的栅极电压来在数字线310与节点365之间转移电荷。感测组件340及340-a可经配置以在电荷被转移之后感测节点365上的信号。可基于在节点365处感测到的信号确定存储器单元305的状态。
读取操作依赖于电荷转移装置320基于存储器单元305上所存储的状态在数字线与节点365之间转移不同量的电荷。为将电荷转移到节点365或从节点365转移走电荷，可将电荷转移装置320的栅极加偏压到第一电压。第一电压可等效于或可部分地基于数字线310的电压及电荷转移装置320的阈值电压。在一些情形中，第一电压可等于数字线310的预充电电压及电荷转移装置320的阈值电压。在一些实例中，可基于将电压从电压源375施加到节点365将电荷转移装置320的栅极加偏压到第一电压。存储器装置可包含多个电荷转移装置(例如，针对多个数字线)。由于每一电荷转移装置可具有唯一的阈值电压，因此每一电荷转移装置具有至少一个补偿装置325可允许施加到电荷转移装置320的栅极电压形成唯一的阈值电压。使用此，即使阈值电压可有所不用，存储器装置仍可跨越存储器装置而提高读取操作的均一性。在一些情形中，电容器330可经配置以将电荷转移装置320的栅极维持在固定电压(例如，第一电压)下。
为对存储器单元305进行感测操作，可将电荷转移装置320的栅极加偏压到第一电压。第一电压可等效于或可部分地基于数字线310的预充电电压加上电荷转移装置320的阈值电压。施加到电荷转移装置320的栅极的第一电压可使得基于存储器单元305上所存储的状态而激活电荷转移装置320。在一些实例中，可基于将预充电电压施加到节点365将电荷转移装置320的栅极加偏压到第一电压。在一些实例中，在将第一电压施加到电荷转移装置320的栅极之后，可将存储器单元305放电到数字线310上。
补偿装置325可经配置以将电压施加到电荷转移装置320的栅极，所述电压补偿电荷转移装置320的阈值电压。作为将电荷转移装置320的栅极加偏压到第一电压的一部分，可移除施加到节点365的电压且激活隔离装置315。在这些情形中，节点365可与经预充电数字线310耦合。节点365上的电压可下降到是数字线310的预充电值加电荷转移装置320的阈值电压的电压。在设定好第一电压之后，可撤销激活补偿装置325且可使电荷转移装置320的栅极浮动。可实施电容器330以将电荷转移装置320的栅极维持在固定电压(例如，第一电压)下。
在一些实例中，可将存储器单元305放电到数字线310上。因此，通过将存储器单元305放电，可将数字线310加偏压到电压(例如，第二电压)，所述电压可基于存储到存储器单元305的逻辑状态。举例来说，在存储器单元305存储逻辑“1”状态的情况下与存储器单元305存储逻辑“0”状态下相比，数字线310可被加偏压到不同的电压。
电荷转移装置320可在特定条件下将数字线310上的电荷转移到节点365。由于电荷转移装置320被激活(例如，由于将第一电压施加到栅极)，因此如果第二电压小于第一电压，那么可将电荷从存储器单元305转移到感测组件340。由于跨越数字线310的电荷及施加到电荷转移装置320的栅极的所得电压可与存储器单元305的逻辑状态相关联，因此电荷转移装置320可基于存储到存储器单元305的特定逻辑状态而在不同的程度上激活。在一些情形中，电荷转移装置320激活的程度是基于施加到电荷转移装置320的栅极电压及施加到电荷转移装置320的源极的电压(例如，基于存储器单元305中所存储的逻辑状态的数字线上的电压)。
在读取操作的第一实例中，串行地执行补偿阶段及单元转储阶段。意味着单元转储阶段直到补偿阶段完成之后才开始。为开始补偿阶段，可将栅极电压施加到电荷转移装置320的栅极。施加到电荷转移装置320的栅极电压的值可对在读取操作期间转移的电荷量产生影响。在一些情形中，可将栅极电压设定成大约是数字线310的预充电电压加电荷转移装置320的阈值电压。为将电荷转移装置320的栅极加偏压到第一电压(例如，栅极电压)，可将节点365加偏压到预充电电压(例如，CT预充电电压)。在此时间期间，可激活补偿装置325以使得电荷转移装置320的栅极也被加偏压到预充电电压。也可将数字线310预充电到其预充电电压(例如，DVC2)。在将节点365及数字线310预充电之后，可通过撤销激活晶体管377来隔离节点365与电压源375。
另外，可激活隔离装置315以使得通过电荷转移装置320与隔离装置315耦合节点365与数字线310。在耦合节点365与数字线310之后，节点365可立即开始放电。最后，可将节点365(及电荷转移装置320的栅极)上的电压放电到第一电压值，所述第一电压值大约是数字线310的预充电电压(例如，DVC2)加电荷转移装置320的阈值电压(例如，Vth)(例如，DVC2+Vth)。在设定好电荷转移装置320的栅极电压之后，可撤销激活补偿装置325，从而电荷转移装置320的栅极浮动。另外，可在读取操作的单元转储阶段开始之前撤销激活隔离装置315，借此隔离数字线310与电荷转移装置320。读取操作可进行到操作的其它阶段，包含将存储器单元305中所存储的值转储到数字线310上、在数字线310与节点365之间转移电荷及感测节点365上的信号。
在单元转储阶段期间，可激活晶体管385，借此将存储器单元305的电容器390耦合到数字线310。然后，存储器单元305可将其所存储的电荷释放到数字线310上，借此将数字线310加偏压到与预充电电压不同的第二电压。
在单元转储阶段期间，可将节点365预充电到第二预充电电压(例如，感测预充电电压)。在一些实施例中，所述第二预充电电压不同于第一预充电电压。在一些情形中，第二预充电电压与第一预充电电压相同。可将第二预充电电压设定在使得可在感测阶段期间在节点365与数字线310期间转移电荷的电平处。
在单元转储阶段完成之后，可通过激活隔离装置315来开始感测阶段。可通过电荷转移装置320将被加偏压到第二电压的数字线310与被加偏压到第二预充电电压的节点365耦合。基于施加到电荷转移装置320的栅极的第一电压的值及数字线310上的第二电压，电荷转移可在节点365与数字线310之间转移不同的电荷量。举例来说，如果第二电压远远小于第一电压，那么可转移大量的电荷，否则如果第二电压略小于第一电压，那么可转移较小量的电荷。在电荷被转移之后，感测组件340及340-a可检测节点365上的信号(例如，电荷)。可基于感测组件340及340-a所感测到的信号来确定存储到存储器单元305的逻辑状态。参考图4及5描述关于感测阶段的额外细节。
在读取操作的第二实例中，至少部分地同时执行补偿阶段及单元转储阶段。意味着在补偿阶段完成之前开始单元转储阶段。此是通过使用除数字线310之外的不同电压源(例如，电压源335)将第一电压施加到电荷转移装置320的栅极来实现。在一些情形中，也可将电荷转移装置320的栅极电压设定为与数字线310的预充电电压加电荷转移装置320的阈值电压不同的值。
另外或另一选择是，电路300可包含电压源335，电压源335可与节点370耦合(例如，经由晶体管337)。在一些实例中，节点370可被称为电荷转移装置320的节点，且电压源335可经配置以将电压施加到节点370，以使得读取操作的补偿阶段可与读取操作的单元转储阶段同时进行。换句话说，可使用电压源335而不是数字线310来设定电荷转移装置320的栅极电压(加偏压到预充电电压DVC2)，借此允许在设定电荷转移装置320的栅极的同时对数字线310上进行另一操作。为使用电压源335来对电荷转移装置320的栅极加偏压，可将节点365加偏压到预充电电压。在此时间期间，可激活补偿装置325以使得电荷转移装置320的栅极也被预充电到预充电电压。在将节点365加偏压到预充电电压之后，可使用晶体管337将电压源335耦合到节点370。可在隔离装置315被撤销激活时(例如，处于“关断”位置中)施加电压。可停止对节点365施加预充电电压，且节点365可放电到是电压源335的值加电荷转移装置320的电压阈值的电平。可将电压源335的值设定为数字线310的预充电电压(例如，DVC2)或大约是数字线的预充电电压的值(例如，
Figure BDA0002319420810000211
)。可与将存储器单元305放电到数字线310上至少部分地同时将电荷转移装置320的栅极加偏压到第一电压。在设定好电荷转移装置320的栅极的栅极电压之后，可将电压源335与节点370隔离及/或可撤销激活补偿装置325。
在使用电压源335对电荷转移装置320的栅极加偏压(例如，加偏压到第一电压)之后，可进行单元转储阶段。在单元转储阶段期间，可激活晶体管385，借此将存储器单元305的电容器390耦合到数字线310。然后，存储器单元305可将其所存储的电荷释放到数字线310上，借此将数字线310加偏压到与预充电电压不同的第二电压。在进行此加偏压之前，可通过撤销激活晶体管387来将数字线310与用于将数字线预充电的电压源380隔离。
在补偿阶段之后但在感测阶段之前，可将节点365预充电到第二预充电电压(例如，感测预充电电压)。在一些实施例中，第二预充电电压不同于第一预充电电压。在一些情形中，第二预充电电压与第一预充电电压相同。将第二预充电电压设定为使得可在感测阶段期间在节点365与数字线310之间转移电荷的电平。
在单元转储阶段完成之后，可通过激活隔离装置315开始感测阶段。可将被加偏压到第二电压的数字线310与节点365耦合，通过电荷转移装置320将节点365加偏压到第二预充电电压。基于施加到电荷转移装置320的栅极的第一电压的值及数字线310上的第二电压的值，电荷转移可在节点365与数字线310之间转移不同的电荷量。举例来说，如果第二电压远远小于第一电压，那么可转移大量的电荷，否则如果第二电压略小于第一电压，那么可转移较少量的电荷。感测组件340及340-a可在电荷被转移之后检测节点365上的信号(例如，电荷)。可基于感测组件340及340-a所感测到的信号来确定存储器单元305上所存储的逻辑状态。参考图4及5描述关于感测阶段的额外细节。
在感测阶段期间，节点365可基于数字线310上的电压开始放电。节点365可根据数字线310上的电压以不同的速率放电。在一些情形中，数字线310上的电压意味着电荷转移装置320不转移任何电荷或转移极少的电荷(例如，当数字线310上的电压大于电荷转移装置320的栅极的电压时)。举例来说，节点365在存储器单元305将逻辑“0”值释放到数字线310上的情况下可比例如在存储器单元305将逻辑“1”值释放到数字线310上的情况下更快地放电。因此，通过感测节点365的电压值(例如，通过第一感测组件340及第二感测组件340-a)，可确定存储器单元305的逻辑状态。
在一些实例中，第一感测组件340及第二感测组件340-a可在不同时间(例如，在第一时间及在第二时间)使用固定参考值来感测节点365处的信号。换句话说，第一感测组件340可与第二感测组件340-a具备相同的参考电压(例如，参考图4所描述的参考电压465)。可激活晶体管345(例如，转变到“接通”位置)以使得第一感测组件340可接收节点365的信号。第一感测组件340可通过对节点365的信号与参考电压350进行比较来进行感测操作。此感测操作可发生在第一时间。
在一些实例中，然后可撤销激活晶体管345(例如，转变为“关断”位置)以使得第一感测组件340不可接收节点365上的信号。为进行感测操作，可激活晶体管345-a(例如，转变为“接通”位置)以使得第二感测组件340-a可接收节点365的信号。然后，第二感测组件340-a可通过对节点365的信号与参考电压355进行比较来进行感测操作。在一些实例中，然后可撤销激活晶体管345-a(例如，转变为“关断”位置)。举例来说，此感测操作可发生在与第一时间不同的第二时间(例如，在第一时间之后)。使用第一感测组件340及第二感测组件340-a感测节点365的信号所得值可用于确定存储器单元305的逻辑状态。举例来说，如果存储器单元305经配置以存储三种逻辑状态，那么所得的逻辑状态可以是逻辑“0”值、逻辑“中间值”或逻辑“1”值。在一些实例中，逻辑“中间”可以是逻辑“01”或逻辑“10”值。在一些实例中，使用固定参考电压可减少与在感测周期期间改变参考电压相关联的噪声。举例来说，由于在第一感测操作之后第二感测组件340-a的参考电压将不需要进行更新及/或施加到第二感测组件340-a，因此可减少噪声。
在一些实例中，第一感测组件340及第二感测组件340-a可在同一时间(例如，参考图4所描述的参考电压465及参考电压460)使用不同的固定参考值感测节点365的信号。换句话说，第一感测组件340可配备有第一参考电压(例如，参考电压465)且第二感测组件340-a可配备有第二参考电压(例如，不同参考电压460)。在一些实例中，参考电压可存在偏移(例如，达预定电压值)。
可将晶体管345及晶体管345-a各自激活(例如，转变为“接通”位置)以使得第一感测组件340及第二感测组件340-a可在同一时间接收节点365的信号(例如，电荷)。第一感测组件340与第二感测组件340-a可通过对节点365的信号与参考电压350及参考电压355分别进行比较来同时进行感测操作。在第一感测组件340及第二感测组件340-a处感测节点365的信号所得的值可用于确定存储器单元305的逻辑状态。举例来说，如果存储器单元305经配置以存储三种逻辑状态，所得逻辑状态可以是逻辑“00”值、逻辑“中间值”或逻辑“11”值。在一些实例中，逻辑“中间值”可以是逻辑“01”或逻辑“10”值。在一些实例中，同时感测操作(例如，经由第一感测组件340及第二感测组件340-a同时感测节点365的信号)可提高读取操作的时序。另外或另一选择是，在上文所描述的实例中，可使用第一感测组件340及第二感测组件340-a通过使用固定参考电压、不同的参考电压、固定时序操作及不同时序操作的任何组合来进行感测操作。
在其它实例中，存储器单元305可经配置以存储四种逻辑状态(例如，“00”、“01”、“10”或“11”)。使用如上文所描述的相同技术，可确定存储器单元305的逻辑状态。在一些实例中，为确定经配置以存储四种逻辑状态的存储器单元的逻辑状态，可实施第三感测组件(未展示)。举例来说，在感测操作期间在不同时间，可使用额外晶体管(未展示)来将第三感测组件与节点365耦合，所述额外晶体管经配置以隔离第三感测组件与第一感测组件340及第二感测组件340-a。
因此，在一些实例中，第一感测组件340、第二感测组件340-a及第三感测组件可在不同的时间(例如，在第一时间、在第二时间及在第三时间)使用固定参考值来感测节点365的电压。换句话说，第一感测组件340可与第二感测组件340-a(例如，参考电压355)及第三感测组件(例如，额外参考电压)配备有相同的参考电压(例如，参考电压350)。可通过激活晶体管345来将第二感测组件340-a及第三感测组件与第一感测组件340隔离，以使得第一感测组件340可接收节点365的信号。第一感测组件340可通过对节点365的信号与参考电压350进行比较来进行感测操作。此感测操作可发生在第一时间。
在一些实例中，可撤销激活晶体管345(例如，转变为“关断”位置)以使得第一感测组件340或第三感测组件不可接收节点365的信号。然后，通过首先激活晶体管345-a并对节点365的信号与参考电压355进行比较来使第二感测组件340-a可进行感测操作。举例来说，此感测操作可发生在与第一时间不同的第二时间(例如，在第一时间之后)。晶体管345可仍是撤销激活的(例如，转变为“关断”位置)以使得第一感测组件340及第二感测组件340-a不可接收节点365的信号。然后，第三感测组件可通过对节点365的信号与额外(例如，固定)参考电压进行比较来进行感测操作。举例来说，此感测操作可发生在与第一时间及第二时间不同的第三时间(例如，在第一时间及第二时间之后)。在一些实例中，在第三感测操作期间可将晶体管345及晶体管345-a各自撤销激活。
在第一感测组件340、第二感测组件340-a及第三感测组件处感测节点365的信号所得的值可用于确定存储器单元305的逻辑状态。举例来说，如果存储器单元305经配置以存储四种逻辑状态，那么存储器单元305的所得逻辑状态可以是逻辑“00”、逻辑“01”、逻辑10或逻辑“11”值。
在又一实例中，第一感测组件340、第二感测组件340-a及第三感测组件可在同一时间使用不同固定参考值来感测节点365的信号。换句话说，第一感测组件340可配备有第一参考电压(例如，参考电压350)，第二感测组件340-a可配备有第二参考电压(例如，参考电压355)，且第三感测组件可配备有第三参考电压(例如，与参考电压350及参考电压355不同)。在一些实例中，参考电压可存在偏移(例如，达预定电压值)。
为确定存储器单元305的逻辑状态，至少可激活晶体管345及晶体管345-a以使得第一感测组件340、第二感测组件340-a及第三感测组件可在同一时间接收节点365的信号(例如，电荷)。第一感测组件340、第二感测组件340-a及第三感测组件可通过将节点365的信号分别与参考电压350、参考电压355及额外参考电压(例如，与第三感测组件相关联)进行比较来同时进行感测操作。在第一感测组件340、第二感测组件340-a及第三感测组件处感测节点365的信号所得的值可用于确定存储器单元305的逻辑状态。举例来说，如果存储器单元305经配置以存储四种逻辑状态，那么所得的逻辑状态可以是逻辑“00”、逻辑“01”、逻辑“10”或逻辑“11”值。另外或另一选择是，在上文所描述的实例中，可使用第一感测组件340、第二感测组件340-a及第三感测组件通过使用固定参考电压、不同的参考电压、固定时序操作及不同时序操作的任何组合来进行感测操作。
在一些实例中，感测组件(例如，第一感测组件340、第二感测组件340-a及/或第三感测组件)中的每一者可与写入逻辑块360耦合。在一些实例中，写入逻辑块360可经配置以基于感测操作将逻辑值写入到存储器单元。如上文所描述，可使用固定参考电压、不同的参考电压、固定时序操作及不同时序操作的任何组合来对经配置以存储三种逻辑状态或四种逻辑状态的存储器单元进行感测操作。因此，可使用写入逻辑块360将使用前述方法中的任一者所确定的存储器单元305的逻辑值写回到存储器单元305。
图4图解说明根据本发明的方面的支持使用电荷转移装置的感测技术的时序图400的实例。时序图400可图解说明参考图3所描述的电路300的操作。因此，时序图400可图解说明上文参考图1、2及3所描述的一或多个组件的操作。举例来说，时序图400可图解说明节点(例如，参考图3所描述的节点365)的施加到第一感测组件(例如，如参考图3所描述的感测组件340)及第二感测组件(例如，如参考图3所描述的感测组件340-a)的电压。电压405可基于存储器单元上所存储的状态来表示节点的电压。时序图400还可图解说明参考电压465及参考电压460。在一些实例中，电路可将单个固定参考电压(例如，参考电压465)施加到多个感测组件以确定存储器单元上所存储的逻辑状态。在一些实例中，电路可将多个固定参考电压(例如，参考电压465及参考电压460)施加到不同的感测组件以确定存储器单元上所存储的逻辑状态。在这些实例中，可在两个读出放大器同时激活的读取操作中使用第二参考电压460。在一些实例中，电压410、415及420(例如，高、中、低)可以是节点的基于可存储在存储器单元上的不同状态的不同信号可能性。
可将与电荷转移装置(例如，参考图3所描述的电荷转移装置320)耦合的节点(例如，参考图3所描述的节点365)预充电到第一电压。举例来说，可通过与节点及补偿装置耦合的电压源来将节点预充电。在一些实例中，可将节点预充电到1.5V。在将节点预充电之后，可进行补偿操作，且节点可开始放电。随后，可将存储器单元(例如，参考图3所描述的存储器单元305)放电到数字线(例如，参考图3所描述的数字线310)上。因此，可基于存储器单元上所存储的逻辑状态将数字线电压加偏压到第二电压。
在435处，预充电电压可被施加到与电荷转移装置耦合的节点(例如，将第一预充电电压再次施加到节点)，且可被施加到经由电荷转移装置与第一感测组件及第二感测组件耦合的节点。因此，在435期间，节点的电压可维持为恒定(例如，固定)的电压值。
在440处，与第一感测组件及第二感测组件耦合的节点可与数字线耦合。此可标志着读取操作的感测阶段的开始。为实现此，在一些情形中，可激活隔离装置(例如，参考图3所描述的隔离装置315)。节点可基于数字线上的电压(例如，基于存储器单元上所存储的状态)开始放电。在一些实例中，节点放电的速率可基于存储器单元上所存储的状态。另外或另一选择是，如果电荷转移装置在数字线与节点之间转移电荷，那么节点可以第二(例如，更快的)速率放电。因此，节点的电压可基于在数字线与节点之间转移电荷而对应于存储器单元的特定逻辑状态(例如，处于高电平、中电平、低电平的电压410、415及420分别可各自对应于存储器单元的不同逻辑状态)。
在445处，可在第一时间进行第一感测操作。举例来说，第一感测组件(例如，参考图3所描述的感测组件340)可感测节点上的信号(例如，感测组件可被激发)。在第一感测操作期间，可通过第一感测组件对节点的电压与参考电压465进行比较。由于节点放电的速率可基于存储器单元的逻辑状态，因此对电压405与参考电压465进行比较可指示存储器单元的逻辑状态。举例来说，第一读出放大器可经配置以通过对节点上的信号与介于第一逻辑状态与第二逻辑状态之间的参考信号进行比较来区分在第一逻辑状态与两个其它逻辑状态。因此，可使用额外感测放大器来在第二逻辑状态与第三逻辑状态之间做出区分。
在450处，第一感测操作与第二感测操作之间可流逝一定持续时间。举例来说，在430处，可撤销激活与第一感测组件及第二感测组件耦合的晶体管(例如，参考图3所描述的晶体管345及晶体管345-a)。此可隔离第一感测组件与第二感测组件，以使得在第二感测操作期间第二感测组件可感测节点的电压。另外，在此持续时间期间，节点上的信号可放电及/或继续放电。
在455处，可在第一时间之后的第二时间进行第二感测操作。在第二感测操作期间，感测组件可感测节点的电压并对所述电压与参考电压465进行比较。由于节点放电的速率可基于存储器单元上所存储的状态，因此对电压405与参考电压465进行比较可指示存储器单元的逻辑状态。另外或另一选择是，通过使用电荷转移装置，可增大感测窗425及感测窗430，因此使感测操作更准确且实现其它益处。
在一些实例中，可基于第一感测操作及第二感测操作两者来确定存储器单元的逻辑状态。举例来说，第一感测组件可对电压405与参考电压465进行比较。基于电压之间的差，第一感测组件可确定“1”或“0”值。随后，第二感测组件可对电压405与参考电压465进行比较，且可基于电压之间的差来确定“1”或“0”值。因此，基于感测操作，可确定存储器单元的逻辑状态为逻辑“00”、“01”或“11”值。
在一些实例中，第一感测操作及第二感测操作可发生在同一时间(例如，在第一时间)。举例来说，第一感测组件及第二感测组件(例如，参考图3所描述的感测组件340)可各自感测节点上的信号。在感测操作期间，可将节点的电压转移到第一感测组件及第二感测组件并将所述电压分别与参考电压465及参考电压460进行比较。换句话说，在第一感测组件与第二感测组件同时操作的感测操作期间，可第一感测组件对电压405与参考电压465进行比较，且第二感测组件可对电压405与参考电压460进行比较(或反之亦然)。
由于节点放电的速率可基于电荷转移装置是否从数字线转移电荷，且电荷转移装置是否从数字线转移电荷可基于存储器单元的逻辑状态，因此将电压405分别与参考电压465及参考电压460进行比较可指示存储器单元的逻辑状态。举例来说，第一读出放大器可经配置以在第一逻辑状态与两个其它逻辑状态之间做出区分，且第二读出放大器可用于通过对节点上的信号与介于第二逻辑状态与第三逻辑状态之间的参考信号进行比较来在第二逻辑状态与第三逻辑状态之间做出区分。
图5图解说明根据本发明的方面支持使用电荷转移装置的感测技术的实例性时序图500。在一些实例中，时序图500可图解说明存储四种状态的存储器单元的读取操作的一部分。时序图500可图解说明与参考图3所描述的电路300类似的电路的操作，唯第三感测组件可与节点365耦合除外。因此，时序图500可图解说明上文参考图1、2及3所描述的一或多个组件的操作。举例来说，时序图500可图解说明节点(例如，参考图3所描述的节点365)的施加到第一感测组件(例如，参考图3所描述的感测组件340)、第二感测组件(例如，参考图3所描述的感测组件340-a)及第三感测组件的电压。在一些实例中，电压505、510、515及520可以是基于存储器单元上所存储的不同状态的节点上的不同信号可能性。电压505、510、515及520可分别表示高电平、高中电平、低中电平及低电平且可各自对应于存储器单元所存储的不同逻辑状态。时序图500也可包含参考电压525、参考电压575及参考电压580。参考电压575及参考电压580可在第一感测组件、第二感测组件及第三感测组件在同一时间激发的实例中使用。
如上文所描述，可将与电荷转移装置(例如，参考图3所描述的电荷转移装置320)耦合的节点(例如，参考图3所描述的节点365)预充电到第一电压。举例来说，可通过与节点耦合的电压源及补偿装置将节点预充电。在一些实例中，可将所述节点预充电到1.5V。在将节点预充电之后，可进行补偿操作，且节点可开始放电。随后，可将存储器单元(例如，参考图3所描述的存储器单元305)放电到数字线(例如，参考图3所描述的数字线310)上。因此，可基于存储到存储器单元的逻辑状态将数字线电压加偏压到第二电压。
在545处，与第一感测组件、第二感测组件及第三感测组件耦合的节点可与数字线耦合。在一些实例中，此可标志着读取操作的感测阶段的开始。为实现此目的，可激活隔离装置(例如，参考图3所描述的隔离装置315)。节点可基于数字线上的电压(例如，基于存储器单元上所存储的状态)开始放电。在一些实例中，节点放电的速率可基于存储器单元上所存储的状态。另外或另一选择是，如果电荷转移装置将电荷从数字线转移到节点，那么节点可以第二(例如，更快的)速率放电。因此，节点的电压可对应于存储器单元的特定逻辑状态。
在550处，第一感测操作可发生在第一时间。举例来说，第一感测组件(例如，参考图3所描述的感测组件340)可感测节点上的信号。在第一感测操作期间，可将节点的电压转移到感测组件且对所述电压与参考电压525进行比较。换句话说，在第一感测操作期间，第一感测组件可对所述节点上的信号与参考电压525进行比较。由于节点放电的速率可基于电荷转移装置是否从数字线转移电荷，且电荷转移装置是否从数字线转移电荷可基于存储器单元的逻辑状态，因此对所述节点上的信号与参考电压525进行比较可指示存储器单元的逻辑状态。举例来说，第一读出放大器可经配置以在第一逻辑状态与三种其它逻辑状态之间做出区分。
在555处，第一感测操作与第二感测操作之间可流逝一定持续时间。举例来说，在555处，可撤销激活与第一感测组件、第二感测组件及第三感测组件耦合的至少一个晶体管。此可将第一感测组件及第三感测组件与第二感测组件隔离，以使得在第二感测操作期间第二感测组件可感测节点的电压。另外，在此持续时间期间，所述节点上的信号可继续放电。
在560处，第二感测操作可发生在第二时间。举例来说，第二感测组件(例如，参考图3所描述的感测组件340-a)可感测所述节点上的信号。在所述第二感测操作期间，第二感测组件可将节点的电压与参考电压525进行比较。由于节点放电的速率可基于电荷转移装置是否从数字线转移电荷，且电荷转移装置是否从数字线转移电荷可基于存储器单元的逻辑状态，因此对所述节点上的信号与参考电压525进行比较可指示存储器单元的逻辑状态。举例来说，第二读出放大器可经配置以在第二逻辑状态与第三逻辑状态之间做出区分。
在565处，第二感测操作与第三感测操作可流逝一定持续时间。举例来说，在565处，可撤销激活与第一感测组件、第二感测组件及/或第三感测组件耦合的至少一个晶体管。此可将第一感测组件及第二感测组件与第三感测组件隔离，以使得在第三感测操作期间第三感测组件可感测节点的电压。另外，在此持续时间期间，所述节点上的信号可继续放电。
在570处，第三感测操作可发生在第三时间。举例来说，第三感测组件可感测所述节点上的信号。在所述第三感测操作期间，第三感测组件可将节点的电压与参考电压525进行比较。由于节点放电的速率可基于电荷转移装置是否从数字线转移电荷，且电荷转移装置是否从数字线转移电荷可基于所述存储器单元的逻辑状态，因此对所述节点上的信号与参考电压525进行比较可指示所述存储器单元的逻辑状态。举例来说，第三读出放大器可经配置以在第三逻辑状态与第四逻辑状态之间做出区分。另外或另一选择是，通过实施电荷转移装置，可增大感测窗530、感测窗535及感测窗540，因此使感测操作更准确。
在一些实例中，可基于第一感测操作、第二感测操作及第三感测操作中的每一者确定存储器单元的逻辑状态。举例来说，第一感测组件可对所述节点上的信号与参考电压525进行比较。基于电压之间的差，第一感测组件可确定“1”或“0”值。随后，第二感测组件可将所述节点上的信号与参考电压525进行比较，且基于电压之间的差，可确定“1”或“0”值。另外或另一选择是，第三感测组件可对所述节点上的信号与参考电压525进行比较，且基于电压之间的差，可基于第一感测操作及第二感测操作两者确定“00”、“01”、“10”或“11”值。因此，基于感测操作中的每一者，可确定所述存储器单元的逻辑状态是逻辑“00”、“01”、“10”或“11”值。
在一些实例中，第一感测操作、第二感测操作及第三感测操作可在同一时间(例如，在第一时间)发生。举例来说，第一感测组件、第二感测组件及第三感测组件可各自感测所述节点上的信号。在所述感测操作期间，可将节点的信号分别同时与参考电压525、参考电压575及参考电压580进行比较。换句话说，在第一感测组件、第二感测组件及第三感测组件同时激发的感测操作期间，第一感测组件可对所述节点上的信号与参考电压525进行比较，第二感测组件可对所述节点上的信号与参考电压580进行比较，且第三感测组件可对所述节点上的信号与参考电压575进行比较。
由于节点放电的速率可基于电荷转移装置是否从数字线转移电荷，且电荷转移装置是否从数字线转移电荷可基于所述存储器单元的逻辑状态，因此将所述节点上的信号分别与参考电压525、参考电压575及参考电压580进行比较可指示所述存储器单元的逻辑状态。举例来说，第一读出放大器可经配置以在第一逻辑状态与三种其它逻辑状态之间做出区分，第二读出放大器可用于在第二逻辑状态与第三逻辑状态之间做出区分，且第三读出放大器可用于在第三逻辑状态与四逻辑状态之间做出区分。
图6展示根据本发明的方面支持使用电荷转移装置的感测技术的电荷转移组件605的框图600。电荷转移组件605可以是存储器控制器(例如，参考图1所描述的外部存储器控制器105)的方面的实例。电荷转移组件605可包含转移组件610、感测组件615、确定组件620、加偏压组件625、撤销激活组件630、充电组件635、放电组件640、耦合组件645、隔离组件650、写入组件655及应用组件660。这些组件中的每一者可彼此直接或间接地通信(例如，经由一或多个总线)。
转移组件610可至少部分地基于数字线上的第一电压小于第一晶体管的栅极的第二电压使用第一晶体管在跟第一感测组件及第二感测组件耦合的数字线与节点之间转移电荷。在一些实例中，转移组件610可在读取操作期间使用第一晶体管在数字线与第一感测组件及第二感测组件的节点之间转移电荷，其中至少部分地基于数字线上的第一电压小于第一晶体管的栅极的第二电压转移电荷。
感测组件615可通过第一感测组件至少部分地基于在数字线与节点之间转移电荷在第一时间感测所述节点上的信号。在一些实例中，感测组件615可通过第二感测组件至少部分地基于在数字线与节点之间转移电荷在与第一时间不同的第二时间感测所述节点上的信号。在一些实例中，感测组件615可在第一感测组件处感测信号包括在第一时间对所述节点上的信号与固定参考值进行比较，且在第二感测组件处感测信号包括在第二时间对所述节点上的信号与固定参考值进行比较。
在一些实例中，感测组件615可通过使用第一晶体管与数字线耦合的第三感测组件至少部分地基于在数字线与节点之间转移电荷使用第三参考值在所述时间感测所述节点上的信号，其中确定所述多电平存储器单元的所述逻辑状态至少部分地基于在所述第三感测组件处感测所述信号。
在一些实例中，感测组件615可，使用通过第一晶体管与数字线耦合的第三感测组件至少部分地基于在数字线与节点之间转移电荷在与第二时间不同的第三时间感测所述节点上的信号，其中确定多电平存储器单元的逻辑状态至少部分地基于使用第三感测组件感测信号。在一些实例中，感测组件615可通过第一感测组件至少部分地基于在数字线与节点之间转移电荷使用第一参考值在某一时间感测所述节点上的信号。在一些实例中，感测组件615可通过第二感测组件至少部分地基于在数字线与节点之间转移电荷来使用第二参考值在所述某一时间感测所述节点上的信号。
确定组件620可至少部分地基于通过第一感测组件感测信号及通过第二感测组件感测信号来确定多电平存储器单元的逻辑状态。在一些实例中，确定组件620可至少部分地基于通过第一感测组件感测信号及通过第二感测组件感测信号来确定与数字线耦合的多电平存储器单元的逻辑状态。在一些实例中，确定组件620可确定第一晶体管的栅极上的第二电压。
加偏压组件625可于在数字线与节点之间转移电荷之前将第一晶体管的栅极加偏压到第二电压。在一些实例中，加偏压组件625可至少部分地基于将多电平存储器单元放电到数字线上来将数字线加偏压到第一电压。在一些实例中，加偏压组件625可至少部分地基于施加第三电压来将第一晶体管的栅极加偏压到第二电压。在一些实例中，加偏压组件625可至少部分地基于将多电平存储器单元放电到数字线上来将数字线加偏压到第一电压。在一些实例中，加偏压组件625可于在数字线与节点之间转移电荷之前将第一晶体管的栅极加偏压到第二电压。
撤销激活组件630可在第一时间感测所述节点上的信号之后撤销激活与节点及第一感测组件耦合的第二晶体管，其中撤销激活第二晶体管会在读取操作的至少一部分期间将第一感测组件与第二感测组件隔离。
充电组件635可将与第一感测组件、第二感测组件及第一晶体管耦合的节点充电到第三电压。
放电组件640可至少部分地基于对第一晶体管的栅极加偏压将多电平存储器单元放电到数字线上。在一些实例中，放电组件640可在第一晶体管与数字线耦合时将节点放电到所述第一晶体管的栅极上。在一些实例中，在对第一晶体管的栅极加偏压的同时，放电组件640可将多电平存储器单元放电到数字线。
在一些实例中，放电组件640可至少部分地基于将第二电压施加到第一晶体管的栅极将多电平存储器单元放电到数字线，其中至少部分地基于将多电平存储器单元放电到数字线上将数字线加偏压到第一电压。在一些实例中，在对第一晶体管的栅极加偏压的同时，放电组件640可将多电平存储器单元放电到数字线，其中所述数字线是至少部分地基于将所述多电平存储器单元放电到所述数字线上而被加偏压到所述第一电压。
在将多电平存储器单元放电到数字线上之后，耦合组件645可耦合数字线与第一晶体管。在一些实例中，在将多电平存储器单元放电到数字线之后，耦合组件645可耦合数字线与第一晶体管。在一些实例中，在将多电平存储器单元放电到数字线上之后，耦合组件645可耦合数字线与第一晶体管。在一些实例中，在将多电平存储器单元放电到数字线之后，耦合组件645可耦合数字线与第一晶体管。
在将第一晶体管的栅极加偏压到第二电压之后，隔离组件650可隔离数字线与第一晶体管。在一些实例中，在将第一晶体管的栅极加偏压到第二电压之后，隔离组件650可隔离数字线与第一晶体管。
在读取操作之后，写入组件655可将所确定的逻辑状态写入到多电平存储器单元。
在将第一晶体管的第二节点与数字线隔离时，施加组件660可将第三电压从电压源施加到所述第一晶体管的所述第二节点。在一些实例中，施加组件660可至少部分地基于确定栅极上的第二电压而将第三电压从电压源施加到第一晶体管的第二节点。
图7展示图解说明根据本发明的方面支持使用电荷转移装置的感测技术的方法700的流程图。可通过本文中所描述的控制器或其组件来实施方法700的操作。举例来说，可参考图1所描述的控制器来执行方法700的操作。在一些实例中，存储器装置可执行一组指令以控制存储器装置的功能元件执行下文所描述的功能。另外或另一选择是，存储器装置可使用专用硬件来执行下文所描述的功能的各方面。
在705处，可使用第一晶体管，基于数字线上的第一电压小于第一晶体管的栅极的第二电压来在与第一感测组件及第二感测组件耦合的数字线与节点之间转移电荷。在一些实例中，可通过参考图6所描述的转移组件执行操作705的方面。
在710处，可在第一时间通过第一感测组件基于在数字线与节点之间转移电荷来感测所述节点上的信号。在一些实例中，可通过参考图6所描述的感测组件来执行操作710的方面。
在715处，可在与第一时间不同的第二时间通过第二感测组件基于数字线与节点之间转移电荷来感测所述节点上的信号。在一些实例中，可通过参考图6所描述的感测组件来执行操作715的方面。
在720处，可基于通过第一感测组件感测信号且通过第二感测组件感测信号来确定多电平存储器单元的逻辑状态。在一些实例中，可通过参考图6所描述的确定组件来执行操作720的方面。
图8展示图解说明根据本发明的方面的支持使用电荷转移装置的感测技术的方法800的流程图。可本文中所描述的控制器或其组件来实施方法800的操作。举例来说，可通过参考图1所描述的控制器来执行方法800的操作。在一些实例中，存储器装置可执行一组指令以控制存储器装置的功能元件来执行下文所描述的功能。另外或另一选择是，存储器装置可使用专用硬件来执行下文所描述的功能的各方面。
在805处，可使用第一晶体管基于数字线上的第一电压小于第一晶体管的栅极上的第二电压来在与第一感测组件及第二感测组件耦合的数字线与节点之间转移电荷。在一些实例中，可通过参考图6所描述的转移组件来执行操作805的方面。
在810处，可在第一时间通过第一感测组件基于在数字线与节点之间转移电荷来感测所述节点上的信号。在一些实例中，可通过参考图6所描述的感测组件来执行操作810的方面。
在815处，可在与第一时间不同的第二时间通过第二感测组件基于在数字线与节点之间转移电荷来感测所述节点上的信号。在一些实例中，可通过参考图6所描述的感测组件来执行操作815的方面。
在820处，可在与第二时间不同的第三时间使用通过第一晶体管与数字线耦合的第三感测组件基于在数字线与节点之间转移电荷来感测所述节点上的信号。在一些实例中，可通过参考图6所描述的感测组件来执行操作820的方面。
在825处，可基于通过第一感测组件感测信号、通过第二感测组件感测信号且通过第三感测组件感测信号来确定多电平存储器单元的逻辑状态。在一些实例中，可通过参考图6所描述的确定组件来执行操作825的方面。
图9展示图解说明根据本发明的方面支持使用电荷转移装置的感测技术的方法900的流程图。可本文中所描述的控制器或其组件来实施方法900的操作。举例来说，可通过参考图1所描述的控制器来执行方法900的操作。在一些实例中，存储器装置可执行一组指令以控制存储器装置的功能元件来执行下文所描述的功能。另外或另一选择是，存储器装置可使用专用硬件来执行下文所描述的功能的各方面。
在905处，可在读取操作期间使用第一晶体管在数字线与第一感测组件及第二感测组件的节点之间转移电荷。在一些实例中，可基于数字线上的第一电压小于第一晶体管的栅极上的第二电压来转移电荷。在一些实例中，可通过参考图6所描述的转移组件来执行操作905的方面。
在910处，可通过第一感测组件某一时间使用第一参考值基于在数字线与节点之间转移电荷来感测所述节点上的信号。在一些实例中，可通过参考图6所描述的感测组件来执行操作910的方面。
在915处，可通过第二感测组件在所述某一时间处使用第二参考值基于在数字线与节点之间转移电荷来感测所述节点上的信号。在一些实例中，可通过参考图6所描述的感测组件来执行操作915的方面。
在920处，可基于通过第一感测组件感测信号及通过第二感测组件感测信号来确定与数字线耦合的多电平存储器单元的逻辑状态。在一些实例中，可通过参考图6所描述的确定组件来执行操作920的方面。
图10展示图解说明根据本发明的方面支持使用电荷转移装置的感测技术的方法1000的流程图。可通过本文中所描述的控制器或其组件来实施方法1000的操作。举例来说，可通过参考图1所描述的控制器来执行方法1000的操作。在一些实例中，存储器装置可执行一组指令以控制存储器装置的功能元件来执行下文所描述的功能。另外或另一选择是，存储器装置可使用专用硬件来执行下文所描述的功能的各方面。
在1005处，可在读取操作期间使用第一晶体管在数字线与第一感测组件及第二感测组件的节点之间转移电荷。在一些实例中，可基于数字线上的第一电压小于第一晶体管的栅极的第二电压来转移电荷。在一些实例中，可通过参考图6所描述的转移组件来执行操作1005的方面。
在1010处，可通过第一感测组件在某一时间使用第一参考值基于在数字线与节点之间转移电荷来感测所述节点上的信号。在一些实例中，可通过参考图6所描述的感测组件来执行操作1010的方面。
在1015处，可通过第二感测组件在所述某一时间使用第二参考值基于在数字线与节点之间转移电荷来感测所述节点上的信号。在一些实例中，可通过参考图6所描述的感测组件来执行操作1015的方面。
在1020处，可通过第三感测组件在所述某一时间使用第三参考值基于在数字线与节点之间转移电荷来感测所述节点上的信号。可根据本文中所描述的方法执行操作1020。在一些实例中，可通过参考图6所描述的感测组件来执行操作1020的方面。
在1025处，可基于通过第一感测组件感测信号、通过第二感测组件感测信号及通过第三感测组件感测信号来确定与数字线耦合的多电平存储器单元的逻辑状态。在一些实例中，可通过参考图6所描述的确定组件来执行操作1025的方面。
描述一种方法。在一些实例中，所述方法可包含：使用第一晶体管至少部分地基于数字线上的第一电压小于所述第一晶体管的栅极上的第二电压来在所述数字线与和第一感测组件及第二感测组件耦合的节点之间转移电荷；通过所述第一感测组件在第一时间至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的信号；通过所述第二感测组件在与所述第一时间不同的第二时间至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的所述信号；及至少部分地基于通过所述第一感测组件感测所述信号及通过所述第二感测组件感测所述信号来确定多电平存储器单元的逻辑状态。
在一些实例中，在第一感测组件处感测信号可包含在第一时间对所述节点上的信号与固定参考值进行比较，且在第二感测组件处感测信号可包含在第二时间对所述节点上的信号与固定参考值进行比较。在一些实例中，所述方法可包含使用通过第一晶体管与数字线耦合的第三感测组件在与第二时间不同的第三时间至少部分地基于在数字线与节点之间转移电荷来感测所述节点上的信号，其中确定多电平存储器单元的逻辑状态至少部分地基于使用第三感测组件感测信号。在一些实例中，所述方法可包含于在第一时间感测所述节点上的信号之后撤销激活与节点及第一感测组件耦合的第二晶体管，其中撤销激活第二晶体管会在读取操作的至少一部分期间将第一感测组件与第二感测组件隔离。
在一些实例中，所述方法可包含于在数字线与节点之间转移电荷之前将第一晶体管的栅极加偏压到第二电压；至少部分地基于对第一晶体管的栅极加偏压来将多电平存储器单元放电到数字线上；及至少部分地基于将多电平存储器单元放电到数字线上来将将数字线加偏压到第一电压。在一些实例中，将第一晶体管的栅极加偏压到第二电压可包含将与第一感测组件、第二感测组件及第一晶体管耦合的节点充电到第三电压；及在第一晶体管与数字线耦合时将节点放电到第一晶体管的栅极上。
在一些实例中，所述方法可包含：在将第一晶体管的栅极加偏压到第二电压之后将数字线与第一晶体管隔离。在一些实例中，所述方法可包含：在将所述多电平存储器单元放电到所述数字线上之后耦合所述数字线与所述第一晶体管。在一些实例中，所述方法可包含：在第一晶体管的第二节点与数字线隔离时将第三电压从电压源施加到第一晶体管的第二节点；及至少部分地基于施加第三电压来将第一晶体管的栅极加偏压到第二电压。
在一些实例中，所述方法可包含：在对所述第一晶体管的所述栅极加偏压的同时将所述多电平存储器单元放电到所述数字线；至少部分地基于将所述多电平存储器单元放电到所述数字线上来将所述数字线加偏压到所述第一电压；及在将所述多电平存储器单元放电到所述数字线之后耦合所述数字线与所述第一晶体管。在一些实例中，所述第一晶体管可经配置以在读取操作期间在数字线与第一感测组件及第二感测组件的所述节点之间转移所述电荷。
描述一种设备。在一些实例中，所述设备可支持用于使用第一晶体管至少部分地基于数字线上的第一电压小于所述第一晶体管的栅极上的第二电压来在所述数字线与和第一感测组件及第二感测组件耦合的节点之间转移电荷的构件；用于通过所述第一感测组件在第一时间至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的信号的构件；用于通过所述第二感测组件在与所述第一时间不同的第二时间至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的所述信号的构件；及至少部分地基于通过所述第一感测组件感测所述信号及通过所述第二感测组件感测所述信号来确定多电平存储器单元的逻辑状态的构件。
在一些实例中，用于在所述第一感测组件处感测所述信号的构件可包含：用于在所述第一时间对所述节点上的所述信号与固定参考值进行比较的构件；及用于在所述第二感测组件处感测所述信号的构件可包含用于在所述第二时间对所述节点上的信号与固定参考值进行比较的构件。在一些实例中，所述设备可支持用于使用通过所述第一晶体管与所述数字线耦合的第三感测组件在与所述第二时间不同的第三时间至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的所述信号的构件，其中确定所述多电平存储器单元的所述逻辑状态至少部分地基于使用所述第三感测组件来感测所述信号。在一些实例中，所述设备可支持：用于于在所述第一时间感测所述节点上的所述信号之后撤销激活与所述节点及所述第一感测组件耦合的第二晶体管的构件，其中撤销激活所述第二晶体管会在读取操作的至少一部分期间将所述第一感测组件与所述第二感测组件隔离。
在一些实例中，所述设备可支持：用于于在所述数字线与所述节点之间转移所述电荷之前将所述第一晶体管的所述栅极加偏压到所述第二电压的构件；用于至少部分地基于对所述第一晶体管的所述栅极加偏压来将所述多电平存储器单元放电到所述数字线上的构件；及用于至少部分地基于将所述多电平存储器单元放电到所述数字线上来将所述数字线加偏压到所述第一电压的构件。在一些实例中，用于将第一晶体管的栅极加偏压到第二电压的所述构件可包含用于将与第一感测组件、第二感测组件及第一晶体管耦合的节点充电到第三电压并在第一晶体管与数字线耦合时将节点放电到第一晶体管的栅极上的构件。
在一些实例中，所述设备可支持用于在将所述第一晶体管的所述栅极加偏压到所述第二电压之后将所述数字线与所述第一晶体管隔离的构件。在一些实例中，所述方法可包含：在将所述多电平存储器单元放电到所述数字线上之后耦合所述数字线与所述第一晶体管。在一些实例中，所述设备可支持用于在所述第一晶体管的第二节点与所述数字线隔离时将第三电压从电压源施加到所述第一晶体管的所述第二节点的构件；及用于至少部分地基于施加所述第三电压来将所述第一晶体管的所述栅极加偏压到所述第二电压的构件。
在一些实例中，所述设备可支持用于在对所述第一晶体管的所述栅极加偏压的同时将所述多电平存储器单元放电到所述数字线的构件；用于至少部分地基于将所述多电平存储器单元放电到所述数字线上来将所述数字线加偏压到所述第一电压的构件；及用于在将所述多电平存储器单元放电到所述数字线之后耦合所述数字线与所述第一晶体管的构件。在一些实例中，所述第一晶体管可经配置以在读取操作期间在所述数字线与所述第一感测组件及所述第二感测组件的所述节点之间转移所述电荷。
描述一种方法。在一些实例中，所述方法可包含：在读取操作期间使用第一晶体管在数字线与第一感测组件及第二感测组件的节点之间转移电荷，其中至少部分地基于所述数字线上的第一电压小于所述第一晶体管的栅极上的第二电压来转移所述电荷；通过所述第一感测组件在某一时间使用第一参考值至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的信号；通过所述第二感测组件在所述某一时间使用第二参考值至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的所述信号；及至少部分地基于通过所述第一感测组件感测所述信号及通过所述第二感测组件感测所述信号来确定与所述数字线耦合的多电平存储器单元的逻辑状态。
在一些实例中，所述方法可包含：通过使用所述第一晶体管与所述数字线耦合的第三感测组件在所述某一时间使用第三参考值至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的所述信号，其中确定所述多电平存储器单元的所述逻辑状态是至少部分地基于在所述第三感测组件处感测所述信号。在一些实例中，所述多电平存储器单元可经配置以存储第一逻辑状态、第二逻辑状态、第三逻辑状态或第四逻辑状态。在一些实例中，所述方法可包含：于在所述数字线与所述节点之间转移所述电荷之前将所述第一晶体管的所述栅极加偏压到所述第二电压；及至少部分地基于将所述第二电压施加到所述第一晶体管的所述栅极来将所述多电平存储器单元放电到所述数字线上，其中所述数字线是至少部分地基于将所述多电平存储器单元放电到所述数字线上而被加偏压到所述第一电压。
在一些实例中，所述方法可包含在将所述第一晶体管的所述栅极加偏压到所述第二电压之后将所述数字线与所述第一晶体管隔离；及在将所述多电平存储器单元放电到所述数字线上之后耦合所述数字线与所述第一晶体管。在一些实例中，所述方法可包含确定第一晶体管的栅极上的第二电压；及至少部分地基于确定所述栅极上的所述第二电压来将第三电压从电压源施加到所述第一晶体管的第二节点。
在一些实例中，所述方法可包含：在对所述第一晶体管的所述栅极加偏压的同时将所述多电平存储器单元放电到所述数字线，其中所述数字线是至少部分地基于将所述多电平存储器单元放电到所述数字线上而被加偏压到所述第一电压；及在将所述多电平存储器单元放电到所述数字线之后耦合所述数字线与所述第一晶体管。在一些实例中，所述方法可包含在所述读取操作之后将所述所确定的逻辑状态写入到所述多电平存储器单元。
描述一种设备。在一些实例中，所述设备可支持：用于在读取操作期间使用第一晶体管在数字线与第一感测组件及第二感测组件的节点之间转移电荷的构件，其中至少部分地基于所述数字线上的第一电压小于所述第一晶体管的栅极上的第二电压来转移所述电荷；用于通过所述第一感测组件在某一时间使用第一参考值至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的信号的构件；用于通过所述第二感测组件在所述某一时间使用第二参考值至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的所述信号的构件；用于至少部分地基于通过所述第一感测组件感测所述信号及通过所述第二感测组件感测所述信号来确定与所述数字线耦合的多电平存储器单元的逻辑状态的构件。
在一些实例中，所述设备可支持：用于通过使用所述第一晶体管与所述数字线耦合的第三感测组件在所述某一时间使用第三参考值至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的所述信号的构件，其中确定所述多电平存储器单元的所述逻辑状态是至少部分地基于在所述第三感测组件处感测所述信号。在一些实例中，所述多电平存储器单元可经配置以存储第一逻辑状态、第二逻辑状态、第三逻辑状态或第四逻辑状态。在一些实例中，所述设备可支持用于在于所述数字线与所述节点之间转移所述电荷之前将所述第一晶体管的所述栅极加偏压到所述第二电压的构件；及用于至少部分地基于将所述第二电压施加到所述第一晶体管的所述栅极来将所述多电平存储器单元放电到所述数字线上的构件，其中所述数字线是至少部分地基于将所述多电平存储器单元放电到所述数字线上而被加偏压到所述第一电压。
在一些实例中，所述设备可支持：用于在将所述第一晶体管的所述栅极加偏压到所述第二电压之后将所述数字线与所述第一晶体管隔离的构件；用于在将所述多电平存储器单元放电到所述数字线上之后耦合所述数字线与所述第一晶体管的构件。在一些实例中，所述设备可支持用于确定第一晶体管的栅极上的第二电压的构件；及用于至少部分地基于确定所述栅极上的所述第二电压来将第三电压从电压源施加到所述第一晶体管的第二节点的构件。
在一些实例中，所述设备可支持用于在对所述第一晶体管的所述栅极加偏压的同时将所述多电平存储器单元放电到所述数字线的构件，其中所述数字线是至少部分地基于将所述多电平存储器单元放电到所述数字线上而被加偏压到所述第一电压；及用于在将所述多电平存储器单元放电到所述数字线之后耦合所述数字线与所述第一晶体管的构件。在一些实例中，所述设备可支持用于在所述读取操作之后将所述所确定的逻辑状态写入到所述多电平存储器单元的构件。
描述一种设备。在一些实例中，所述设备可包含：存储器单元，其与数字线耦合且经配置以存储三种或多于三种状态；第一感测组件，其与节点耦合且经配置以感测通过在所述数字线与所述节点之间转移电荷而引起的信号；第二感测组件，其与所述节点耦合且经配置以感测通过在所述数字线与所述节点之间转移所述电荷而引起的所述信号；第一晶体管，其与所述数字线以及所述第一感测组件及所述第二感测组件的所述节点耦合，所述第一晶体管经配置以在读取操作期间在所述数字线与所述节点之间转移所述电荷；及第二晶体管，其与所述第一晶体管的栅极以及所述第一感测组件及所述第二感测组件的所述节点耦合，所述第二晶体管经配置以将第一电压施加到所述第一晶体管的所述栅极以补偿与所述第一晶体管相关联的阈值电压。
在一些实例中，所述第一感测组件可经配置以在所述读取操作的第一时间对所述信号与第一参考值进行比较，且其中所述第二感测组件经配置以在所述读取操作的第二时间对所述信号与所述第一参考值进行比较。在一些实例中，所述第一感测组件可经配置以在所述读取操作的某一时间对所述信号与第一参考值进行比较，且其中所述第二感测组件经配置以在所述读取操作的所述某一时间对所述信号与第二参考值进行比较。在一些实例中，所述设备可包含与所述节点耦合且经配置以感测所述信号的第三感测组件。
在一些实例中，所述设备可包含与节点及所述第一感测组件耦合的第三晶体管，所述第三晶体管经配置以在所述读取操作的至少一部分期间将所述第一感测组件与所述第二感测组件隔离。在一些实例中，所述第一晶体管可经配置以在所述读取操作期间至少部分地基于所述数字线上的第二电压小于所述第一晶体管的所述栅极上的所述第一电压来转移所述电荷。在一些实例中，所述设备可包含：写回组件，其与至少所述第一感测组件及所述第二感测组件耦合，所述写回组件经配置以至少部分地基于所述第一感测组件感测所述信号及所述第二感测组件感测所述信号来将值写入到所述存储器单元。
在一些实例中，所述写回组件可经配置以将至少四种逻辑状态写入到所述存储器单元。在一些实例中，所述设备可包含：电压源，其与所述第一晶体管的第二节点耦合且经配置以将第三电压施加到所述第一晶体管的所述第二节点以补偿与所述第一晶体管相关联的所述阈值电压，其中所述电压源在所述存储器单元放电到所述数字线的同时施加所述第三电压。
描述一种设备。在一些实例中，所述设备可包含：多电平存储器单元，其与数字线耦合；第一感测组件，其与节点耦合；第二感测组件，其与所述节点耦合；第一晶体管，其与所述节点耦合；第二晶体管，其与所述第一晶体管的栅极以及所述第一感测组件及所述第二感测组件的所述节点耦合；及控制器，其与所述多电平存储器单元耦合。在一些实例中，所述控制器可操作使用所述第一晶体管在所述数字线与所述节点之间转移电荷；通过所述第一感测组件在第一时间至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的信号；通过所述第二感测组件在与所述第一时间不同的第二时间至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的所述信号；及至少部分地基于通过所述第一感测组件感测所述信号及通过所述第二感测组件感测所述信号来确定所述多电平存储器单元的逻辑状态。
在一些实例中，所述设备可包含与所述节点耦合的第三感测组件，且所述控制器可操作以通过所述第三感测组件在与所述第二时间不同的第三时间至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的所述信号。在一些实例中，所述设备可包含与所述节点耦合的第三晶体管且所述控制器可操作以在通过所述第二感测组件感测所述信号之前激活所述第三晶体管。在一些实例中，所述第一感测组件及所述第二感测组件可经配置以对所述节点上的信号与单个固定参考值进行比较。
描述一种设备。在一些实例中，所述设备可包含多电平存储器单元，其与数字线耦合；第一感测组件，其与节点耦合；第二感测组件，其与所述节点耦合；第一晶体管，其与所述节点耦合；第二晶体管，其与所述第一晶体管的栅极以及所述第一感测组件及所述第二感测组件的所述节点耦合；及控制器，其与所述多电平存储器单元耦合。
在一些实例中，所述控制器可操作以：通过所述第一晶体管在所述数字线与所述节点之间转移电荷；通过所述第一感测组件在某一时间使用第一参考值至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的所述信号；通过所述第二感测组件在所述某一时间使用第二参考值至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的所述信号；及至少部分地基于通过所述第一感测组件感测所述信号及通过所述第二感测组件感测所述信号来确定所述多电平存储器单元的逻辑状态。
在一些实例中，所述设备可包含与所述节点耦合的第三感测组件且所述控制器可操作以通过所述第三感测组件在所述某一时间使用第三参考值至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的所述信号。在一些实例中，所述设备可包含与所述节点及第一感测组件耦合的第三晶体管，且控制器可操作以在通过所述第一感测组件感测所述信号之前激活所述第三晶体管。
应注意，上文所描述的方法描述可能的实施方案，且可重新布置或者修改操作及步骤且可存在其它实施方案。此外，可组合方法中的两者或多于两者的方面。
可使用各种不同的技术及技巧中的任一者来表示本文中所描述的信息及信号。举例来说，可在以上说明通篇所提及的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或粒子、光场或粒子或者其任何组合来表示。一些图式可将信号图解说明为单个信号；然而，所属领域的技术人员应理解信号可表示信号总线，其中所述总线可具有各种位宽度。
如本文中所使用，术语“虚拟接地”是指维持在大约零伏特(0V)的电压下的电路节点而非与地线直接耦合。因此，虚拟接地的电压可短暂地浮动且在稳定状态下恢复到大约0V。可使用各种电子电路元件(例如，由运算放大器及电阻器组成的分压器)来实施所述虚拟接地。也可能存在其它实施方案。“虚拟接地”或“被虚拟接地”意指连接到大约0V。
术语“电子通信”、“导电接触”、“连接”及“耦合”可指的是支持信号在组件之间流动的所述组件之间的关系。如果在可在任何时间支持信号在组件之间流动的所述组件之间存在任何导电路径，那么所述组件被视为彼此进行电子通信(或导电接触或连接或耦合)。在任何给定时间，彼此进行电子通信(或导电接触或连接或耦合)的组件之间的导电路径可基于包含所述所连接的组件的装置的操作而是开路或闭路。所连接组件之间的导电路径可以是组件之间的直接导电路径，或所连接组件之间的导电路径可以是可包含中间组件(例如，开关、晶体管或其它组件)的间接导电路径。在一些情形中，可例如使用一或多个中间组件(例如，开关或晶体管)来将所连接组件之间的信号流中断一段时间。
术语“耦合”指的是从组件之间的开路关系(当前不能够经由导电路径在组件之间传达信号)移动到组件之间的闭路关系(能够经由导电路径在组件之间传达信号)的状况。当组件(例如，控制器)将其它组件耦合在一起时，所述组件起始允许信号经由先前不准许信号流动的导电路径在其它组件之间流动的改变。
术语“隔离”指的是信号当前不能够在组件之间流动的组件间关系。如果组件之间是开路，那么所述组件彼此隔离。举例来说，被定位在组件之间的开关分离的两个组件在所述开关断开时彼此隔离。当控制器将两个组件隔离时，所述控制器引起改变，所述改变阻止信号使用先前准许信号流动的导电路径在组件之间流动。
本文中所使用的术语“层”指的是几何结构的阶层或片层。每一层可具有单个维度(例如，高度、宽度及深度)且可覆盖表面的至少一部分。举例来说，层可以是两个维度大于第三维度的三维结构，例如薄膜。层可包含不同元件、组件及/或材料。在一些情形中，一个层可由两个或多于两个子层构成。在一些附图中，出于图解说明目的描绘三维层的两个维度。然而所属领域的技术人员应认识到，层本质上是三维的。
如本文中所使用，术语“基本”上意指所修饰的特性(例如，术语“基本上”所修饰的动词或形容词)不必是绝对的，而是足够接近地实现所述特性的优势。
本文中所论述的装置(包含存储器阵列)可形成在半导体衬底(例如硅、锗、硅锗合金、砷化镓、氮化镓等)上。在一些情形中，衬底是半导体晶片。在其它情形中，所述衬底可以是绝缘体上硅(SOI)衬底(例如，玻璃上硅(SOG)或蓝宝石上硅(SOP))或位于另一衬底上的半导体材料外延层。可使用各种化学物种(包含但不限于磷、硼或砷)进行掺杂来控制衬底、衬底子区的导电性。可通过离子植入或通过任何其它掺杂方式在衬底的初始形成或生长期间执行掺杂。
本文中所论述的切换组件或晶体管可表示场效晶体管(FET)且包括包含源极、漏极及栅极的三端子装置。可通过导电材料(例如，金属)将端子连接到其它电子元件。源极及漏极可导电且可包括重度掺杂(例如，退化)的半导体区。源极与漏极可被轻微掺杂的半导体区或通道分离。如果通道是n型的(即，多数载流子是信号)，那么FET可被称为n型FET。如果通道是p型的(即，多数载流子是空穴)，那么FET可被称为p型FET。通道可被隔离栅极氧化物覆盖。可通过对栅极施加电压来控制通道导电性。举例来说，分别对n型FET或p型FET施加正电压或负电压可使通道变得导电。当对晶体管栅极施加大于或等于晶体管的阈值电压的电压时，可将晶体管“接通”或“激活”。当对晶体管栅极施加小于晶体管的阈值电压的电压时，可将晶体管“关断”或“撤销激活”。
本文中结合附图所描述的说明描述实例性配置，而并不表示可被实施或在权利要求书范围内的所有实例。本文中所使用的术语“示范性”意指“用作实例、例子或图解说明”，而非“优选的或者优于其它实例”。详细说明包含使得能理解所描述技巧的具体细节。然而，无这些具体细节仍可实践这些技术。在其它例子中，以框图形式展示众所周知的结构及装置以免使所描述的实例的概念模糊。
在附图中，类似组件或特征可具有相同的参考标签。此外，可通过在参考标签后接着破折号及在类似组件当中进行区分的第二标签来区分同一类型的各种组件。如果在说明书中仅使用第一参考标签，那么说明可适用于具有相同第一参考标签的类似组件中的任一者而无论第二参考标签如何。
可使用各种不同的技术及技巧中的任一者来表示本文中所描述的信息及信号。举例来说，可在以上说明通篇所提及的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或粒子、光场或粒子或者其任何组合来表示。
可通过通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或经设计以执行本文中所描述的功能的其任何组合来实施或执行结合本文中的揭示内容所描述的各种图解说明性块及模块。通用处理器可以是微处理器，但在替代方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。也可将处理器实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器的组合、一或多个微处理器与DSP核心的结合的组合或任何其它此类配置)。
可通过硬件、由处理器执行的软件、固件或其任何组合来实施本文中所描述的功能。如果通过由处理器执行的软件来实施，那么这些功能可作为一或多个指令或代码存储在计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案在本发明及随附权利要求书的范围内。举例来说，由于软件的性质，可使用由处理器执行的软件、硬件、固件、硬连线或这些器件中的任一者的组合来实施上文所描述的功能。实施功能的特征也可物理地位于各种位置，包含散布以使得在不同的物理位置实施功能的各部分。此外，如本文中(包含在权利要求书中)所使用，在物项列表中所使用的“或”(例如，前面有例如“…中的至少一者”或“…中的一或多者”等短语的物项列表)指示包含性列举，使得例如A、B或C中的至少一者的列表意指A或B或C、或AB或AC或BC、或ABC(即，A及B及C)。此外，如本文中所使用，短语“基于”应被解释为指的是一组封闭条件。举例来说，被描述为“基于条件A”的示范性步骤可基于条件A及条件B两者，而这不背离本发明的范围。换句话说，如本文中所使用，短语“基于”应被解释为与短语“至少部分地基于”同义。
提供本文中的说明以使得所属领域的技术人员能够形成或使用本发明。所属领域的技术人员将明了对揭示内容的各种修改，且本文中所定义的通用原理可应用于其它变化形式，而这并不背离本发明的范围。因此，本发明并不限于本文中所描述的实例及设计，而是符合与本文中所揭示的原理及新颖特征一致的最广泛范围。

Claims (35)

1.一种方法，其包括：
使用第一晶体管至少部分地基于数字线上的第一电压小于所述第一晶体管的栅极上的第二电压来在所述数字线与和第一感测组件及第二感测组件耦合的节点之间转移电荷；
通过所述第一感测组件在第一时间至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的信号；
通过所述第二感测组件在与所述第一时间不同的第二时间至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的所述信号；及
至少部分地基于通过所述第一感测组件感测所述信号及通过所述第二感测组件感测所述信号来确定多电平存储器单元的逻辑状态。
2.根据权利要求1所述的方法，其中：
在所述第一感测组件处感测所述信号包括在所述第一时间对所述节点上的所述信号与固定参考值进行比较；且
在所述第二感测组件处感测所述信号包括在所述第二时间对所述节点上的所述信号与所述固定参考值进行比较。
3.根据权利要求1所述的方法，其进一步包括：
使用利用所述第一晶体管与所述数字线耦合的第三感测组件在与所述第二时间不同的第三时间至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的所述信号，其中确定所述多电平存储器单元的所述逻辑状态是至少部分地基于使用所述第三感测组件来感测所述信号。
4.根据权利要求1所述的方法，其进一步包括：
于在所述第一时间感测所述节点上的所述信号之后撤销激活与所述节点及所述第一感测组件耦合的第二晶体管，其中撤销激活所述第二晶体管会在读取操作的至少一部分期间将所述第一感测组件与所述第二感测组件隔离。
5.根据权利要求1所述的方法，其进一步包括：
于在所述数字线与所述节点之间转移所述电荷之前将所述第一晶体管的所述栅极加偏压到所述第二电压；
至少部分地基于对所述第一晶体管的所述栅极加偏压来将所述多电平存储器单元放电到所述数字线上；及
至少部分地基于将所述多电平存储器单元放电到所述数字线上来将所述数字线加偏压到所述第一电压。
6.根据权利要求5所述的方法，其中将所述第一晶体管的所述栅极加偏压到所述第二电压包括：
将与所述第一感测组件、所述第二感测组件及所述第一晶体管耦合的所述节点充电到第三电压；及
在所述第一晶体管与所述数字线耦合时将所述节点放电到所述第一晶体管的所述栅极上。
7.根据权利要求5所述的方法，其进一步包括：
在将所述第一晶体管的所述栅极加偏压到所述第二电压之后将所述数字线与所述第一晶体管隔离。
8.根据权利要求7所述的方法，其进一步包括：
在将所述多电平存储器单元放电到所述数字线上之后耦合所述数字线与所述第一晶体管。
9.根据权利要求1所述的方法，其进一步包括：
在所述第一晶体管的第二节点与所述数字线隔离时将第三电压从电压源施加到所述第一晶体管的所述第二节点；及
至少部分地基于施加所述第三电压来将所述第一晶体管的所述栅极加偏压到所述第二电压。
10.根据权利要求9所述的方法，其进一步包括：
在对所述第一晶体管的所述栅极加偏压的同时将所述多电平存储器单元放电到所述数字线；
至少部分地基于将所述多电平存储器单元放电到所述数字线上来将所述数字线加偏压到所述第一电压；及
在将所述多电平存储器单元放电到所述数字线之后耦合所述数字线与所述第一晶体管。
11.根据权利要求1所述的方法，其中所述第一晶体管经配置以在读取操作期间在所述数字线与所述第一感测组件及所述第二感测组件的所述节点之间转移所述电荷。
12.一种方法，其包括：
在读取操作期间使用第一晶体管在数字线与第一感测组件及第二感测组件的节点之间转移电荷，其中至少部分地基于所述数字线上的第一电压小于所述第一晶体管的栅极上的第二电压来转移所述电荷；
通过所述第一感测组件在某一时间使用第一参考值至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的信号；
通过所述第二感测组件在所述某一时间使用第二参考值至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的所述信号；及
至少部分地基于通过所述第一感测组件感测所述信号及通过所述第二感测组件感测所述信号来确定与所述数字线耦合的多电平存储器单元的逻辑状态。
13.根据权利要求12所述的方法，其进一步包括：
通过使用所述第一晶体管与所述数字线耦合的第三感测组件在所述某一时间使用第三参考值至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的所述信号，其中确定所述多电平存储器单元的所述逻辑状态是至少部分地基于在所述第三感测组件处感测所述信号。
14.根据权利要求13所述的方法，其中所述多电平存储器单元经配置以存储第一逻辑状态、第二逻辑状态、第三逻辑状态或第四逻辑状态。
15.根据权利要求12所述的方法，其进一步包括：
于在所述数字线与所述节点之间转移所述电荷之前将所述第一晶体管的所述栅极加偏压到所述第二电压；及
至少部分地基于将所述第二电压施加到所述第一晶体管的所述栅极来将所述多电平存储器单元放电到所述数字线上，其中所述数字线是至少部分地基于将所述多电平存储器单元放电到所述数字线上而被加偏压到所述第一电压。
16.根据权利要求15所述的方法，其进一步包括：
在将所述第一晶体管的所述栅极加偏压到所述第二电压之后将所述数字线与所述第一晶体管隔离；及
在将所述多电平存储器单元放电到所述数字线上之后耦合所述数字线与所述第一晶体管。
17.根据权利要求12所述的方法，其进一步包括：
确定所述第一晶体管的所述栅极上的所述第二电压；及
至少部分地基于确定所述栅极上的所述第二电压来将第三电压从电压源施加到所述第一晶体管的第二节点。
18.根据权利要求17所述的方法，其进一步包括：
在对所述第一晶体管的所述栅极加偏压的同时将所述多电平存储器单元放电到所述数字线，其中所述数字线是至少部分地基于将所述多电平存储器单元放电到所述数字线上而被加偏压到所述第一电压；及
在将所述多电平存储器单元放电到所述数字线之后耦合所述数字线与所述第一晶体管。
19.根据权利要求12所述的方法，其进一步包括：
在所述读取操作之后将所述所确定的逻辑状态写入到所述多电平存储器单元。
20.一种设备，其包括：
存储器单元，其与数字线耦合且经配置以存储三种或多于三种状态；
第一感测组件，其与节点耦合且经配置以感测通过在所述数字线与所述节点之间转移电荷而引起的信号；
第二感测组件，其与所述节点耦合且经配置以感测通过在所述数字线与所述节点之间转移所述电荷而引起的所述信号；
第一晶体管，其与所述数字线以及所述第一感测组件及所述第二感测组件的所述节点耦合，所述第一晶体管经配置以在读取操作期间在所述数字线与所述节点之间转移所述电荷；及
第二晶体管，其与所述第一晶体管的栅极以及所述第一感测组件及所述第二感测组件的所述节点耦合，所述第二晶体管经配置以将第一电压施加到所述第一晶体管的所述栅极以补偿与所述第一晶体管相关联的阈值电压。
21.根据权利要求20所述的设备，其中所述第一感测组件经配置以在所述读取操作的第一时间对所述信号与第一参考值进行比较，且其中所述第二感测组件经配置以在所述读取操作的第二时间对所述信号与所述第一参考值进行比较。
22.根据权利要求20所述的设备，其中所述第一感测组件经配置以在所述读取操作的某一时间对所述信号与第一参考值进行比较，且其中所述第二感测组件经配置以在所述读取操作的所述某一时间对所述信号与第二参考值进行比较。
23.根据权利要求20所述的设备，其进一步包括：
第三感测组件，其与所述节点耦合且经配置以感测所述信号。
24.根据权利要求20所述的设备，其进一步包括：
第三晶体管，其与所述节点及所述第一感测组件耦合，所述第三晶体管经配置以在所述读取操作的至少一部分期间将所述第一感测组件与所述第二感测组件隔离。
25.根据权利要求20所述的设备，其中所述第一晶体管经配置以在所述读取操作期间至少部分地基于所述数字线上的第二电压小于所述第一晶体管的所述栅极上的所述第一电压来转移所述电荷。
26.根据权利要求20所述的设备，其进一步包括：
写回组件，其与至少所述第一感测组件及所述第二感测组件耦合，所述写回组件经配置以至少部分地基于所述第一感测组件感测所述信号及所述第二感测组件感测所述信号来将值写入到所述存储器单元。
27.根据权利要求26所述的设备，其中所述写回组件经配置以将至少四种逻辑状态写入到所述存储器单元。
28.根据权利要求20所述的设备，其进一步包括：
电压源，其与所述第一晶体管的第二节点耦合且经配置以将第三电压施加到所述第一晶体管的所述第二节点以补偿与所述第一晶体管相关联的所述阈值电压，其中所述电压源在所述存储器单元放电到所述数字线的同时施加所述第三电压。
29.一种设备，其包括：
多电平存储器单元，其与数字线耦合；
第一感测组件，其与节点耦合；
第二感测组件，其与所述节点耦合；
第一晶体管，其与所述节点耦合；
第二晶体管，其与所述第一晶体管的栅极以及所述第一感测组件及所述第二感测组件的所述节点耦合；及
控制器，其与所述多电平存储器单元耦合，所述控制器可操作以：
使用所述第一晶体管在所述数字线与所述节点之间转移电荷；
通过所述第一感测组件在第一时间至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的信号；
通过所述第二感测组件在与所述第一时间不同的第二时间至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的所述信号；及
至少部分地基于通过所述第一感测组件感测所述信号及通过所述第二感测组件感测所述信号来确定所述多电平存储器单元的逻辑状态。
30.根据权利要求29所述的设备，其进一步包括：
第三感测组件，其与所述节点耦合，其中所述控制器可操作以：
通过所述第三感测组件在与所述第二时间不同的第三时间至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的所述信号。
31.根据权利要求29所述的设备，其进一步包括：
第三晶体管，其与所述节点耦合，其中所述控制器可操作以：
在通过所述第二感测组件感测所述信号之前激活所述第三晶体管。
32.根据权利要求29所述的设备，其中所述第一感测组件及所述第二感测组件经配置以对所述节点上的所述信号与单个固定参考值进行比较。
33.一种设备，其包括：
多电平存储器单元，其与数字线耦合；
第一感测组件，其与节点耦合；
第二感测组件，其与所述节点耦合；
第一晶体管，其与所述节点耦合；
第二晶体管，其与所述第一晶体管的栅极以及所述第一感测组件及所述第二感测组件的所述节点耦合；及
控制器，其与所述多电平存储器单元耦合，所述控制器可操作以：
通过所述第一晶体管在所述数字线与所述节点之间转移电荷；
通过所述第一感测组件在某一时间使用第一参考值至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的所述信号；
通过所述第二感测组件在所述某一时间使用第二参考值至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的所述信号；及
至少部分地基于通过所述第一感测组件感测所述信号及通过所述第二感测组件感测所述信号来确定所述多电平存储器单元的逻辑状态。
34.根据权利要求33所述的设备，其进一步包括：
第三感测组件，其与所述节点耦合，其中所述控制器可操作以：
通过所述第三感测组件在所述某一时间使用第三参考值至少部分地基于在所述数字线与所述节点之间转移所述电荷来感测所述节点上的所述信号。
35.根据权利要求33所述的设备，其进一步包括：
第三晶体管，其与所述节点及所述第一感测组件耦合，其中所述控制器可操作以：
在通过所述第一感测组件感测所述信号之前激活所述第三晶体管。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120212255A1 (en) * 2011-02-21 2012-08-23 Samsung Electronics Co., Ltd. Logic Circuit, Integrated Circuit Including The Logic Circuit, And Method Of Operating The Integrated Circuit
US20160343422A1 (en) * 2015-05-20 2016-11-24 Micron Technology, Inc. Virtual ground sensing circuitry and related devices, systems, and methods
CN108885891A (zh) * 2016-03-11 2018-11-23 美光科技公司 用于铁电存储器单元感测的偏移补偿

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10312691A (ja) * 1997-05-12 1998-11-24 Sony Corp 強誘電体記憶装置
US9042152B2 (en) * 2011-08-25 2015-05-26 Samsung Electronics Co., Ltd. Data read circuit, a non-volatile memory device having the same, and a method of reading data from the non-volatile memory device
US9899073B2 (en) * 2016-06-27 2018-02-20 Micron Technology, Inc. Multi-level storage in ferroelectric memory
US10535397B1 (en) * 2018-08-21 2020-01-14 Micron Technology, Inc. Sensing techniques for multi-level cells
US10832769B2 (en) * 2018-12-26 2020-11-10 Micron Technology, Inc. Memory device with a charge transfer device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120212255A1 (en) * 2011-02-21 2012-08-23 Samsung Electronics Co., Ltd. Logic Circuit, Integrated Circuit Including The Logic Circuit, And Method Of Operating The Integrated Circuit
US20160343422A1 (en) * 2015-05-20 2016-11-24 Micron Technology, Inc. Virtual ground sensing circuitry and related devices, systems, and methods
CN108885891A (zh) * 2016-03-11 2018-11-23 美光科技公司 用于铁电存储器单元感测的偏移补偿

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