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CN111381535A - 信息处理装置及信息处理装置的控制方法 - Google Patents

信息处理装置及信息处理装置的控制方法 Download PDF

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CN111381535A
CN111381535A CN201911336774.0A CN201911336774A CN111381535A CN 111381535 A CN111381535 A CN 111381535A CN 201911336774 A CN201911336774 A CN 201911336774A CN 111381535 A CN111381535 A CN 111381535A
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information processing
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CN201911336774.0A
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浅野浩平
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Canon Inc
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Abstract

本发明公开了一种信息处理装置及信息处理装置的控制方法。所述信息处理装置包括：非易失性半导体内存，被构造为接受对所述半导体内存的访问的内存控制单元，被构造为至少向所述半导体内存和所述内存控制单元供给电源电压的电源电路，被构造为释放从所述电源电路到所述半导体内存的电源电压供给线上的至少一个电荷的释放电路，被构造为在所述内存控制单元接受所述访问后的预定的一段时间内，延迟由所述释放电路所执行的电荷释放的开始的释放电路。

Description

信息处理装置及信息处理装置的控制方法
技术领域
本发明涉及信息处理装置及信息处理装置的控制方法。
背景技术
信息处理装置可包括非易失性存储装置。所述存储装置可包括专用控制器、易失性缓存内存和非易失性存储介质。所述专用控制器可不定期地将存储在所述缓存内存中的数据写入所述存储介质(缓存刷新操作)。
信息处理装置可包括多个配置于其中的设备及可包括用于控制这些设备的通电定时和重置定时的电源序列电路。特别地，为了提供断电序列，所述信息处理装置可包括释放电路以从电源线释放电荷。
所述释放电路在停电或瞬间中断发生时也会运作。由于无法事先知道瞬间中断或停电将在何时发生。因此，存在如下可能性：在释放电路正在运作时，停电或瞬间中断发生，以及在缓存刷新未被正确地完成的情况下，保持在易失性缓存内存的缓存中的数据将遗失。
日本第2004-272309号专利公开披露了如下方法：在停电发生时、在缓存内存中保持有数据的情况下，通过将向存储装置供给电的电源线切换到诸如电池等的备用电源来确保缓存刷新的时间。
为了确保实行缓存刷新操作的时间，上述方法将电源切换到备用电源，因此信息处理装置需要包括备用电源和切换电路。并且，需要定期地执行诸如对备用电源进行充电的操作等的管理操作。
发明内容
一方面，本公开提供一种信息处理装置，包括：非易失性半导体内存；内存控制单元，其被构造为接受对所述半导体内存的访问；电源电路，其被构造为至少向所述半导体内存和所述内存控制单元供给电源电压；释放电路，其被构造为释放从所述电源电路延伸至所述半导体内存的电源电压供给线上的至少一个电荷；以及，延迟电路，其被构造为在所述内存控制单元接受所述访问后的预定的一段时间内，延迟对所述释放电路的电荷释放的开始。
根据下面参照附图对实施例的描述，本公开的其他特征将变得清楚。
附图说明
图1是信息处理装置的框图。
图2是例示存储装置及其外围电路的内部框图。
图3A是根据比较示例的断电序列图，以及图3B是根据本公开的断电序列图。
图4是例示存储装置及其外围电路的内部框图。
图5是例示存储装置及其外围电路的操作的流程图。
图6是例示断电操作的流程图。
具体实施方式
下面将参照附图详细地描述本公开的实施例。应注意，这些实施例仅为示例性的描述，并且决不意图限制本公开。且应注意，这些实施例中描述的所有特征不一定都需要以实现本公开。在下面的实施例中，图像处理装置将被用作信息处理装置的示例。
第一实施例
图1是信息处理装置100的框图。信息处理装置100包括主CPU 101、IO控制器102、存储器103、PCIe设备104、电源控制电路107以及电源电路108。在图1和其它图中，实线箭头表示通信线，虚线箭头表示输电线。
主CPU 101控制整个信息处理装置100的操作。主CPU 101根据加载到RAM(未示出)的控制软件进行运作。
IO控制器102被连接至主CPU 101和存储器103，且用作内存控制单元。IO控制器102控制存储器103以存储为运作信息处理装置100所需的数据和暂存数据。
存储器103是半导体内存且经由电源控制线123由电源电路108供给电源电压。存储器103经由通信线连接至IO电路。存储器103例如可为SSD。
主CPU 101和IO控制器102经由PCI快速通信线相互电连接。主CPU 101也经由通信线连接至PCIe设备104。
电源控制电路107控制与信息处理装置100关联的电源序列。电源控制电路107经由通信线连接至主CPU 101并根据源自主CPU 101的指令进行运作。
电源电路108经由电源控制线109连接至电源控制电路107，并在电源控制电路107的控制下基于源自外部电源126的电力生成多个低压电源。在电源电路108与每个设备之间的电源线上设置有诸如开关110和开关125的电力开/关电路。
开关110被由电源控制电路107供给的开关控制信号111和开/关电路控制信号112控制。开关125被由电源控制电路107供给的开关控制信号114和开/关电路控制信号112控制。也就是说，电源控制电路107通过如上所述控制电力开/关电路来生成电源序列。
这些开/关电路也包括释放电路，其被构造为响应于对由电源控制电路107所供给的开/关电路控制信号112的指令，释放电荷。并且，在检测到由于停电等的外部电源的电压下降的情况下，电源电路108提供电力状态通知信号113，电力状态通知信号113被发布以向电源控制电路107通知电压的下降。电力状态通知信号113具有通常状态时的Hi电平(Hi电位)和具有在电源电压的下降发生时的Lo电平(Lo电位)。
应注意，各信号由在由如图1中所示的编号所指示的特定通信线中流动的电流提供，且在下面描述的其它实施例中一样。
下面将参照图2和图3A描述在比较示例中可能出现的问题。图2是例示存储器103及其外围电路的内部框图。IO控制器102包括IOCPU 201和专门用于IO相关操作的IO电路202。IOCPU 201向/从主CPU 101发送/接收命令，并管理将被发送/接收的数据及在控制下的存储器103的状态。
而且，IO电路202从IOCPU 201接收与在IOCPU 201及主CPU 101之间执行的命令通信关联的数据，且将接收的数据传输至存储器103。而且，IO电路202也被连接至呈现电路203，以便可通过电压电平的变化向外部用户呈现上述的向/从存储器发送/接收的数据的状态。呈现电路203被构造为硬件。在对IO控制器102的访问发生时，呈现电路203发布访问发生的通知。呈现电路203可被构造为包括向用户呈现访问状态的访问LED和控制LED的控制电路等。由于用于驱动呈现电路203的、由IO电路提供的电路由硬件控制来运作，因此它们可快速地响应。
存储器103包括存储器控制器204、缓存(缓存区域)205以及闪存(内存区域)206。存储器控制器204控制整个的控制器103且负责与IOCPU 201的通信。
缓存205是用于暂时存储由存储器控制器204从IO控制器102接收的数据的易失性内存。存储器控制器204不定期地将缓存205中的数据写入非易失性闪存206中。该操作被视为缓存刷新操作。应注意，缓存刷新操作不受IO控制器102的支配。
图3A和3B各例示与电源的断开操作关联的序列图。首先，参照图3A，描述在比较示例中的断电序列及讨论其中可能出现的问题。
图3A显示在需要缓存刷新操作的情形下发生停电时的断电序列。应注意，在瞬间中断发生时，会发生相似的情形。
在SATA线106上发生访问时，IO控制器102和存储器103运作以将写入到存储器103中的数据存储到缓存205中。然后，存储器控制器204在任意的时间实行缓存刷新操作。
然而，由于某种原因，在缓存刷新操作实行前，如果发生外部电源的电压下降，下面的操作将执行。在这种情况下，电源电路108检测到电压下降，且电源电路108将电力状态通知信号113设置为Lo电平以向电源控制电路107通知电压下降的发生。
响应于接收的通知，电源控制电路107将开/关电路控制信号112、开关控制信号114和开关控制信号111设置为Hi电平(Hi电平信号)。因此，开关110和开关125进入释放状态，且用于存储器103上的电源电压急剧地下降(释放处理)。
而且，电源控制电路107向主CPU101通知电源电压的下降的发生。响应于接收的通知，主CPU101向IO电路202通知电源电压的下降的发生。响应于接收的通知，IO电路202指示存储器103写入数据(也即，执行缓存刷新操作)。
然而，在缓存刷新操作实行时，执行释放操作，从而释放电源控制线123上的电荷。因此，由于无法提供充足的电力以实行缓存刷新操作，从而保持在缓存205中的数据不被存入到闪存206中。
应注意，在正常地关闭信息处理装置的电源的情况下，在接收到用户的断电指示时，主CPU101指示IO电路202关闭电源。响应于接收的指示，IO电路202指示存储器控制器204实行缓存刷新操作。在缓存刷新操作完成后，电源控制电路107在主CPU101的控制下实行释放处理。
鉴于上述，在根据本实施例的信息处理装置中，在执行缓存刷新操作的情况下，延迟断电处理时的释放处理的实行。下面将参照图4至6和图3B给出详细的描述。
图4是根据本实施例的信息处理装置中的存储器103及其外围电路的内部框图。图4中所示的构造与图2中所示的构造的不同在于提供了定时电路(timer电路)401、掩模触发信号402、掩模电路(延迟电路)403、定时信号404和掩模信号405。
在IO电路202接收到访问存储器103的命令时，IO电路202向呈现电路203通知访问命令的接收。与此同时，IO电路202将输入到定时电路401中的掩模触发信号402从Hi变为Lo。
在发生电源电压的下降的情况下，下面的操作将执行。也即，电源控制电路107向主CPU101通知电源电压的下降的发生。响应于接收的通知，主CPU101指示IO电路202执行缓存刷新操作以将数据传输至存储器103中。在IO控制器102接收到访问存储器103的命令时，IO控制器102将输入到定时电路401中的掩模触发信号402从Hi变为Lo。
定时电路401连接至IO控制器102(IO电路202)和掩模电路403，且定时电路401改变按照源自IO电路202的指示输出的定时信号404(输入至掩模电路403的信号)的信号电平。
更具体地，在具有Hi电平的掩模触发信号402从IO电路202输入至定时电路401时，定时电路401输出具有Hi电平的定时信号404。
在具有Lo电平的掩模触发信号402从IO电路202输入至定时电路401时，定时电路401在预定的一段时间内输出具有Lo电平(释放无效)的定时信号404。也即，定时电路401是这样的电路：在掩模触发信号402是Lo电平时，在预定的一段时间内锁存信号。在经过该预定的一段时间后，定时电路401向掩模电路403输入具有Hi电平的定时信号404。
在没有检测到电源电压的下降的情况下，电源控制电路107向掩模电路403输入具有Lo电平的开关控制信号111。在检测到电源电压的下降的情况下，电源控制电路107向掩模电路403输入具有Hi电平的开关控制信号111。
掩模电路403可以是通用型的与(AND)电路，且连接至定时电路401和电源控制电路107。掩模电路403基于由定时电路401输入的定时信号404和开关控制信号111输出掩模信号405。
例如，在具有Hi电平的开关控制信号111和具有Hi电平的定时信号404输入至掩模电路403时，掩模电路403输出具有Hi电平(释放有效)的掩模信号405。因此，开关110进入释放状态。
例如，在具有Hi电平的开关控制信号111和具有Lo电平的定时信号404输入至掩模电路403时，掩模电路403输出具有Lo电平(释放无效)的掩模信号405。在这种情况下，开关110不进入释放状态。
图5是示出在执行释放掩模时、IO控制器102控制存储器103实行写入操作的流程图。
在步骤S501中，IO控制器102监控上游的主CPU101对存储器103的写访问的发生。在没有检测到写访问的情况下，反复执行步骤S501直到在步骤S501中检测到写访问为止。在IO控制器102从主CPU101接收到写访问指示的情况下，IO控制器102进入步骤S502。
在步骤S502中，IO控制器102保持待写入到IO电路202中的数据。在这种情况下，IO控制器102通过使用命令访问主CPU101和存储器控制器204。在步骤S502完成时，处理进入步骤S503。
在步骤S503中，IO控制器102将保持在IO电路202中的数据写入存储器控制器204。在步骤S503完成后，处理进入步骤S504。
在步骤S504中，IO控制器102经由呈现电路203发布对外的通知以通知已接受访问。在步骤S504完成后，处理进入步骤S505。
在步骤S505中，IO控制器102将掩模触发信号402从Hi变为Lo。因此，由定时电路401输出的定时信号404转变为Lo电平，且由掩模电路403输出的掩模信号405在预定的一段时间内不被允许为Hi电平。应注意，步骤S503～S505可同步执行。
在步骤S505完成后，处理进入步骤S506。
重复执行步骤S503～S506的处理直到在步骤S506中确定IO控制器102已将所有的写数据(write data)发送至存储器控制器204为止。在IO控制器102完成将写数据发送至存储器控制器204时，处理进入步骤S507。
在步骤S507中，IO控制器102改变呈现电路203以表示没有访问的状态。在步骤S507完成后，处理进入步骤S508。
在步骤S508，IO控制器102将掩模触发信号402从Lo变为Hi。在步骤S508完成后，处理返回至步骤S501，IO控制器102等待访问的发生。维持这样的状态直到不再有对IO控制器102的访问发生为止，也即，直到信息处理装置100被断电或进入省电模式为止。
上述访问可以是，例如，在使用打印机(未示出)实行打印作业时，从外部信息处理装置接收数据和将接收的数据存储到存储器103中。在访问的另一个例子中，在实行扫描作业时，使用扫描仪(未示出)读取文档，和将读取的图像数据存储到存储器103中。
图6是示出在执行掩模信号405时IO控制器102被访问的情况下、在发生外部电源的电压下降时所执行的处理的流程图。
在步骤S601中，在由于诸如断电等发生外部电源的电压下降时，电源电路108检测电压下降，并经由电力状态通知信号113向电源控制电路107通知电压下降的发生。在步骤S601完成后，处理进入步骤S602。
在步骤S602中，为了关闭信息处理装置100以进入断电状态，电源控制电路107按照系统中预定的断电序列将开关电路控制信号112和开关控制信号111及114变为Hi电平。作为响应，电源控制电路107控制包括开关110和开关125等的开/关电路进入释放状态。
在步骤S603中，在确定IO控制器102没有接收到将掩模触发信号设置为Lo电平的命令的情况下，处理进入步骤S606。将在下面描述步骤S606。
在步骤S603中，在确定IO控制器102已接收到将掩模触发信号设置为Lo电平的命令的情况下，处理进入步骤S604。应注意，在信号在步骤S602中被改变后，接收该命令不一定必须发生。在步骤S602中信号的改变可在IO控制器102接收到该命令后、定时信号处于Lo电平的预定的一段时间内执行，或在步骤S602中信号的改变可在接收该命令的同时执行。
将掩模触发信号设置为Lo电平的命令可以是参照图5所述的写入命令或实行缓存刷新操作的命令。例如，在IO控制器102没有接收到写入命令的情况下，主CPU101向IO控制器102发送命令以实行缓存刷新操作。
在步骤S604中，定时电路401在预定的一段时间内输出具有Lo电平的定时信号404。也即，由掩模电路403输出的掩模信号405在预定的一段时间内处于Lo电平，且在预定的一段时间内，不向开关110发布释放指示(掩模状态)。
该预定的一段时间的时长等于或长于存储器控制器204完成缓存刷新操作所需的时间。应注意，电源控制线123(供给线)被设计为能够保持与至少在该预定的一段时间内实行缓存刷新操作所需的电荷一样多的电荷。在步骤S604完成后，处理进入步骤S605。
反复执行步骤S605直到在定时中设定的时间段届满为止。当在定时中设定的时间段届满时，处理进入步骤S606。尽管未在图中示出，由存储器控制器204所执行的缓存刷新操作在由上述的定时电路401所提供的延迟时间内完成。在步骤S605结束后，处理进入步骤S606。
在步骤S606中，定时电路401将定时信号404的信号电平恢复至Hi(非掩模状态)。因此，由掩模电路403输出的掩模信号405具有Hi电平。在步骤S606完成后，处理进入步骤S607。
在步骤S607中，具有Hi电平的掩模信号405使开关110或开关125执行释放。在步骤S607结束后，处理流程结束。
图3B示出上述的一系列的序列。在IO控制器102和存储器103通过使用SATA线106执行访问时，定时电路401同时供给具有Lo电平的掩模触发信号402，从而掩模信号405变为Lo电平，其将维持预定的一段时间(302)。
在另一方面，在任意的时间发生外部电源的电压下降时，电源电路108将电力状态通知信号113设置为Lo电平并向电源控制电路107通知电压下降的发生。作为响应，电源控制电路107将开/关电路控制信号112设置为Hi电平。
然而，即使在开/关电路控制信号112处于Hi电平的情况下，由于输入至掩模电路403的定时信号404处于Lo电平，掩模电路403的输出，也即由两个输入信号的与(AND)得到的掩模信号405处于Lo电平，从而不实行释放。也即，源自连接至存储器103的电源控制线123的电荷释放被抑制，且存储器控制器204能够利用保持的电荷执行缓存刷新操作。
在定时电路401所提供的延迟时间届满时，掩模触发信号402变为Hi电平。从而，由掩模电路403输出的掩模信号405恢复至Hi电平(非掩模状态)。因此，由掩模电路403所执行的掩模被解除，且因此实行释放以释放存储器103。具体地，释放电源控制线123，且不向存储装置供给电荷。
如上所述，根据本实施例，在IO控制器102实行向存储器103写入的指示时，在写入访问开始的预定的一段时间内不执行释放。在该预定的一段时间内，存储器控制器204能够利用保持在存储器103的电源控制线123中的电荷执行缓存刷新操作。
而且，实施本实施例的电路可利用诸如定时电路401和掩模电路403的便宜且高可靠性的部件实行。
而且，根据本实施例的一系列的操作由IO控制器102独立地执行，不用与主CPU101的协作。因此，高响应控制是可能的。这使如下操作成为可能：即使在外部电源不稳定的状态下，也能确保用于利用保持的电荷实行缓存刷新操作的时间。
由于完全独立于外部电源的状态执行缓存刷新操作，从而，即使在发生瞬间中断、停电或发生诸如此类的状态下，也可能为存储器控制器确保利用保持的电荷实行缓存刷新操作的时间。
如上所述，根据本公开，在没有定期管理的情况下，也可能确保用于实行缓存刷新操作的时间。
其它实施例
已参照上述的各种示例和实施例描述了本公开。应注意，本公开的宗旨和范围不受本说明书的特定描述的限制。
本公开也可被实施以实现：经由网络或存储介质向系统或装置供给能实现上述实施例的一个或多个功能的程序，且所述系统或装置的计算机中的一个或多个处理器读取和实行所述程序。本公开也可通过能实现一个或多个功能的电路(例如，ASIC)来实施。
本发明的实施例还可以通过如下的方法来实现，即，通过网络或者各种存储介质将执行上述实施例的功能的软件(程序)提供给系统或装置，该系统或装置的计算机或是中央处理单元(CPU)、微处理单元(MPU)读出并执行程序的方法。
虽然参照示例性实施例对本发明进行了描述，但是应当理解，本发明不限于所公开的示例性实施例。应当对所附权利要求的范围给予最宽的解释，以便涵盖所有这些变型例以及等同的结构和功能。

Claims (14)

1.一种信息处理装置，所述信息处理装置包括：
非易失性半导体内存；
内存控制单元，其被构造为接受对所述非易失性半导体内存的访问；
电源电路，其被构造为至少向所述非易失性半导体内存和所述内存控制单元供给电源电压；
检测电路，其被构造为检测所述电源电压的下降；
释放电路，其被构造为释放在所述电源电路和所述非易失性半导体内存之间延伸的电源电压供给线上的至少一个电荷；以及
延迟电路，其被构造为在所述释放电路从所述内存控制单元接收到电荷释放指示后的预定的一段时间内，延迟所述释放电路对控制信号的接收，其中所述控制信号控制释放供给线电荷；
其中，根据基于所述检测电路对所述电源电压的下降的检测和基于由所述延迟电路所延迟的所述控制信号的延迟，所述释放电路释放供给线电荷。
2.根据权利要求1所述的信息处理装置，所述信息处理装置还包括：
定时电路，其被构造为基于由所述内存控制单元接受的访问向所述延迟电路输入预定的信号，
其中，响应于所述电源电压的下降的检测，所述延迟电路延迟所述释放电路对供给线电荷的释放，以便在接收到所述预定的信号后的所述预定的一段时间内延迟释放。
3.根据权利要求2所述的信息处理装置，其中，
在所述内存控制单元接受所述访问前，所述定时电路向所述延迟电路输入不同于所述预定的信号的信号，以及其中，在所述内存控制单元接受所述访问时，所述定时电路向所述延迟电路输入所述预定的信号。
4.根据权利要求3所述的信息处理装置，所述信息处理装置还包括：
监控单元，其被构造为监控所述电源电压，
其中，在所述监控单元检测到所述电源电压的下降的情况下，所述释放电路释放至少一个供给线电荷，以及
其中，在所述监控单元在所述预定的一段时间内检测到所述电源电压的下降的情况下，所述延迟电路延迟所述释放电路对供给线电荷的释放。
5.根据权利要求4所述的信息处理装置，所述信息处理装置还包括：
电源控制电路，其被配置为输出以控制所述释放电路的控制信号，
其中，在所述监控单元检测到所述电源电压的下降的情况下，所述电源控制电路向所述延迟电路输入以控制所述释放电路对供给线电荷的释放的控制信号。
6.根据权利要求5所述的信息处理装置，其中，
在所述延迟电路从所述定时电路接收所述不同于所述预定的信号的信号且从所述电源控制电路接收以控制所述释放电路对供给线电荷的释放的控制信号的情况下，所述延迟电路向所述释放电路输出接收到的控制信号，以及
其中，在所述延迟电路从所述定时电路接收所述预定的信号且从所述电源控制电路接收以控制所述释放电路对供给线电荷的释放的控制信号的情况下，所述延迟电路向所述释放电路输出表示供给线电荷的释放将不被执行的信号。
7.根据权利要求6所述的信息处理装置，其中
所述预定的信号是Lo电平信号，且所述不同于所述预定的信号的信号和表示所述释放电路对供给线电荷的释放将被实行的所述控制信号是Hi电平信号。
8.根据权利要求4所述的信息处理装置，其中，
所述监控单元被构造为监控从外部装置供给的电源电压，
以及其中，在电源电源的下降发生的情况下，由于停电或瞬间中断，发生所述电源电压的下降。
9.根据权利要求1所述的信息处理装置，
其中，所述延迟电路是与电路。
10.根据权利要求1所述的信息处理装置，其中，
所述非易失性半导体内存具有非易失性内存区域和具有用于临时存储数据的缓存区域，
以及其中，所述预定的一段时间比用于从所述缓存区域向所述内存区域写入临时存储在所述缓存区域的数据所需要的时间更长。
11.根据权利要求1所述的信息处理装置，其中，
所述访问是由实行打印作业对所述非易失性半导体内存的访问。
12.根据权利要求1所述的信息处理装置，其中，
所述访问是由实行扫描作业对所述非易失性半导体内存的访问。
13.一种信息处理装置的控制方法，所述信息处理装置具有：非易失性半导体内存，内存控制单元，电源电路，检测电路，释放电路和延迟电路，所述方法包括：
经由所述内存控制单元，接受对所述非易失性半导体内存的访问；
经由所述电源电路，至少向所述非易失性半导体内存和所述内存控制单元供给电源电压；
经由所述检测电路，检测所述电源电压的下降；
经由所述释放电路，释放在所述电源电路和所述非易失性半导体内存之间延伸的电源电压供给线上的至少一个电荷；以及
经由所述延迟电路，在所述释放电路从所述内存控制单元接收到电荷释放指示后的预定的一段时间内，延迟所述释放电路对控制信号的接收，其中所述控制信号控制释放供给线电荷；
其中，根据基于所述检测电路对所述电源电压的下降的检测和基于由所述延迟电路所延迟的所述控制信号的延迟，所述释放电路释放供给线电荷。
14.一种存储用于使计算机实行根据权利要求13所述的控制方法的程序的计算机可读存储介质。
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