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CN111384181A - 薄膜晶体管和包括其的显示设备 - Google Patents

薄膜晶体管和包括其的显示设备 Download PDF

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Abstract

薄膜晶体管和包括其的显示设备。一种薄膜晶体管包括：有源层，该有源层包括沟道部分；栅极，该栅极与所述有源层间隔开并且与所述有源层的至少一部分交叠；以及源极和漏极，该源极和该漏极与所述有源层连接并且彼此间隔开，其中，所述沟道部分包括：第一边界部分，该第一边界部分与所述源极和所述漏极中的一个连接；第二边界部分，该第二边界部分与所述源极和所述漏极中的另一个连接；以及主沟道部分，该主沟道部分介于在所述第一边界部分和所述第二边界部分之间，并且其中，所述第二边界部分的至少一部分的厚度小于所述主沟道部分的厚度。

Description

薄膜晶体管和包括其的显示设备
技术领域
本公开涉及显示设备，并且更具体地，涉及包括有厚度差异的有源层的薄膜晶体管和包括该薄膜晶体管的显示设备。尽管本公开适于广泛的应用范围，但是尤其适于通过使用氧化物半导体层作为用于显示设备的薄膜晶体管的有源层来恒定地保持氧化物半导体薄膜晶体管的阈值电压。
背景技术
晶体管通常被用作电子装置中的开关器件或驱动器件。尤其是，薄膜晶体管是在玻璃基板或塑料基板上制造的，因为它可以被广泛用作诸如液晶显示装置和有机发光装置这样的显示设备中的开关器件。
根据用于有源层的材料，薄膜晶体管可以被大致分为具有非晶硅有源层的非晶硅薄膜晶体管、具有多晶硅有源层的多晶硅薄膜晶体管和具有氧化物半导体有源层的氧化物半导体薄膜晶体管。
在氧化物半导体薄膜晶体管(下文中被称为“氧化物半导体TFT”)的情况下，用于有源层的氧化物可以在相对低的温度下制造为膜型，可以具有高迁移率，并且其电阻可以随着氧化物半导体层中所包含的氧含量的变化而大幅变化。因此，可以容易地实现氧化物半导体TFT的所期望性质。另外，由于氧化物的性质，氧化物半导体层是透明的。通过使用氧化物半导体TFT，有利于实现透明显示设备。
因此，氧化物半导体TFT可以被用作显示设备的开关器件或驱动器件。然而，阈值电压可以因在薄膜晶体管被驱动时可以渗透到氧化物半导体层中的氢(H)而变化。如果阈值电压变化，则薄膜晶体管的驱动不能是恒定的，并且薄膜晶体管的可靠性降低。另外，如果薄膜晶体管的阈值电压变化，则使用该薄膜晶体管的显示设备的亮度部分地升高，以致于显示装置的图像质量下降。因此，必须使用氧化物半导体层作为有源层来恒定地保持氧化物半导体薄膜晶体管的阈值电压。
发明内容
本公开是鉴于上述问题而完成的，其目的在于提供能够防止阈值电压变化的氧化物半导体薄膜晶体管。
本公开提供有助于通过减小沟道部分的漏边界部分中的厚度来防止阈值电压变化的氧化物半导体薄膜晶体管。
另外，本公开提供通过减小绝缘层的与沟道部分的漏边界部分交叠的部分的厚度以便减少从绝缘层提供到有源层的氢的量而有助于防止阈值电压变化的氧化物半导体薄膜晶体管。
此外，本公开提供包括能够防止阈值电压变化的氧化物半导体薄膜晶体管的显示设备。
按照本公开的一方面，可以通过提供一种薄膜晶体管来实现以上和其它，该薄膜晶体管包括：有源层，该有源层包括沟道部分；栅极，该栅极与所述有源层间隔开并且与所述有源层的至少一部分交叠；以及源极和漏极，该源极和该漏极与所述有源层连接并且彼此间隔开，其中，所述沟道部分包括：第一边界部分，该第一边界部分与所述源极和所述漏极中的一个连接；第二边界部分，该第二边界部分与所述源极和所述漏极中的另一个连接；以及主沟道部分，该主沟道部分介于在所述第一边界部分和所述第二边界部分之间，并且其中，所述第二边界部分的至少一部分的厚度小于所述主沟道部分的厚度。
源边界部分的厚度可以与主沟道部分的厚度相同。
漏边界部分的至少一部分的厚度可以为与主沟道部分的厚度相比的50％或不足50％。
有源层可以被设置在缓冲绝缘层上，并且至少缓冲绝缘层的与漏边界部分交叠的一部分可以具有与缓冲绝缘层的与主沟道部分交叠的其它部分的厚度相比相对较小的厚度。
所述缓冲绝缘层可以包括：第一绝缘层；以及第二绝缘层，该第二绝缘层在所述第一绝缘层上，其中，至少第一绝缘层的与漏边界部分交叠的一部分具有与第一绝缘层的与主沟道部分交叠的其它部分的厚度相比相对较小的厚度。
第一绝缘层可以包含硅氮化物。
缓冲绝缘层可以被设置在基板上，并且金属图案层可以被另外设置在基板和缓冲绝缘层之间。
薄膜晶体管还可以包括在有源层和栅极之间的栅绝缘层，其中，栅绝缘层的厚度轮廓对应于在与漏边界部分交叠的区域中的漏边界部分的厚度轮廓。
栅极的厚度轮廓对应于与漏边界部分交叠的区域中的漏边界部分的厚度轮廓。
所述有源层可以包括：第一导电部分，该第一导电部分与所述栅极不交叠；以及第二导电部分，该第二导电部分与所述第一导电部分间隔开并且与所述栅极不交叠，其中，所述第一导电部分与源边界部分连接，并且所述第二导电部分与漏边界部分连接。
第二导电部分可以具有与主沟道部分的厚度相比相对较小的厚度。
第二导电部分的厚度可以与漏边界部分的厚度相同。
有源层可以被设置在缓冲绝缘层上，并且至少缓冲绝缘层的与第二导电部分交叠的一部分可以具有与缓冲绝缘层的与主沟道部分交叠的其它部分的厚度相比相对较小的厚度。
有源层可以包含第一氧化物半导体层和在第一氧化物半导体层上的第二氧化物半导体层。
根据本公开的另一方面，提供了一种薄膜晶体管，该薄膜晶体管包括：缓冲绝缘层；有源层，该有源层在所述缓冲绝缘层上；栅极，该栅极被配置为与所述有源层间隔开并且与所述有源层的至少一部分交叠；源极，该源极与所述有源层连接；以及漏极，该漏极被配置为与所述源极间隔开并且与所述有源层连接，其中，所述有源层包括与所述栅极交叠的沟道部分，其中，所述沟道部分包括：源边界部分，该源边界部分与所述源极连接；漏边界部分，该漏边界部分与所述漏极连接；以及主沟道部分，该主沟道部分在所述源边界部分和所述漏边界部分之间，其中，所述缓冲绝缘层的与所述漏边界部分交叠的至少一部分的厚度具有与所述缓冲绝缘层的与所述主沟道部分交叠的其它部分的厚度相比相对较小的厚度。
按照本公开的另一方面，提供了一种显示设备，该显示设备包括：基板；像素驱动电路，该像素驱动电路在所述基板上；以及显示单元，该显示单元与所述像素驱动电路连接，其中，所述像素驱动电路包括至少一个薄膜晶体管，其中，所述薄膜晶体管包括：有源层；栅极，该栅极被配置为与所述有源层间隔开并且与所述有源层的至少一部分交叠；源极，该源极与所述有源层连接；以及漏极，该漏极被配置为与所述源极间隔开并且与所述有源层连接，其中，所述有源层包括与所述栅极交叠的沟道部分，其中，所述沟道部分包括：源边界部分，该源边界部分与所述源极连接；漏边界部分，该漏边界部分与所述漏极连接；以及主沟道部分，该主沟道部分在所述源边界部分和所述漏边界部分之间，其中，所述漏边界部分的至少一部分具有与所述主沟道部分的厚度相比相对较小的厚度。
根据本公开的其它方面，提供了一种薄膜晶体管，该薄膜晶体管包括：基板；有源层，该有源层包括与源边界部分和漏边界部分相邻的主沟道部分；第一导电部分，该第一导电部分与所述源边界部分相邻；以及第二导电部分，该第二导电部分与所述漏边界部分相邻；第一绝缘层，该第一绝缘层在所述基板上；第二绝缘层，该第二绝缘层在所述第一绝缘层上；源极，该源极与所述源边界部分连接；以及漏极，该漏极与所述漏边界部分连接，其中，所述第一绝缘层的与所述漏边界部分交叠的至少一部分的厚度小于所述第一绝缘层的与所述主沟道部分交叠的另一部分的厚度。
该显示设备还可以包括在基板和有源层之间的缓冲绝缘层，其中，缓冲绝缘层的与漏边界部分交叠的至少一部分具有与缓冲绝缘层的与主沟道部分交叠的其它部分的厚度相比相对较小的厚度。
所述缓冲绝缘层可以包括：第一绝缘层；以及第二绝缘层，该第二绝缘层在所述第一绝缘层上，其中，至少第一绝缘层的与漏边界部分交叠的一部分具有与第一绝缘层的与主沟道部分交叠的其它部分的厚度相比相对较小的厚度。
根据本公开的一方面，有源层有厚度差异，使得可以限制载体的流动，由此防止薄膜晶体管中的阈值电压变化。
根据本公开的另一方面，绝缘层的与有源层的漏边界部分交叠的一部分的厚度减小，使得可以减少从绝缘层迁移到有源层的氢的量。结果，即使向栅极施加高电压，也可以防止薄膜晶体管中的阈值电压变化。
根据本公开的另一方面，被配置为防止阈值电压变化的氧化物半导体薄膜晶体管被包括在显示设备中，使得可以防止亮度变化，由此实现显示设备的良好显示质量。
除了如以上提到的本公开的效果之外，本领域的技术人员将根据本公开的描述清楚地理解本公开的附加优点和特征。
附图说明
附图被包括进来以提供对本公开的一些方面的进一步理解并被并入且构成本申请的部分，附图例示了本公开的一(一些)方面并且与本说明书一起用来解释本公开的一些方面的原理。
在附图中：
图1是例示根据本公开的一方面的薄膜晶体管的截面图；
图2是例示根据本公开的另一方面的薄膜晶体管的截面图；
图3是例示根据本公开的另一方面的薄膜晶体管的截面图；
图4是例示根据本公开的另一方面的薄膜晶体管的截面图；
图5是例示根据本公开的另一方面的薄膜晶体管的截面图；
图6是例示根据本公开的一方面的薄膜晶体管的截面图；
图7A、图7B、图7C是例示根据本公开的另一方面的薄膜晶体管的截面图；
图8是例示根据本公开的另一方面的薄膜晶体管的截面图；
图9A、图9B是例示根据本公开的另一方面的薄膜晶体管的截面图；
图10A、图10B是例示根据本公开的另一方面的薄膜晶体管的截面图；
图11A、图11B是例示根据本公开的另一方面的薄膜晶体管的截面图；
图12A、图12B是例示根据本公开的另一方面的薄膜晶体管的截面图；
图13是例示根据相关技术的薄膜晶体管的截面图；
图14A是例示有源层的每个区域的截面图，并且图14B是例示有源层的每个区域中的载体浓度的曲线图；
图15A和图15B是例示载体因氧空位和氢而增加的示意图；
图16是例示根据漏电压的阈值电压变化的曲线图；
图17是当向漏极施加低电压时根据现有技术的薄膜晶体管的有源层的能带图；
图18是当向漏极施加高电压时根据现有技术的薄膜晶体管的有源层的能带图；
图19是例示根据现有技术的薄膜晶体管中的阈值电压变化和根据本公开的一方面的薄膜晶体管中的阈值电压变化的曲线图；
图20是例示根据本公开的一方面的薄膜晶体管的阈值电压的曲线图；
图21是例示根据本公开的另一方面的显示设备的示意图；
图22是例示图21的任一个像素的电路图；
图23是例示图22的像素的平面图；
图24是沿着图23的线I-I’的截面图；
图25是例示根据本公开的另一方面的显示设备的像素的电路图；以及
图26是例示根据本公开的另一方面的显示设备的像素的电路图。
具体实施方式
将通过参照附图描述的以下方面来阐明本公开的优点和特征及其实现方法。然而，本公开可以按照不同的方式来实施，不应该被理解为限于本文中阐述的方面。相反，提供这些方面，使得本公开将是彻底和完全的，并且将把本公开的范围充分传达给本领域技术人员。另外，本公开仅由权利要求书的范围限定。
附图中为了描述本公开的方面而公开的形状、大小、比率、角度和数量仅仅是示例，因此，本公开不限于所例示的细节。相同的参考标号始终是指相同的元件。在下面的描述中，当确定对相关已知功能或配置的详细描述不必要地模糊了本公开的要点时，将省略该详细描述。
在使用本说明书中描述的“包括”、“具有”和“包含”的情况下，除非使用“仅”，否则还可以存在另一个部分。除非另有相反说明，否则单数形式的术语可以包括复数形式。
在解释元件时，元件被解释为包括误差的余量，尽管没有对此进行明确描述。
在描述位置关系时，例如，当位置顺序被描述为“在……上”、“在……上方”、“在……下方”、“在……下面”和“靠近……”时，可以包括其间不接触的情况，除非使用了“恰好”或“正好”。如果提及第一元件处于第二元件“上”，则并不意味着第一元件本质上处于图中第二元件的上方。可根据所涉及物体的方位来改变物体的上部部分和下部部分。因此，在图中或者在实际配置中，第一元件处于第二元件“上”的情况包括第一元件处于第二元件“下方”的情况以及第一元件处于第二元件“上方”的情况。
在描述时间关系时，例如，当时间顺序被描述为“之后”、“随后”、“接着”和“之前”时，可以包括并不连续的情况，除非使用了“恰好”或“正好”。
应该理解，虽然在本文中可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应该受这些术语限制。这些术语只是用于将一个元件与另一个元件区分开。例如，在不脱离本公开的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。
应该理解，术语“至少一个”包括与任何一个项目相关的所有组合。例如，“第一元件、第二元件和第三元件当中的至少一个”可以包括从第一元件、第二元件和第三元件中选择的两个或更多个元件的所有组合以及第一元件、第二元件和第三元件中的每一个元件。
如本领域的技术人员可充分理解的，本公开的各种方面的特征可被部分或全体彼此联接或组合，并且可按各种方式彼此相互作用并且在技术上被驱动。本公开的方面可以彼此独立地执行，或者可以一起按相互依赖关系来执行。
在附图中，用相同的参考标号表示相同或相似的元件，即使它们是在不同附图中描绘的。
在本公开的方面中，为了便于解释，源极和漏极被彼此区分开。然而，源极和漏极能互换地使用。因此，源极可以是漏极，并且漏极可以是源极。另外，本公开的任一方面中的源极可以是本公开的另一方面中的漏极，并且本公开的任一个方面中的漏极可以是本公开的另一方面中的源极。
在本公开的一个或更多个方面，为了便于解释，将源极区域与源极区分开，并且将漏极区域与漏极区分开。然而，本公开的方面不限于这种结构。例如，源极区域可以是源极，并且漏极区域可以是漏极。例如，源极区域可以是漏极，并且漏极区域可以是源极。
图1是例示根据本公开的一方面的薄膜晶体管100的截面图。
参照图1，根据本公开的一方面的薄膜晶体管100包括：有源层130；栅极140，该栅极140被配置为与有源层130间隔开并且与有源层130的至少部分交叠；源极150，该源极150与有源层130连接；以及漏极160，该漏极160被配置为与源极150间隔开并且与有源层130连接。
有源层130被设置在基板110上。
基板110可以由玻璃或塑料形成。基板110可以由具有柔性的透明塑料(例如，聚酰亚胺)形成。
缓冲绝缘层120被设置在基板110上。缓冲绝缘层120可以包含硅氧化物和硅氮化物中的至少一种。缓冲绝缘层120保护有源层130并且使基板110的上表面平整。根据本公开的一方面，缓冲绝缘层120可以对应于“绝缘层”。
参照图1，金属图案层180介于在基板110和缓冲绝缘层120之间。金属图案层180用作遮光层，并且阻挡入射到有源层130上的外部光。另外，金属图案层180可以是能够传输电流、电力或信号的布线。
有源层130包含氧化物半导体材料。例如，有源层130可以包括IZO(InZnO)类氧化物半导体材料、IGO(InGaO)类氧化物半导体材料、ITO(InSnO)类氧化物半导体材料、IGZO(InGaZnO)类氧化物半导体材料、IGZTO(InGaZnSnO)类氧化物半导体材料、GZTO(GaZnSn)类氧化物半导体材料、GZO(GaZnO)类氧化物半导体材料、GO(GaO)类氧化物半导体材料和ITZO(InSnZnO)类氧化物半导体材料中的一种。然而，本公开的一方面不限于上文。除了上述材料之外，有源层130可以由本领域技术人员公知的其它氧化物半导体材料形成。将如下地描述有源层130的详细结构。
栅绝缘层190被设置在有源层130上。栅绝缘层190可以包含硅氧化物和硅氮化物中的一种，并且可以包含金属氧化物或金属氮化物。栅绝缘层190可以具有单层结构或多层结构。
栅绝缘层190可以与有源层130交叠。根据本公开的一方面，栅绝缘层190可以对应于“绝缘层”。
栅极140被设置在栅绝缘层190上。栅极140与有源层130绝缘，并且与有源层130的至少部分交叠。
栅极140可以包含诸如铝(Al)和铝合金这样的基于铝的金属、诸如银(Ag)或银合金这样的基于银的金属、诸如铜(Cu)和铜合金这样的基于铜的金属、诸如钼(Mo)和钼合金这样的基于钼的金属、铬(Cr)、钽(Ta)、钕(Nd)和钛(Ti)。栅极140可以具有包括物理性质不同的至少两个导电层的多层结构。
层间绝缘层171被设置在栅极140上。层间绝缘层171可以对应于包含绝缘材料的绝缘层。详细地，层间绝缘层171可以由有机材料或无机材料形成，或者可以以有机材料和无机材料的沉积结构而形成。
源极150和漏极160被设置在层间绝缘层171上。源极150和漏极160彼此间隔开，并且分别与有源层130连接。源极150和漏极160分别通过设置在层间绝缘层171中的接触孔与有源层130连接。
源极150和漏极160中的每一个可以包含钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)及其合金当中的至少一种。源极150和漏极160中的每一个可以被形成为钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)，铜(Cu)或其合金的单层结构，或者可以被形成为具有钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)及其合金当中的两层或更多层的多层结构。
下文中，将详细地描述有源层130。
再来参照图1，有源层130包括与栅极140重叠交叠的沟道部分CN。另外，有源层130包括与栅极140不交叠并且包含导体的第一导电部分134和第二导电部分135。
可以通过将除了沟道部分CN之外的有源层130导电化来获得第一导电部分134和第二导电部分135。例如，通过使用栅极140作为掩模进行等离子体处理或氢处理，有源层130中的与栅极140不交叠的部分变得导电。因此，形成第一导电部分134和第二导电部分135，并且沟道部分CN被形成在与栅极140交叠的非导电部分中。
然而，为了进行导电化处理，可以使沟道部分CN中的与栅极140交叠并且与第一导电部分134或第二导电部分135相邻设置的部分被部分地导电化。因此，沟道部分CN中的与第一导电部分134或第二导电部分135相邻设置的部分导电化的部分可以被称为边界部分。根据本公开的一方面，朝向源极150与第一导电部分134相邻设置的部分导电化的部分可以被称为源边界部分132，并且朝向漏极160与第二导电部分135相邻设置的部分导电化的部分可以被称为漏边界部分133。
源边界部分132和漏边界部分133的载体浓度可以比沟道部分CN的载体浓度相对更高，并且可以具有与第一导电部分134和第二导电部分135中的每一个的费米能级(Fermilevel)近似的费米能级。在场效应晶体管领域中，源边界部分132和漏边界部分133可以被称为“ΔL区域”(在图14A和图14B中示出)。
源边界部分132和漏边界部分133中的每一个的长度可以对应于主沟道部分131的厚度的约10倍至100倍。源边界部分132和漏边界部分133中的每一个的长度可以由从沟道部分CN的边缘到沟道部分CN的内部的距离来限定。例如，源边界部分132和漏边界部分133中的每一个的长度可以是主沟道部分131的厚度的约30倍至70倍。
再次，返回参照图1，沟道部分CN可以包括与源极150连接的源边界部分132、与漏极160连接的漏边界部分133以及介于在源边界部分132和漏边界部分133之间的主沟道部分131。
有源层130的沟道被设置在沟道部分CN中。尤其是，主沟道部分131实际上被用作主沟道。主沟道部分131可以被称为有效沟道区。
源边界部分132可以与源极150直接连接，或者可以经由第一导电部分134与源极150连接。另外，源边界部分132可以经由第一导电部分134与源极150连接。
漏边界部分133可以与漏极160直接连接，或者可以经由第二导电部分135与漏极160连接。漏边界部分133可以经由第二导电部分135与漏极160连接。
根据本公开的一方面，漏边界部分133的至少部分可以具有与主沟道部分131的厚度相比相对较小的厚度。
根据本公开的一方面的有源层130是包含氧化物半导体材料的氧化物半导体层。在驱动包括氧化物半导体材料的有源层130的薄膜晶体管100时，施加到漏极160的电压高于施加到源极150的电压。
在氧化物半导体材料的有源层130中，从绝缘层提供的氢(H)可以被包括在与有效沟道区对应的主沟道部分131与第一导电部分134和第二导电部分135之间的边界中。详细地，源边界部分132和漏边界部分133中包括的氢(H)浓度高于主沟道部分131的氢(H)浓度，并且可能存在氧不足(Vo)。在这种情况下，如果向栅极140和漏极160之间的区域施加高电压，则氢(H)在有源层140的与被施加高电压的漏极160相邻的部分中被电离，因此其中的载体浓度增加。结果，可能发生阈值电压的下降。如果阈值电压有下降，则阈值电压向负(-)方向移动。
如果阈值电压变化，则这可以使薄膜晶体管100中的驱动稳定性和开关稳定性降低。为了防止阈值电压变化，根据本公开的一方面，漏边界部分133的至少部分被设计成具有与主沟道部分131的厚度相比相对较小的厚度。结果，即使向栅极140和漏极160之间的区域施加高电压，通过漏边界部分133的载体的过度流动能受到限制，使得薄膜晶体管100的阈值电压没有向负(-)方向移动。
根据本公开的一方面，漏边界部分133的部分中的厚度可以小于主沟道部分131的厚度，并且漏边界部分133的总厚度可以小于主沟道部分131的厚度。因此，根据本公开的一方面，有源层130具有厚度差。
根据本公开的一方面，源边界部分132的厚度不减小。详细地，源边界部分132和主沟道部分131可以具有相同的厚度。
根据本公开的一方面，漏边界部分133的至少部分的厚度与主沟道部分131的厚度相比为50％或不足50％。漏边界部分133的具有相对较小厚度的这些区域能够限制载体的过度流动。如果与主沟道部分131的厚度相比，漏边界部分133的这些区域的厚度超过50％，则能使载体流动限制的效率降低。因此，漏边界部分133的至少部分可以被设计为具有与主沟道部分131的厚度相比为50％或不足50％的厚度。
此外，如果漏边界部分133的至少部分中的厚度过小，则它可以降低漏边界部分133的膜稳定性并且还降低有源层130的电特性。因此，漏边界部分133的形成在最小厚度的部分可以具有与主沟道部分131的厚度相比20％或超过20％的厚度。更详细地，在考虑到膜稳定性的情况下，漏边界部分133的形成在最小厚度的部分可以具有与主沟道部分131的厚度相比30％或超过30％的厚度。
因此，根据本公开的一方面，漏边界部分133的至少部分可以具有对应于与主沟道部分131的厚度相比20％～50％的厚度，并且更具体地，可以具有对应于与主沟道部分131的厚度相比30％～50％的厚度。
在形成有源层130的图案化处理中，刻蚀漏边界部分133的至少部分，以便在漏边界部分133的至少部分中具有与有源层130的其它部分相比相对较小的厚度，因此，漏边界部分133的至少部分可以具有与主沟道部分131的厚度相比相对较小的厚度。
例如，为了通过使用光刻胶进行刻蚀处理而对有源层130进行图案化处理，通过使用半色调掩模进行选择性暴露而在漏边界部分133上形成具有预定厚度的光刻胶图案。因此，可以形成具有与主沟道部分131的厚度相比相对较小的厚度的漏边界部分133。
仍然参照图1，设置在有源层130和栅极140之间的栅绝缘层190在与漏边界部分133交叠的区域中具有与漏边界部分133的厚度轮廓相同的厚度轮廓。详细地，有源层130在漏边界部分133中具有槽形部分，并且栅绝缘层190在漏边界部分133上具有槽形部分。根据本公开的一方面，厚度轮廓指示每层中的相对于截面的弯曲图案。
在图1中，有源层130包括与栅极140不交叠的第一导电部分134以及与栅极140不交叠并且被设置成与第一导电部分134间隔开的第二导电部分135。
第一导电部分134与源边界部分132连接。因此，源边界部分134经由第一导电部分134与源极150连接。
第二导电部分135与漏边界部分133连接。因此，漏边界部分133经由第二导电部分135与漏极160连接。
可以通过对有源层130进行选择性导电化处理来形成第一导电部分134和第二导电部分135。为了进行导电化处理，可以用等离子体处理或氢处理来处理用于第一导电部分134和第二导电部分135的区域。然而，本公开的一方面不限于这些方法。例如，可以通过本领域技术人员公知的其它方法来形成第一导电部分134和第二导电部分135。
根据本公开的一方面，第一导电部分134与源极150连接，并且第二导电部分135与漏极160连接。有源层130可以经由第一导电部分134和第二导电部分135与源极150和漏极160电接触。
根据本公开的一方面，第一导电部分134可以是源极区域，并且第二导电部分135可以是漏极区域。然而，本公开的一方面不限于这种结构。例如，第一导电部分134可以是漏极区域，并且第二导电部分135可以是源极区域。
在本公开的一个或更多个方面，为了便于解释，将源极区域与源极区分开，并且将漏极区域与漏极区分开。然而，本公开的方面不限于这种结构。例如，源极区域可以是源极，并且漏极区域可以是漏极。例如，源极区域可以是漏极，并且漏极区域可以是源极。
因此，根据本公开的一方面，第一导电部分134可以是源极，并且第二导电部分135可以是漏极。另外，第一导电部分134可以是漏极，并且第二导电部分135可以是源极。
下文中，将参照图2来描述本公开的另一方面。为了避免重复说明，将省略对相同部分的详细描述。
图2是例示根据本公开的另一方面的薄膜晶体管200的截面图。
参照图2，第二导电部分135的厚度小于主沟道部分131的厚度。另外，第二导电部分135的厚度与漏边界部分133的厚度相同。
详细地，与图1的薄膜晶体管100相比，图2的薄膜晶体管包括厚度比主沟道部分131的厚度小的第二导电部分135。
根据本公开的一方面，构成有源层130的主沟道部分131、源边界部分132、漏边界部分133、第一导电部分134和第二导电部分135被形成为一体。例如，在通过使用光刻胶进行刻蚀处理而对有源层130进行图案化的步骤中，通过使用半色调掩模进行选择性暴露而在漏边界部分133和第二导电部分135上形成具有预定厚度的光刻胶图案。因此，可以同时形成具有与主沟道部分131相比相对较小的厚度的第二导电部分135和漏边界部分133。
图3是例示根据本公开的另一方面的薄膜晶体管300的截面图。
参照图3，有源层130被设置在对应于绝缘层的缓冲绝缘层120上，并且缓冲绝缘层120与漏边界部分133之间的交叠区域中的至少一些交叠区域的厚度小于缓冲绝缘层120与主沟道部分131之间的交叠区域的厚度。
对于形成缓冲绝缘层120的处理或者在形成缓冲绝缘层120的处理之后，去除缓冲绝缘层120中的设置有漏边界部分133的部分，使得缓冲绝缘层120与漏边界部分133之间的交叠区域的厚度小于缓冲绝缘层120与主沟道部分131之间的交叠区域的厚度。
通常，诸如缓冲绝缘层120这样的绝缘层在其中包含氢(H)。绝缘层中所包含的氢(H)迁移到有源层130，使得有源层130的氢浓度可以升高。结果，如果向栅极140和漏极160之间的区域施加高电压，则氢(H)在与漏极160相邻的漏边界部分133中电离，由此升高载体浓度，因而产生阈值电压的下降。
为了防止阈值电压下降，缓冲绝缘层120与漏边界部分133之间的交叠区域的厚度减小，使得可以减少从缓冲绝缘层120迁移到有源层130的漏边界部分133的氢(H)的量。结果，即使向栅极140和漏极160之间的区域施加高电压，也可以防止阈值电压下降。
根据本公开的一方面，厚度减小的缓冲绝缘层120中的与缓冲绝缘层120和漏边界部分133之间的交叠区域对应的部分可以具有与缓冲绝缘层120与主沟道部分131之间的交叠区域的厚度相比约75％的厚度。如果厚度减小的缓冲绝缘层120的部分的厚度为与缓冲绝缘层120与主沟道部分131之间的交叠区域的厚度相比超过75％，则会略微得到或者几乎没有得到减少迁移到漏边界部分133的氢(H)的量的效率。因此，将缓冲绝缘层120的与漏边界部分133交叠的区域的厚度设计成缓冲绝缘层120的与主沟道部分131交叠的区域的厚度相比75％或不足75％。
如果缓冲绝缘层120的厚度减小的部分的厚度与缓冲绝缘层120与主沟道部分131之间的交叠区域的厚度相比不足30％，则可以降低膜稳定性并且还可以降低绝缘特性。因此，缓冲绝缘层120的厚度减小的部分的厚度被设计为与缓冲绝缘层120与主沟道部分131之间的交叠区域的厚度相比超过30％。
例如，缓冲绝缘层120的厚度减小的部分被设计为具有与缓冲绝缘层120和主沟道部分131之间的交叠区域的厚度相比对应于30％至75％的厚度，并且更具体地，具有与缓冲绝缘层120和主沟道部分131之间的交叠区域的厚度相比对应于30％至60％的厚度。
另外，参照图3，栅极140可以在与漏边界部分133交叠的区域中具有与漏边界部分133的厚度轮廓相同的厚度轮廓。详细地，有源层130在漏边界部分133中具有槽形部分，并且栅极140在漏边界部分133上具有槽形部分。
图4是例示根据本公开的另一方面的薄膜晶体管400的截面图。
参照图4，有源层130被设置在与绝缘层对应的缓冲绝缘层120上，并且缓冲绝缘层120中的与第二导电部分135交叠的至少一部分具有与缓冲绝缘层120中的与主沟道部分131交叠的其它部分的厚度相比相对较小的厚度。
例如，缓冲绝缘层120中的设置在漏边界部分133和第二导电部分135下方的部分具有与缓冲绝缘层120的其它部分的厚度相比相对较小的厚度。
在缓冲绝缘层120中，与漏边界部分133和第二导电部分135交叠的区域的厚度减小，使得可以减少从缓冲绝缘层120迁移到有源层130的漏边界部分133的氢(H)的量。结果，即使向栅极140和漏极160之间的区域施加高电压，也可以防止阈值电压下降。
图5是例示根据本公开的另一方面的薄膜晶体管500的截面图。
根据本公开的另一方面，缓冲绝缘层120包括双层绝缘层。详细地，缓冲绝缘层120包括第一绝缘层121和在第一绝缘层121上的第二绝缘层122。第一绝缘层121包含硅氮化物(SiNx)，并且第二绝缘层122包含硅氧化物(SiOx)。
参照图5，第一绝缘层121的与漏边界部分133交叠的至少一部分具有与第一绝缘层121的与主沟道部分131交叠的其它部分的厚度相比相对较小的厚度。
缓冲绝缘层120用作使金属图案层180和有源层130彼此绝缘的绝缘层。如果金属图案层180被用作导电布线，则金属图案层180可以由铜(Cu)形成。在这种情况下，为了防止铜离子迁移引起铜沉积，与金属图案层180接触的第一绝缘层121由硅氮化物(SiNx)形成，然后硅氧化物(SiOx)的第二绝缘层122可以被沉积在第一绝缘层121上。
硅氮化物(SiNx)能够防止铜离子迁移，然而，硅氮化物(SiNx)包含大量的氢(H)。硅氮化物(SiNx)中所包含的氢(H)可以迁移到有源层130，由此有源层130中的氢浓度升高。尤其是，如果硅氮化物(SiNx)中所包含的氢(H)迁移到漏边界部分133，则漏边界部分133的氢浓度升高，由此这会造成阈值电压变化。
为了克服这个问题，根据本公开的另一方面，第一绝缘层121的与漏边界部分133交叠的至少一部分具有与第一绝缘层121的与主沟道部分131交叠的其它部分的厚度相比相对较小的厚度。
图6是例示根据本公开的另一方面的薄膜晶体管600的截面图。
参照图6，缓冲绝缘层120包括第一绝缘层121和在第一绝缘层121上的第二绝缘层122，并且第一绝缘层121的与漏边界部分133和第二导电部分135交叠的部分具有与第一绝缘层121的与主沟道部分131交叠的其它部分的厚度相比相对较小的厚度。
因为第一绝缘层121的与漏边界部分133和第二导电部分135交叠的部分具有与第一绝缘层121的与主沟道部分131交叠的其它部分的厚度相比相对较小的厚度，因此可以减少从第一绝缘层121迁移到有源层130的漏边界部分133的氢(H)的量。结果，即使向栅极140和漏极160之间的区域施加高电压，也可以防止阈值电压下降。
图7A-7C是例示根据本公开的另一方面的薄膜晶体管700的截面图。
参照图7A-7C，有源层130包括第一氧化物半导体层130a和第一氧化物半导体层130a上的第二氧化物半导体层130b。第一氧化物半导体层130a用作支承第二氧化物半导体层130b的支承层，并且第二氧化物半导体层130b用作沟道层。有源层130的沟道大体被形成在第二氧化物半导体层130b中。
用作支承层的第一氧化物半导体层130a具有良好的膜稳定性和良好的机械性能。为了实现良好的膜稳定性，第一氧化物半导体层130a可以包含镓(Ga)。这里，镓(Ga)与氧形成稳定的键，并且镓氧化物具有良好的膜稳定性。
例如，第一氧化物半导体层130a可以包含IGZO(InGaZnO)类氧化物半导体、IGO(InGaO)类氧化物半导体、IGTO(InGaSnO)类氧化物半导体，IGZTO(InGaZnSnO)类氧化物半导体、GZTO(GaZnSnO)类氧化物半导体、GZO(GaZnO)类氧化物半导体和GO(GaO)类氧化物半导体当中的至少一种。
例如，第二氧化物半导体层130b可以由诸如IZO(InZnO)类氧化物半导体、IGO(InGaO)类氧化物半导体、ITO(InSnO)类氧化物半导体、IGZO(InGaZnO)类氧化物半导体、IGZTO(InGaZnSnO)类氧化物半导体，GZTO(GaZnSnO)类氧化物半导体和ITZO(InSnZnO)类氧化物半导体这样的氧化物半导体材料形成。然而，本公开的一些方面不限于这些材料。第二氧化物半导体层130b可以由本领域技术人员公知的其它氧化物半导体材料形成。
参照图7A-7C，有源层130的漏边界部分133的至少一部分具有与主沟道部分131的厚度相比相对较小的厚度。例如，根据漏边界部分133的第二氧化物半导体层130b被部分或全部去除，漏边界部分133的至少一部分可以具有与主沟道部分131的厚度相比相对较小的厚度。
在部分或全部去除位于漏边界部分133中的第二氧化物半导体层130b的情况下，即使向栅极140和漏极160之间的区域施加高电压，通过漏边界部分133的载体的过度流动也受到限制，使得可以防止薄膜晶体管的阈值电压向负(-)方向移动。
根据本公开的另一方面，半色调掩模被用于通过使用光刻胶的刻蚀工艺对有源层130进行图案化的步骤，由此可以部分地去除漏边界部分133的第二氧化物半导体层130b。
另外，参照图7A-7C，缓冲绝缘层120包括第一绝缘层121和在第一绝缘层121上的第二绝缘层122，并且第一绝缘层121的与漏边界部分133交叠的至少一部分具有与第一绝缘层121的与主沟道部分131交叠的其它部分的厚度相比相对较小的厚度。
参照图7A-7C，可以部分地去除漏边界部分133的第二氧化物半导体层130b。漏边界部分133中的第二氧化物半导体层130b的厚度可以小于主沟道部分131中的第二氧化物半导体层130b的厚度。第一氧化物半导体层130a可以在主沟道部分131和漏边界部分133中具有相同的厚度。
另选地，可以完全去除漏边界部分133的第二氧化物半导体层130b，并且可以部分地去除漏边界部分133的第一氧化物半导体层130a。漏边界部分133中的第一氧化物半导体层130a的厚度可以小于主沟道部分131中的第一氧化物半导体层130a的厚度。
图8是例示根据本公开的另一方面的薄膜晶体管800的截面图。
参照图8，有源层130包括第一氧化物半导体层130a和第一氧化物半导体层130a上的第二氧化物半导体层130b。第一氧化物半导体层130a用作支承第二氧化物半导体层130b的支承层，并且第二氧化物半导体层130b用作沟道层。
另外，有源层130中的漏边界部分133和第二导电部分135可以具有与主沟道部分131的厚度相比相对较小的厚度。详细地，根据从漏边界部分133和第二导电部分135去除第二氧化物半导体层130b，漏边界部分133和第二导电部分135中的每一个的厚度可以小于主沟道部分131的厚度。
图8的缓冲绝缘层120包括第一绝缘层121和在第一绝缘层121上的第二绝缘层122，并且第一绝缘层121的与漏边界部分133和第二导电部分135交叠的部分可以具有与第一绝缘层121的与主沟道部分131交叠的其它部分的厚度相比相对较小的厚度。
图9A-9B是例示根据本公开的另一方面的薄膜晶体管900的截面图。
图9A-9B的薄膜晶体管900包括：有源层130；栅极140，该栅极140被配置为与有源层130间隔开并且与有源层130的至少一部分交叠；源极150，该源极150与有源层130连接；以及漏极160，该漏极160被配置为与源极150间隔开并且与有源层130连接。
详细地，图9A-9B的薄膜晶体管包括在基板110上的栅极140、在栅极140上的栅绝缘层190、在栅绝缘层190上的有源层130、与有源层130连接的源极150和被配置为与源极150间隔开并且与有源层130连接的漏极160。栅绝缘层190对应于“绝缘层”。
如图9A-9B中所示，其中栅极140设置在有源层130下方的以上结构被称为底栅结构。
参照图9A-9B，有源层130包括沟道部分CN，其中，沟道部分CN包括与源极150连接的源边界部分132、与漏极160连接的漏边界部分133以及在源边界部分132和漏边界部分133之间的主沟道部分131。漏边界部分133的至少一部分可以具有与主沟道部分131的厚度相比相对较小的厚度。
详细地，有源层130包括第一氧化物半导体层130a和第一氧化物半导体层130a上的第二氧化物半导体层130b。第一氧化物半导体层130a用作沟道层，并且第二氧化物半导体层130b用作支承层。参照图9A-9B，根据从漏边界部分133去除第二氧化物半导体层130b，漏边界部分133的厚度可以小于主沟道部分131的厚度。
参照图9A-9B，有源层130可以包括源边界部分132、漏边界部分133和主沟道部分131。漏边界部分133的至少一部分可以具有比主沟道部分131的厚度小的厚度。
图10A-10B是例示根据本公开的另一方面的薄膜晶体管1000的截面图。
与图9A-9B的薄膜晶体管900相比，图10A-10B的薄膜晶体管1000具有带有沉积结构的栅绝缘层190。详细地，图10A-10B的栅绝缘层190包括第一绝缘层191和在第一绝缘层191上的第二绝缘层192。
栅绝缘层190对应于“绝缘层”。这里，第一绝缘层191的与漏边界部分133交叠的一部分具有与第一绝缘层191的与主沟道部分131交叠的其它部分的厚度相比相对较小的厚度。
参照图10A-10B，有源层130包括源边界部分132、漏边界部分133和主沟道部分131。漏边界部分133的至少一部分可以具有比主沟道部分131的厚度小的厚度。
图11A-11B是例示根据本公开的另一方面的薄膜晶体管1100的截面图。
与图9A-9B的薄膜晶体管900相比，图11A-11B的薄膜晶体管1100还可以包括布置在有源层130上的刻蚀阻止件185。刻蚀阻止件185可以由绝缘材料形成。刻蚀阻止件185可以保护有源层130的沟道区。
有源层130包括源边界部分132、漏边界部分133和主沟道部分131。漏边界部分133的至少一部分可以具有比主沟道部分131的厚度小的厚度。
图12A-12B是例示根据本公开的另一方面的薄膜晶体管1200的截面图。
与图10A-10B的薄膜晶体管1000相比，图12A-12B的薄膜晶体管1200还可以包括布置在有源层130上的刻蚀阻止件185。刻蚀阻止件185可以由绝缘材料形成。刻蚀阻止件185可以保护有源层130的沟道区。
有源层130包括源边界部分132、漏边界部分133和主沟道部分131。漏边界部分133的至少一部分可以具有比主沟道部分131的厚度小的厚度。
图13是例示根据现有技术的薄膜晶体管10的截面图。
根据现有技术的薄膜晶体管10包括在基板110上的金属图案层180、在金属图案层180上的缓冲绝缘层120、在缓冲绝缘层120上的有源层130、在有源层130上的栅绝缘层190、在栅绝缘层190上的栅极140、在栅极140上的层间绝缘层171以及在层间绝缘层171上的源极150和漏极160。
有源层130包括与栅极140交叠的沟道部分CN以及与栅极140不交叠的第一导电部分134和第二导电部分135。沟道部分CN包括与源极150连接的源边界部分132、与漏极160连接的漏边界部分133以及在源边界部分132和漏边界部分133之间的主沟道部分131。
在根据现有技术的薄膜晶体管10中，构成有源层130的主沟道部分131、源边界部分132、漏边界部分133、第一导电部分145和第二导电部分135被形成为一体，并且被配置为具有相同的厚度。
图14A是例示有源层130的每个区域的截面图，并且图14B是例示有源层130的每个区域中的载体浓度的曲线图。
大体地，有源层130的沟道被形成在沟道部分CN中。然而，为了对第一导电部分134和第二导电部分135进行导电化处理，沟道部分CN中的与第一导电部分134和第二导电部分135相邻的部分中的载体浓度升高，由此有效沟道长度(Leff)小于沟道部分CN中的长度(Lideal)。
根据本公开的一方面，为了对第一导电部分134和第二导电部分135进行导电化处理，沟道部分CN的与第一导电部分134和第二导电部分135中的每一个相邻的载体浓度升高的部分被分别称为源边界部分132和漏边界部分133。
参照图14A，有源层130中沟道部分CN的长度被表示为“Lideal”，第一导电部分134的长度被表示为“LS”，并且第二导电部分135的长度被表示为“LD”。
为了对第一导电部分134和第二导电部分135进行导电化处理，沟道部分CN的边缘中的导电率升高。在图14A中，沟道部分CN的第一导电部分134和第二导电部分135中的导电率升高的每一个的长度被称为导电渗透长度(ΔLS、ΔLD)。另外，用作沟道部分CN的有效沟道的区域中的长度被称为有效沟道长度(Leff)。如果导电渗透长度(ΔLS、ΔLD)增加，则有效沟道长度(Leff)减小。
图14B是例示氧化物半导体的有源层130中的载体浓度的曲线图。在图14B中，水平轴对应于所测得的与图14A中示出的有源层130的左侧(Ls)的端部的距离。
大体上，在第一导电部分134和第二导电部分135的表面中，执行等离子体处理或氢处理以对第一导电部分134和第二导电部分135进行导电化处理，并且源边界部分132和漏边界部分133部分变成导电化。
结果，主沟道部分131中的载体浓度低，并且第一导电部分134和第二导电部分135中的载体浓度高。另外，设置在主沟道部分131和第一导电部分134之间的源边界部分132和设置在主沟道部分131和第二导电部分135之间的漏边界部分133具有载体浓度的梯度。
为了给薄膜晶体管提供开关功能，必须确保有效沟道长度(Leff)。当有效沟道长度(Leff)为2μm或大于2μm时，可以防止薄膜晶体管因沟道短而劣化。因此，根据本公开的一方面，主沟道部分131的长度为2μm或大于2μm。更具体地，主沟道部分131的长度为42μm或大于42μm。
图15A和图15B是例示载体因氧空位和氢而增加的示意图。
如果氧化物半导体层变为导体，则氧化物半导体层中的氧空位增加，使得氢(H)的浓度增加。
例如，为了对第一导电部分134和第二导电部分135进行导电化处理，部分导电化的源边界部分132和漏边界部分133中的氧空位的比率和氢(H)浓度与中心部分131中的该比率和浓度相比相对较高。
参照图15A和图15B，包含诸如铟(In)、镓(Ga)和锌(Zn)这样的金属(M)和氧(O)的源边界部分132和漏边界部分133具有氧空位(Vo)，并且还具有与氧(O)键合的氢(H)。
图16是例示按照漏电压的阈值电压变化的曲线图。
更详细地，图16例示了根据现有技术的薄膜晶体管10的NBTIS(负偏压温度照度应力)的条件下测得的阈值电压变化(ΔVth)。当在根据现有技术的薄膜晶体管10在60℃的温度下被照射4500尼特的光的条件下施加0V、20V和40V的漏电压(Vd)并且向栅极施加-3V的电压时，按照时间变化测量阈值电压变化(ΔVth)。
参照图16，如果施加了0V漏电压(Vd)，则阈值电压轻微地减小，另外，如果施加20V的漏电压(Vd)和40V的漏电压(Vd)，则阈值电压大幅减小。因此，如果根据现有技术向薄膜晶体管10的漏极160施加高电压，或者如果漏极与栅极之间的电压差变大，则已知它具有大的阈值电压变化(ΔVth)。
因此，根据现有技术的薄膜晶体管10具有基于漏极160的电特性变化。
图17是当向漏极施加低电压(O V)时根据现有技术的薄膜晶体管10的有源层130的能带图。参照图17，与(加压前)向漏极施加电压之前的状态相比，当(加压后)向漏极施加低电压(OV)时，导带(CB)的能级和价带(VB)的能级恒定地降低。
图18是当向漏极施加高电压(4O V)时根据现有技术的薄膜晶体管10的有源层130的能带图。参照图18，与向漏极施加电压之前的状态相比，导带(CB)的能级和价带(VB)的能级的变化并不是恒定的。参照图18，在有源层130中，已知与漏极160相邻的区域中的能级与邻近源极150的区域中的能级相比大幅降低。这种能级的降低与阈值电压的减小相关。
在根据现有技术的薄膜晶体管10的情况下，已知与漏极160相邻的区域中的电特性变化相对大于与源极150相邻的区域中的电特性变化。
在氧化物半导体材料的有源层130中，从诸如缓冲绝缘层120或栅绝缘层190这样的绝缘层提供的氢(H)被包括在源边界部分132和漏边界部分133中。详细地，源边界部分132和漏边界部分133中所包括的氢浓度相对高于主沟道部分131中所包含的氢浓度，由此在源边界部分132和漏边界部分133中存在氧空位(Vo)。因此，如果向栅极140和漏极160之间的区域施加高电压，则与漏极160相邻的漏边界部分133中所包含的氢(H)被电离，使得载体的浓度增加。结果，阈值电压下降，使得阈值电压向(-)方向移动。
如果阈值电压下降，则薄膜晶体管100的驱动稳定性和开关稳定性降低。为了防止阈值电压下降，根据本公开的一些方面，漏边界部分133的至少一部分被设计成具有与主沟道部分131的厚度相比相对较小的厚度。另外，根据本公开的一些方面，与漏边界部分133交叠的绝缘层被设计成具有小厚度，由此从绝缘层渗透到漏边界部分133中的氢(H)的含量减小。
结果，即使向栅极140和漏极160之间的区域施加高电压，通过漏边界部分133的载体的过量流动受到限制，使得可以防止薄膜晶体管100的阈值电压向负(-)方向移动。
图19是例示根据现有技术的薄膜晶体管中的阈值电压变化和根据本公开的一方面的薄膜晶体管中的阈值电压变化的曲线图。
在图19中，“Ex-100”是例示图1的薄膜晶体管100中的阈值电压变化的曲线图，并且“Ex-10”是根据现有技术的薄膜晶体管10中的阈值电压变化的曲线图。
详细地，当在薄膜晶体管在60℃的温度下被照射4500尼特的光的条件下向漏极施加20V的漏电压(Vd)并且向栅极施加-3V的电压时，按照时间变化测量阈值电压变化(ΔVth)。
参照图19，虽然图1的薄膜晶体管100中的阈值电压变化小(Ex-100)，但是根据现有技术的薄膜晶体管10中的阈值电压变化大。
图20是例示根据本公开的一方面的薄膜晶体管的阈值电压的曲线图。
参照图20，在根据本公开的一方面的薄膜晶体管100的情况下，部分地去除漏边界部分133以使厚度小，并且阈值电压变化的特性没有劣化。
因此，根据本公开的一方面的薄膜晶体管100具有阈值电压的良好性质，并且示出了小阈值电压变化(ΔVth)。根据本公开的一方面的薄膜晶体管具有良好的开关特性和良好的可靠性。
下文中，将参照图21至图24来描述根据本公开的另一方面的显示设备1300。
根据本公开的另一方面的显示设备1300包括基板110、在基板110上的像素驱动电路PDC和与像素驱动电路PDC连接的显示单元710。像素驱动电路PDC包括薄膜晶体管。薄膜晶体管可以使用图1、图2、图3、图4、图5、图6、图7A-7C、图8、图9A-9B、图10A-10B、图11A-11B和图12A-12B中示出的薄膜晶体管100、200、300、400、500、600、700、800、900、1000、1100和1200。因此，为了避免不必要的重复，将省略显示设备1300中所包括的薄膜晶体管的详细结构。
图21是例示根据本公开的另一方面的显示设备1300的示意图。
如图21中所示，根据本公开的另一方面的显示设备1300包括基板110上的像素P、选通驱动器220、数据驱动器230和控制器240。
在基板110上，存在选通线GL和数据线DL，并且像素P被布置在选通线GL与数据线DL的交叉部分处。像素P包括显示单元710和用于驱动显示单元710的像素驱动电路PDC。通过驱动像素P来显示图像。
控制器240控制选通驱动器220和数据驱动器230。
控制器240通过使用从外部系统(未示出)供应的垂直/水平同步信号和时钟信号来输出用于控制选通驱动器220的选通控制信号GCS和用于控制数据驱动器230的数据控制信号(DCS)。另外，控制器240对从外部系统提供的输入视频数据进行采样，然后重新对齐所采样的视频数据，并且将重新对齐的数字视频数据(RGB)供应到数据驱动器230。
选通控制信号GCS包括选通起始脉冲GSP、选通移位时钟GSC、选通输出使能信号GOE、起始信号Vst和选通时钟GCLK。另外，用于控制移位寄存器的控制信号可以被包括在选通控制信号GCS中。
数据控制信号DCS包括源起始脉冲SSP、源移位时钟信号SSC、源输出使能信号SOE和极性控制信号POL。
数据驱动器230向基板110上的数据线DL供应数据电压。详细地，数据驱动器230将从控制器240提供的视频数据RGB转换成模拟数据电压，并且将该模拟数据电压供应到数据线DL。
选通驱动器220在1帧的时段内向选通线GL顺序地供应选通脉冲GP。这里，“1帧”指示通过显示面板输出一个图像的时段。另外，在没有供应选通脉冲GP的1帧的其余时段内，选通驱动器220向选通线GL供应用于关闭开关器件的选通关闭信号。下文中，选通脉冲GP和选通关闭信号Goff被统称为扫描信号SS。
根据本公开的一方面，选通驱动器220可以被设置在基板110上。在基板110上直接设置选通驱动器220的结构可以被称为面板中选通(GIP)结构。
图22是图21的任一个像素P的电路图，图23是例示图22的像素P的平面图，并且图24是沿着图23的线I-I’的截面图；
图22的电路图与包括有机发光二极管OLED的显示设备1330中的一个像素P的等效电路图对应。图22的像素驱动电路PDC包括对应于开关晶体管的第一薄膜晶体管TR1和对应于驱动晶体管的第二薄膜晶体管TR2。对应于驱动晶体管的第一薄膜结构TR1可以使用图1、图2、图3、图4、图5、图6、图7A-7C、图8、图9A-9B、图10A-10B、图11A-11B和图12A-12B中示出的薄膜晶体管100、200、300、400、500、600、700、800、900、1000、1100和1200。
第一薄膜晶体管TR1与选通线GL和数据线DL连接，并且因通过选通线GL供应的扫描信号SS而导通或截止。
数据线DL向像素驱动电路PDC供应数据电压Vdata，并且第一薄膜晶体管TR1控制数据电压Vdata的施加。
驱动电压线PL向显示单元710提供驱动电压Vdd，并且第二薄膜晶体管TR2控制驱动电压Vdd。驱动电压Vdd与用于驱动对应于显示单元710的有机发光二极管OLED的像素驱动电压对应。
当第一薄膜晶体管TR1因经由选通线GL从选通驱动器220供应的扫描信号SS而导通时，经由数据线DL供应的数据电压Vdata被施加到与显示单元710连接的第二薄膜晶体管TR2的栅极G2。数据电压Vdata被充入设置在第二薄膜晶体管TR2的栅极G2和第二薄膜晶体管TR2的源极S2之间的第一电容器C1中。第一电容器C1对应于存储电容器Cst。第一电容器C1包括与第二薄膜晶体管TR2的栅极G2连接的第一电容器电极C11和与第二薄膜晶体管TR2的源极S2连接的第二电容器电极C12。
根据数据电压Vdata控制通过第二薄膜晶体管TR2供应到与显示单元710对应的有机发光二极管OLED的电流的供应量，由此可以控制从显示单元710发射的光的灰度。
参照图23和图24，像素驱动电路PDC被设置在基板110上。
基板110可以由玻璃或塑料形成。基板110可以由具有柔性的塑料(例如，聚酰亚胺(PI))形成。
像素驱动电路PDC包括在基板110上的金属图案层180、在金属图案层180上的缓冲绝缘层120、在缓冲绝缘层120上的有源层130(A1、A2)、与有源层130(A1、A2)的至少一部分部分地交叠的栅极G1、G2、分别与有源层130(A1、A2)连接的源极S1、S2和漏极D1、D2。
金属图案层180用作遮光层，并且通过防止外部光入射到有源层130上来保护有源层130(A1、A2)。
缓冲绝缘层120被设置在金属图案层180上。缓冲绝缘层120由保护有源层130(A1、A2)免受外部提供的湿气或氧气影响的绝缘材料形成。
第一薄膜晶体管TR1的有源层A1和第二薄膜晶体管TR2的有源层A2被设置在缓冲绝缘层120上。
第一薄膜晶体管TR1的有源层A1和第二薄膜晶体管TR2的有源层A2包括沟道部分CN，其中，沟道部分CN包括与源极150连接的源边界部分132、与漏极160连接的漏边界部分133以及在源边界部分132和漏边界部分133之间的主沟道部分131。漏边界部分133的至少一部分可以具有与主沟道部分131的厚度相比相对较小厚度。
另外，有源层130可以包括第一氧化物半导体层130a和第一氧化物半导体层130a上的第二氧化物半导体层130b。
在有源层130上设置栅绝缘层190。栅绝缘层190具有绝缘特性。
栅极G1、G2被设置在栅绝缘层190上。栅极G1、G2可以是从选通线GL延伸的区域，或者可以是选通线GL的一部分。
层间绝缘层171被设置在栅极G1、G2上。
源极S1、S2和漏极D1、D2被设置在层间绝缘层171上。根据本公开的一方面，为了便于说明，将源极S1、S2和漏极D1、D2彼此区分开，然而，源极S1、S2和漏极D1、D2能互换地使用。因此，源极S1、S2可以是漏极D1、D2，并且漏极D1、D2可以是源极S1、S2。
根据本公开的一方面，第一薄膜晶体管TR1中所包括的源极S1和漏极D1彼此间隔开，并且与第一薄膜晶体管TR1的有源层A1连接。第二薄膜晶体管TR2中所包括的源极S2和漏极D2彼此间隔开，并且与第二薄膜晶体管TR2的有源层A2连接。
另外，数据线DL和驱动电力线PL被设置在层间绝缘层171上。根据本公开的一方面，第一薄膜晶体管TR1的源极S1与数据线DL连接。第二薄膜晶体管TR2的漏极D2与驱动电力线PL连接。
如图24中所示，第一薄膜晶体管TR1包括有源层A1、栅极G1、源极S1和漏极D1，并且第一薄膜晶体管TR1用作用于控制施加到像素驱动电路PDC的数据电压Vdata的开关晶体管。
第二薄膜晶体管TR2包括有源层A2、栅极G2、源极S2和漏极D2，并且第二薄膜晶体管TR2用作用于控制施加到显示单元710的数据电压Vdata的驱动晶体管。
平整层172被设置在源极S1、S2、漏极D1、D2、数据线DL和驱动电力线PL上。平整层172被配置为使第一薄膜晶体管TR1的上表面和第二薄膜晶体管TR2的上表面平整，并且还保护第一薄膜晶体管TR1和第二薄膜晶体管TR2。
显示单元710的第一电极711被设置在平整层172上。显示单元710的第一电极711可以经由设置在平整层172中的接触孔与第二薄膜晶体管TR2的源极S2连接。
堤层750被设置在第一电极711的边缘中。堤层750限定显示单元710的发光区域。
有机发光层712被设置在第一电极711上，并且第二电极713被设置在有机发光层712上，由此完成了显示单元710。图24中示出的显示单元710对应于有机发光二极管OLED。因此，根据本公开的一方面的显示设备100对应于有机发光显示装置。
图25是例示根据本公开的另一方面的显示设备1400的任一个像素P的电路图。图25是有机发光显示装置的像素P的等效电路图。
图25中示出的显示设备1400的像素P包括对应于显示单元710的有机发光二极管OLED和用于驱动显示单元710的像素驱动电路PDC。显示单元710与像素驱动电路PDC连接。
在像素P中，存在用于向像素驱动电路PDC供应信号的信号线DL、GL、PL、RL、SCL。
向数据线DL供应数据电压Vdata，向选通线GL供应扫描信号SS，向驱动电压线PL供应用于驱动像素的驱动电压Vdd，向参考线RL供应参考电压Vref，并且向感测控制线SCL供应感测控制信号SCS。
参照图25，当第n像素P的选通线被称为“GLn”时，邻近的第n-1像素P的选通线是“GLn-1”，并且第n-1像素P的选通线用作第n像素P的感测控制线SCL。
像素驱动电路PDC包括：第一薄膜晶体管(TR1，开关晶体管)，该第一薄膜晶体管与选通线GL和数据线DL连接；第二薄膜晶体管(TR2，开关晶体管)，该第二薄膜晶体管被配置为根据通过第一薄膜晶体管TR1发送的数据电压Vdata来控制提供给显示单元710的电流的水平；以及第三薄膜晶体管(TR3，参考晶体管)，该第三薄膜晶体管被配置为感测第二薄膜晶体管TR2的性质。
第一电容器C1被设置在显示单元710和第二薄膜晶体管TR2的栅极G2之间。第一电容器C1被称为存储电容器Cst。
第一薄膜晶体管TR1因供应到选通线GL的扫描信号SS而导通，并且第一薄膜晶体管TR1将供应到数据线DL的数据电压Vdata发送到第二薄膜晶体管TR2的栅极G2。
第三薄膜晶体管TR3与参考线RL和在显示单元710和第二薄膜晶体管TR2之间的第一节点n1连接。第三薄膜晶体管TR3因感测控制信号SCS而导通或截止，并且第三薄膜晶体管TR3在感测时段内感测与驱动晶体管对应的第二薄膜晶体管TR2的性质。
与第二薄膜晶体管TR2的栅极G2连接的第二节点n2与第一薄膜晶体管TR1连接。第一电容器C1被形成在第二节点n2和第一节点n1之间。
当第一薄膜晶体管TR1导通时，通过数据线DL供应的数据电压Vdata被供应到第二薄膜晶体管TR2的栅极G2。形成在第二薄膜晶体管TR2的源极S2和栅极G2之间的第一电容器C1被充入数据电压Vdata。
当第二薄膜晶体管TR2导通时，利用用于驱动像素的驱动电压Vdd通过第二薄膜晶体管TR2向显示单元710供应电流，由此从显示单元710发射光。
图25中示出的第一薄膜晶体管TR1、第二薄膜晶体管TR2和第三薄膜晶体管TR3的结构可以与图1至图12A-12B中示出的薄膜晶体管100、200、300、400、500、600、700、800、900、1000、1100和1200当中的任一个的结构相同。
图26是例示根据本公开的另一方面的显示设备1500的像素的电路图。
图26中示出的显示设备1500的像素P包括与显示单元710对应的有机发光二极管OLED和用于驱动显示单元710的像素驱动电路PDC。显示单元710与像素驱动电路PDC连接。
像素驱动电路PDC包括薄膜晶体管TR1、TR2、TR3、TR4。
在像素P中，存在用于向像素驱动电路PDC供应信号的信号线DL、EL、GL、PL、SCL、RL。
与图25的像素P相比，图26的像素P还包括发光控制线EL。发光控制信号EM被供应到发光控制线EL。
另外，与图25的像素驱动电路PDC相比，图26的像素驱动电路PDC还包括第四薄膜晶体管TR4，第四薄膜晶体管TR4与被配置为控制第二薄膜晶体管TR2的发光时间点的发光控制晶体管对应。
参照图26，当第n像素P的选通线被称为“GLn”时，邻近的第n-1像素P的选通线是“GLn-1”，并且第n-1像素P的选通线用作第n像素P的感测控制线SCL。
第一电容器C1被设置在显示单元710和第二薄膜晶体管TR2的栅极G2之间。另外，第二电容器C2被设置在显示单元710的一个电极和多个端子当中的被供应驱动电压Vdd的端子之间。
第一薄膜晶体管TR1因供应到选通线GL的扫描信号SS而导通，并且第一薄膜晶体管TR1将供应到数据线DL的数据电压Vdata发送到第二薄膜晶体管TR2的栅极G2。
第三薄膜晶体管TR3与参考线RL连接，并且因感测控制信号SCS而导通或截止，并且第三薄膜晶体管TR3在感测时段内感测与驱动晶体管对应的第二薄膜晶体管TR2的性质。
第四薄膜晶体管TR4将驱动电压Vdd传输到第二薄膜晶体管TR2或者根据发光控制信号EM阻挡驱动电压Vdd。当第四薄膜晶体管TR4导通时，电流被供应到第二薄膜晶体管TR2，由此从显示单元710发射光。
图26中示出的第一薄膜晶体管TR1、第二薄膜晶体管TR2、第三薄膜晶体管TR3和第四薄膜晶体管TR4的结构可以与图1至图12A-12B中示出的薄膜晶体管100、200、300、400、500、600、700、800、900、1000、1100和1200当中的任一个的结构相同。
除了上述结构之外，根据本公开的另一方面的像素驱动电路PDC可以被形成为各种结构。例如，像素驱动电路PDC可以包括五个薄膜晶体管或不止五个。
本领域的技术人员应该清楚，上述的本公开不受上述方面和附图的限制，并且在不脱离本公开的精神或范围的情况下，在本公开中可以进行各种替代、修改和变形。因此，本公开的范围由所附权利要求书限定，并且由权利要求书的含义、范围和等同构思推导出的所有变形形式或修改形式落入本公开的范围内。
相关申请的交叉引用
本申请要求于2018年12月28日提交的韩国专利申请No.10-2018-0172770的优先权，该韩国专利申请的全部内容特此以引用方式并入，如同在本文中完全阐明。

Claims (20)

1.一种薄膜晶体管，该薄膜晶体管包括：
有源层，所述有源层包括沟道部分；
栅极，所述栅极与所述有源层间隔开并且与所述有源层的至少一部分交叠；以及
源极和漏极，所述源极和所述漏极与所述有源层连接并且所述源极和所述漏极彼此间隔开，
其中，所述沟道部分包括：
第一边界部分，所述第一边界部分与所述源极和所述漏极中的一个连接；
第二边界部分，所述第二边界部分与所述源极和所述漏极中的另一个连接；以及
主沟道部分，所述主沟道部分介于在所述第一边界部分和所述第二边界部分之间，并且
其中，所述第二边界部分的至少一部分的厚度小于所述主沟道部分的厚度。
2.根据权利要求1所述的薄膜晶体管，其中，所述第一边界部分的厚度与所述主沟道部分的厚度相同。
3.根据权利要求1所述的薄膜晶体管，其中，所述第二边界部分的至少一部分的厚度小于或等于所述主沟道部分的厚度的50％。
4.根据权利要求3所述的薄膜晶体管，其中，所述第二边界部分的至少一部分的厚度与所述主沟道部分的厚度的20％-50％对应。
5.根据权利要求1所述的薄膜晶体管，所述薄膜晶体管还包括设置在所述有源层下方的缓冲绝缘层，其中，所述缓冲绝缘层的与所述第二边界部分交叠的至少第一部分的厚度小于所述缓冲绝缘层的与所述主沟道部分交叠的第二部分的厚度。
6.根据权利要求5所述的薄膜晶体管，所述缓冲绝缘层的第一部分的厚度与所述缓冲绝缘层的第二部分的厚度的30％-75％对应。
7.根据权利要求5所述的薄膜晶体管，其中，所述缓冲绝缘层包括：
第一绝缘层；以及
第二绝缘层，所述第二绝缘层在所述第一绝缘层上，
其中，所述第一绝缘层的与第二边界部分交叠的至少第一部分的厚度小于所述第一绝缘层的与所述主沟道部分交叠的第二部分的厚度。
8.根据权利要求7所述的薄膜晶体管，其中，所述第一绝缘层包含硅氮化物。
9.根据权利要求7所述的薄膜晶体管，所述薄膜晶体管还包括设置有所述缓冲绝缘层的基板和设置在所述基板和所述缓冲绝缘层之间的金属图案层。
10.根据权利要求1所述的薄膜晶体管，所述薄膜晶体管还包括设置在所述有源层和所述栅极之间的栅绝缘层，其中，所述栅绝缘层的与所述第二边界部分交叠的一部分的厚度轮廓与所述第二边界部分的厚度轮廓相同。
11.根据权利要求1所述的薄膜晶体管，其中，所述栅极的与所述第二边界部分交叠的一部分的厚度轮廓与所述第二边界部分的厚度轮廓相同。
12.根据权利要求1所述的薄膜晶体管，其中，所述有源层还包括：
第一导电部分，该第一导电部分与所述栅极不交叠；以及
第二导电部分，该第二导电部分与所述第一导电部分间隔开并且与所述栅极不交叠，
其中，所述第一导电部分与所述第一边界部分连接，并且所述第二导电部分与所述第二边界部分连接。
13.根据权利要求12所述的薄膜晶体管，其中，所述第二边界部分的厚度小于所述主沟道部分的厚度。
14.根据权利要求12所述的薄膜晶体管，其中，所述第二导电部分的厚度与所述第二边界部分的厚度相同。
15.根据权利要求12所述的薄膜晶体管，该薄膜晶体管还包括布置在所述有源层下方的缓冲绝缘层，并且
所述缓冲绝缘层的与所述第二导电部分交叠的至少一部分的厚度小于所述缓冲绝缘层的与所述主沟道部分交叠的另一部分的厚度。
16.根据权利要求1所述的薄膜晶体管，其中，所述有源层包含第一氧化物半导体层和设置在所述第一氧化物半导体层上的第二氧化物半导体层。
17.根据权利要求16所述的薄膜晶体管，其中，所述第一氧化物半导体层在所述主沟道部分中的厚度和在所述第二边界部分中的厚度相同。
18.根据权利要求16所述的薄膜晶体管，其中，所述第二氧化物半导体层在所述第二边界部分中的厚度小于所述第二氧化物半导体层在所述主沟道部分中的厚度。
19.一种薄膜晶体管，该薄膜晶体管包括：
缓冲绝缘层；
有源层，所述有源层包括沟道部分并且被设置在所述缓冲绝缘层上；
栅极，所述栅极与所述有源层间隔开并且与所述有源层的至少一部分交叠；
源极，所述源极与所述有源层连接；以及
漏极，所述漏极与所述源极间隔开并且与所述有源层连接，
其中，所述沟道部分包括：
源边界部分，所述源边界部分与所述源极连接；
漏边界部分，所述漏边界部分与所述漏极连接；以及
主沟道部分，所述主沟道部分介于在所述源边界部分和所述漏边界部分之间，并且
其中，所述缓冲绝缘层的与所述漏边界部分交叠的至少一部分的厚度小于所述缓冲绝缘层的与所述主沟道部分交叠的另一部分的厚度。
20.一种显示设备，该显示设备包括：
基板；
像素驱动电路，所述像素驱动电路在所述基板上；以及
显示单元，所述显示单元与所述像素驱动电路连接，
其中，所述像素驱动电路包括至少一个根据权利要求1-19中任一项所述的薄膜晶体管。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102546780B1 (ko) * 2018-12-28 2023-06-21 엘지디스플레이 주식회사 두께 차를 갖는 액티브층을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치
US11430846B2 (en) * 2019-03-19 2022-08-30 Innolux Corporation Display module with transistor
CN112635571B (zh) * 2019-09-24 2024-08-02 乐金显示有限公司 薄膜晶体管及其制造方法及包括该薄膜晶体管的显示设备
CN110993644A (zh) * 2019-11-06 2020-04-10 深圳市华星光电半导体显示技术有限公司 Oled显示面板及制备方法
KR20220096402A (ko) * 2020-12-31 2022-07-07 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 포함하는 표시장치
CN114203730B (zh) * 2021-12-09 2023-05-30 深圳市华星光电半导体显示技术有限公司 显示面板及其制作方法
TWI813217B (zh) * 2021-12-09 2023-08-21 友達光電股份有限公司 半導體裝置及其製造方法
KR20230088074A (ko) * 2021-12-10 2023-06-19 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120138942A1 (en) * 2010-06-22 2012-06-07 Panasonic Corporation Light-emitting display device and manufacturing method for light-emitting display device
CN104854706A (zh) * 2012-12-12 2015-08-19 乐金显示有限公司 薄膜晶体管及其制造方法和包括该薄膜晶体管的显示装置
CN108022978A (zh) * 2016-11-04 2018-05-11 三星显示有限公司 薄膜晶体管及其制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08172199A (ja) * 1994-12-20 1996-07-02 Citizen Watch Co Ltd 半導体装置とその製造方法
GB2358081B (en) 2000-01-07 2004-02-18 Seiko Epson Corp A thin-film transistor and a method for maufacturing thereof
KR101060697B1 (ko) 2003-07-16 2011-08-30 매그나칩 반도체 유한회사 채널 폭이 증가된 ｍｏｓ 트랜지스터 및 그 제조 방법
JP4957942B2 (ja) 2005-08-05 2012-06-20 Ｎｌｔテクノロジー株式会社 薄膜トランジスタを備えた半導体装置の製造方法
KR20100023151A (ko) * 2008-08-21 2010-03-04 삼성모바일디스플레이주식회사 박막 트랜지스터 및 그 제조방법
KR102046996B1 (ko) * 2012-10-16 2019-11-21 삼성디스플레이 주식회사 박막 트랜지스터 표시판
KR101831186B1 (ko) * 2016-06-30 2018-02-22 엘지디스플레이 주식회사 코플라나 형태의 산화물 박막트랜지스터 및 그 제조 방법과, 이를 이용한 표시패널 및 표시장치
KR20180071452A (ko) * 2016-12-19 2018-06-28 삼성디스플레이 주식회사 트랜지스터 표시판 및 그 제조 방법
KR102485787B1 (ko) 2016-12-23 2023-01-09 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치
KR102482856B1 (ko) * 2017-12-15 2022-12-28 엘지디스플레이 주식회사 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR102546780B1 (ko) * 2018-12-28 2023-06-21 엘지디스플레이 주식회사 두께 차를 갖는 액티브층을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120138942A1 (en) * 2010-06-22 2012-06-07 Panasonic Corporation Light-emitting display device and manufacturing method for light-emitting display device
CN104854706A (zh) * 2012-12-12 2015-08-19 乐金显示有限公司 薄膜晶体管及其制造方法和包括该薄膜晶体管的显示装置
CN108022978A (zh) * 2016-11-04 2018-05-11 三星显示有限公司 薄膜晶体管及其制造方法

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