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CN111198833B - 串行通用输入/输出系统 - Google Patents

串行通用输入/输出系统 Download PDF

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CN111198833B
CN111198833B CN201811364542.1A CN201811364542A CN111198833B CN 111198833 B CN111198833 B CN 111198833B CN 201811364542 A CN201811364542 A CN 201811364542A CN 111198833 B CN111198833 B CN 111198833B
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Inventec Corp
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Inventec Pudong Technology Corp
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Abstract

本发明公开一种串行通用输入/输出(Serial General Purpose Input/Output；SGPIO)系统，其包含发送端、SGPIO缆线以及接收端。发送端包含编码器以及第一SGPIO连接器。编码器用以对数据进行循环冗余校验(Cyclic Redundancy Check；CRC)编码，以产生用以检验上述数据的正确性的CRC码。发送端藉由第一SGPIO连接器及SGPIO缆线将数据及CRC码传送至接收端。接收端包含第二SGPIO连接器及验证单元。第二SGPIO连接器藉由SGPIO缆线耦接于第一SGPIO连接器，用以从第一SGPIO连接器接收数据及CRC码。验证单元耦接于二SGPIO连接器，用以依据CRC码对第二SGPIO连接器所接收到的数据进行验证。

Description

串行通用输入/输出系统
技术领域
本发明涉及一种串行通用输入/输出(Serial General Purpose Input/Output；SGPIO)系统，尤指一种具有循环冗余校验(Cyclic Redundancy Check；CRC)功能的串行通用输入/输出系统。
背景技术
在系统控制的过程中，信号在组件之间相互传递，通常以上一级的输出信号作为下一级的输入信号。然而信号在传输时，组件所输出的信号并非理想的完美波形，如键盘或按键所输入的信号。根据物理特性，当特性或准位被瞬间改变时，无法立即转态，会产生扰动，导致信号在进入稳定输出状态之前，以数字信号的观点来看会收到许多在数字逻辑值0与1交互跳动的弹跳现象，而此一现象将会导致系统视输入端的信号为连续输入，因而导致状态误判，产生错误的讯息。
特别是系统上某些装置，在逻辑判断的设定上，只要侦测到转态的现象就使系统进入电压或讯息错误的处理，甚至可能因为一个不稳定的信号，而造成系统关机或当机。因此，许多装置的输出信号在输入下一级组件之前，会利用除弹跳(de-bounce)电路加以除弹跳，将输入信号透过除弹跳的延迟缓冲，转变为输出信号，待状态稳定后才将信号输入至下一级组件。
先前技术中的除弹跳电路通常会对输入信号进行取样，而取样的频率须高于输入信号的频率十倍以上。当输入信号转态(例如：从数字逻辑值0转为数字逻辑值1或从数字逻辑值1转为数字逻辑值0)时，只要输入信号其被取样到的逻辑值有一定数量连续的1或0(例如：连续取样到四个1或四个0)，除弹跳电路即可认定输入信号已达稳定状态，而输出除弹跳后的信号。
以目前使用串行通用输入/输出(Serial General Purpose Input/Output；SGPIO)总线来进行数据传输的电路来说，当其进行数据传输时，是没有加任何编码的，这对于组件老化或组件制程上的误差所造成的总线上的噪声或干扰，通常只有能在接收端加上除弹跳电路来抵抗噪声。然而，并不是所有组件都可以设计成具有除弹跳电路。再者，由于先前技术中的除弹跳电路所需的取样频率须高于输入信号的频率十倍以上，这对某些电子设备来说，并无法提供频率足够高的信号来对输入信号进行取样。此外，即使加上除弹跳电路，仍可能因本身电路的老旧，而仍然无法确定传输数据的正确性。
发明内容
本发明一实施例提供了一种串行通用输入/输出(Serial General PurposeInput/Output；SGPIO)系统，其包含发送端、SGPIO缆线以及接收端。发送端包含编码器以及第一SGPIO连接器。编码器用以对数据进行循环冗余校验(Cyclic Redundancy Check；CRC)编码，以产生用以检验上述数据的正确性的循环冗余校验码。发送端藉由第一SGPIO连接器及SGPIO缆线将数据及循环冗余校验码传送至接收端。接收端包含第二SGPIO连接器及验证单元。第二SGPIO连接器藉由SGPIO缆线耦接于第一SGPIO连接器，用以从第一SGPIO连接器接收数据及循环冗余校验码。验证单元耦接于二SGPIO连接器，用以依据循环冗余校验码对第二SGPIO连接器所接收到的数据进行验证。
附图说明
图1是本发明一实施例的串行通用输入/输出(Serial General Purpose Input/Output；SGPIO)系统的功能模块图。
图2为图1的串行通用输入/输出系统的编码器所产生的数据串的数据结构图。
图3为图1的串行通用输入/输出系统的编码器的第一种实施方式的示意图。
图4为图1的串行通用输入/输出系统的编码器的另一种实施方式的示意图。
图5是本发明一实施例的串行通用输入/输出系统的验证单元运作时的流程图。
符号说明：
10 串行通用输入/输出系统
100 发送端
120 编码器
122 与门
123 或门
124 循环冗余校验(CRC)编码单元
130、240 串行通用输入/输出(SGPIO)连接器
150 串行通用输入/输出(SGPIO)缆线
200 接收端
220 验证单元
230 缓存器
300 资料串
310 资料
312 资料片段
320 循环冗余校验(CRC)码
322 CRC片段
CK 编码频率
SLoad 脚位
Sc1、Sc2 操作频率信号
S510至S560 步骤
具体实施方式
本发明主要是利用串行通用输入/输出(Serial General Purpose Input/Output；SGPIO)总线来进行数据传输，并藉由循环冗余校验(Cyclic Redundancy Check；CRC)编码技术产生相关的循环冗余校验码(CRC code)，以使接收端可依据循环冗余校验码来确认所接收到的数据的正确性。
请参考图1及图2，图1是本发明一实施例的串行通用输入/输出(SGPIO)系统10的功能模块图。图2为图1的SGPIO系统10的编码器120所产生的数据串300的数据结构图。SGPIO系统10包含发送端100、串行通用输入/输出(SGPIO)缆线150以及接收端200。发送端100会透过SGPIO缆线150将数据串300传送给接收端200。在本发明一实施例中，发送端100可以是一个复杂可程序逻辑装置(Complex Programmable Logic Device；CPLD)，而接收端200可以是一个基板管理控制器(Baseboard Management Controller；BMC)，但本发明并不以此为限。再者，如图2所示，数据串300包含数据310以及循环冗余校验(CRC)码320。其中，数据310为原本发送端100所要传给接收端200的原始数据，而CRC码320则用于检验数据310的正确性。此外，如图1所示，发送端100包含编码器120以及串行通用输入/输出(SGPIO)连接器130。编码器120用以对数据310进行循环冗余校验(CRC)编码，以产生CRC码320。发送端100则是用以藉由SGPIO连接器130及SGPIO缆线150将包含了数据310及CRC码320的数据串300传送至接收端200。接收端200则包含另一个串行通用输入/输出(SGPIO)连接器240及验证单元220。SGPIO连接器240藉由SGPIO缆线150耦接于发送端100的SGPIO连接器130，用以从SGPIO连接器130接收数据310及CRC码320。验证单元220耦接于SGPIO连接器240，用以依据CRC码320对SGPIO连接器240所接收到的数据310进行验证。此外，接收端200还可另包含缓存器230，用以储存从SGPIO连接器240所接收到的数据串300。
一般来说，发送端100的SGPIO连接器130具有SGPIO规格中所定义的频率脚位(SClock)、第一脚位(SLoad)、SDataOut、SDataIn这四个脚位。其中SClock、SLoad、SDataOut这三个脚位是用以从发送端100发送对应的信号到接收端200的，而SDataIn此一脚位是用以从接收端200接收信号的。但一般而言，不是所有的SGPIO设备都支持SDataIn脚位，因此SDataIn的信号线是可选(optional)的。再者，脚位SClock的信号则是用以定义SGIPO总线传输数据时所使用的频率。脚位SLoad的信号是用以定义传输数据时会使用到的帧(frame)的开始时间和结束时间。一般来说，SLoad脚位的信号可为一低致能(Low active)信号或是一高致能(High active)信号。当SLoad脚位的信号为低致能信号时，SGPIO系统10的每一个帧则是由SLoad脚位的信号的相邻的两个低电位脉波来定义，在此状况下，SGPIO系统10的每一帧的时间在时序上是介于SLoad信号的相邻的两个低电位脉波之间。相对的，当SLoad脚位的信号为高致能信号时，SGPIO系统10的每一个帧则是由SLoad信号的相邻的两个高电位脉波来定义，在此状况下，SGPIO系统10的每一帧的时间在时序上是介于SLoad信号的相邻的两个高电位脉波之间。另外，SDataOut脚位则是用以将串行(Serial)的数据串300从发送端100传送到接收端200。
请参考图3。图3为图1的SGPIO系统10的编码器120的第一种实施方式的示意图。在此实施例中，发送端100的SGPIO连接器130的SLoad脚位的信号为一低致能(Low active)信号。其中，编码器120包含多个循环冗余校验(CRC)编码单元124，而每一CRC编码单元124用以对数据310于SGPIO系统10的每一帧(frame)中的所分别对应的多个位进行编码，以产生CRC码320中对应的位。详言之，在本实施例中，编码器120共包含八个CRC编码单元124。每一个CRC编码单元124为一个CRC-3的编码单元，用以对SGPIO系统10于每一帧(frame)中的数据310的五个位进行编码，以产生CRC码320中对应的三个位。举例来说，第一个CRC编码单元124会对数据310的前五个位[0:4]进行编码，以产生CRC码320中的前三个位[0:2]；最后一个CRC编码单元124会对数据310的最后五个位[35:39]进行编码，以产生CRC码320中的最后三个位[21:23]。其中，编码器120所包含的CRC编码单元124的数目不限于是八个，而是可为其他数目。例如，编码器120可以只包含单一个CRC编码单元124，用以对数据310进行CRC编码，以产生CRC码320。又例如，编码器120可以包含多个但总数不等于八的CRC编码单元124。其中，编码器120所包含的CRC编码单元124的数目可依据应用上的需要而调整，以符合实际需求。另外，每一个CRC编码单元124除了可如上述为一个CRC-3的编码单元之外，亦可为其他输出长度的CRC编码单元，例如：每一个CRC编码单元124可为一个CRC-5的编码单元，用以输出长度为5位的CRC码。
值得注意的，图2中的数据串300是代表SGPIO系统10在其某一个帧中所传递的数据310及其对应的CRC码320。其中，依据SGPIO规格所制订的标准，SGPIO系统10在每一个帧所传递的数据可为64个位，故发送端100在每一帧中所传递的数据串300的长度可为64个位。其中，数据串300中的数据310可被区分为多个资料片段312，而每一个数据片段312为传送到对应的CRC编码单元124的多个对应位。例如，第一个数据片段312包含数据310的前五个位[0:4]，而这前五个位[0:4]会被传送到编码器120的第一个CRC编码单元124。此外，资料串300中的CRC码320可被区分为多个CRC片段322，而每一个CRC片段322为某一个CRC编码单元124所输出的多个位。例如，最后一个CRC片段322包含CRC码320的最后三个位[21:23]，而这三个位[21:23]是由编码器120的最后一个CRC编码单元124所产生。
此外，CRC码320的总位数可依据SGPIO系统10闲置的时槽(time slot)的数目来决定，其中所谓闲置的时槽是SGPIO系统10不用来传送数据310的时槽。详言之，假设SGPIO系统10的每一帧具有八个时槽，每一个时槽可传送八个位，而数据310的数据长度为40个位。由于数据310的40个位可在五个时槽内完成传送(注：5时槽×8位/时槽＝40位)，在此情况下SGPIO系统10即具有三个闲置的时槽(注：8时槽-5时槽＝3时槽)，而CRC码320的总位数可为24位(注：3时槽×8位/时槽＝24位)。
值得注意地，在图3的实施例中，编码器120的多个CRC编码单元124是平行地对数据310中所分别对应的多个位进行CRC编码，以产生CRC码320，故可相对提高CRC编码的效率。此外，由于SGPIO连接器130的SLoad脚位的信号为低致能信号，故编码器120还可另包含一与门(AND gate)122，用以对一编码频率CK及SGPIO连接器130的SLoad脚位的信号进行及运算(AND operation)，以产生用以控制每一的CRC编码单元124的操作频率信号Sc1。其中，每一的CRC编码单元124会在操作频率信号Sc1为低电位时，进行相关的CRC编码。此外，编码频率CK的频率与SClock脚位信号的频率有着以下的关系：
Figure BDA0001868182960000071
其中，N为每一个CRC编码单元124对数据310进行CRC编码时的位长度，Fck为编码频率CK的频率，而Fsclock为SClock脚位信号的频率。举例来说，倘若每一个CRC编码单元124对数据310的五个位进行编码，则N等于五，且Fck须大于五倍的Fsclock。又例如，倘若每一个CRC编码单元124对数据310的七个位进行编码，则N等于七，且Fck须大于七倍的Fsclock。
相较于图3中的SGPIO连接器130的SLoad脚位的信号为低致能信号，本发明另一实施例中的SLoad脚位的信号可为高致能信号。请参考图4。图4为图1的SGPIO系统10的编码器120的另一种实施方式的示意图。在此实施例中，发送端100的SGPIO连接器130的SLoad脚位的信号为一高致能(High active)信号。其中，编码器120亦包含多个CRC编码单元124，而每一CRC编码单元124用以对数据310于SGPIO系统10的每一帧(frame)中的所分别对应的多个位进行编码，以产生CRC码320的对应位。由于SGPIO连接器130的SLoad脚位的信号为高致能信号，故在本实施例中的编码器120还可另包含一或门(OR gate)123，用以对一编码频率CK及SGPIO连接器130的SLoad脚位的信号进行或运算(OR operation)，以产生用以控制每一的CRC编码单元124的操作频率信号Sc2。其中，每一的CRC编码单元124会在操作频率信号Sc2为高电位时，进行相关的CRC编码。其中，编码频率CK的频率Fck与SClock脚位信号的频率Fsclock也有着上述关系式(1)中的关系，在此即不再赘述。
请参考图5。图5是本发明一实施例的串行通用输入/输出系统10的验证单元220运作时的流程图。当图1中的验证单元220收到数据串300并验证其中的数据310的正确性时，会执行下述的步骤：
步骤S510：呼叫上层的应用程序编程接口(Application ProgrammingInterface；API)，而使验证单元220开始CRC验证程序；
步骤S520：验证单元220从缓存器230中读取数据串300；
步骤S530：验证单元220从数据串300中将数据310及CRC码320分开；
步骤S540：验证单元220依据CRC码320，验证数据310的正确性；
步骤S550：验证单元220判断数据310是否通过步骤S540中的CRC验证；若通过CRC验证，则执行步骤S560；若未通过CRC验证，则执行步骤S570；
步骤S560：验证单元220确认数据310是正确的，并将确认后的数据310返回给接收端200的其他组件，以对数据310进行后续的使用或处理；
步骤S570：验证单元220判断累计错误次数(即未通过CRC验证的累计次数)是否大于默认值(例如：5次)；倘若累计错误次数已超过默认值，则执行步骤S590；若累计错误次数尚未超过默认值，则执行步骤S580；
步骤S580：验证单元220将累计错误次数加1，并将流程返回至步骤S520；以及
步骤S590：验证单元220判断SGPIO总线产生错误，并产生对应的错误码，以通知用户目前SGPIO总线发生故障。
其中上述累计错误次数可在执行步骤S560时被归零。
相较于先前技术采用SGPIO总线的系统并未有CRC验证机制，本发明的SGPIO系统由于其发送端具有可对数据执行CRC编码的编码器，故可使接收端可依据编码器所产生的CRC码对所接收到的数据进行验证，以确保数据的正确性。因此，本发明的SGPIO系统的接收端可以不需要加入除弹跳(de-bounce)电路，即可让接收端得以发现资料是否有误，并可在资料有误时发出错误码以实时地通知使用者。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (10)

1.一种串行通用输入/输出系统，其特征在于，包含：
一发送端，包含：
一编码器，用以对一数据进行循环冗余校验编码，以产生用以检验该数据的正确性的一循环冗余校验码；以及
一第一串行通用输入/输出连接器，耦接于该编码器，用以传送该数据及该循环冗余校验码；
一串行通用输入/输出缆线，连接于该第一串行通用输入/输出连接器；以及
一接收端，包含：
一第二串行通用输入/输出连接器，藉由该串行通用输入/输出缆线耦接于该第一串行通用输入/输出连接器，用以从该第一串行通用输入/输出连接器接收该数据及该循环冗余校验码；以及
一验证单元，耦接于第二串行通用输入/输出连接器，用以依据该循环冗余校验码对该第二串行通用输入/输出连接器所接收到的该数据进行验证。
2.如权利要求1所述的串行通用输入/输出系统，其特征在于，其中该编码器包含多个循环冗余校验编码单元，每一循环冗余校验编码单元用以对该数据在该串行通用输入/输出系统的每一帧中的所分别对应的多个位进行编码，以产生该循环冗余校验码于每一帧中的对应位。
3.如权利要求2所述的串行通用输入/输出系统，其特征在于，其中该些循环冗余校验编码单元是对该数据中所分别对应的多个位平行地进行循环冗余校验编码，以产生该循环冗余校验码。
4.如权利要求1所述的串行通用输入/输出系统，其特征在于，其中该编码器包含单一个循环冗余校验编码单元，该循环冗余校验编码单元用以对该数据在该串行通用输入/输出系统的每一帧中的多个位进行编码，以产生该循环冗余校验码。
5.如权利要求2至4中任一项所述的串行通用输入/输出系统，其特征在于，其中该第一串行通用输入/输出连接器的第一脚位的信号为一低致能信号，而该编码器还包含一与门，用以对一编码频率及该第一串行通用输入/输出连接器的第一脚位的信号进行与运算，以产生用以控制每一循环冗余校验编码单元的一操作频率信号。
6.如权利要求5所述的串行通用输入/输出系统，其特征在于，其中每一循环冗余校验编码单元依据该操作频率信号对该数据在每一帧中所分别对应的N个位进行编码，N为大于1的整数，而该编码频率的频率大于该第一串行通用输入/输出连接器的频率脚位的信号的频率的N倍。
7.如权利要求2至4中任一项所述的串行通用输入/输出系统，其特征在于，其中该第一串行通用输入/输出连接器的第一脚位的信号为一高致能信号，而该编码器还包含一或门，用以对一编码频率及该第一串行通用输入/输出连接器的第一脚位的信号进行或运算，以产生用以控制每一循环冗余校验编码单元的一操作频率信号。
8.如权利要求7所述的串行通用输入/输出系统，其特征在于，其中每一循环冗余校验编码单元依据该操作频率信号对该数据在每一帧中所分别对应的N个位进行编码，N为大于1的整数，而该编码频率的频率大于该第一串行通用输入/输出连接器的频率脚位的信号的频率的N倍。
9.如权利要求1所述的串行通用输入/输出系统，其特征在于，其中该循环冗余校验码的总位数是依据该串行通用输入/输出系统的闲置时槽的数目而决定的。
10.如权利要求1所述的串行通用输入/输出系统，其特征在于，其中该发送端为一个复杂可程序逻辑装置，而该接收端为一个基板管理控制器。
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