CN111183482B - 编程验证后通过修改两层堆叠体中接口处字线电压来减少编程干扰 - Google Patents

Abstract

本发明公开一种用于减少对形成在两层堆叠体中的存储器单元的编程干扰的存储器设备以及相关联的技术，其中层之间接口处的存储器单元之间的距离增大。在编程循环中进行验证测试之后，与剩余存储器单元相比，使用不同定时来减小接口存储器单元的字线电压。在一方面，延迟开始减小接口存储器单元的字线电压。在另一方面，将接口存储器单元的字线电压减小到中间电平并保持一时间段，之后进一步减小。在另一方面，以较低速率减小接口存储器单元的字线电压。

Description

编程验证后通过修改两层堆叠体中接口处字线电压来减少编程干扰

背景技术

本技术涉及存储器设备的操作。

半导体存储器设备已经变得越来越普遍用于各种电子设备。例如，非易失性半导体存储器用于蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备以及其他设备。

电荷存储材料(诸如浮栅)或电荷俘获材料可以用于此类存储器设备中以存储表示数据状态的电荷。电荷俘获材料可以被垂直布置在三维(3D)堆叠体的存储器结构中，或者被水平布置在二维(2D)存储器结构中。3D存储器结构的一个示例是位成本可扩展(BiCS)体系结构，该体系结构包括交替的导电层和电介质层的堆叠体。

存储器设备包括存储器单元，这些存储器单元可被串联布置成NAND串，例如，其中选定栅极晶体管设置在NAND串的末端以选择性地将NAND串的沟道连接到源极线或位线。然而，在操作此类存储器设备时存在各种挑战。

附图说明

图1是示例存储器设备的框图。

图2是描绘图1的感测块51的一个实施方案的框图。

图3描绘了图1的感测块51的另一个示例框图。

图4描绘了用于向存储器单元的块提供电压的示例电路。

图5是存储器设备500的透视图，该存储器设备包括图1的存储器结构126的示例3D配置中的一组块。

图6A描绘了图5的块中的一个的一部分的示例剖视图。

图6B描绘了示例晶体管650。

图6C描绘了图6A的堆叠体的区622的近距离视图，其中该堆叠体包括单个层。

图6D描绘了图16G的堆叠体的区623的近距离视图，其中在该堆叠体的两个层之间形成接口IF。

图7描绘了与图16G的两层堆叠体一致的处于3D配置中的子块中的NAND串的示例视图。

图8描绘了图7的子块SB0-SB3的附加细节。

图9A描绘了在编程操作之后连接到选定的字线的一组存储器单元的示例阈值电压(Vth)分布，其中使用了四个数据状态。

图9B描绘了图9A的一组存储器单元的示例Vth分布，从而示出了编程干扰的效果。

图9C描绘了在编程操作之后连接到选定的字线的一组存储器单元的示例Vth分布，其中使用了八个数据状态。

图10A描绘了图7的NAND串700n的沟道区中的电压，其中沟道在与图16G一致的堆叠体的层之间具有接口(IF)。

图10B描绘了NAND串700n1的沟道区中的电压，该NAND串700n1对应于图7的NAND串700n，但是其中沟道在堆叠体的层之间不具有接口。

图11A描绘了减少编程干扰的示例编程过程的流程图。

图11B描绘了用于减小图11A的步骤1108中的电压的示例过程的流程图。

图12描绘了可在与图11A和图11B一致的编程操作的编程循环中使用的电压的曲线图。

图13A描绘了与图11C的输入框1136a一致的随选定的字线位置变化的中间电压(Vint)的时间段和/或大小的曲线图。

图13B描绘了与图11C的输入框1136a一致的随编程循环变化的中间电压的时间段和/或大小的曲线图。

图13C描绘了与图11C的输入框1137a一致的随选定的字线位置变化的开始减小Vwl_unsel2对开始减小Vwl_unsel1的延迟的曲线图。

图13D描绘了与图11C的输入框1137a一致的随编程循环变化的开始减小Vwl_unsel2对开始减小Vwl_unsel1的延迟的曲线图。

图13E描绘了与图11C的输入框1138a一致的随选定的字线位置变化的未选定的字线电压Vwl_unsel1和Vwl_unsel2的减小速率的曲线图。

图13F描绘了与图11C的输入框1138a一致的随编程循环变化的未选定的字线电压Vwl_unsel1和Vwl_unsel2的减小速率的曲线图。

图14描绘了与图11A一致的示例编程操作中的一系列编程循环。

图15描绘了包括两个层的半导体堆叠体的示例制造过程。

图16A描绘了与图15的步骤1500和1501一致的配置中的半导体结构。

图16B描绘了与图15的步骤1502和1503一致的配置中的半导体结构。

图16C描绘了与图15的步骤1504一致的配置中的半导体结构。

图16D描绘了与图15的步骤1505一致的配置中的半导体结构。

图16E描绘了与图15的步骤1506一致的配置中的半导体结构。

图16F描绘了与图15的步骤1507和1508一致的配置中的半导体结构。

图16G描绘了与图15的步骤1509和1510一致的配置中的半导体结构。

具体实施方式

本发明描述了用于减少存储器设备中的编程干扰的装置和技术。

在一些存储器设备中，存储器单元彼此接合，诸如在块或子块中的NAND串中。每个NAND串包括多个存储器单元，该多个存储器单元串联连接在位于NAND串的连接到位线的漏极端上的一个或多个漏极端选择栅极(SG)晶体管(被称为SGD晶体管)与位于NAND串或其它NAND串的连接到源极线的源极端上的一个或多个源极端SG晶体管(被称为SGS晶体管)之间。此外，存储器单元可以布置有用作控制栅极的公共控制栅极线(例如，字线)。一组字线从块的源极侧延伸到块的漏极侧。存储器单元可以其他类型的串连接，并且也可以其他方式连接。

存储器单元可包括有资格存储用户数据的数据存储器单元，以及没有资格存储用户数据的虚设存储器单元或非数据存储器单元。虚设字线连接到虚设存储器单元。可以在存储器单元的NAND串的漏极端和/或源极端处提供一个或多个虚设存储器单元，以提供沟道电压梯度的逐渐过渡。数据存储器单元和虚设存储器单元可具有相同的结构，但虚设存储器单元通常不用于存储用户数据，因为它们位于NAND串的过渡点，诸如NAND串的端部处。

每个存储器单元可根据编程命令中的写入数据与分配的数据状态相关联。基于该存储器单元的数据状态，存储器单元将保持在擦除状态或被编程为编程数据状态。例如，在每单元一位存储器设备中，存在两种数据状态，包括擦除状态和编程状态。在每单元两位存储器设备中，存在四种数据状态，包括擦除状态和三种更高的数据状态，被称为A、B和C数据状态(参见图9A)。在每单元三位存储器设备中，存在八种数据状态，包括擦除状态和七种更高的数据状态，被称为A、B、C、D、E、F和G数据状态(参见图9C)。在每单元四位存储器设备中，存在十六种数据状态，包括擦除状态和十五种更高的数据状态。数据状态可以被称为S0-S15数据状态，其中S0是擦除状态。

在对存储器单元进行编程之后，可以在读取操作中读回数据。读取操作可涉及将一系列读取电压施加到字线，同时感测电路确定连接到字线的单元是处于导电状态还是非导电状态。如果存储器单元处于非导电状态，则存储器单元的Vth超过读取电压。该读取电压被设定为处于预期在相邻数据状态的阈值电压电平之间的电平。在读取操作期间，未选定的字线的电压被设定为读取通过电压，该读取通过电压足够高以至将未选定的存储器单元置于强导电状态以避免干扰对选定的存储器单元的感测。

在编程操作期间，可根据字线编程顺序对存储器单元进行编程。还可根据子块编程顺序对存储器单元进行编程，其中对于每个字线，在对另一子块中的存储器单元进行编程之前，对一个子块或块的一部分中的存储器单元进行编程。例如，编程可以从块的源极侧的字线开始，并前进到块的漏极侧的字线。在一种方法中，在对下一个字线进行编程之前完成对每个字线的编程。例如，使用一个或多个编程遍对第一字线WL0进行编程，直到编程完成。接下来，使用一个或多个编程遍对第二字线WL1进行编程，直到编程完成等。编程遍可包括一组增加编程电压，在相应的编程循环或编程-验证迭代中将该组增加编程电压施加到字线，诸如图14中所描绘的那样。在每个编程循环中，编程电压被施加到选定的字线，并且随后可执行一个或多个验证测试以确定存储器单元是否已完成对其分配的数据状态的编程。

验证测试可涉及将分配的数据状态的控制栅极电压施加到选定的字线，同时感测电路确定连接到字线的单元是处于导电状态还是非导电状态。如同在读取操作期间，未选定的字线的电压被设定到读取通过电压，该读取通过电压足够高以至将未选定的存储器单元置于强导电状态以避免干扰选定的存储器单元的感测。如果存储器单元处于非导电状态，则存储器单元的Vth超过控制栅极电压，并且存储器单元已经达到分配的数据状态。因此完成了对存储器单元的编程，并且可将该存储器单元锁定以免进一步编程，同时在后续的编程循环中继续对其它存储器单元进行编程。在验证测试之后，未选定的字线的电压从读取通过电压(例如，8-10V)减小到稳态电压Vss(例如，0V)。

然而，已经确定对于其中存储器单元被布置在堆叠体中的垂直NAND串(或其它组连接的存储器单元)中的一些3D存储器结构，可发生编程干扰，其中该堆叠体包括交替的导电层和电介质层。在该结构中，导电层用作连接到存储器单元的字线。每个NAND串可具有与字线相交以形成存储器单元的柱的形状。由于期望增大堆叠体的高度以允许每个NAND串中具有更多的层和更多的存储器单元，因此更难以蚀刻在其中形成NAND串的低纵横比存储器孔。一种方法是在两个(或更多个)层中形成堆叠体和存储器孔。例如，参见图16G，其中堆叠体1626包括形成在底部(第一)层1605上的顶部(第二)层1616。存储器孔在每个层中单独地蚀刻，使得可实现低纵横比。然而，层之间的接口(IF)处的电介质层或区比其它电介质层相对更厚。因此，相邻于接口的存储器单元之间的距离将大于其它单元间距离。

由于该增大的距离，当未选定的字线电压在验证测试之后减小时，接口处的沟道区将比NAND串的其它沟道区更快地关闭(变成非导电的)。这趋于将残留电子俘获在接口下方的沟道中。在后续编程循环期间，该沟道部分将经历减小的升压，使得对未选定的存储器单元的编程干扰增大。

本文提供的技术解决了上述及其他问题。在一个方面，与接口相邻并且彼此间隔开距离d2的字线或存储器单元(例如，第二字线或存储器单元)的电压(Vwl_unsel2)的定时不同于与接口不相邻并且彼此间隔开距离d1<d2的字线或存储器单元(例如，第一字线或存储器单元)的电压(Vwl_unsel1)的定时。例如，开始减小Vwl_unsel2可相对于开始减小Vwl_unsel1延迟。又如，Vwl_unsel2减小到中间电压Vint，在Vint处保持一时间段，然后减小到Vss。又如，Vwl_unsel2的减小速率小于Vwl_unsel1的减小速率。变型包括基于选定的存储器单元或选定的字线的位置和/或基于当前编程循环和编程电压的相关联电平来进行上述调整。

这些方法在接口处提供处于导电状态中的沟道区相对较长时间段，以允许残留电子退出沟道，使得在随后的编程循环中沟道升压得以改善。此外，最小化实现复杂度和时间处罚。

这些和其他特征将在下文进一步讨论。

图1是示例存储器设备的框图。存储器设备100，诸如非易失性存储系统，可包括一个或多个存储器管芯108。存储器管芯108包括存储器单元的存储器结构126，诸如存储器单元的阵列、控制电路110和读/写电路128。存储器结构126能够通过行解码器124通过字线寻址，并且能够通过列解码器132通过位线寻址。读取/写入电路128包括多个感测块51、52、…、53(感测电路)并允许并行读取或编程存储器单元的页。通常，控制器122包括在与一个或多个存储器管芯108相同的存储器设备100(例如，可移动存储卡)中。控制器可与存储器管芯分开。命令和数据经由数据总线120在主机140和控制器122之间传输，并且经由线118在控制器和一个或多个存储器管芯108之间传输。

存储器结构可以为2D存储器结构或3D存储器结构。存储器结构可包括一个或多个存储器单元阵列，该一个或多个存储器单元阵列包括3D阵列。存储器结构可包括单体3D存储器结构，其中多个存储器级形成在单个基板(诸如晶圆)上方(而不是在其中)，没有中间基板。存储器结构可包括任何类型的非易失性存储器，该非易失性存储器在具有设置在硅基板上方的有源区域的存储器单元阵列的一个或多个物理级中单片地形成。存储器结构可在非易失性存储器设备中，该非易失性存储器设备具有与存储器单元的操作相关联的电路，无论相关联的电路是在基板上方还是在基板内。

控制电路110与读/写电路128协作以在存储器结构126上执行存储器操作，并且包括状态机112、片上地址解码器114和功率控制模块116。功率控制模块可包括诸如结合图4所讨论的电压源。

状态机112提供存储器操作的芯片级控制。可提供存储区113，例如，用于操作参数和软件/代码。在一个实施方案中，状态机由软件编程。在其他实施方案中，状态机不使用软件并且完全以硬件(例如，电气电路)实现。

片上地址解码器114提供主机或存储器控制器使用的地址接口与解码器124和132使用的硬件地址之间的地址接口。功率控制模块116控制在存储器操作期间提供给字线、选择栅极线、位线和源极线的功率和电压。该功率控制模块可包括用于字线、SGS和SGD晶体管和源极线的驱动器。在一种方法中，感测块可包括位线驱动器。SGS晶体管为在NAND串的源极端处的选择栅极晶体管，并且SGD晶体管为在NAND串漏极端处的选择栅极晶体管。

在一些具体实施中，可组合部件中的一些部件。在各种设计中，除存储器结构126之外的部件中的一个或多个部件(单独或组合)可被认为是至少一个控制电路，该至少一个控制电路被配置为执行本文所述的技术，包括本文所述的过程的步骤。例如，控制电路可包括控制电路110、状态机112、解码器114和132、功率控制模块116、感测块51、52…53、读/写电路128、控制器122等中的任何一者或者其组合。

片外控制器122(在一个实施方案中是电路)可包括处理器122c、存储设备(存储器)诸如ROM 122a和RAM 122b、以及纠错码(ECC)引擎245。ECC引擎可以纠正许多读取错误。

还可以提供存储器接口122d。与ROM、RAM和处理器通信的存储器接口是提供控制器与存储器管芯之间的电接口的电路。例如，存储器接口可以改变信号的格式或定时、提供缓冲区、隔离电涌，锁存I/O等。处理器可以经由存储器接口122d向控制电路110(或存储器管芯的任何其他部件)发出命令。

存储设备包括代码诸如一组指令，并且处理器可可操作为执行该组指令以提供本文所述的功能。另选地或除此之外，处理器可从存储器结构的存储设备126a访问代码，诸如一个或多个字线中的存储器单元的保留区域。

例如，控制器可使用代码来访问存储器结构，诸如用于编程操作、读取操作和擦除操作。代码可包括引导代码和控制代码(例如，一组指令)。引导代码是在引导或启动过程中初始化控制器并使控制器能够访问存储器结构的软件。控制器可使用代码来控制一个或多个存储器结构。在上电时，处理器122c从ROM 122a或存储设备126a取出引导代码以供执行，并且引导代码初始化系统部件并将控制代码加载到RAM 122b中。一旦控制代码被加载到RAM中，便由处理器执行。控制代码包括执行基本任务的驱动器，基本任务为诸如控制和分配存储器、对指令的处理区分优先次序，以及控制输入和输出端口。

一般来讲，控制代码可包括执行本文所述功能的指令，包括下文进一步讨论的流程图的步骤，并且提供电压波形，包括下文进一步讨论的那些。控制电路可以被配置为执行执行本文所述的功能的指令。

在一个实施方案中，主机是计算设备(例如，膝上型计算机、台式计算机、智能电话、平板电脑、数字相机)，其包括一个或多个处理器、一个或多个处理器可读存储设备(RAM、ROM、闪存存储器、硬盘驱动器、固态存储器)，该一个或多个处理器可读存储设备存储用于对一个或多个处理器进行编程以执行本文所述方法的处理器可读代码(例如，软件)。主机还可包括附加系统存储器、一个或多个输入/输出接口和/或与一个或多个处理器通信的一个或多个输入/输出设备。

除NAND闪存存储器之外，还可以使用其他类型的非易失性存储器。

半导体存储器设备包括易失性存储器设备，诸如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)设备，非易失性存储器设备，诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪存存储器(也可以被认为是EEPROM的子集)、铁电随机存取存储器(“FRAM”)和磁阻随机存取存储器(“MRAM”)，以及能够存储信息的其他半导体元件。每种类型的存储器设备可具有不同的配置。例如，闪存存储器设备可以NAND配置或NOR配置进行配置。

该存储器设备可由无源元件和/或有源元件以任何组合形成。以非限制性示例的方式，无源半导体存储器元件包括ReRAM设备元件，在一些实施方案中，ReRAM设备元件包括电阻率切换存储元件，诸如反熔丝或相变材料，以及可选的转向元件，诸如二极管或晶体管。此外，以非限制性示例的方式，有源半导体存储器元件包括EEPROM和闪存存储器设备元件，在一些实施方案中，该闪存存储器设备元件包括包含电荷存储区的元件，诸如浮栅、导电性纳米颗粒或电荷存储电介质材料。

多个存储器元件可被配置为使得它们串联连接或者使得每个元件可被单独访问。以非限制性示例的方式，NAND配置中的闪存存储器设备(NAND存储器)通常包含串联连接的存储器元件。NAND串是包括存储器单元和SG晶体管的一组串联连接的晶体管的示例。

NAND存储器阵列可被配置用于使得该阵列由存储器的多个串构成，其中NAND串由共享单个位线并作为组被访问的多个存储器元件构成。另选地，可配置存储器元件，使得每个元件可被单独访问，例如NOR存储器阵列。NAND存储器配置和NOR存储器配置为示例，并且可以其他方式配置存储器元件。

位于基板之内以及/或者之上的半导体存储器元件可被布置成二维或三维，诸如2D存储器结构或3D存储器结构。

在2D存储器结构中，半导体存储器元件被布置在单个平面或单个存储器设备级中。通常，在2D存储器结构中，存储器元件被布置在平面中(例如，在x-y方向平面中)，该平面基本上平行于支承存储器元件的基板的主表面延伸。基板可以是存储器元件的层在其之上或之中形成的晶圆，或者其可以是在存储器元件形成后附接到其的承载基板。作为非限制性示例，基板可包括半导体，诸如硅。

存储器元件可被布置在处于有序阵列中(诸如在多个行和/或列中)的单个存储器设备级中。然而，存储器元件可以非常规配置或非正交配置排列。存储器元件可各自具有两个或更多个电极或接触线，诸如位线和字线。

布置3D存储器阵列，使得存储器元件占据多个平面或多个存储器设备级，从而形成三维结构(即，在x、y和z方向上，其中z方向基本上垂直于基板的主表面，并且x和y方向基本上平行于基板的主表面)。

作为非限制性示例，3D存储器结构可被垂直地布置为多个2D存储器设备级的堆叠体。作为另一个非限制性示例，3D存储器阵列可被布置为多个垂直的列(例如，基本上垂直于基板的主表面即在y方向上延伸的列)，其中每列具有多个存储器元件。这些列可以例如在x-y平面中以2D配置布置，从而导致存储器元件的3D布置，其中元件位于多个垂直堆叠体的存储器平面上。三维存储器元件的其他配置也可以构成3D存储器阵列。

以非限制性示例的方式，在3D NAND存储器阵列中，存储器元件可耦合在一起以在单个水平(例如，x-y)存储器设备级内形成NAND串。另选地，存储器元件可耦接在一起以形成横贯多个水平存储器设备级的垂直NAND串。可以设想其他3D配置，其中一些NAND串包含单个存储器级中的存储器元件，而其他串则包含跨越多个存储器级的存储器元件。3D存储器阵列还可以被设计为处于NOR配置和处于ReRAM配置。

通常，在单体3D存储器阵列中，在单个基板上方形成一个或多个存储器设备级。可选地，单体3D存储器阵列还可以具有至少部分地位于单个基板内的一个或多个存储器层。作为非限制性示例，基板可包括半导体，诸如硅。在单体3D阵列中，构成阵列的每个存储器设备级的层通常形成在阵列的下层存储器设备级的层上。然而，单体3D存储器阵列的相邻存储器设备级的层可以在存储器设备级之间共享或者在存储器设备级之间具有中间层。

2D阵列可以单独形成，并且然后封装在一起以形成具有多层存储器的非单体存储器设备。例如，非单片的堆叠存储器可通过在单独的基板上形成存储器级并且然后将存储器级堆叠在彼此之上而构造。在堆叠之前可以将基板减薄或从存储器设备级移除，但由于存储器设备级最初形成在单独的基板之上，因此所得的存储器阵列不是单体3D存储器阵列。此外，多个2D存储器阵列或3D存储器阵列(单体或非单体)可以形成在单独的芯片上，并且然后封装在一起以形成堆叠芯片存储器设备。

通常需要相关联的电路来操作存储器元件并与存储器元件通信。作为非限制性示例，存储器设备可具有用于控制并驱动存储器元件以实现诸如编程和读取的功能的电路。该相关联的电路可与存储器元件位于同一基板上和/或位于单独的基板上。例如，用于存储器读取-写入操作的控制器可定位在单独的控制器芯片上和/或定位在与存储器元件相同的基板上。

本领域的技术人员将认识到，该技术不限于所描述的2D示例性结构和3D示例性结构，而是涵盖如本文所述并且如本领域的技术人员所理解的技术的实质和范围内的所有相关存储器结构。

图2是描绘图1的感测块51的一个实施方案的框图。单个感测块51被划分为称为感测模块180或感测放大器的一个或多个核心部分以及称为管理电路190的公共部分。在一个实施方案中，将存在用于每个位线的单独感测模块180和用于一组多个(例如，四个或八个)感测模块180的一个公共管理电路190。组中的每个感测模块经由数据总线172与相关联的管理电路通信。因此，存在与一组存储元件的感测模块通信的一个或多个管理电路。

感测模块180包括感测电路170，该感测电路通过确定已连接位线中的传导电流是高于还是低于预定阈值电平来执行感测。感测模块180还包括位线锁存器182，其用于设定已连接位线上的电压条件。例如，锁存在位线锁存器182中的预定状态将导致已连接位线被拉至指定编程禁止的状态(例如，1.5-3V)。作为示例，标志＝0可以禁止编程，而标志＝1不禁止编程。

管理电路190包括处理器192、四组示例性数据锁存器194-197、以及耦合在一组数据锁存器194与数据总线120之间的I/O接口196。可以为每个感测模块提供一组数据锁存器，并且可以为每组提供由LDL和UDL识别的数据锁存器。在一些情况下，可以使用附加的数据锁存器。LDL为下页数据存储一位，UDL为上页数据存储一位。这是在每个存储元件存储器设备的4级或2位中。可以为每个存储元件的每个附加数据位提供每个位线一个附加数据锁存器。

处理器192执行计算，以确定存储在已感测的存储元件中的数据并且将所确定的数据存储在该组数据锁存器中。每组数据锁存器194-197用于在读取操作期间存储由处理器192确定的数据位，并且在编程操作期间存储从数据总线120导入的数据位，该编程操作表示要编程到存储器中的写入数据。I/O接口196提供数据锁存器194-197和数据总线120之间的接口。

在读取期间，系统的操作处于状态机112的控制之下，该状态机控制向寻址的存储元件提供不同的控制栅极电压。当它逐步通过与存储器支持的各种存储器状态相对应的各种预定义控制栅极电压时，感测模块180可以在这些电压中的一个电压处跳闸，并且对应输出将经由数据总线172从感测模块180提供给处理器192。此时，处理器192通过考虑感测模块的跳闸事件和关于来自状态机的经由输入线193施加的控制栅极电压的信息来确定所得的存储器状态。然后，它计算存储器状态的二进制编码，并将得到的数据位存储到数据锁存器194-197中。在管理电路190的另一个实施方案中，位线锁存器182起到双重作用，既用作用于锁存感测模块180的输出的锁存器，也用作如上所述的位线锁存器。

一些具体实施可包括多个处理器192。在一个实施方案中，每个处理器192将包括输出线(未示出)，使得每个输出线被线或在一起。在一些实施方案中，输出线在连接到线或线之前被反转。该配置使得能够在编程验证过程期间快速确定编程过程何时完成，因为接收线或的状态机可以确定何时所有被编程的位达到了期望的电平。例如，当每个位达到其所需电平时，该位的逻辑零将被发送到线或线(或数据一被反转)。当所有位输出数据0(或数据一被反转)时，状态机知道终止编程过程。因为每个处理器与八个感测模块通信，所以状态机需要读取线或线八次，或者将逻辑添加到处理器192以累积相关联位线的结果，使得状态机只需要读取一次线或线。类似地，通过正确选择逻辑电平，全局状态机可以检测第一位何时改变其状态并相应地改变算法。

在编程或验证操作期间，待编程的数据(写入数据)从数据总线120存储在该组数据锁存器194-197中，在每个存储元件两位的具体实施中存储在LDL和UDL锁存器中。在每个存储元件三位的具体实施中，可以使用附加的数据锁存器。在状态机的控制下，编程操作包括一系列编程电压脉冲被施加到所寻址的存储元件的控制栅极。每个编程脉冲之后是读回(验证测试)以确定存储元件是否已被编程到所需的存储器状态。在一些情况下，处理器192监控相对于所需存储器状态的读回存储器状态。当两者一致时，处理器192设定位线锁存器182，以便使位线被拉至指定编程禁止的状态。即使在其控制栅极出现编程脉冲，这也禁止耦合到位线的存储元件进一步编程。在其他实施方案中，处理器最初加载位线锁存器182，并且感测电路在验证过程中将它设定为禁止值。

每组数据锁存器194-197可被实现为每个感测模块的数据锁存器的堆叠体。在一个实施方案中，每个感测模块180有三个数据锁存器。在一些具体实施中，数据锁存器被实现为移位寄存器，使得存储在其中的并行数据被转换为数据总线120的串行数据，反之亦然。对应于存储元件的读/写块的所有数据锁存器可以连接在一起以形成块移位寄存器，从而可以通过串行传输输入或输出数据块。具体地讲，读取/写入模块组被调整，使得其每个数据锁存器组将数据按顺序移入或移出数据总线，就如它们是整个读/写块的移位寄存器的一部分一样。

数据锁存器指示相关联的存储元件何时达到编程操作的某些里程碑。例如，锁存器可识别存储元件的Vth低于特定验证电平。数据锁存器指示存储元件当前是否存储来自一页数据的一个或多个位。例如，LDL锁存器可以用于存储下页数据。当下页位存储在相关联的存储元件中时，LDL锁存器被翻转(例如，从0到1)。当上页位存储在相关联的存储元件中时，UDL锁存器被翻转。这发生在相关联的存储元件完成编程时，例如，当其Vth超过目标验证电平诸如VvA、VvB或VvC时。

图3描绘了图1的感测块51的另一个示例框图。列控制电路可以包括多个感测块，其中每个感测块经由相应的位线对多个存储器单元执行感测，例如读取操作、编程验证操作或擦除验证操作。在一种方法中，感测块包括多个感测电路，也称为感测放大器。每个感测电路与数据锁存器和高速缓存相关联。例如，示例感测电路350a、351a、352a和353a分别与高速缓存350c、351c、352c和353c相关联。

在一种方法中，可以使用不同的相应感测块来感测不同的位线子集。这允许与感测电路相关联的处理负载被每个感测块中的相应处理器划分和处理。例如，感测电路控制器360可与该组(例如，十六个)感测电路和锁存器通信。感测电路控制器可以包括预充电电路361，其向每个感测电路提供用于设定预充电电压的电压。感测电路控制器还可包括存储器362和处理器363。

图4描绘了用于向存储器单元的块提供电压的示例电路。在该示例中，行解码器401向字线以及块410的组中的每个块的选择栅极提供电压。该块可位于平面中并且包括块BLK_0至BLK_8。行解码器向传输栅极422提供控制信号，该传输栅极将块连接到行解码器。通常，一次在一个选定块上以及在块的一个选定子块上执行编程或读取操作。可以在选定块或子块上执行擦除操作。行解码器可将全局控制线402连接到本地控制线403。控制线表示导电路径。在全局控制线上从电压源420提供电压。电压源可向连接到全局控制线的开关421提供电压。控制传输栅极424(也称为传输晶体管或转移晶体管)，以将电压从电压源420传输到开关421。

例如，电压源420可在字线(WL)、SGS控制栅极和SGD控制栅极上提供电压。电压源可包括：在编程或读取操作期间选定的字线上提供电压的选定的字线(WL)驱动器447、在与堆叠体中的接口相邻并且在编程或读取操作期间未选定的字线上提供电压的未选定的接口(IF)字线驱动器448以及在与接口不相邻并且在编程或读取操作期间未选定的字线上提供电压的未选定的非接口(非IF)字线驱动器449。字线驱动器448和449是未选定的字线驱动器的示例。当选定字线用于编程或读取操作时，也选定其相关联的存储器单元中的一些或全部。

电压源还可包括用于每个子块的单独SGS和SGD驱动器。例如，SGS驱动器445、445a、445b和445c，以及SGD驱动器446、446a、446b和446c可以分别为SB0、SB1、SB2和SB3提供，诸如在图7和图8中。在另一个选项中，一个SGS驱动程序对于块中的不同子块是公共的。

包括行解码器的各种部件可以从控制器诸如状态机112或控制器122处接收命令，以执行本文描述的功能。

源极线电压源430经由控制线432向基板中的源极线/扩散区提供电压Vsl。在一种方法中，源极扩散区433对于块是共同的。这些块也共享一组位线442。位线电压源440向位线提供电压。

图5是存储器设备500的透视图，该存储器设备包括图1的存储器结构126的示例3D配置中的一组块。在基板上的是存储器单元(存储元件)的示例性块BLK0、BLK1、BLK2和BLK3，以及具有由块使用的电路的外围区域。外围区域504沿每个块的边缘延伸，而外围区域505位于该组块的端部。在一种方法中，SGS晶体管的电压源的传输栅极可以位于该外围区域505中。在这种情况下，块BLK0、BLK1、BLK2和BLK3距离传输栅极逐渐更远。该电路可以包括电压驱动器，该电压驱动器可以连接到块的控制栅极层、位线和源极线。在一种方法中，块中处于共同高度的控制栅极层被共同驱动。基板501还可以承载块下方的电路，以及一个或多个下部金属层，该一个或多个下部金属层在导电路径中被图案化以承载电路的信号。块形成在存储器设备的中间区502中。在存储器设备的上部区503中，一个或多个上部金属层在导电路径中被图案化以承载电路的信号。每个块包括存储器单元的电介质区域，其中堆叠的交替层表示字线。在一种可能的方法中，每个块具有相对的分层侧，垂直触点从该分层侧向上延伸至上部金属层，以形成与导电路径的连接。虽然描绘了四个块作为示例，但是可以使用在x方向和/或y方向上延伸的两个或更多个块。

在一种可能的方法中，这些块在平面中，并且在x方向上的平面的长度表示到字线的信号路径在一个或多个上部金属层中延伸的方向(字线或SGD线方向)，以及在y方向上的平面的宽度表示到位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器设备的高度。这些块也可以布置在多个平面中。

图6A描绘了图5的块中的一个的一部分的示例剖视图。该块包括交替的导电层和电介质层的堆叠体610。在该示例中，导电层包括两个SGD层、一个SGS层、两个源极侧虚设字线层(或字线)WLDS1和WLDS0、两个漏极侧虚设字线层WLDD1和WLDD0、以及十一个数据字线层(或数据字线)WLL0-WLL10。WLL0是源极侧数据字线，并且WLDS1是与源极侧数据字线相邻的虚设字线层。WLDS0是与WLDS1相邻的另一个虚设字线层。WLL10是漏极侧数据字线，并且WLDD1是与漏极侧数据字线相邻的虚设字线层。WLDD0是与WLDD1相邻的另一个虚设字线层。电介质层被标记为DL1-1L19。此外，描绘了包括NAND串NS1和NS2的堆叠体的区。每个NAND串包含存储器孔618或619，该孔填充有形成与字线相邻的存储器单元的材料。在图6C中更详细地示出了堆叠体的区622。

其它配置也是可能的。例如，图7的NAND串具有32个数据存储器单元、两个边缘虚设存储器单元以及SGD和SGS晶体管各一个。

该堆叠体包括基板611。在一种方法中，源极线SL的一部分包括基板中的n型源极扩散层611a，该n型源极扩散层与块中的每串存储器单元的源极端接触。在一个可能的具体实施中，n型源极扩散层611a形成在p型阱区611b中，该p型阱区继而又形成在n型阱区611c中，该n型阱区继而又形成在p型半导体基板611d中。在一种方法中，n型源极扩散层可以由平面中的所有块共享。

NS1在堆叠体616的底部616b处具有源极端613，并且在堆叠体的顶部616a处具有漏极端615。金属填充的狭缝617和620可以跨堆叠体周期性地提供，作为延伸穿过堆叠体的互连，诸如以将源极线连接到堆叠体上方的线。狭缝可以在形成字线期间使用，并且随后用金属填充。还描绘了位线BL0的一部分。导电通孔621将漏极端615连接到BL0。

在一种方法中，存储器单元的块包括交替的控制栅极层(例如，导电层或区)和电介质层或区的堆叠体，并且存储器单元布置在堆叠体中的垂直延伸的存储器孔中。

在一种方法中，每个块包括梯形边缘，其中垂直互连连接到每个层，包括SGS、WL和SGD层，并且向上延伸到到电压源的水平路径。

图6B描绘了示例晶体管650。晶体管包括控制栅极CG、漏极D、源极S和沟道CH，并且例如可以表示存储器单元或选择栅极晶体管。

图6C描绘了图6A的堆叠体的区622的近距离视图，其中该堆叠体包括单个层。存储器单元在字线层和存储器孔的交叉处形成在堆叠体的不同级。字线层连接到存储器单元的控制栅极。该示例包括WLL10、WLL9、WLL8、WLL7和WLL6中的存储器单元680、681、682、683和684。字线层由各自具有d1厚度的电介质层DL14、DL13、DL12和DL11A间隔开。这也是单元间距离或每对相邻存储器单元沿z轴或垂直轴线的距离。

可以沿着存储器孔630的侧壁(SW)和/或在每个字线层内(例如，使用原子层沉积)沉积多个层。例如，由存储器孔内的材料形成的每个柱699或列可包括阻挡氧化/阻挡高k材料660、电荷俘获层663或膜，诸如氮化硅(Si3N4)或其它氮化物、隧道层664和沟道665(例如，包括多晶硅)。电介质核心666填充存储器孔的其余部分。字线层可包括金属阻挡层661和导电金属662(诸如钨)作为控制栅极。例如，提供控制栅极690、691、692、693和694。在不同的存储器孔中类似地形成附加柱。柱可以形成NAND串的柱状有源区域(AA)。

每个NAND串包括从源极端选定栅极晶体管连续延伸到漏极端选定栅极晶体管的沟道。

当对存储器单元进行编程时，电子存储在与存储器单元相关联的电荷俘获层的一部分中。这些电子从沟道被吸引到电荷俘获层中，并且穿过隧道层。存储器单元的Vth与存储的电荷量成比例地增加。在擦除操作期间，电子返回到沟道。

存储器孔中的每个存储器孔可填充有多个环形层，这些环形层包括阻挡氧化物层、电荷俘获层、隧道层和沟道层。存储器孔中的每个存储器孔的核心区填充有主体材料，并且多个环形层位于存储器孔中的每个存储器孔中的核心区和字线之间。

NAND串可被认为具有浮体沟道，因为沟道的长度没有形成在基板上。此外，NAND串由彼此上下堆叠的多个字线层提供，并且通过电介质层彼此分开。

图6D描绘了图16G的堆叠体的区623的近距离视图，其中在该堆叠体的两个层之间形成接口IF。该示例分别在字线层WLIF+3、WLIF+2、WLIF+1、WLIF-1、WLIF-2和WLIF-3中包括存储器单元680a、681a、682a、683a、684a和685a。在该示例中，字线的编号是相对于接口的。字线层由各自具有厚度d1(第一距离)的电介质层DLIF+2、DLIF+1、DLIF-1和DLIF-2和具有更大厚度d2(第二距离)或高度为存储器单元682a和683a之间的距离的DLIF间隔开。D1和d2也是单元间距离或相邻存储器单元之间沿z轴或垂直轴线的距离。在一种方法中，d2是高度d1的至少两倍。例如，D2可以是高度d1的2-5倍。

DLIF可以是由电介质材料组成的聚集层，该电介质材料沉积到彼此顶部的一个或多个单独层中。存储器单元682a与接口相邻并位于该接口上方，并且存储器单元683a与接口相邻并位于该接口下方。这些是接口存储器单元。第二距离跨越接口。在一些情况下，由于难以沿距离d2控制沟道区，因此存储器单元682a和683a可被设定为不适合存储用户数据的虚设存储器单元。在这种情况下，WLIF+1和WLIF-1是虚设字线。

穿过堆叠体的每个层蚀刻的存储器孔具有锥形形状，例如，在顶部较宽并且在底部较窄。因此，底部层中的顶部字线层或存储器单元处的存储器孔直径dy大于顶部层中的底部字线层或存储器单元处的存储器孔直径dx。直径dz表示存储器孔的最宽区。该加宽的区用于容纳顶部层的存储器孔部分相对于底部层中的存储器孔部分的小的不对准。DLIF的增大的厚度d2由于工艺容限问题而被提供，并且还通过在两个层中的存储器孔部分之间提供过渡区来容纳不对准。

列1641(图16D)或存储器孔1631(图16C)包括接口，在该接口处，存储器孔的直径沿着存储器孔的高度在中途变宽。

如图6C所示，多个层可沿着存储器孔的侧壁沉积。这些层可共形于接口中变化的直径。例如，由存储器孔内的材料形成的每个柱699a或列可包括阻挡氧化/阻挡高k材料660a、电荷俘获层663a或膜、隧道层664a和沟道665a。电介质核心666s填充存储器孔的其余部分。字线层可包括金属阻挡层661a和导电金属662a作为控制栅极。例如，提供了控制栅极690a、691a、692a、693a、694a和695a。

图7描绘了与图16G的两层堆叠体一致的处于3D配置中的子块中的NAND串的示例视图。每个子块包括彼此连接的多个NAND串或其它组存储器单元，其中针对每个子块描绘一个示例NAND串。组中的存储器单元可连续地彼此连接。例如，SB0、SB1、SB2和SB3分别包括示例NAND串700n、710n、720n和730n。在该示例中，每个NAND串具有一个SGD晶体管、一个漏极侧虚设存储器单元、三十二个数据存储器单元(其中十六个位于接口IF上方并且十六个位于接口下方)、一个源极侧虚设存储器单元和一个SGS晶体管。

在块BLK中，每个子块包括一组NAND串，该组NAND串在x方向上延伸并且具有公共SGD线。NAND串700n、710n、720n和730n分别位于子块SB0、SB1、SB2和SB3中。块的编程可以按一次一个子块地发生。在每个子块内，可以遵循字线编程顺序，例如从WL0即源极端字线开始，并且以一次一个字线前进至WLL31，即漏极端字线。

NAND串700n、710n、720n和730n分别具有沟道700a、710a、720a和730a。

另外，NAND串700n包括SGS晶体管701、虚设存储器单元702和717、数据存储器单元703-716和SGD晶体管718。

NAND串710n包括SGS晶体管721、虚设存储器单元722和737、数据存储器单元723-736和SGD晶体管738。

NAND串720n包括SGS晶体管741、虚设存储器单元742和757、数据存储器单元743-756和SGD晶体管758。

NAND串730n包括SGS晶体管761、虚设存储器单元762和777、数据存储器单元763-776和SGD晶体管778。

SB0、SB1、SB2和SB3中的SGD晶体管可分别由单独的控制线SGD(0)和SGD(1)、SGD(2)和SGD(3)驱动。SB0、SB1、SB2和SB3中的SGD晶体管可以分别由控制线SGS(0)、SGS(1)、SGS(2)和SGS(3)驱动。

在该示例中，存储器单元713、733、753和773与接口相邻并位于该接口上方，并且存储器单元712、732、752和772与接口相邻并位于该接口下方。

图8描绘了图7的子块SB0-SB3的附加细节。描绘了示例存储器单元，该存储器单元在x方向上沿着每个子块中的字线延伸。为简单起见，每个存储器单元被描绘为立方体。SB0包括NAND串700n、701n、702n和703n。SB1包括NAND串710n、711n、712n和713n。SB2包括NAND串720n、721n、722n和723n。SB3包括NAND串730n、731n、732n和733n。位线连接到NAND串的组。例如，位线BL0连接到NAND串700n、710n、720n和730n，位线BL1连接到NAND串701n、711n、721n和731n，位线BL2连接到NAND串702n、712n、722n和732n，并且位线BL3连接到NAND串703n、713n、723n和733n。传感电路可以连接到每个位线。例如，感测电路780、781、782和783连接到位线BL0、BL1、BL2和BL3。可以为感测电路提供位线电压源。

可以对一个字线中的选定的单元和一次一个子块进行编程和读取。这允许每个选定的单元由相应的位线和/或源极线控制。例如，在NAND串700n和701n中分别包括示例性存储器单元709和740的一组存储器单元801连接到SB0中的WLL6。

WLL31是漏极端或漏极边缘数据字线，并且WLL0是源极端或源极边缘数据字线。一组存储器单元可以同时被编程或读取。另一组存储器单元连接到其它子块SB1-SB3中的每一个子块中的WLL6。例如，在NAND串710n中包括示例存储器单元858的一组存储器单元820连接到SB1中的WLL6。

当SB0中WLL6的选定的存储器单元(例如，存储器单元709)被编程时，SB0中WLL6的未选定的存储器单元(例如，存储器单元740)和SB1-SB3中WLL6的未选定的存储器单元(例如，SB1中的存储器单元858)最易受编程干扰的影响。在当前编程循环中编程的存储器单元是选定的存储器单元，相关联的字线是选定的字线或字线层，并且相关联的子块是选定的子块。除WLL6之外的字线是未选定的字线或字线层。符号WLn、WLn-1和WLn+1可用于分别表示选定字线、相邻的源极侧未选定字线和相邻的漏极侧未选定字线。

在该示例中，源极线SL或源极区由电压源SLVS以电压Vsl驱动。

每个NAND串包括在漏极端的一个或多个SGD晶体管和在源极端的一个或多个SGS晶体管。在这种情况下，每个串存在一个SGD晶体管和一个SGS晶体管。如图7所示，在每个子块中，每个SGD晶体管可连接到单独的控制线层，使得在子块中，它可被单独驱动，或者NAND串中的两个或更多个SGD晶体管(当存在时)可连接并共同驱动它们的控制栅极。例如，SB0具有一组SGD晶体管840，其中示例SGD晶体管718在NAND串700n中。SB0还具有一组SGS晶体管843，其中示例SGS晶体管701在NAND串700n中。类似地，SB1具有一组SGD晶体管850，其中示例SGD晶体管851在NAND串710n中。SB1还具有一组SGS晶体管853，其中示例SGS晶体管854在NAND串710n中。

图9A描绘了在编程操作之后连接到选定的字线的一组存储器单元的示例阈值电压(Vth)分布，其中使用了四个数据状态。为擦除(Er)状态存储器单元提供Vth分布900。三个Vth分布910、912和914分别表示分配的数据状态A、B和C，当存储器单元的Vth分别超过验证电压VvA、VvB或VvC时，它们达到这些状态。本示例使用了四种数据状态。也可使用其他数量的数据状态，诸如八个或十六个。读取电压VrA、VrB和VrC用于从具有该Vth分布的一组单元中读取数据。这些验证电压和读取电压是选定的字线电压的控制栅极读取电平的示例。

在编程操作期间，可以通过使用一个或多个编程遍来实现最终的Vth分布。例如，每个阶段可使用增量阶跃脉冲编程。在编程遍期间，对选定的字线执行编程循环。编程循环包括编程部分，其中将编程电压施加到字线，接着是执行一个或多个验证测试的验证部分。每个编程状态具有验证电压，该验证电压用于对状态的验证测试。

单遍编程操作涉及一系列多个编程-验证操作(或编程循环)，这些操作从初始Vpgm电平开始执行并且前进至最终的Vpgm电平，直到一组选定的存储器单元的阈值电压达到分配的数据状态的验证电压。在编程遍开始时，所有存储器单元最初可能处于擦除状态。在编程遍完成之后，可以使用在Vth分布之间的读取电压从存储器单元读取数据。同时，将读取通过电压Vread pass(例如，8-10V，也称为Vread)施加到剩余的字线。通过测试给定存储器单元的Vth是高于一个或多个读取参考电压还是低于一个或多个读取参考电压，系统可以确定由存储器单元表示的数据状态。这些电压是分界电压，因为它们在不同的数据状态的Vth范围之间划分。

此外，可以将被编程或读取的数据布置成页面。例如，对于四个数据状态，或每个单元两位，可以存储两页数据。用于Er、A、B和C状态的位的示例编码分别是上页(UP)位/下页(LP)位的格式的11、10、00和01。下页读取可以使用VrA和VrC，并且上页读取可以使用VrB。

图9B描绘了图9A的一组存储器单元的示例Vth分布，从而示出了编程干扰的效果。编程干扰涉及由于未选定的存储器单元的NAND串的沟道升压不足而导致对连接到选定的字线的未选定的存储器单元的无意编程。干扰导致存储器单元的Vth增大，并且对擦除状态的存储器单元最强。干扰与Vpgm的大小成比例，使得当使用增量阶跃脉冲编程时，干扰在编程循环序列中靠后的编程循环中最强。参见图14，其中Vpgm在每个连续的编程循环中增大。

编程干扰是由在编程脉冲期间弱沟道升压引起的。具体地，在编程循环中进行验证测试之后，未选定的字线上的通过电压斜坡下降至Vss。由于接口处的沟道区1020(参见图10A)需要相对高的边缘电场来导通，因此当通过电压斜坡下降时，该沟道区被相对较早地截止。因此，相对较大数量的电子(沟道残留电子)留在接口下方的沟道区中，并且致使沟道电势在编程循环结束时更负。

在下一编程循环开始时，使用沟道预充电操作来移除沟道残留电子。由于接口处的沟道区相对难以导通(变得导电)，因此在与接口相邻的字线(例如，WL15和WL16)上需要相对高的偏压，以允许残留电子从沟道移出。如果这些字线上的偏压不足够高，则许多沟道残留电子将保持并降低升压电势。最后，当施加编程脉冲时，NAND串中具有低升压电势的沟道的存储器单元更容易受到编程干扰。

需注意，通常当与NAND串中的其它存储器单元的间距相比，两个存储器单元彼此间隔开相对较大距离时，上述编程干扰的问题可发生。即使相对较大距离也不能跨越堆叠体中层之间的接口，这也是一个问题。即使在单个层堆叠体中也可发生此问题。本文所述的编程干扰对策也适用于这些情况，并且不限于相对较大的距离跨越堆叠体中层之间的接口的情况。

曲线900a表示具有相对较少量的编程干扰的擦除状态Vth，并且曲线900b表示具有相对较大量编程干扰的擦除状态Vth。测试已表明，在不存在本文所述的对策的情况下，对较低层字线(例如，多层堆叠体的接口下方的存储器单元)的编程干扰的量显著大于对接口上方的存储器单元的编程干扰的量。这是由于接口中的沟道区过早截止和在验证测试之后所产生的电子俘获在较低层中的沟道中导致的，如所提及的。此外，在较低层中，当选定的存储器单元相对更靠近NAND串的源极端(例如，相对更靠近堆叠体的底部)时，编程干扰相对较大。这是由于电子在编程循环的预充电阶段内离开漏极端处的沟道必须行进相对较长的距离所导致的。本文提供的技术可通过改善沟道的升压来减少编程干扰的量。所述技术也可延伸至具有多于两个的层的堆叠体。

图9C描绘了在编程操作之后连接到选定的字线的一组存储器单元的示例Vth分布，其中使用了八个数据状态。单遍或多遍编程可以用于获得这种Vth分布。基于所指示的写入数据，将保持在Er状态的存储器单元由Vth分布920表示。分别使用验证电压VvA、VvB、VvC、VvD、VvE、VvF和VvG将待编程到A、B、C、D、E、F和G状态的存储器单元分别由Vth分布921、922、923、924、925、926和927表示。每个数据状态表示所示的三位数据。读取电压VrA、VrB、VrC、VrD、VrE、VrF和VrG可以用于在读取操作中读取存储器单元的状态。这些验证电压和读取电压是选定的字线电压的控制栅极读取电平的示例。其他示例编程操作可以使用附加的数据状态和/或编程遍。例如，十六种数据状态是可能的。

通过八个数据状态或每个单元三位，可以存储三页数据。用于A、B、C、D、E、F和G状态的位的示例编码分别是111、110、100、000、010、011、001和101。可以通过使用VrA和VrE的读取电压读取存储器单元来确定下页的数据。可以通过使用VrB、VrD和VrF的读取电压读取存储器单元来确定中间页的数据。可以通过使用VrC和VrG的读取电压读取存储器单元来确定上页的数据。

图10A描绘了图7的NAND串700n的沟道区中的电压，其中沟道在与图16G一致的堆叠体的层之间具有接口(IF)。在图10A和图10B中，水平方向是沿NAND串沟道的长度的方向。这也可以是3D存储器结构中的垂直方向。图7的沟道700a在图10A中重复，然而在图10B中针对比较NAND串700n1提供比较沟道700a1。

描绘了图7的SGS晶体管、SGD晶体管、字线层和存储器单元。另外，描绘了一些存储器单元的数据状态。在该示例中，NAND串或块从WL0至WL4已被部分地编程，并且WL5是刚开始编程的选定的字线(WLn)。存储器单元的编程是随机的，并且编程字线的存储器单元703、704、705、706和707分别处于例如B、G、C、Er和G状态。如图9C所示使用八个数据状态。连接到WLn和WLn上方的字线(例如，在WLn的漏极侧上)的存储器单元此时将处于擦除状态。这包括存储器单元708-716。

图10A示出，在编程循环中进行验证测试之后，当未选定的字线的电压Vwl_unsel(未选定的字线的电压)从通过电压(例如，读取通过电压)减小到Vss时，沟道将在WLn和SGS(0)之间截止。对于具有最高Vth的存储器单元，例如G状态单元，将首先截止该沟道。例如，考虑最靠近WLn的源极侧上的WLn的G状态单元707和最靠近SGS(0)的G状态单元704。这些单元变得非导电，从而在沟道700a中分别形成非导电结合部1001和1000。另外，当Vwl_unsel减小时，接口(IF)处的沟道部分1020将截止，从而形成沟道结合部1006。因此形成多个沟道区，其中电压可在每个区中浮动。这些多个沟道区包括沟道区1002、1003、1004和1005。当SGS(0)上的电压Vsgs达到Vss时，沟道区1002中的电压基于Vss减去SGS晶体管701的Vth。假设Vth＝2V，沟道区1002的电压为0-2＝-2V。沟道电压被电容耦合下降了Vsgs的减小量，Vsgs低于Vth。为简单起见，假设1:1的耦合比率。

类似地，沟道区1003中的电压基于Vss减去G状态单元704和707的Vth。假设Vth＝5V，沟道区1003的电压为0-5＝-5V。当选定的字线的电压Vwl_sel减小到低于Vth时(该Vth高于存储器单元712和713的Vth)，与该接口相邻的沟道区1020将截止。假设对于处于擦除状态的存储器单元，Vth＝0V。在该示例中，存储器单元712和713是虚设存储器单元，并且Vth＝1V。虚设存储器单元702和717也具有Vth＝1V。过早截止的原因在于，当Vwl_unsel减小时，存储器单元的控制栅极的边缘电场变得不能相对快速地使与接口相邻的沟道区保持导电状态。例如，当WL15和WL16上的电压降至低于4V时，沟道区1020可变为非导电的。因此，沟道区1004中的电压为0-4＝-4V。

在NAND串的漏极端处，当SGD(0)上的电压Vsgd达到Vss时，沟道区1005中的电压基于Vss减去SGD晶体管718的Vth。假设Vth＝2V，沟道区1005的电压为0-2＝-2V。

回想连接到WLn的存储器单元最易受编程干扰的影响。因此，与WLn相邻的沟道区1004中的-4V的电压与编程干扰最相关。该电压相对较低，并且指示存在相对大量的残留电子。一般来讲，在相对低状态诸如擦除状态下，将存在相对更多的电子与存储器单元相邻。如所提及的，这些残留电子在后续编程循环的编程阶段中损害沟道升压。该沟道升压基于来自字线电压从Vss增加到通过电压的电容耦合。参见图12的t2处。如果初始电压相对较低(如此处所示)，则最终峰值升压电平也将相对较低。本文提供的技术增大了初始电压，使得峰值升压电平将更高。较高的升压沟道电平导致编程干扰减少，因为栅极到沟道的电压较低。

图10B描绘了NAND串700n1的沟道区中的电压，该NAND串700n1对应于图7的NAND串700n，但是其中沟道在堆叠体的层之间不具有接口。本文提供的技术有助于移除接口的负面效应以及存储器单元712和713之间增大的距离d2，这导致沟道过早截止并且俘获在接口下方的电子增加。结果是类似于NAND串的性能，在该NAND串中所有存储器单元被分开较小距离d1。

在Vwl_unsel从通过电压减小到Vss的过程中，沟道将在结合部1010和1011处截止，分别类似于在图10A的结合部1000和1001处截止。沟道区1012和1013将分别具有-2V和-5V的电压。

然而，避免了另外的结合部1006，使得提供了从WLn延伸至SGD的沟道的连续电压区1014。该区的电压基于SGD晶体管718的Vth变为-2V。该电压显著高于图10A中所示的-4V。因此，下一个编程循环中的峰值沟道升压显著增大，并且编程干扰相应地显著减小。

图11A描绘了减少编程干扰的示例编程过程的流程图。步骤1100开始编程操作或遍。在一种方法中，编程操作包括一个或多个编程遍。步骤1101设定初始编程电压(Vpgm)。参见例如图14和Vpgm_init。步骤1102开始编程循环。

步骤1103在编程循环的预充电阶段中对NAND串的沟道执行预充电。有关详细信息，参见图12的t0至t2。在编程阶段(参见图12中的t2-t5)，步骤1104基于连接到选定的子块中选定的字线的每个存储器单元的编程状态或禁止状态设定位线电压Vbl。具有禁止状态的存储器单元将NAND串的相关联的位线设定为高电平，例如2V-3V，其禁止编程。具有编程状态的存储器单元将NAND串的相关联的位线设定为低电平，例如0V，其允许编程。步骤1105将Vwl_sel和Vwl_unsel从Vss增大到Vpass。参见图12的t2处。需注意，针对不同的字线，通过电压可不同。例如，Vwl_unsel1的通过电压可不同于Vwl_unsel2的通过电压。在一种方法中，通过电压可以是例如8-10V的电压，其被施加到存储器单元或晶体管的控制栅极并且足够高以将存储器单元或晶体管置于导电状态。步骤1106将Vwl_sel从Vpass增大到Vpgm。参见图12的t2处。

在验证阶段(参见图12中的t5-t7)，步骤1107包括对选定的存储器单元执行感测过程，例如一个或多个验证测试。例如，这可包括步骤1112至1115。步骤1112提供处于导电状态的SGS和SGD晶体管。步骤1113将Vbl和Vsl增大到适当电平用于感测。步骤1114将Vwl_unsel1和Vwl_unsel2增大到通过电压Vpass。Vwl_unsel1和Vwl_unsel2是Vwl_unsel的示例。将Vwl_unsel1施加到与其它单元间隔开d1的非接口单元，并且将Vwl_unsel2施加到彼此间隔开d2的接口单元。接口单元还可与非接口单元间隔开d1，但相关尺寸是与相邻单元的最大间距。

步骤1115在一个或多个控制栅极读取电平(例如，验证电压)处提供Vwl_sel，同时感测选定的存储器单元的导电状态。参见图12中的VvA和VvB。感测可涉及通过选定的字线将处于一个或多个控制栅极读取电平的电压施加到选定的存储器单元，同时在感测存储器单元的同时将读取通过电压施加到未选定的字线。存储器单元的感测可涉及检测相关联的NAND串中的电流电平。验证测试确定每个选定的存储器单元是处于导电状态还是非导电状态。

步骤1108将SGD、SGS、Vwl_sel和Vwl_unsel电压减小到稳态电压(Vss)，诸如0，参见图12的t8-t12处。这可被认为是编程循环的电压减小阶段。如果满足一个或多个条件，则Vwl_unsel1的减小的定时可不同于Vwl_unsel2的减小的定时，如进一步结合图11B所讨论的。

判定步骤1109确定验证测试是否通过。如果判定为真，则编程操作或遍在步骤1111处结束。如果判定步骤为假，则步骤1110将Vpgm递增，并且另一个编程循环在步骤1102处开始。在给定的编程循环中，可以对一个或多个分配的数据状态执行验证测试。对于每个分配的数据状态，如果所有或几乎所有具有分配的数据状态的存储器单元通过验证测试，则对应的验证测试通过。例如，如果所有或几乎所有具有分配的数据状态的存储器单元的Vth大于控制栅极读取电平，则验证测试可以通过。这可通过NAND串中的电流超过由位线电压的衰减测量的指定水平来指示。

所描述的步骤不必按所示出的顺序顺序地执行。相反，一些步骤可重叠。

图11B描绘了用于减小图11A的步骤1108中的电压的示例过程的流程图。在一种方法中，步骤1128将Vwl_sel从最终控制栅极读取电平减小到Vss。任选地，将Vwl_sel从最终控制栅极读取电压增大到诸如Vpass的电平，之后减小到Vss。这可有助于避免引起干扰的沟道梯度。步骤1129将SGS和SGD晶体管的电压减小到Vss。

考虑到在编程验证之后残留的沟道电子的负面影响，提供了在编程循环结束时修改未选定的字线的电压的技术。在比较示例中，在当前编程循环结束时，在开始下一编程循环之前，使未选定的字线的通过电压一起斜坡下降至低偏压电平，例如Vss。在编程干扰对策的一个方面，替代将所有偏压一起斜坡下降至低电平，首先将顶部层和底部层之间的接口处的字线上的偏压斜坡下降至中间电压，并且在该电平处保持指定的时间段，之后斜坡下降至低偏压。该中间电压基于在接口处导通沟道区所需的栅极偏压来设定。以这种方式，较低层中的沟道电子可穿过接口处的沟道区，并且与从通过电压直接斜坡下降至Vss相比，在更长的时间段内穿过SGD侧离开沟道。在另一方面，开始减小接口处的字线电压相对于开始减小非接口字线电压延迟。在另一方面，接口处的字线电压的减小速率比非接口字线电压的减小速率更慢。这些方法还在验证测试之后，在接口处提供处于导电状态的沟道区达更长时间段。

在一种方法中，例如基于选定的存储器单元与NAND串的源极端或与块或一组NAND串的源极端的接近度，或基于选定的字线在一组字线中的位置，编程干扰对策随选定的存储器单元在NAND串中的位置变化而被提供。在一种方法中，当选定的存储器单元位于较低层或底部层而不是位于上部层或顶部层或其它更高层中时，可使用编程干扰对策。另外，编程干扰对策的强度可随选定的存储器单元或选定的字线的位置变化。例如，当选定的存储器单元或选定的字线更靠近NAND串的源极端时，强度可更大，因为较低层中相对较大数量的残留电子需要通过接口从沟道排出。这可涉及中间电压被保持更长的时间段、开始减小接口处的字线电压的延迟相对更长，和/或接口处的字线电压的减小速率相对更低。

在示例具体实施中，步骤1130开始将Vwl_unsel2从通过电压减小到Vss的过程。判定步骤1131确定是否满足一个或多个条件。这些一个或多个条件是与减小Vwl_unsel2的定时相关的条件。例如，输入框1132指示选定的存储器单元是否在NAND串中的指定位置范围内。例如，在一种方法中，这可以是堆叠体的底部层中的位置、多层堆叠体的接口下方的位置或以其他方式在接口与NAND串的源极端之间的位置。如所提及的，由接口引起的编程干扰问题主要增大了对连接到底部层中的WLn的存储器单元的编程干扰，因此一种方法是，调整减小Vwl_unsel2的定时，以当WLn处于底部层时而不是当WLn处于顶部层或以其他方式不在底部层时减少编程干扰。通过基于由WLn或选定的存储器单元的位置指示的需要来选择性地实现减小Vwl_unsel2的定时变化，可避免WLn的其它位置的相关联的时间处罚。

输入框1133指示是否完成了编程循环序列中指定数量的编程循环。这可应用于诸如图14中的增量阶跃脉冲编程，在该增量阶跃脉冲编程中编程电压Vpgm是编程循环数量的函数并且随着编程循环数量的变大而变大。当Vpgm较大时，编程干扰较大，因此一种方法是，调整减小Vwl_unsel2的定时，以在Vpgm相对较高时(例如，等于或高于如由编程循环数量指示的指定电压，该编程循环数量等于或高于指定的编程循环数量)而不是在编程循环数量低于指定编程循环数量并且Vpgm低于指定电压时减少编程干扰。通过基于由编程循环数量和/或Vpgm指示的需要来选择性地实现减小Vwl_unsel2的定时变化，对于编程循环数量和/或Vpgm的其它值，可避免相关联的时间处罚。

如果判定步骤1131为假，则步骤1134将Vwl_unsel2从通过电压连续减小到Vss，同时减小Vwl_unsel1。参见图12中的曲线1210c。如果判定步骤1131为真，则步骤1135在完成减小Vwl_unsel1之后，完成Vwl_unsel2的减小，其中减小是从通过电压到Vss。这可能涉及不同的方法。

在第一方法中，步骤1136将Vwl_unsel2减小到中间电压(Vint)，使Vwl_unsel2保持在Vint处达一时间段，然后将Vwl_unsel2从Vint减小到Vss。参见图12和曲线1210e。这是Vwl_unsel2的减小步骤的示例。可使用一个或多个步骤。Vint可以足够高，以使与接口相邻的沟道区保持在导电状态下。在图10A的示例中，其中4V的电压被认为是用于接口沟道区的截止电压，Vint可以是较高的值，例如像5V。此外，通过将Vwl_unsel2从例如8V-10V的通过电压降低至5V，产生干扰的沟道梯度的可能性减少。当相邻存储器单元或字线上的电压彼此显著不同并且这些电压耦合到相邻存储器单元的相应沟道区时，沟道梯度被创建。通过将Vwl_unsel2保持在Vint而不是Vpass处(其中Vint<Vpass)，与Vss＝0V差值减小。在图10A中，通过该技术减小了存储器单元711和712之间以及存储器单元713和714之间的沟道梯度。

输入框1136a可基于选定的存储器单元和/或编程循环的位置来设定中间电压的大小和/或时间段。参见图13A和图13B。例如，当WLn相对更靠近NAND串的源极端时，Vint可相对更大，因为WLn的源极侧上的电子具有相对较长的行进距离才能到达它们可离开沟道的NAND串的漏极端。另外，存在需要穿过接口行进以到达漏极端的相对更大数量的电子。当编程循环数量和Vpgm相对较大时，Vint也可相对较大，因为在这种情况下编程干扰较差。

在第二方法中，步骤1137在开始减小Vwl_unsel1之后开始减小Vwl_unsel2。参见图12和曲线1210d。因此，开始减小Vwl_unsel2相对于开始减小Vwl_unsel1存在延迟(图12中的时间段t11-t8)。输入框1137a可基于选定的存储器单元和/或编程循环的位置来设定延迟。参见图13C和图13D。例如，当WLn相对更靠近NAND串的源极端时，延迟可相对更大。当编程循环数量和Vpgm相对较大时，Vint也可相对较大，因为在这种情况下编程干扰较差。

在第三方法中，步骤1138将Vwl_unsel2以低于减小Vwl_unsel1的速率减小。也就是说，减小对于Vwl_unsel2比对于Vwl_unsel1更慢。参见图12以及曲线1210f(低速率或缓慢减小)和曲线1210c(高速率或快速减小)。这可以是指从Vpass减小到Vss。输入框1138a可基于选定的存储器单元和/或编程循环的位置来设定速率。参见图13E和图13F。例如，当WLn相对更靠近NAND串的源极端时，速率可相对更小。当编程循环数量和Vpgm相对较大时，速率也可相对较小，因为在这种情况下编程干扰较差。相对较低的减小速率导致接口处的沟道区的截止产生相对较长的延迟。

也可使用上述方法的组合，诸如步骤1136至1138中的那些。例如，步骤1136的中间电压或步骤1138的减小速率可与步骤1137的延迟的减小组合。

图12描绘了可在与图11A和图11B一致的编程操作的编程循环中使用的电压的曲线图。垂直尺寸表示电压，并且水平尺寸表示时间，其中时间点为t0-t12。所描绘的时间段对应于一个编程循环，并且包括预充电阶段1290(t0-t2)、编程阶段1291(t2-t5)和验证阶段1292(t5-t7)。从t8-t12开始的时间段可被认为是编程循环的电压减小阶段。曲线1200表示Vwl_sel，曲线1210表示Vwl_unsel，曲线1220表示Vsgd和Vsgs，并且曲线1230表示Vbl。

在预充电阶段，向NAND串的沟道提供正Vbl(曲线1230a)以移除残留电子并提供少量的升压(诸如1-2V)。此时，选定的子块(SGD_sel)和未选定的子块(SGD_unsel)的SGD晶体管处于导电状态，例如电压为7V(曲线1220a)。这允许位线电压传输到沟道。

在编程阶段，Vwl_sel和Vwl_unsel在t2处斜坡上升。该斜坡上升提供未选定的NAND串的沟道的上升的电容耦合。然后使Vwl_sel在t3处进一步斜坡上升至峰值电平Vpgm。在从t3-t4的编程电压或脉冲之后，Vwl斜坡下降至Vss。随后，在验证阶段，通过在WLn上施加一个或多个控制栅极读取电压(曲线1201)，并且针对每个读取电压，感测选定的子块的选定的串中的存储器单元的导电状态来执行一个或多个验证测试。

在编程阶段和验证阶段期间，对于选定的子块，Vsgd/sgs_sel可分别被设定为例如2V和7V(1220b)。在编程脉冲期间，该电压足够高以为选定的子块中选定的NAND串提供处于导电状态的SGD_sel晶体管。然而，它是足够低的，使得通过设定这些NAND串的高Vbl，对于选定的子块中锁定的NAND串，可提供处于非导电状态的SGD_sel晶体管。在验证阶段期间，SGD晶体管处于强导电状态以允许对选定存储器单元进行感测。因此，对于选定NAND串，漏极端选择栅极晶体管在预充电阶段和编程阶段期间处于导通状态。将Vsgd/sgs_unsel减小到诸如0V的降低电平(曲线1220c)，这为未选定的子块中的NAND串提供处于非导通状态的SGD_unsel和SGS_unsel晶体管。在验证阶段之后，在t7处，Vbl减小到0V，使得SGD晶体管截止并且图10A的沟道区1005具有浮动电压。当Vsgd_sel随后从7V减小到0V时，由于SGD晶体管的Vth＝2V，沟道区被耦合下降到-2V，如结合图10A和图10B所讨论的。

在编程阶段和验证阶段期间，Vbl对于未选定的NAND串(曲线1230b)，可在2V时保持为高，或者对于选定的NAND串，可设定低至0V(曲线1230c)。

在验证阶段之后并且在t8处开始，曲线1210中描绘了Vwl_unsel减少的各种选项。曲线1210c描绘了以相对较高的速率从t8开始进行连续减小，并且相对于t8没有延迟。从Vpass减小到Vss的持续时间为t10-t8。该减小可涉及指示电压驱动器在t8处进行电压的阶跃式变化的控制。由于RC时间常数，电压的实际变化将不是即时的。

曲线1210d描绘了以相对较高速率在t11处开始进行连续减小，相对于t8，延迟了t11-t8。从Vpass减少到Vss的持续时间为t12-t11。该减小可涉及指示电压驱动器在t11处进行电压的阶跃式变化的控制。

曲线1210f描绘了以相对较低速率从t8开始进行连续减小，相对于t8没有延迟。从Vpass减少到Vss的持续时间为t12-t8。该减小可涉及指示电压驱动器从t8至t12进行电压的连续变化的控制。

曲线1210e描绘了从t8-t9从Vpass减小到Vint，在从t9-t11的时间段内保持在Vint处，并且从t11-t12从Vint减小到Vss。该减小可涉及指示电压驱动器在t8处进行电压从Vpass阶跃变化到Vint，从t8-t11电压保持在Vint处，并且在t11处从Vint阶跃变化到Vpass的控制。

在图11C的步骤1136的示例中，曲线1210c可用于Vwl_unsel1，并且曲线1210e可用于Vwl_unsel2。在图11C的步骤1137的示例中，曲线1210c可用于Vwl_unsel1，并且曲线1210e可用于Vwl_unsel2。在图11C的步骤1138的示例中，曲线1210c可用于Vwl_unsel1，并且曲线1210d可用于Vwl_unsel2。

图13A描绘了与图11C的输入框1136a一致的随选定的字线位置变化的中间电压(Vint)的时间段和/或大小的曲线图。WLsel(选定的字线)位置范围是从堆叠体中的一组字线的源极侧到漏极侧。曲线1300示出当WLsel位于源极侧和接口(IF)之间时，时间段或大小可以是固定正值。曲线1301示出当WLsel位于源极侧和接口(IF)之间并且相对更靠近源极侧时，时间段或大小可被设定为相对较高。当WLsel位于漏极侧和IF之间时，对于Vwl_unsel2，可省略下降至中间电压的步骤。曲线1300提供了更简单的具体实施，而曲线1301提供了更精细的方法。

图13B描绘了与图11C的输入框1136a一致的随编程循环变化的中间电压的时间段和/或大小的曲线图。在该示例中，与图14一致，编程循环位置或数量范围是从第一个编程循环PL1(循环数量1)到最后一个编程循环，例如，PL15(循环数量15)。曲线1310示出，当编程循环等于或高于指定编程循环PLx(例如，PL8)时，时间段或大小可以是固定正值。曲线1311示出，当编程循环(和Vpgm)相对较高时，可将时间段或大小设定为相对较高。当编程循环低于PLx时，对于Vwl_unsel2，可省略下降至中间电压的步骤。曲线1310提供了更简单的具体实施，而曲线1311提供了更精细的方法。需注意，水平轴线还可表示Vpgm，该Vpgm随编程循环数量的增大而增大。例如，当当前Vpgm等于或高于指定的Vpgm时，时间段或大小可以是固定的或增大的正值。编程循环数量表示当前编程循环在编程循环序列中的顺序位置。相对较高的编程循环数量意味着编程循环在编程循环序列中相对靠后。

在一种方法中，PLx在编程操作之前是已知的并且被设定为固定值。在另一种方法中，PLx是未知的并且基于编程进度自适应地确定。例如，PLx可以是其中存储器单元的指定部分达到指定分配的数据状态的验证电压的编程循环。例如，在图4中，在PL8中，所有或大多数A状态单元已达到A状态，使得A状态的验证测试不再用于后面的编程循环。这可能是用于实现Vwl_unsel2对Vwl_unsel1的定时变化的触发器。

图13C描绘了与图11C的输入框1137a一致的随选定的字线位置变化的开始减小Vwl_unsel2对开始减小Vwl_unsel1的延迟的曲线图。水平轴线描绘了如图13A所示的WLsel。曲线1320示出当WLsel位于源极侧和接口(IF)之间时，延迟可以是固定正值。曲线1321示出当WLsel位于源极侧和接口(IF)之间并且相对更靠近源极侧时，延迟可被设定为相对较高。当WLsel位于漏极侧和IF之间时，对于Vwl_unsel2，可省略下降至中间电压的步骤。曲线1320提供了更简单的具体实施，而曲线1321提供了更精细的方法。

图13D描绘了与图11C的输入框1137a一致的随编程循环变化的开始减小Vwl_unsel2对开始减小Vwl_unsel1的延迟的曲线图。水平轴线描绘了如图13B所示的编程循环数量。曲线1330示出，当编程循环等于或高于指定的编程循环PLx时，延迟可以是固定正值。曲线1331示出，当编程循环(和Vpgm)相对较高时，延迟可被设定为相对较高。当编程循环低于PLx时，对于Vwl_unsel2，可省略下降至中间电压的步骤。曲线1330提供了更简单的具体实施，而曲线1331提供了更精细的方法。如前所述，水平轴线还可表示Vpgm，该Vpgm随编程循环数量的增大而增大。例如，当当前Vpgm等于或高于指定的Vpgm时，延迟可以是固定的或增大的正值。

图13E描绘了与图11C的输入框1138a一致的随选定的字线位置变化的未选定的字线电压Vwl_unsel1和Vwl_unsel2的减小速率的曲线图。水平轴线描绘了如图13A所示的WLsel。曲线1340示出了用于WLsel的所有值的相对较高的速率。曲线1341示出当WLsel位于源极侧和接口IF之间时，对于Vwl_unsel2使用相对较低速率的选项。

图13F描绘了与图11C的输入框1138a一致的随编程循环变化的未选定的字线电压Vwl_unsel1和Vwl_unsel2的减小速率的曲线图。水平轴线描绘了如图13B所示的编程循环数量。曲线1350示出相对较高速率可用于所有编程循环数量。曲线1351示出当编程循环高于PLx时，使用相对较低速率的选项。如前所述，水平轴线还可表示Vpgm，该Vpgm随编程循环数量的增大而增大。例如，当当前Vpgm等于或高于指定的Vpgm时，可使用相对较低的速率。

图14描绘了与图11A一致的示例编程操作中的一系列编程循环。脉冲串1400包括一系列编程脉冲1401-1415，其被施加到选择用于编程的字线。脉冲串1400是第二组逐步增加的编程电压的示例。作为示例，基于被验证的分配的数据状态，在每个编程脉冲之后提供一个、两个或三个验证脉冲。例如，在编程循环1-3中施加A状态验证脉冲1420(VvA)，在编程循环4-6中施加A状态和B状态验证脉冲1421(分别是VvA和VvB)，在编程循环7和8中施加A状态、B状态和C状态验证脉冲1422(分别是VvA、VvB和VvC)，在编程循环9-11中施加B状态和C状态验证脉冲1423，并且在编程循环12-15中施加C状态验证脉冲1424。

脉冲串通常包括编程脉冲，其在一个或多个编程循环或编程遍的编程循环中使用固定或变化步长的幅度逐步增加。在一些情况下，在第一个编程循环之后的每个编程循环中，编程脉冲增加。这是增量阶跃脉冲编程的示例。新的脉冲串可以施加到每个编程遍中，从初始电平开始并且在不超过最大允许电平的最终电平结束。在不同的编程遍中，初始电平可以相同或不同。在不同的编程遍中，最终电平可以相同或不同。在不同的编程遍中，步长可以相同或不同。在一些情况下，在最终编程遍中使用较小的步长来减小Vth分布宽度。

图15描绘了包括两个层的半导体堆叠体的示例制造过程。该过程可扩展以形成多于两个的层。步骤1500包括在存储器单元区域中的基板上形成堆叠体的第一层。步骤1501包括在第一层中蚀刻存储器孔，并且用诸如SiN的牺牲材料填充存储器孔。参见例如图16A。

步骤1502包括在第一层上形成堆叠体的第二层。步骤1503包括在第二层中蚀刻存储器孔。参见例如图16B。步骤1504包括例如使用湿蚀刻从第一层中的存储器孔中移除牺牲材料。参见例如图16C。

步骤1505包括将氧化物氮氧化物(ONO)膜沉积在存储器孔中。参见例如图16D。步骤1506包括在堆叠体中蚀刻狭缝。参见例如图16E。步骤1507包括使用狭缝来用金属替换堆叠体的电介质层的牺牲材料。这可涉及通过狭缝提供蚀刻剂以移除牺牲材料，产生空隙，然后通过狭缝提供金属以填充空隙。

步骤1508包括：从狭缝中清除金属；将电介质膜沉积在狭缝中以沿着狭缝的壁前进；蚀刻电介质膜的底部；将金属沉积在狭缝中；以及执行CMP以移除过量的金属。该步骤可在狭缝中从堆叠体的顶部到基板提供导电金属路径，以连接到堆叠体下方的电路。参见例如图16F。

步骤1509包括在存储器单元区域中蚀刻接触孔以用于与控制栅极线接触。参见例如图16G。步骤1510包括将金属沉积在接触孔中。参见例如图16G。

需注意，一些步骤可以与图15中所示的顺序不同的顺序来执行。

图16A描绘了与图15的步骤1500和1501一致的配置中的半导体结构1600。该结构包括基板1601的存储器单元区域。还可同时制造周边区域(未示出)。基板包括例如本征硅区1602、深n阱1603和p阱1604。堆叠体的第一层1605包括交替的电介质层和控制栅极层。在制造的这一阶段，控制栅极层可包括牺牲材料。描绘了示例电介质层1606和示例性控制栅极层1607。该示例在层中包括九个控制栅极层。电介质层1608在堆叠体的顶部上延伸，而电介质层1609在半导体结构的顶部上延伸。例如，电介质层1608可以是例如通过LPCVD或PECVD沉积的SiOx。例如，电介质层1609可以是例如通过低压化学气相沉积(LPCVD)或等离子体增强的化学气相沉积(PECVD)沉积的SiN。

半导体结构包括蚀刻在层中的多个存储器孔。示例性存储器孔1610(当存储器孔被填充时也称为列或柱)包括在细长部分1612上方的加宽的顶部部分1611。源极侧区1613位于存储器孔的下方。还描绘了堆叠体的顶部1614和底部1615。坐标系示出x、y和z(垂直)方向。

图16B描绘了与图15的步骤1502和1503一致的配置中的半导体结构1620。堆叠体的第二(顶部)层1616形成在第一层上，并且还包括交替的电介质层和控制栅极层。在第一层的顶部处的接口IF使顶部层和底部层分开。描绘了示例性电介质层1621和示例性控制栅极层1622。该示例在层中包括九个控制栅极层。电介质层1623在半导体结构1620的顶部上延伸，该半导体结构1620包括交替的电介质层和控制栅极层的堆叠体1626。

将包括示例存储器孔1624的存储器孔蚀刻在堆叠体的第二层中。这些存储器孔与第一层中的存储器孔中的牺牲材料(例如，示例牺牲材料1625)对准。在一些情况下，在顶部层和底部层中的存储器孔之间存在不对准。加宽的顶部部分1611为顶部层中的存储器孔提供增大的区域以进行接触，以确保存储器孔被连接以通过两个层提供连续的存储器孔。

图16C描绘了与图15的步骤1504一致的配置中的半导体结构1630。一旦第一层中的牺牲材料被移除，就形成连续的存储器孔，诸如示例连续的存储器孔1631，该连续的存储器孔从堆叠体的顶部到堆叠体的底部延伸穿过两个层。连续的存储器孔1631包括第一层的存储器孔1632(或存储器孔部分)和第二层的存储器孔1624(或存储器孔部分)。

图16D描绘了与图15的步骤1505一致的配置中的半导体结构1640。存储器孔填充有材料，诸如ONO膜、多晶硅沟道和核心电介质质。为了提供多晶硅沟道，可沉积非晶硅，之后进行加热步骤。这导致列1641(例如，柱)列包括第一层中的列1643上方的第二层中的列1642。

图16E描绘了与图15的步骤1506一致的配置中的半导体结构1650。在堆叠体中在y方向上周期性地形成包括示例狭缝1651的狭缝。每个狭缝可在y-z平面中具有均匀的横截面并且在x方向上跨堆叠体延伸。

图16F描绘了与图15的步骤1507和1508一致的配置中的半导体结构1660。通过在狭缝中提供蚀刻剂，移除控制栅极层中的牺牲材料。随后用金属诸如钨填充在控制栅极层中产生的空隙。例如，向控制栅极层1622提供金属(例如，导电层)。然后从狭缝中移除金属残留物，并且电介质膜1663沉积在狭缝中，从而在狭缝中留下空隙。空隙可从堆叠体的底部处的p阱延伸至堆叠体的顶部。狭缝可填充有金属1672，该金属与基板提供金属互连。

图16G描绘了与图15的步骤1509和1510一致的配置中的半导体结构1670。在具有存储器孔的区域外部的堆叠体中蚀刻接触孔以提供空隙，该空隙从控制栅极层的阶梯状边缘向上延伸至堆叠体的顶部。然后用金属填充接触孔以提供金属通孔，该金属通孔将控制栅极层连接到堆叠体的顶部。后续的处理涉及将堆叠体上方的金属路径连接到接触部。金属路径继而可连接到例如电压源或其它电路。示例性通孔1671连接到控制栅极层1662。还描绘了先前讨论的存储器单元之间的距离d1和d2。对于堆叠体的区623的近距离视图，还参见图6D中的区623。

半导体结构是三维结构的示例，其中存储器单元被布置在NAND串中。

堆叠体包括多个交替的导电层和电介质层。导电层连接到每个NAND串中的存储器单元和其它晶体管(诸如的SGD和SGS晶体管)的控制栅极。在一种方法中，顶部层和底部层中的导电层和相关联的存储器单元被分开距离d1。与接口相邻的导电层和相关联的存储器单元可彼此分开更大的距离d2。

在一个具体实施中，一种装置包括：布置在NAND串中的多个存储器单元，所述多个存储器单元包括间隔开第一距离的第一存储器单元和间隔开第二距离的第二存储器单元，所述第二距离大于所述第一距离；以及控制电路，所述控制电路被配置为在向所述第一存储器单元和所述第二存储器单元施加通过电压的同时感测所述NAND串中选定的存储器单元的导电状态，并且在感测到所述选定的存储器单元的所述导电状态之后，并且当满足一个或多个条件时，完成将所述第一存储器单元的电压从所述通过电压减小到稳态电压，之后完成将所述第二存储器单元的电压从所述通过电压减小到所述稳态电压，其中所述一个或多个条件包括所述选定的存储器单元在所述NAND串中的指定位置范围内。

在另一具体实施中，一种方法包括：感测包括多个存储器单元的NAND串中选定的存储器单元的导电状态，所述感测包括将读取电压施加到所述选定的存储器单元，并且将通过电压施加到所述NAND串中剩余存储器单元；以及在所述感测之后，将所述剩余存储器单元的电压从所述通过电压斜坡下降到稳态电压，其中所述剩余存储器单元包括与相邻存储器单元间隔开第一距离的第一存储器单元和与相邻存储器单元间隔开第二距离的第二存储器单元，所述第二距离大于所述第一距离，并且所述斜坡下降包括所述第一存储器单元的电压的连续减小和所述第二存储器单元的电压的阶跃式减小。

在另一具体实施中，一种装置包括：NAND串，所述NAND串包括多个存储器单元；所述NAND串在包括多个导电区和多个电介质区的交替区的堆叠体中垂直延伸，其中所述导电区连接到所述多个存储器单元的控制栅极，并且所述多个电介质区中的一个电介质区的高度(d2)是所述多个电介质区中的另一个电介质区的高度(d1)的至少两倍；用于感测所述多个存储器单元的选定的存储器的导电状态的构件；用于将通过电压施加到所述多个存储器单元的未选定的存储器单元的构件；以及用于将所述未选定的存储器单元的电压从所述通过电压减小到稳态电压的构件，其中与所述一个电介质区相邻的未选定的存储器单元的所述斜坡的定时相对于与所述另一个电介质区相邻的未选定的存储器单元的所述斜坡的定时不同。

用于感测的构件可包括控制电路110、感测块51、电压源420或其它逻辑硬件和/或存储在计算机可读存储介质或设备上的其它可执行代码。其它实施方案可包括用于感测的类似或等效构件。

已出于例证和描述的目的提出本发明的上述具体实施方式。它并非旨在是穷尽的或将本发明限制为所公开的精确形式。鉴于上述教导内容，许多修改和变型是可能的。选择所描述的实施方案是为了最好地解释本发明的原理及其实际应用，从而使得本领域的其他技术人员能够在各种实施方案中以及适合于预期的特定用途的各种修改中最好地利用本发明。本发明的范围旨在由所附权利要求书限定。

Claims (15)

1.一种存储器装置，包括：

布置在NAND串中的多个存储器单元，所述多个存储器单元包括间隔开第一距离的第一存储器单元和间隔开第二距离的第二存储器单元，所述第二距离大于所述第一距离；以及

控制电路，所述控制电路被配置为在向所述第一存储器单元和向所述第二存储器单元施加通过电压的同时感测所述NAND串中选定的存储器单元的导电状态，并且在感测到所述选定的存储器单元的所述导电状态之后，并且当满足一个或多个条件时，完成将所述第一存储器单元的电压从所述通过电压减小到稳态电压，之后完成将所述第二存储器单元的电压从所述通过电压减小到所述稳态电压，其中所述一个或多个条件包括所述选定的存储器单元在所述NAND串中的指定位置范围内。

2.根据权利要求1所述的存储器装置，其中：

为了完成所述减小所述第二存储器单元的所述电压，所述控制电路被配置为将所述第二存储器单元的所述电压从所述通过电压减小到中间电压，将所述第二存储器单元的所述电压保持在所述中间电压处达时间段，并且将所述第二存储器单元的所述电压从所述中间电压减小到所述稳态电压。

3.根据权利要求2所述的存储器装置，其中：

为了完成所述减小所述第一存储器单元的所述电压，所述控制电路被配置为将所述第一存储器单元的所述电压从所述通过电压连续减小到所述稳态电压。

4.根据权利要求2或3所述的存储器装置，其中：

所述NAND串具有源极端和漏极端；并且

当所述选定的存储器单元更靠近所述源极端时，所述时间段更长。

5.根据权利要求2至3中任一项所述的存储器装置，其中：

所述NAND串具有源极端和漏极端；并且

当所述选定的存储器单元更靠近所述源极端时，所述中间电压的大小更大。

6.根据权利要求2至3中任一项所述的存储器装置，其中：

对所述选定的存储器单元的所述导电状态的所述感测发生在编程循环序列内的一个编程循环中的验证测试中；并且

当所述编程循环在所述编程循环序列中靠后时，所述时间段更长。

7.根据权利要求2至3中任一项所述的存储器装置，其中：

对所述选定的存储器单元的所述导电状态的所述感测发生在编程循环序列内的一个编程循环中的验证测试中；并且

当所述编程循环在所述编程循环序列中靠后时，所述中间电压的大小更大。

8.根据权利要求1至3中任一项所述的存储器装置，其中：

对所述选定的存储器单元的所述导电状态的所述感测发生在编程循环序列内的一个编程循环中的验证测试中；并且

所述一个或多个条件包括完成所述编程循环序列中指定数量的一个或多个编程循环。

9.根据权利要求1至3中任一项所述的存储器装置，其中：

为了完成所述减小所述第二存储器单元的所述电压，所述控制电路被配置为在开始从所述通过电压减小所述第一存储器单元的所述电压之后，开始从所述通过电压减小所述第二存储器单元的所述电压。

10.根据权利要求1至3中任一项所述的存储器装置，其中：

为了完成所述减小所述第二存储器单元的所述电压，所述控制电路被配置为以比从所述通过电压减小所述第一存储器单元的所述电压的速率更低的速率从所述通过电压减小所述第二存储器单元的所述电压。

11.根据权利要求1至3中任一项所述的存储器装置，其中：

所述NAND串在交替的导电层和电介质层的堆叠体中的存储器孔中垂直延伸；

所述导电层连接到所述多个存储器单元的控制栅极；

所述存储器孔包括接口，在所述接口处，所述存储器孔的直径沿着所述存储器孔的高度在中途变宽；

所述第二距离跨越所述接口；

所述NAND串具有源极端和漏极端；并且

所述NAND串中的所述指定位置范围包括在所述源极端和所述接口之间，但不在所述漏极端和所述接口之间的位置。

12.根据权利要求1至3中任一项所述的存储器装置，其中：

所述NAND串具有源极端和漏极端；并且

所述NAND串中的所述指定位置范围包括在所述源极端和所述第二存储器单元之间，但不在所述漏极端和所述第二存储器单元之间的位置。

13.一种用于减少存储器设备中的编程干扰的方法，包括：

感测包括多个存储器单元的NAND串中选定的存储器单元的导电状态，所述感测包括将读取电压施加到所述选定的存储器单元，并且将通过电压施加到所述NAND串中剩余的存储器单元；以及

在所述感测之后，将所述剩余存储器单元的电压从所述通过电压斜坡下降到稳态电压，其中所述剩余存储器单元包括与相邻存储器单元间隔开第一距离的第一存储器单元和与相邻存储器单元间隔开第二距离的第二存储器单元，所述第二距离大于所述第一距离，并且所述斜坡下降包括所述第一存储器单元的电压的连续减小和所述第二存储器单元的电压的阶跃式减小。

14.根据权利要求13所述的方法，其中所述阶跃式减小包括减小到在所述通过电压与所述稳态电压之间的中间电平，所述方法还包括：

将所述第二存储器单元的所述电压保持在所述中间电平处，所述中间电平基于所述第二存储器单元在所述NAND串中的位置。

15.根据权利要求13或14所述的方法，其中所述阶跃式减小包括减小到在所述通过电压与所述稳态电压之间的中间电平，所述方法还包括：

基于所述第二存储器单元在所述NAND串中的位置，将所述第二存储器单元的所述电压的大小设定在所述中间电平处。

Images