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CN111095553A - 用于实现具有闪存存储器的可配置的卷积神经网络的系统和方法 - Google Patents

用于实现具有闪存存储器的可配置的卷积神经网络的系统和方法 Download PDF

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CN111095553A CN201880059542.2A CN201880059542A CN111095553A CN 111095553 A CN111095553 A CN 111095553A CN 201880059542 A CN201880059542 A CN 201880059542A CN 111095553 A CN111095553 A CN 111095553A
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Abstract

本公开提供了一种具有按行和列布置的存储器单元的存储器阵列。每个存储器单元包括：源极区和漏极区，其中沟道区位于该源极区和漏极区之间；设置在第一沟道区部分上方的浮栅；以及设置在第二沟道区部分上方的第二栅极。多条位线各自沿着该列中的一列延伸并且电连接到该列中的存储器单元中的第一组一个或多个存储器单元的漏极区，并且与该列中的存储器单元中的第二组一个或多个存储器单元的漏极区电隔离。多条源极线各自电连接到该列或该行中的一者中的存储器单元的源极区。多条栅极线各自电连接到该列或该行中的一者中的存储器单元的第二栅极。

Description

用于实现具有闪存存储器的可配置的卷积神经网络的系统和 方法
相关专利申请
本申请要求于2017年9月15日提交的美国临时申请号62/558,984和2018年8月21日提交的美国专利申请号16/107,282的权益。
技术领域
本发明涉及神经网络。
背景技术
人工神经网络模拟生物神经网络(动物的中枢神经系统，特别是大脑)，这些人工神经网络用于估计或近似可取决于大量输入并且通常已知的功能。人工神经网络通常包括互相交换消息的互连“神经元”层。图1示出了人工神经网络，其中圆圈表示输入或神经元的层。连接部(称为突触)用箭头表示，并且具有可以根据经验进行调整的数值权重。这使得神经网络适应于输入并且能够学习。通常，神经网络包括多个输入的层。通常存在神经元的一个或多个中间层，以及提供神经网络的输出的神经元的输出层。处于每一级别的神经元分别地或共同地根据从突触所接收的数据作出决定。
在开发用于高性能信息处理的人工神经网络方面的主要挑战中的一个挑战是缺乏足够的硬件技术。实际上，实际神经网络依赖于大量的突触，从而实现神经元之间的高连通性，即非常高的计算并行性。原则上，此类复杂性可通过数字超级计算机或专用图形处理单元集群来实现。然而，相比于生物网络，这些方法除了高成本之外，能量效率也很普通，生物网络主要由于其执行低精度的模拟计算而消耗更少的能量。CMOS模拟电路已被用于人工神经网络，但由于给定大量的神经元和突触，大多数CMOS实现的突触都过于庞大。
发明内容
前述问题和需要由多个存储器单元、位线、源极线和栅极线的存储器阵列来解决。多个存储器单元按行和列布置，其中存储器单元中的每个存储器单元包括：形成于半导体衬底中的间隔开的源极区和漏极区，其中沟道区在源极区和漏极区之间延伸；设置在沟道区的第一部分上方并与所述第一部分绝缘的浮栅；以及设置在沟道区的第二部分上方并且与所述第二部分绝缘的第二栅极。多条位线各自沿着所述列中的对应列延伸，其中对于所述位线中的每条位线及其对应列，位线电连接到对应列中的存储器单元中的第一组一个或多个存储器单元的漏极区，并且与对应列中的存储器单元中的第二组一个或多个存储器单元的漏极区电隔离。多条源极线各自电连接到所述列中的一列或所述行中的一行中的存储器单元中的至少一些存储器单元的源极区。多条栅极线各自电连接到所述列中的一列或所述行中的一行中的存储器单元中的至少一些存储器单元的第二栅极。
一种存储器阵列包括多个存储器单元、位线、源极线和栅极线。多个存储器单元按行和列布置，其中存储器单元中的每个存储器单元包括：形成于半导体衬底中的间隔开的源极区和漏极区，其中沟道区在源极区和漏极区之间延伸；设置在沟道区的第一部分上方并与所述第一部分绝缘的浮栅；以及设置在沟道区的第二部分上方并与所述第二部分绝缘的第二栅极。多条源极线各自沿着所述行或所述列中的对应一者延伸，其中对于源极线中的每条源极线及其对应一行或一列，源极线电连接到对应一行或一列中的存储器单元中的第一组一个或多个存储器单元的源极区，并且与对应一行或一列中的存储器单元中的第二组一个或多个存储器单元的源极区电隔离。多条位线各自电连接到所述列中的一列中的存储器单元中的至少一些存储器单元的漏极区。多条栅极线各自电连接到所述列中的一列或所述行中的一行中的存储器单元中的至少一些存储器单元的第二栅极。
一种存储器阵列包括多个存储器单元、位线、源极线和栅极线。多个存储器单元按行和列布置，其中存储器单元中的每个存储器单元包括：形成于半导体衬底中的间隔开的源极区和漏极区，其中沟道区在源极区和漏极区之间延伸；设置在沟道区的第一部分上方并且与所述第一部分绝缘的浮栅；以及设置在沟道区的第二部分上方并且与所述第二部分绝缘的第二栅极。多条栅极线各自沿着所述行或所述列中的对应一者延伸，其中对于栅极线中的每条栅极线及其对应一行或一列，栅极线电连接到对应一行或一列中的存储器单元中的第一组一个或多个存储器单元的第二栅极，并且与对应一行或一列中的存储器单元中的第二组一个或多个存储器单元的第二栅极电隔离。多条位线各自电连接到所述列中的一列中的存储器单元中的至少一些存储器单元的漏极区。多条源极线各自电连接到列中的一列或所述行中的一行中的存储器单元中的至少一些存储器单元的源极线。
通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。
附图说明
图1为示出人工神经网络的示意图。
图2为常规的2栅极非易失性存储器单元的侧面剖视图。
图3为示出图2的存储器单元的常规阵列架构的示意图。
图4为常规的2栅极非易失性存储器单元的侧面剖视图。
图5为示出图4的存储器单元的常规阵列架构的示意图。
图6为常规的4栅极非易失性存储器单元的侧面剖视图。
图7为示出图6的存储器单元的常规阵列架构的示意图。
图8A为示出均匀间隔的神经网络权重级别分配的示意图。
图8B为示出非均匀间隔的神经网络权重级别分配的示意图。
图9为示出双向调优算法的流程图。
图10为示出使用电流比较的权重映射的框图。
图11为示出使用电压比较的权重映射的框图。
图12为示出利用非易失性存储器阵列的示例性神经网络的不同级别的示意图。
图13为示出矢量乘法器矩阵的框图。
图14为示出矢量乘法器矩阵的各种级别的框图。
图15-图16为示出四栅极存储器单元阵列的第一架构的示意图。
图17-图18为示出四栅极存储器单元阵列的第二架构的示意图。
图19为示出四栅极存储器单元阵列的第三架构的示意图。
图20为示出四栅极存储器单元阵列的第四架构的示意图。
图21为示出四栅极存储器单元阵列的第五架构的示意图。
图22为示出四栅极存储器单元阵列的第六架构的示意图。
图23为示出二栅极存储器单元阵列的第一架构的示意图。
图24为示出二栅极存储器单元阵列的第二架构的示意图。
图25为示出电流到电压对数转换器的示意图。
图26为示出电压到电流对数转换器的示意图。
图27为示出以地为基准的电流加法器的示意图。
图28为示出以Vdd为基准的电流加法器的示意图。
图29为示出非易失性存储器阵列的N2神经网络输入的利用率的示意图。
图30为示出非易失性存储器阵列的N2神经网络输入的利用率的示意图。
图31为示出具有周期性移位的输入线的非易失性存储器阵列的神经网络输入的利用率的示意图。
图32为示出图15的存储器阵列架构的示意图，但具有周期性移位的输入线。
图33为示出图20的存储器阵列架构的示意图，但具有周期性移位的输入线。
图34A为一对非易失性存储器单元的侧面剖视图，其中一个存储器单元具有缺失的位线触件。
图34B为一对非易失性存储器单元的侧面剖视图，其中一个存储器单元具有缺失的源极线触件。
图34C为一对非易失性存储器单元的侧面剖视图，其中熔断器电连接在漏极区和位线之间。
图34D为一对非易失性存储器单元的侧面剖视图，其中熔断器电连接在源极区和源极线之间。
图35A为一对非易失性存储器单元的侧面剖视图，其中一个存储器单元具有缺失的栅极线触件。
图35B为一对非易失性存储器单元的侧面剖视图，其中熔断器电连接在栅极和栅极线之间。
图36为存储器阵列的示意图，其示出了在实现具有步幅为1的4×4滤波器尺寸时所使用的那些存储器单元。
图37为存储器阵列的示意图，其示出了在实现具有步幅为1的4×4滤波器尺寸时所使用的那些存储器单元和被禁用的未使用的存储器单元。
图38为存储器阵列的示意图，其示出了在实现具有步幅为2的4×4滤波器尺寸时所使用的那些存储器单元和被禁用的未使用的存储器单元。
图39为存储器阵列的示意图，其示出了在实现具有步幅为1的3×3滤波器尺寸时所使用的那些存储器单元和被禁用的未使用的存储器单元。
图40为存储器阵列的示意图，其示出了在实现具有步幅为1的3×3滤波器尺寸时所使用的那些存储器单元和被禁用的未使用的存储器单元。
具体实施方式
本发明的人工神经网络利用CMOS技术和非易失性存储器阵列的组合。数字非易失性存储器是众所周知的。例如，美国专利5,029,130(“130专利”)公开了分裂栅极非易失性存储器单元，并且以引用方式并入本文用于所有目的。存储器单元在图2中示出。每个存储器单元10包括形成于半导体衬底12中的源极区14和漏极区16，沟道区18位于源极区14和漏极区16之间。浮栅20形成在沟道区18的第一部分上方并且与其绝缘(并控制其电导率)，并且形成在漏极区16的一部分上方。控制栅极22(即，第二沟道控制栅)具有第一部分22b和第二部分22c，该第一部分设置在沟道区18的第二部分上方并且与其绝缘(并控制其电导率)，该第二部分沿着浮栅20向上并且在浮栅上方延伸。浮栅20和控制栅极22通过栅极氧化物与衬底12绝缘。
通过将高的正电压置于控制栅极22上来擦除存储器单元(其中从浮栅移除电子)，这使得浮栅20上的电子经由福勒-诺德海姆隧穿(Fowler-Nordheim tunneling)从浮栅20通过中间绝缘体24隧穿到控制栅极22。
通过将正电压置于控制栅极22上以及置于漏极16上来对存储器单元进行编程(其中电子被置于浮栅上)。电子电流将从源极14流向漏极16。当电子到达控制栅极22和浮栅20之间的间隙时，电子将加速并变热。由于来自浮栅20的吸引静电力，一些变热的电子将通过栅极氧化物26注入到浮栅20上。
通过将正读取电压置于漏极16和控制栅极22上(其导通控制栅下方的沟道区)来读取存储器单元。如果浮栅20带正电(即，电子被擦除且正向耦合到漏极16)，则沟道区的位于浮栅20下方的部分也被导通，并且电流将流过沟道区18，该沟道区被感测为擦除状态或“1”状态。如果浮栅20带负电(即，通过电子进行了编程)，则沟道区的在浮栅20下方的部分被大部分或完全关断，并且电流不会(或者有很少的电流)流过沟道区18，该沟道区被感测为编程状态或“0”状态。
在图3中示出存储器阵列的架构。存储器单元10按行和列布置。在每一列中，存储器单元以镜像方式端对端地布置，使得它们形成为成对的存储器单元，每个存储器单元对共享公共源极区14(S)，并且每个相邻的一组存储器单元对共享公共漏极区16(D)。存储器单元的任何给定行的所有源极区14通过源极线14a电连接在一起。存储器单元的任何给定列的所有漏极区16通过位线16a电连接在一起。存储器单元的任何给定行的所有控制栅极22通过控制栅极线22a电连接在一起。因此，尽管存储器单元可被单独编程和读取，但存储器单元擦除是逐行执行的(存储器单元的每一行通过在控制栅极线22a上施加高电压而被一起擦除)。如果要擦除特定存储器单元，则相同行中的所有存储器单元也被擦除。
本领域的技术人员理解，源极和漏极可为可互换的，其中浮栅可部分地延伸到源极上而非漏极上，如图4所示。图5最佳地示出了对应的存储器单元架构，包括存储器单元10、源极线14a、位线16a和控制栅极线22a。从附图中可明显看出，相同行的存储器单元10共享相同的源极线14a和相同的控制栅极线22a，而相同列的所有单元的漏极区电连接到相同的位线16a。阵列设计针对数字应用进行优化，并且允许对所选择的单元进行单独编程，例如通过分别向所选择的控制栅极线22a和源极线14a施加1.6V和7.6V并且使所选择的位线16a接地。通过在未选择的位线16a上施加大于2伏特的电压并使其余线接地，避免对相同对中的未选择存储单元进行干扰。存储器单元10无法被单独地擦除，因为负责擦除的过程(电子从浮栅20到控制栅极22的福勒-诺德海姆隧穿)仅受漏极电压(即，对于共享相同源极线14a的行方向上的两个相邻单元，唯一电压可能不同)的微弱影响。
具有多于两个栅极的分裂栅极存储器单元也是已知的。例如，存储器单元具有源极区14、漏极区16、位于沟道区18的第一部分上方的浮栅20、位于沟道区18的第二部分上方的选择栅极28(即，第二沟道控制栅极)、位于浮栅20上方的控制栅极22，以及位于源极区14上方的擦除栅极30是已知的，如图6中所示(参见例如美国专利6，747，310)，其以引用的方式并入本文用以所有目的。这里，除了浮栅20之外，所有的栅极均为非浮置栅极，这意味着它们电连接到或能够电连接到电压源。编程通过来自沟道区18的受热电子示出，电子将自身注入到浮栅20中。擦除通过电子从浮栅20隧穿到擦除栅极30而示出。
四栅极存储器单元阵列的架构可如图7所示进行配置。在该实施方案中，每个水平选择栅极线28a将该行存储器单元的所有选择栅极28电连接在一起。每个水平控制栅极线22a将该行存储器单元的所有控制栅极22电连接在一起。每个水平源极线14a将共享源极区14的两行存储器单元的所有源极区14电连接在一起。每个位线16a将该列存储器单元的所有漏极区16电连接在一起。每个擦除栅极线30a将共享擦除栅极30的两行存储器单元的所有擦除栅极30电连接在一起。与先前的架构一样，单独的存储器单元可独立地编程和读取。然而，无法单独地擦除单元。擦除通过将高的正电压置于擦除栅极线30a上来执行，这导致同时擦除共享相同擦除栅极线30a的两行存储器单元。示例性操作电压可包括下文表1中的那些电压(在该实施方案中，选择栅极线28a可被称为字线WL)：
表1
Figure BDA0002410150880000071
为了在神经网络中利用上述非易失性存储器阵列，进行了两个修改。第一，对线路进行重新配置，使得每个存储器单元可被单独编程、擦除和读取，而不会不利地影响阵列中的其他存储器单元的存储器状态，如下文进一步解释。第二，提供存储器单元的连续(模拟)编程。具体地，阵列中的每个存储器单元的存储器状态(即，浮栅上的电荷)可在独立地并且对其他存储器单元的干扰最小的情况下连续地从完全擦除状态变为完全编程状态，反之亦然。这意味着单元存储装置是模拟的，或者至少可存储许多离散值中的一个离散值，这允许对存储器阵列中的所有单元进行非常精确且单独的调优，并且这使得存储器阵列对于存储和对神经网络的突触权重进行微调调整是理想的。
存储器单元编程和存储
存储在存储器单元中的神经网络权重级别分配可均匀地间隔开(如图8A所示)，或不均匀地间隔开(如图8B所示)。可使用诸如图9所示的双向调优算法来实现非易失性存储器单元的编程。Icell是被编程的目标单元的读取电流，并且Itarget是在该单元被理想地编程时的期望读取电流。对目标单元读取电流Icell进行读取(步骤1)并与目标读取电流Itarget进行比较(步骤2)。如果目标单元读取电流Icell大于目标读取电流Itarget，则执行编程调优过程(步骤3)以增加浮栅上的电子数目(其中查找表用于确定控制栅极上的期望编程电压VCG)(步骤3a-3b)，该步骤可根据需要重复进行(步骤3c)。如果目标单元读取电流Icell小于目标读取电流Itarget，则执行擦除调优过程(步骤4)以减少浮栅上的电子数目(其中查找表用于确定擦除栅极上的期望擦除电压VEG)(步骤4a-4b)，该步骤可根据需要重复进行(步骤4c)。如果编程调优过程超过目标读取电流，则执行擦除调优过程(步骤3d并且从步骤4a开始)，反之亦然(步骤4d并且从步骤3a开始)，直到达到目标读取电流(在可接受的delta值内)。
相反，可使用利用编程调优的单向调优算法来实现非易失性存储器单元的编程。使用该算法，首先将存储器单元完全擦除，然后执行图9中的编程调优步骤3a-3c，直到目标单元的读取电流达到目标阈值为止。另选地，可使用利用擦除调优的单向调优算法来实现非易失性存储器单元的调优。在该方法中，首先将存储器单元完全编程，然后执行图9中的擦除调优步骤4a-4c，直到目标单元的读取电流达到目标阈值为止。
图10为示出使用电流比较的权重映射的示意图。将权重数字位(例如，表示存储器单元的目标数字权重的针对每个突触的5位权重)输入到数模转换器(DAC)40，该数模转换器将位转换为电压Vout(例如，64电压电平-5位)。通过电压到电流转换器V/I Conv 42将Vout转换为电流Iout(例如，64电流电平-5位)。将电流提供至电流比较器IComp 44。将编程或擦除算法启用输入到存储器单元10(例如，擦除：增加EG电压；或编程：增加CG电压)。将存储器单元电流输出Icellout(即，来自读取操作)提供至电流比较器IComp 44。电流比较器IComp 44将存储器单元电流Icellout与源于权重数字位的电流Iout进行比较，以产生指示存储在存储器单元10中的权重的信号。
图11为示出使用电压比较的权重映射的示意图。将权重数字位(例如，针对每个突触的5位权重)输入到数模转换器(DAC)40，该数模转换器将位转换为电压Vout(例如，64电压电平-5位)。将Vout提供至电压比较器VComp 46。将编程或擦除算法启用输入到存储器单元10(例如，擦除：增加EG电压；或编程：增加CG电压)。将存储器单元电流输出Icellout提供至电流到电压转换器I/V Conv 48以转换为电压V2out(例如，64电压电平-5位)。将电压V2out提供至电压比较器VComp 46。电压比较器VComp 46比较电压Vout和V2，以产生指示存储在存储器单元10中的权重的信号。
采用非易失性存储器单元阵列的神经网络
图12概念性地示出了利用非易失性存储器阵列的神经网络的非限制性示例。该示例将非易失性存储器阵列神经网络用于面部识别应用，但任何其他适当的应用也可使用基于非易失性存储器阵列的神经网络来实现。对于该示例，S0为输入，其为具有5位精度的32×32像素RGB图像(即，三个32×32像素阵列，分别用于每个颜色R、G和B，每个像素为5位精度)。从S0到C1的突触CB1同时具有不同组的权重和共享权重，并且用3x3像素重叠滤波器(内核)扫描输入图像，将滤波器移动1个像素(或根据模型所指示的多于1个像素)。具体地，将图像的3×3部分中的9个像素的值(即，称为滤波器或内核)提供给突触CB1，由此将这9个输入值乘以适当的权重，并且在对该乘法的输出求和之后，由CB1的第一神经元确定并提供单个输出值以用于生成特征映射的其中一层C1的像素。然后将3×3滤波器向右移动一个像素(即，添加右侧的三个像素的列，并释放左侧的三个像素的列)，由此将该新定位的滤波器中的9个像素值提供给突触CB1，由此将它们乘以相同的权重并且由相关联的神经元确定第二单个输出值。继续该过程，直到3×3滤波器在整个32×32像素图像上扫描所有三种颜色和所有位(精度值)。然后使用不同组的权重重复该过程以生成C1的不同特征映射，直到计算出层C1的所有特征映射。
在C1处，在本示例中，存在16个特征映射，每个特征映射具有30x30像素。每个像素是从输入和内核的乘积中提取的新特征像素，因此每个特征映射是二维阵列，因此在该示例中，突触CB1由16层的二维阵列构成(记住本文所引用的神经元层和阵列是逻辑关系，而不必是物理关系，即阵列不必定向于物理二维阵列)。16个特征映射中的每个特征映射均由应用于滤波器扫描的十六个不同组的突触权重中的一组生成。C1特征映射可全部涉及相同图像特征的不同方面，诸如边界识别。例如，第一映射(使用第一权重组生成，针对用于生成该第一映射的所有扫描而共享)可识别圆形边缘，第二映射(使用与第一权重组不同的第二权重组生成)可识别矩形边缘，或某些特征的纵横比，以此类推。
在从C1转到S1之前，应用激活函数P1(池化)，该激活函数将来自每个特征映射中连续的非重叠2×2区域的值进行池化。池化阶段的目的是对邻近位置求均值(或者也可使用max函数)，以例如减少边缘位置的依赖性，并在进入下一阶段之前减小数据大小。在S1处，存在16个15×15特征映射(即，16个15×15像素的不同阵列)。CB2中从S1到C2的突触和相关联神经元利用4×4滤波器扫描S1中的映射，其中滤波器移动1个像素。在C2处，存在22个12×12特征映射。在从C2转到S2之前，应用激活函数P2(池化)，该激活函数将来自每个特征映射中连续的非重叠2×2区域的值进行池化。在S2处，存在22个6×6特征映射。将激活函数应用于从S2到C3的突触CB3，其中C3中的每个神经元连接至S2中的每个映射。在C3处，存在64个神经元。从C3到输出S3的突触CB4将S3完全连接至C3。S3处的输出包括10个神经元，其中最高输出神经元确定类。例如，该输出可指示对原始图像的内容的识别或分类。
使用非易失性存储器单元的阵列或阵列的一部分来实现每个级别的突触。图13为包括非易失性存储器单元的向量矩阵乘法(VMM)阵列的框图，并且被用作输入层和下一层之间的突触。具体地，VMM 32包括非易失性存储器单元阵列33、擦除栅极和字线栅极解码器34、控制栅极解码器35、位线解码器36和源极线解码器37，这些解码器对存储器阵列33的输入进行解码。在该示例中，源极线解码器37还对存储器单元阵列的输出进行解码。存储器阵列有两个用途。首先，它存储将由VMM使用的权重。其次，存储器阵列有效地将输入与存储在存储器阵列中的权重相乘以产生输出，该输出将作为下一层的输入或最终层的输入。通过执行乘法函数，存储器阵列消除了对单独的乘法逻辑电路的需要，并且也是高功效的。
将存储器阵列的输出提供至差分求和运算放大器38，该运算放大器对存储器单元阵列的输出进行求和，以为该卷积创建单个值。然后将求和后的输出值提供至激活函数电路39，该激活函数电路对输出进行修正。经修正的输出值成为下一层的特征映射的元素(例如，上述描述中的C1)，然后被应用于下一突触以产生下一特征映射层或最终层。因此，在该示例中，存储器阵列构成多个突触(其从现有神经元层或从输入层诸如图像数据库接收它们的输入)，并且求和运算放大器38和激活函数电路39构成多个神经元。
图14是VMM的各个级别的框图。如图14所示，通过数模转换器31将输入从数字转换为模拟，并将其提供至输入VMM 32a。输入VMM 32a生成的输出作为下一VMM(隐藏的级别1)32b的输入而提供，该输入继而生成作为下一VMM(隐藏的级别2)32b的输入而提供的输出，以此类推。VMM 32的各层用作卷积神经网络(CNN)的突触和神经元的不同层。每个VMM可以是独立的非易失性存储器阵列、或者多个VMM可以利用相同非易失性存储器阵列的不同部分、或者多个VMM可以利用相同非易失性存储器阵列的重叠部分。
图15示出了被布置为漏极求和矩阵乘法器的四栅极存储器单元(即，诸如图6所示)的阵列。图15的阵列的各种栅极线和区域线与图7中的相同(针对对应结构具有相同元件编号)，不同的是擦除栅极线30a垂直地而非水平地延伸(即，每个擦除栅极线30a将该列存储器单元的所有擦除栅极30连接在一起)，使得每个存储器单元10可独立地编程、擦除和读取。在利用该单元的适当权重值对每个存储器单元进行编程之后，该阵列用作漏极求和矩阵乘法器。矩阵输入为Vin0…Vin7并且布置在选择栅极线28a上。图15的阵列的输出Iout0…IoutN的矩阵在位线16a上产生。对于列中的所有单元，每个输出Iout为单元电流I乘以存储在单元中的权重W的和：
Iout＝Σ(Iij*Wij)
每个存储器单元(或存储器单元对)用作具有表示为输出电流Iout的权重值的单个突触，该输出电流由存储在该列中的存储器单元(或存储器单元对)中的权重值的总和来决定。任何给定突触的输出均以电流的形式。因此，第一级之后的每个后续VMM级优选地包括用于将来自先前的VMM级的输入电流转换为将用作输入电压Vin的电压的电路。图16示出了此类电流到电压转换电路的示例，该电路为将输入电流Iin0…IinN对数转换为输入电压Vin0..VinN的经修改的存储器单元行。
本文所述的存储器单元在弱反型中被偏压，
Ids＝Io*e(Vg-Vth)/kVt＝w*Io*e(Vg)/kVt
对于使用存储器单元将输入电流转换为输入电压的I到V对数转换器：
Vg＝k*Vt*log[Ids/wp*Io]
对于用作矢量矩阵乘法器VMM的存储器阵列，输出电流为：
Iout＝wa*Io*e(Vg)/kVt，即
Iout＝(wa/wp)*Iin＝W*Iin
图17和图18示出了被布置为漏极求和矩阵乘法器的四栅极存储器单元(即，诸如图6所示)阵列的另一配置。图17和图18的阵列的线与图15和图16的阵列中的线相同，不同的是源极线14a垂直地而非水平地延伸(即，每个源极线14a将该列存储器单元的所有源极区14连接在一起)并且擦除栅极线30a水平地而非垂直地延伸(即，每个擦除栅极线30a将该行存储器单元对的所有擦除栅极30连接在一起)，使得每个存储器单元可独立地编程、擦除和读取。矩阵输入Vin0…VinN保持在选择栅极线28a上，并且矩阵输出Iout0…IoutN保持在位线16a上。
图19示出了被布置为栅极耦合/源极求和矩阵乘法器的四栅极存储器单元(即，诸如图6所示)阵列的另一配置。图19的阵列的线与图15和图16中的线相同，不同的是选择栅极线28a垂直地延伸，并且对于每列存储器单元，其中存在两条选择栅极线。具体地，每列存储器单元包括两条选择栅极线：将奇数行存储器单元的所有选择栅极28连接在一起的第一选择栅极线28a1和将偶数行存储器单元的所有选择栅极28连接在一起的第二选择栅极线28a2。
图19的顶部和底部的电路用于将输入电流Iin0…IinN对数转换为输入电压Vin0…VinN。该图中所示的矩阵输入为Vin0…Vin5并且被布置在选择栅极线28a1和28a2上。具体地，输入Vin0被布置在列1中的奇数单元的选择线28a1上。Vin1被布置在用于列1中的偶数单元的选择栅极线28a2上。Vin2被布置在用于列2中的奇数单元的选择栅极线28a1上。Vin3被布置在用于列2中的偶数单元的选择栅极线28a2上，以此类推。将矩阵输出Iout0…Iout3设置在源极线14a上。位线16a以固定偏压电压VBLrd偏压。对于该行存储器单元中的所有单元，每个输出Iout为单元电流I乘以存储在单元中的权重W的和。因此，对于此架构，每行存储器单元用作具有表示为输出电流Iout的权重值的单个突触，该输出电流由存储在该行中的存储器单元中的权重值的总和来决定。
图20示出了被布置为栅极耦合/源极求和矩阵乘法器的四栅极存储器单元(即，诸如图6所示)阵列的另一配置。图20的阵列的线与图19中的线相同，不同的是位线16垂直地延伸，并且对于每列存储器单元，其中存在两条位线。具体地，每列存储器单元包括两条位线：将相邻的双存储器单元(共享相同位线触件的两个存储器单元)的所有漏极区连接到一起的第一位线16a1，以及将下一相邻的双存储器单元的所有漏极区连接在一起的第二位线16a2。矩阵输入Vin0…VinN保持在选择栅极线28a1和28a2上，并且矩阵输出Iout0…IoutN保持在源极线14a上。所有第一位线16a1的组在偏压电平(例如，1.2v)下偏压，并且所有第二位线16a2的组在另一偏压电平(例如，0v)下偏压。源极线14a在虚拟偏压电平(例如，0.6v)下偏压。对于共享公共源极线14a的每对存储器单元，输出电流将是顶部单元减去底部单元的差分输出。因此，每个输出Iout为这些差分输出的总和：
Iout＝Σ(Iiju*Wiju–Iijd*Wijd)
SL电压～1/2Vdd,～0.5v
因此，对于该架构，每行成对的存储器单元用作具有表示为输出电流Iout的权重值的单个突触，该输出电流是由存储在该行成对的存储器单元中的存储器单元中的权重值决定的差分输出的总和。
图21示出了被布置为栅极耦合/源极求和矩阵乘法器的四栅极存储器单元(即，诸如图6所示)阵列的另一配置。图21的阵列的线与图20中的线相同，不同的是擦除栅极30a水平地延伸，并且控制栅极线22a垂直地延伸，并且对于每列存储器单元，其中存在两条控制栅极线。具体地，每列存储器单元包括两条控制栅极线：将奇数行存储器单元的所有控制栅极22a连接在一起的第一控制栅极线22a1和将偶数行存储器单元的所有控制栅极22a连接在一起的第二控制栅极线22a2。矩阵输入Vin0…VinN保持在选择栅极线28a1和28a2上，并且矩阵输出Iout0…IoutN保持在源极线14a上。
图22示出了被布置为源极求和矩阵乘法器的四栅极存储器单元(即，诸如图6所示)阵列的另一配置。图22的阵列的线和输入与图17中的线和输入相同。然而，将输出设置在源极线14a上，而不是设置在位线16a上。矩阵输入Vin0…VinN保持在选择栅极线28a上。
图23示出了被布置为漏极求和矩阵乘法器的二栅极存储器单元(即，诸如图1所示)阵列的配置。图23的阵列的线与图5中的线相同，不同的是水平源极线14a已被垂直源极线14a替代。具体地，每条源极线14a连接到该列存储器单元中的所有源极区。矩阵输入Vin0…VinN被布置在控制栅极线22a上。矩阵输出Iout0…IoutN在位线16a上产生。对于列中的所有单元，每个输出Iout为单元电流I乘以存储在单元中的权重W的和。每列存储器单元用作具有表示为输出电流Iout的权重值的单个突触，该输出电流由存储在该列中的存储器单元中的权重值的总和来决定。
图24示出了被布置为源极求和矩阵乘法器的二栅极存储器单元(即，诸如图1所示)阵列的配置。图24的阵列的线与图5中的线相同，不同的是控制栅极线22a垂直地延伸，并且对于每列存储器单元，其中存在两条控制栅极线。具体地，每列存储器单元包括两条控制栅极线：将奇数行存储器单元的所有控制栅极22a连接在一起的第一控制栅极线22a1和将偶数行存储器单元的所有控制栅极22a连接在一起的第二控制栅极线22a2。
该配置的矩阵输入为Vin0…VinN，并被布置在控制栅极线22a1和22a2上。具体地，输入Vin0被布置在列1中的奇数行单元的控制栅极线22a1上。Vin1被布置在用于列1中的偶数行单元的控制栅极线22a2上。Vin2被布置在用于列2中的奇数行单元的控制栅极线22a1上。Vin3被布置在用于列2中的偶数行单元的控制栅极线22a2上，以此类推。矩阵输出Iout0…IoutN在源极线14a上产生。对于共享公共源极线14a的每对存储器单元，输出电流将是顶部单元减去底部单元的差分输出。因此，对于该架构，每行成对的存储器单元用作具有表示为输出电流Iout的权重值的单个突触，该输出电流是由存储在该行成对的存储器单元中的存储器单元中的权重值决定的差分输出的总和。
图15至图16、图19和图20的实施方案的示例性操作电压包括：
Figure BDA0002410150880000151
近似的数值包括：
VEGerase 8v-11.5v
VCGerinhibit 3.5v-8v
VEGprg 4v-6v
VWLprg 0.8v-1.2v
VCGprg 6v-10v
VBLprginh 1v-2.5v
Iprog 0.2μa-1μa
VSprg 3V-5V
VWLrd 0.4V-2.0V
VCGrd 0V-2.5V
VBLrd 1V-2V
VSrd 0V-0.6V
图17至图18和图22的实施方案的示例性操作电压包括：
Figure BDA0002410150880000161
近似的数值包括：
VEGerase 7v-10v
VSLerinh 3.5v-6v
VCGerinh 3.5v-7v
VBLerinh 1v-2.5v
VEGprg 4v-6v
VWLprg 0.8v-1.2v
VCGprg 6v-10v
VBLprginh 1v-2.5v
Iprog 0.2μa-1μa
VSprg 3V-5V
VWLrd 0.4V-2.0V
VCGrd 1V-2.5V
VBLrd 1V-2V
VSrd 0V-0.6V
图25示出了用于本发明的示例性电流到电压对数转换器50(WL＝选择栅极线、CG＝控制栅极线、EG＝擦除栅极线)。将存储器偏压在弱反型区中，Ids＝Io*e(Vg-Vth)/kVt。图26示出了用于本发明的示例性电压到电流对数转换器52。将存储器偏压在弱反型区中。图27示出了用于本发明的以地为基准的电流加法器54。图28示出了用于本发明的以Vdd为基准的电流加法器56。负载的示例包括二极管、非易失性存储器单元和电阻器。
上述存储器阵列配置实现前馈分类引擎。通过在存储器单元中存储“权重”值(创建突触阵列)来完成训练，这意味着各个单元的亚阈值斜率因子已被修改。神经元是通过对突触的输出进行求和并且根据神经元阈值决定激活或不激活(即，做出决定)来实现。
以下步骤可用于处理输入电流IE(例如，输入电流直接来自用于图像识别的特征计算的输出)：
步骤1——转换为对数标度，以便利用非易失性存储器更容易地处理。
·使用双极型晶体管进行输入电流到电压转换。双极型晶体管的偏压电压VBE与发射极电流具有对数关系。
·VBE＝a*lnIE–b→VBE∝lnIE
-其中a(比率)和b(偏压或偏置)为常数
·产生VBE电压，使得存储器单元将在亚阈值区工作。
步骤2——将产生的偏压电压VBE施加于字线(在亚阈值区中)。
·CMOS晶体管的输出电流IDRAIN与输入电压(VGS)、热电压(UT)和k(k＝Cox/(Cox+Cdep))具有指数关系，其中Cox和Cdep与浮栅上的电荷具有线性依存性。
·IDRAIN∝Exp(kVBE/UT)，或
·lnIDRAIN∝kVBE/UT
·IDRAIN的对数与VBE的倍数和浮栅上的电荷(与k相关)具有线性关系，其中UT在给定温度下是恒定的。
·输出＝输入*针对突触存在的权重关系
每个单元的输出(IDRAIN)在读取模式中可联系在一起以对阵列或阵列的扇区中的每个突触的值求和。一旦IDRAIN被求和，就可将其馈送到电流比较器中，并根据单个感知器神经网络的比较结果输出“逻辑”0或1。上文描述了一个感知器(一个扇区)。可将来自每个感知器的输出反馈至下一组扇区以用于多个感知器。
在基于存储器的卷积神经网络中，需要将一组输入与某些权重相乘，以产生针对隐藏层或输出层的期望结果。如上所述，一种技术是使用在图像上移位X个像素的M×M滤波器(内核)沿水平方向和竖直方向扫描先前图像(例如，N×N矩阵)。像素的扫描可至少部分地同时进行，只要存储器阵列有足够的输入即可。例如，如图29所示，可使用M＝6的滤波器大小(即，36像素的6×6阵列)利用X＝2的移位来扫描N×N图像阵列。在该示例中，将滤波器中的第一行的六个像素提供至N2输入的存储器阵列的前6个输入。然后，将滤波器中的第二行的六个像素提供至N2输入的第二N个输入中的前6个输入，以此类推。这在图29中的示意图的第一行中表示，其中点表示存储在存储器阵列中以便与如上所述的输入相乘的权重。然后，将滤波器向右移动两个像素，并且将移位滤波器中的第一行的六个像素提供至第一N个输入中的第三输入到第八输入，将第二行的六个像素提供至第二N个输入中的第三输入到第八输入，以此类推。一旦滤波器一直移位到图像的右侧，则将滤波器重新定位到左侧，但向下移位了两个像素，在此该过程再次重复直到扫描了整个N×N图像。每组水平移位的扫描可由不规则四边形形状表示，其示出了N2存储器阵列输入中的哪些输入被提供有用于乘法的数据。
因此，在扫描之间使用两个像素的移位和滤波器大小6×6的N×N图像阵列进行扫描需要N2个输入和((N-4)/2))2行。图30以图形方式示出不规则四边形形状，其指示如何存储用于滤波器扫描的存储器阵列中的权重。每行的阴影区域表示在一组水平扫描期间应用于输入的权重。箭头指示存储器阵列的线性输入线(例如，图15中接收输入数据的输入线28a在整个存储器阵列上一直以线性方式延伸，每条输入线总是访问相同行的存储器单元；就图19的阵列而言，每条输入线总是访问相同列的存储器单元)。白色区域指示没有数据提供给输入的位置。因此，白色区域指示存储器单元阵列的低效使用。
如图31所示，通过重新配置存储器阵列，可提高效率并且减少输入的总数。具体地，存储器阵列的输入线周期性地移位到另一行或列，从而减少阵列的未使用部分，并因此减少执行扫描所需的阵列上的重复输入线的数量。具体地，就移位X＝2的本示例而言，箭头指示每个输入线周期性地移位两行或两列，从而将以较宽距离间隔开的存储器单元利用不规则四边形形状转换为间距较小的存储器单元利用矩形形状。尽管电线束需要存储器单元部分之间的额外间隔来实现这一移位，但存储器单元阵列中所需的输入的数量大大减少(仅5n+6)。
图32示出了图15的阵列，但对于用作输入线的线28a具有两行的周期性移位。输入线的行的周期性移位可类似地在图17、图22和图23的阵列中实施。图33示出了图20的阵列，但对于用作输入线的线28a1和28a2具有两列的周期性移位。输入线的列的周期性移位可类似地在图19、图21和图24的阵列中实施。
上述卷积神经网络的两个关键参数为滤波器大小(即，2×2，3×3，4×4，5×5等)和滤波器步幅(滤波器在任何给定步骤中在x方向和y方向上移动的像素数)。参见例如以上相对于图12和图29至图31的论述。这两个关键参数是通过闪存存储器阵列的设计实现的。用于制造闪存存储器阵列的光刻掩模决定存储器阵列的配置、设计和操作。一旦制作了掩模，就几乎不可能对存储器阵列的配置和操作进行更改。
对于某些应用，可能需要更改关键参数，诸如滤波器大小和滤波器步幅。然而，此类更改将在用于制造阵列的掩模中实现。换言之，实现此类更改的唯一方法是重新设计存储器阵列，并通过创建新的掩模来实现新的设计。任何给定的存储器阵列设计以及为制造该设计而创建的掩模无法用于具有不同滤波器大小和/或滤波器步幅的其他应用。
该问题的解决方案是在滤波器大小和滤波器步幅范围的一端构建存储器阵列，并提供一种在产品制造的最终阶段期间(即，在最终测试类期间)用滤波器大小和滤波器步幅对存储器阵列进行编程的方式。这将允许使用相同的掩模来制作具有不同滤波器大小和滤波器步幅的存储器阵列神经网络设备。这种编程可通过禁用某些存储器单元以选择性地将其关闭来实现。禁用存储器单元可通过一种或多种方式来实现。用于禁用存储器单元的最可靠技术是使存储器单元从其他单元的输出聚集于其上的线路断开连接。例如，如果单元输出聚集(即，被求和)在位线上，则存储器单元的漏极区从位线断开连接。这可通过光刻和蚀刻步骤来完成，以移除存储器单元的位线触件。位线触件是将存储单元的漏极连接到位线的垂直连接器。将该触件蚀刻掉意味着在存储单元的漏极与任何位线之间不存在电连接。如果单元输出聚集在源极线上，则存储器单元的源极区从源极线断开连接，然而在一些具体实施中，这可能更困难或不可行。另选地，对于每个单元，可将熔断器置于存储器单元漏极和位线之间，或者置于源极与源极线之间。用于任何启用的存储器单元的熔断器处于导电状态。用于任何禁用的存储器单元的熔断器处于非导电状态(即，它被熔断以使存储单元从位线或源极线断开连接)。参见图34A，其示出了(从右侧单元)被移除的位线16a和漏极16之间的位线触件60，图34B示出了在源极14和凸起的源极线14a之间被移除的源极线触件62，图34C示出了位于位线触件60上的熔断器64，图34D示出了位于源极线触件62上的熔断器64。然而，应当指出的是，熔断器也可构成源极/漏极与源极线/位线之间的整个连接。位线触件或源极线触件的移除或熔断可类似地利用具有图6的四栅极单元结构的存储器阵列来实现。
用于禁用存储器单元的第二种技术是使存储器单元的栅极中的一者或多者从相关联的一条或多条栅极线断开连接。例如，可执行光刻和蚀刻步骤以移除栅极线触件。另选地，可将熔断器置于存储器单元栅极和栅极线之间，熔断器被熔断以使该两者断开连接。这将防止存储器单元被擦除，然后被接通。参见图35A，其示出了(从右侧单元)被移除的栅极线触件66，图35B示出了位于栅极线触件66上的熔断器64。然而，应当指出的是，熔断器也可构成栅极与栅极线之间的整个连接。源极线触件的移除或熔断可类似地利用具有图6的四栅极单元结构的存储器阵列来实现，其中选择栅极、控制栅极和擦除栅极中的一者或多者可从其相关联的一条或多条栅极线断开连接。由于断开连接的栅极将是浮置的，因此可能发生通过单元的一些泄漏。因此，该第二种技术的可靠性可通过用足够的电子对浮栅进行编程来增强，以防止在涉及未被禁用的其他单元的后续操作期间发生此类泄漏。该编程可在移除栅极线触件和/或熔断其上的熔断器之前进行。还可将用于禁用所选择的存储器单元的第一种技术和第二种技术相结合。
图36示出了存储器单元，其涉及步幅为1的4×4滤波器在上述阵列配置中的一种阵列配置(或类似于该阵列配置)中的扫描的开始，其中输入信号置于垂直延伸的线(例如，选择栅极线28a、控制栅极线22a等)上并且输出信号在水平延伸的线(例如，源极线14a等)上产生。扫描的初始部分(在虚线框内)需要第一行中的十六个存储器单元。然后，在步幅为1的情况下，向右移动一个存储器单元用以下一个存储器单元行，其中扫描的下一部分需要第二行中的16个存储器单元(向右移位1)，以此类推。在这种配置中，未用于扫描的阵列中的存储器单元的任何错误泄漏或电压贡献都可能导致错误。为了减少或消除这种可能的错误来源，将未用于扫描的每一行中的存储器单元禁用。这在图37中示出，其中用于扫描的存储器单元10a保持启用状态，并且未用于扫描的存储器单元10b(用“X”标记)使用上述技术中的一者或两者禁用。禁用的存储器单元10b被阻止对相同行中的启用单元10a的输出造成影响。
图38示出了与图37中相同的配置，不同的是步幅1变为步幅2。图39示出了与图37中相同的配置，不同的是扫描针对3x3滤波器，涉及阵列的每一行中的9个启用单元。
图40示出了存储器单元，其涉及步幅为1的3x3滤波器在上述阵列构型中的一种阵列配置(或类似于该阵列配置)中的扫描的开始，其中输入信号施加于水平延伸的线(例如，选择栅极线28a、控制栅极线22a等)上并且输出信号在垂直延伸的线(例如，源极线14a、位线16a等)上产生。扫描的初始部分(在虚线框内)需要第一列中的九个存储器单元。然后，在步幅为1的情况下，向下移位一个存储器单元用以下一个存储器单元列，其中扫描的下一部分需要第二列中的9个存储器单元(向下移位1)，以此类推。未用于扫描的每一列中的存储器单元10b被禁用以防止对相同列中的启用单元10a的输出造成影响。
如上所述，相同的存储器阵列架构可用于执行由相同组初始掩模和处理步骤形成的不同滤波器大小的扫描。仅在制造过程中稍后的时间，或甚至在制造过程之后，禁用某些存储器单元以定制特定滤波器大小的性能，并且防止未由该滤波器大小的扫描使用的禁用单元对来自启用存储器单元的输出信号造成影响。
应当理解，本发明不限于上述的和在本文中示出的实施方案，而是涵盖在任何权利要求书的范围内的任何和所有变型形式。例如，对本文中本发明的引用不旨在限制任何权利要求书或权利要求术语的范围，而是仅参考可由一项或多项权利要求书覆盖的一个或多个特征。上文所述的材料、工艺和数值的示例仅为示例性的，而不应视为限制权利要求书。材料的单个层可形成为此类材料或类似材料的多个层，并且反之亦然。虽然每个存储器单元阵列的输出在被发送到下一个神经元层之前通过滤波缩合来操纵，但它们不必如此。
应当指出，如本文所用，术语“在…上方”和“在…上”两者包容地包含“直接在…上”(之间未设置中间材料、元件或空间)和“间接在…上”(之间设置有中间材料、元件或空间)。类似地，术语“相邻”包括“直接相邻”(之间没有设置中间材料、元件或空间)和“间接相邻”(之间设置有中间材料、元件或空间)，“安装到”包括“直接安装到”(之间没有设置中间材料、元件或空间)和“间接安装到”(之间设置有中间材料、元件或空间)，并且“电耦合至”包括“直接电耦合至”(之间没有将元件电连接在一起的中间材料或元件)和“间接电耦合至”(之间有将元件电连接在一起的中间材料或元件)。例如，“在衬底上方”形成元件可包括在之间没有中间材料/元件的情况下在衬底上直接形成元件，以及在之间有一个或多个中间材料/元件的情况下在衬底上间接形成元件。

Claims (16)

1.一种存储器阵列，包括：
多个存储器单元，所述多个存储器单元按行和列布置，其中所述存储器单元中的每个存储器单元包括：
间隔开的源极区和漏极区，所述间隔开的源极区和漏极区形成于半导体衬底中，其中沟道区在所述源极区和所述漏极区之间延伸，
浮栅，所述浮栅设置在所述沟道区的第一部分上方并与所述第一部分绝缘，和
第二栅极，所述第二栅极设置在所述沟道区的第二部分上方并与所述第二部分绝缘；
多条位线，所述多条位线各自沿着所述列中的对应列延伸，其中对于所述位线中的每条位线及其对应列，所述位线电连接到所述对应列中的所述存储器单元中的第一组一个或多个存储器单元的所述漏极区，并与所述对应列中的所述存储器单元中的第二组一个或多个存储器单元的所述漏极区电隔离；
多条源极线，所述多条源极线各自电连接到所述列中的一列或所述行中的一行中的所述存储器单元中的至少一些存储器单元的所述源极区；
多条栅极线，所述多条栅极线各自电连接到所述列中的一列或所述行中的一行中的所述存储器单元中的至少一些存储器单元的所述第二栅极。
2.根据权利要求1所述的存储器阵列，其中对于所述位线中的每条位线及其对应列，所述存储器阵列还包括：
多个位线触件，所述多个位线触件各自将所述第一组中的所述存储器单元中的一个存储器单元的所述漏极区电连接到所述位线。
3.根据权利要求2所述的存储器阵列，其中对于所述位线中的每条位线及其对应列，所述第二组中的所述存储器单元中的每个存储器单元不具有将所述漏极区电连接到所述位线的位线触件。
4.根据权利要求1所述的存储器阵列，其中对于所述位线中的每条位线及其对应列，所述存储器阵列还包括：
多个第一熔断器，所述多个第一熔断器各自电连接在所述第一组中的所述存储器单元中的一个存储器单元的所述漏极区与所述位线之间，其中所述第一熔断器中的每个熔断器处于导电状态；
多个第二熔断器，所述多个第二熔断器各自电连接在所述第二组中的所述存储器单元中的一个存储器单元的所述漏极区与所述位线之间，其中所述第二熔断器中的每个熔断器处于非导电状态。
5.根据权利要求1所述的存储器阵列，其中：
所述行中的第一行包括在行方向上彼此相邻定位的第一多个存储器单元，其中所述第一多个存储器单元中的每个存储器单元的所述漏极区电连接到所述位线中的一条位线；
所述行中的所述第一行包括在所述行方向上围绕所述第一多个存储器单元的第二多个存储器单元，其中所述第二多个存储器单元中的每个存储器单元的所述漏极区未电连接到所述位线中的任一条位线；
所述行中的第二行与所述行中的所述第一行相邻并包括在所述行方向上彼此相邻定位的第三多个存储器单元，其中所述第三多个存储器单元中的每个存储器单元的所述漏极区电连接到所述位线中的一条位线；
所述行中的所述第二行包括在所述行方向上围绕所述第三多个存储器单元的第四多个存储器单元，其中所述第四多个存储器单元中的每个存储器单元的所述漏极区不电连接到所述位线中的任一条位线；
其中所述第一多个存储器单元中的一个存储器单元和所述第四多个存储器单元中的一个存储器单元在相同列中。
6.根据权利要求5所述的存储器阵列，其中所述位线中的一条位线电连接到所述第一多个存储器单元中的一个存储器单元的所述漏极区，并且不电连接到所述行中的所述第二行中的所述存储器单元的任何漏极区。
7.一种存储器阵列，包括：
多个存储器单元，所述多个存储器单元按行和列布置，其中所述存储器单元中的每个存储器单元包括：
间隔开的源极区和漏极区，所述间隔开的源极区和漏极区形成于半导体衬底中，其中沟道区在所述源极区和所述漏极区之间延伸，
浮栅，所述浮栅设置在所述沟道区的第一部分上方并与所述第一部分绝缘，和
第二栅极，所述第二栅极设置在所述沟道区的第二部分上方并与所述第二部分绝缘；
多条源极线，所述多条源极线各自沿着所述行或所述列中的对应一者延伸，其中对于所述源极线中的每条源极线及其对应一行或一列，所述源极线电连接到所述对应一行或一列中的所述存储器单元中的第一组一个或多个存储器单元的所述源极区，并且与所述对应一行或一列中的所述存储器单元中的第二组一个或多个存储器单元的所述源极区电隔离；
多条位线，所述多条位线各自电连接到所述列中的一列中的所述存储器单元中的至少一些存储器单元的所述漏极区；
多条栅极线，所述多条栅极线各自电连接到所述列中的一列或所述行中的一行中的所述存储器单元中的至少一些存储器单元的所述第二栅极。
8.根据权利要求7所述的存储器阵列，其中对于所述源极线中的每条源极线及其对应一行或一列，所述存储器阵列还包括：
多个源极线触件，所述多个源极线触件各自将所述第一组中的所述存储器单元中的一个存储器单元的所述源极区电连接到所述源极线。
9.根据权利要求8所述的存储器阵列，其中对于所述源极线中的每条源极线及其对应一行或一列，所述第二组中的所述存储器单元中的每个存储器单元不具有将所述源极区电连接到所述源极线的源极线触件。
10.根据权利要求7所述的存储器阵列，其中对于所述源极线中的每条源极线及其对应一行或一列，所述存储器阵列还包括：
多个第一熔断器，所述多个第一熔断器各自电连接在所述第一组中的所述存储器单元中的一个存储器单元的所述源极区与所述源极线之间，其中所述第一熔断器中的每个熔断器处于导电状态；
多个第二熔断器，所述多个第二熔断器各自电连接在所述第二组中的所述存储器单元中的一个存储器单元的所述源极区与所述源极线之间，其中所述第二熔断器中的每个熔断器处于非导电状态。
11.根据权利要求7所述的存储器阵列，其中：
所述行中的第一行包括在行方向上彼此相邻定位的第一多个存储器单元，其中所述第一多个存储器单元中的每个存储器单元的所述源极区电连接到所述源极线中的一条源极线；
所述行中的所述第一行包括在所述行方向上围绕所述第一多个存储器单元的第二多个存储器单元，其中所述第二多个存储器单元中的每个存储器单元的所述源极区不电连接到所述源极线中的任一条源极线；
所述行中的第二行邻近所述行中的所述第一行并且包括在所述行方向上彼此相邻定位的第三多个存储器单元，其中所述第三多个存储器单元中的每个存储器单元的所述源极区电连接到所述源极线中的一条源极线；
所述行中的所述第二行包括在所述行方向上围绕所述第三多个存储器单元的第四多个存储器单元，其中所述第四多个存储器单元中的每个存储器单元的所述源极区不电连接到所述源极线中的任一条源极线；
其中所述第一多个存储器单元中的一个存储器单元和所述第四多个存储器单元中的一个存储器单元在相同列中。
12.一种存储器阵列，包括：
多个存储器单元，所述多个存储器单元按行和列布置，其中所述存储器单元中的每个存储器单元包括：
间隔开的源极区和漏极区，所述间隔开的源极区和漏极区形成于半导体衬底中，其中沟道区在所述源极区和所述漏极区之间延伸，
浮栅，所述浮栅设置在所述沟道区的第一部分上方并且与所述第一部分绝缘，和
第二栅极，所述第二栅极设置在所述沟道区的第二部分上方并与所述第二部分绝缘；
多条栅极线，所述多条栅极线各自沿着所述行或所述列中的对应一者延伸，其中对于所述栅极线中的每条栅极线及其对应一行或一列，所述栅极线电连接到所述对应一行或一列中的所述存储器单元中的第一组一个或多个存储器单元的所述第二栅极，并且与所述对应一行或一列中的所述存储器单元中的第二组一个或多个存储器单元的所述第二栅极电隔离；
多条位线，所述多条位线各自电连接到所述列中的一列中的所述存储器单元中的至少一些存储器单元的所述漏极区；
多条源极线，所述多条源极线各自电连接到所述列中的一列或所述行中的一行中的所述存储器单元中的至少一些存储器单元的所述源极线。
13.根据权利要求12所述的存储器阵列，其中对于所述栅极线中的每条栅极线及其对应一行或一列，所述存储器阵列还包括：
多个栅极线触件，所述多个栅极线触件各自将所述第一组中的所述存储器单元中的一个存储器单元的所述第二栅极电连接到所述栅极线。
14.根据权利要求13所述的存储器阵列，其中对于所述栅极线中的每条栅极线及其对应一行或一列，所述第二组中的所述存储器单元中的每个存储器单元不具有将所述第二栅极电连接到所述栅极线的栅极线触件。
15.根据权利要求12所述的存储器阵列，其中对于所述栅极线中的每条栅极线及其对应一行或一列，所述存储器阵列还包括：
多个第一熔断器，所述多个第一熔断器各自电连接在所述第一组中的所述存储器单元中的一个存储器单元的所述第二栅极与所述栅极线之间，其中所述第一熔断器中的每个熔断器处于导电状态；
多个第二熔断器，所述多个第二熔断器各自电连接在所述第二组中的所述存储器单元中的一个存储器单元的所述第二栅极与所述栅极线之间，其中所述第二熔断器中的每个熔断器处于非导电状态。
16.根据权利要求12所述的存储器阵列，其中：
所述行中的第一行包括在行方向上彼此相邻定位的第一多个存储器单元，其中所述第一多个存储器单元中的每个存储器单元的所述第二栅极电连接到所述栅极线中的一条栅极线；
所述行中的所述第一行包括在所述行方向上围绕所述第一多个存储器单元的第二多个存储器单元，其中所述第二多个存储器单元中的每个存储器单元的所述第二栅极不电连接到所述栅极线中的任一条栅极线；
所述行中的第二行与所述行中的所述第一行相邻并包括在所述行方向上彼此相邻定位的第三多个存储器单元，其中所述第三多个存储器单元中的每个存储器单元的所述第二栅极电连接到所述栅极线中的一条栅极线；
所述行中的所述第二行包括在所述行方向上围绕所述第三多个存储器单元的第四多个存储器单元，其中所述第四多个存储器单元中的每个存储器单元的所述第二栅极不电连接到所述栅极线中的任一条栅极线；
其中所述第一多个存储器单元中的一个存储器单元和所述第四多个存储器单元中的一个存储器单元在相同列中。
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