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CN111028871A - 用于将电压提供到其间安置有时钟信号线的导电线的设备及方法 - Google Patents

用于将电压提供到其间安置有时钟信号线的导电线的设备及方法 Download PDF

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CN111028871A
CN111028871A CN201910955877.9A CN201910955877A CN111028871A CN 111028871 A CN111028871 A CN 111028871A CN 201910955877 A CN201910955877 A CN 201910955877A CN 111028871 A CN111028871 A CN 111028871A
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Abstract

本发明揭示用于将电压提供到其间安置有时钟信号线的导电线的设备及方法。提供到所述导电线的电压可为所述时钟信号线上的时钟信号提供对于所述时钟信号的时钟边缘中的至少一些时钟边缘为相对相同的电压条件。具有相同电压条件可缓解当时钟信号从低时钟电平转变到高时钟电平时因不同电压影响在所述时钟信号之间所致的定时/相位变化。

Description

用于将电压提供到其间安置有时钟信号线的导电线的设备及 方法
技术领域
本发明涉及用于将电压提供到导电线的设备及方法，特定来说，用于将电压提供到之间安置有时钟信号线的导电线的设备及方法。
背景技术
半导体存储器在许多电子系统中用于存储可在稍后时间被检索的数据。由于对电子系统更快、具有更大数据容量且消耗更少电力的需求增长，因此已不断地开发可更快地被存取、存储更多数据且使用更少电力的半导体存储器来满足变化的需要。开发的一部分包含形成用于控制及存取半导体存储器的新规范，其中所述规范从一代到下一代的改变针对于改进电子系统中的存储器的性能。
半导体存储器一般通过向存储器提供命令信号、地址信号、时钟信号来受控制。所述各种信号可由存储器控制器(举例来说)提供。所述命令信号可控制半导体存储器执行各种存储器操作，举例来说，从存储器检索数据的读取操作及将数据存储到存储器的写入操作。可以相对于存储器接收相关联命令的已知定时在控制器与存储器之间提供数据。所述已知定时通常由延时信息界定。所述延时信息可由系统时钟信号CK及CKF的时钟循环数目界定。
关于新开发的存储器，所述存储器可具备用于将命令信号及地址信号定时的系统时钟信号，举例来说，且进一步具备用于将由存储器提供的读取数据定时且用于将提供到存储器的写入数据定时的数据时钟信号。所述存储器还可将时钟信号提供到控制器以用于将提供到控制器的数据的提供定时。提供到存储器的时钟信号还可改变时钟频率，举例来说，在较高速度操作是合意的时具有相对高时钟频率，且在较低速度操作是可接受的时具有相对低时钟频率。
提供到存储器的时钟信号用于提供在操作期间控制各种电路的定时的内部时钟。在操作期间电路的定时可为关键的，且时钟信号的定时的偏差可导致错误操作。对于较高频率时钟信号可能尤其如此，其中甚至相对小的定时偏差也会产生问题。
定时偏差可由各种条件(举例来说，内部时钟信号在从一个内部电路提供到另一内部电路时的不同电压条件)导致。所述不同电压条件可导致内部时钟信号中的一或多者的定时相对于其它内部时钟信号有所偏差。在发生内部时钟信号的此些定时偏差的情况下，受内部时钟信号控制的电路可能未恰当地操作且导致错误操作。因此，用于使内部时钟信号具备经减少定时偏差的方法可为合意的。
发明内容
本申请案的一个方面针对于一种设备，其包括：第一导电线及第二导电线；上面提供有多个时钟信号的多个信号线，所述多个信号线安置于所述第一导电线与所述第二导电线之间；多个时钟驱动器，其各自耦合到所述信号线中的相应一者且经配置以将所述多个时钟信号中的相应一者提供到所述信号线中的所述相应一者；及耦合到所述第一导电线的第一屏蔽电路及耦合到所述第二导电线的第二屏蔽电路，所述第一屏蔽电路经配置以将第一电压提供到所述第一导电线且所述第二屏蔽电路经配置以将第二电压提供到所述第二导电线，其中当所述多个时钟驱动器正将所述多个时钟信号提供到所述多个信号线时，由所述第一屏蔽电路提供的所述第一电压为不同于由所述第二屏蔽电路提供的所述第二电压的电压。
本申请案的另一方面针对于一种设备，其包括：多个信号线，时钟信号提供于所述多个信号线上；多个导电线，所述多个信号线安置于所述多个导电线之间，其中所述多个导电线的数目小于或等于所述多个信号线的数目的二分之一；第一屏蔽电路，其耦合到所述多个导电线中的第一导电线；及第二屏蔽电路，其耦合到所述多个导电线中的第二导电线，其中所述第一屏蔽电路经配置以将第一电压提供到所述多个导电线中的所述第一导电线且所述第二屏蔽电路经配置以将第二电压提供到所述多个导电线中的所述第二导电线以在时钟信号提供于所述多个信号线上时针对提供于所述多个信号线中的第一信号线上的第一时钟信号的上升边缘且针对提供于所述多个信号线中的第二信号线上的第二时钟信号的上升边缘提供相同周围电压条件，其中所述第二时钟信号的相位相对于所述第一时钟信号移位。
本申请案的又一方面针对于一种设备，其包括：时钟分频电路，其经配置以提供多个相位相关时钟信号；多个信号线，其耦合到所述时钟分频电路以接收所述多个相位相关时钟信号；时钟产生电路，其耦合到所述多个信号线且经配置以从所述时钟分频电路接收所述多个相位相关时钟信号且提供数据选通信号；第一导电线及第二导电线，所述多个信号线安置于所述第一导电线与所述第二导电线之间；第一屏蔽电路，其耦合到所述第一导电线且经配置以将第一电压提供到所述第一导电线；及第二屏蔽电路，其耦合到所述第二导电线且经配置以将第二电压提供到所述第一导电线，其中所述第一屏蔽电路及所述第二屏蔽电路提供所述第一电压及所述第二电压以针对所述多个时钟信号中的第一时钟信号的转变及针对所述多个时钟信号中的第二时钟信号的转变提供相同周围电压条件。
附图说明
图1是根据本发明的实施例的设备的框图。
图2是根据本发明的实施例的时钟分频电路的框图。
图3是根据本发明的实施例的用于时钟信号的信号线以及导电线的图式。
图4是根据本发明的实施例的由时钟分频电路提供的时钟信号的时序图。
图5是根据本发明的实施例的提供到相应信号线的时钟信号及导电线(信号线安置于其之间)的电压的图式。
图6是根据本发明的实施例的时钟驱动器及屏蔽电路的示意图。
图7是根据本发明的实施例的展示信号线中的每一者的周围电压条件以及相应时钟信号的表的图式。
图8是根据本发明的实施例的提供到相应信号线的时钟信号及导电线(信号线安置于其之间)的电压的图式。
图9是根据本发明的实施例的时钟驱动器及屏蔽电路的示意图。
图10是根据本发明的实施例的展示信号线中的每一者的周围电压条件以及相应时钟信号的表的图式。
图11是根据本发明的实施例的展示时钟信号的数目与可用于屏蔽所述时钟信号的相应信号线及导电线的数目之间的相对关系的表的图式。
具体实施方式
下文中陈述某些细节以提供对本发明的实例的充分理解。然而，所属领域的技术人员将明了，可在不具有这些特定细节的情况下实践本发明的实例。此外，本文中所揭示的本发明的特定实例不应被解释为将本发明的范围限制于这些特定实例。在其它例子中，未详细展示众所周知的电路、控制信号、定时协议及软件操作以避免不必要地使本发明的实施例模糊。另外，例如“耦合”及“经耦合”的术语意味两个组件可直接或间接电耦合。间接耦合可暗示着两个组件通过一或多个中间组件来耦合。
图1是根据本发明的实施例的设备的框图。所述设备可为半导体装置100，且将被称为半导体装置100。在一些实施例中，半导体装置100可不具限制地包含DRAM装置，例如集成到单个半导体芯片中的低功率DDR(LPDDR)存储器(举例来说)。半导体装置100包含存储器阵列150。存储器阵列150包含多个组，每一组包含多个字线WL、多个位线BL及布置于所述多个字线WL与所述多个位线BL的交叉点处的多个存储器单元MC。字线WL的选择由行解码器140执行且位线BL的选择由列解码器145执行。感测放大器(SAMP)针对其对应位线BL而定位且连接到至少一个相应局部I/O线对(LIOT/B)，所述局部I/O线对又经由传送门(TG)(其用作开关)耦合到相应的至少一个主要I/O线对(MIOT/B)。
半导体装置100可采用多个外部端子，所述多个外部端子包含：命令端子及地址端子，其耦合到命令总线及地址总线以接收命令COM以及地址ADD及BADD；时钟端子，其用以接收时钟信号CLKT及CLKB；选通时钟端子，其用以提供或接收选通时钟信号DQS及DQSB；数据端子DQ及DM；以及电力供应端子VDDQ及VSSQ。
可向地址端子供应(举例来说)来自存储器控制器的地址ADD及组地址BADD。供应到地址端子的所述地址ADD及所述组地址BADD经由地址输入电路102传送到地址解码器112。地址解码器112接收地址且将经解码行地址XADD供应到行解码器140，而且将经解码列地址YADD供应到列解码器145。地址解码器112还接收组地址且将经解码组地址BADD供应到行解码器140及列解码器145。
可向命令端子供应来自(举例来说)存储器控制器的命令COM。命令可作为内部命令信号经由命令输入电路105提供到命令解码器115。命令解码器115包含解码所述内部命令信号以产生用于执行操作的各种内部信号及命令的电路。举例来说，命令解码器115可提供行命令信号以选择字线且提供列命令信号以选择位线。命令解码器115还存取模式寄存器130，模式寄存器130存储用于设定半导体装置100的各种操作模式及特征的信息。举例来说，模式寄存器130可存储用于模式的信息，所述模式与依据由半导体装置100提供(例如，以用于读取操作)的CLKT及CLKB时钟信号产生选通时钟信号DQS及DQSB有关，及/或与在选通信号DQS及DQSB提供到半导体装置100(例如，以用于写入操作)时产生内部时钟信号以将电路的操作定时有关。由模式寄存器130存储的信息可通过将信息提供到半导体装置100来编程。
当接收读取命令且向行地址及列地址适时供应所述读取命令时，从存储器阵列150中的由行地址及列地址指定的存储器单元读取读取数据。所述读取命令由命令解码器115接收，命令解码器115将内部命令提供到输入/输出电路160使得读取数据经由读取/写入放大器155从数据端子DQ输出到外部，且选通时钟信号DQS及DQSB从选通时钟端子提供到外部。
当接收写入命令且向行地址及列地址适时供应此命令时，接着根据DQS及DQSB选通时钟信号将写入数据供应到数据端子DQ。数据掩码可提供到数据端子DM以在写入到存储器时掩蔽数据的部分。写入命令由命令解码器115接收，命令解码器115将内部命令提供到输入/输出电路160使得写入数据由输入/输出电路160中的数据接收器接收，且经由输入/输出电路160及读取/写入放大器155供应到存储器阵列150。将写入数据写入于由行地址及列地址指定的存储器单元中。
向时钟端子及数据时钟端子供应外部时钟信号。外部时钟信号CLKT及CLKB(举例来说)从存储器控制器供应到输入缓冲器120。CLKT时钟信号及CLKB时钟信号为互补的。输入缓冲器120基于CLKT及CLKB时钟信号而产生内部时钟信号ICLK。ICLK时钟信号提供到时钟分频电路122。输入缓冲器120还可产生其它内部时钟信号。
时钟分频电路122基于ICLK时钟信号而提供各种相位及频率控制的内部时钟信号PCLK。所述PCLK时钟信号可为彼此之间具有相位关系的多相位时钟信号。来自模式寄存器130的控制信号MODE可控制时钟分频电路122以在不同模式中操作。举例来说，在本发明的一些实施例中，MODE信号可控制时钟分频电路122以在第一模式中提供四个多相位时钟信号且在第二模式中提供两个多相位时钟信号。
PCLK时钟信号可具有低于ICLK时钟信号(以及CLKT及CLKB时钟信号)的时钟频率。举例来说，在本发明的一些实施例中，PCLK时钟信号具有ICLK时钟信号的时钟频率的二分之一时钟频率。PCLK时钟信号由时钟分频电路122经由时钟信号线提供到时钟产生电路124。PCLK时钟信号中的每一者提供于相应信号线上。所述信号线安置于上面提供有相应电压的导电线之间。提供到导电线的相应电压可为信号线上的PCLK时钟信号提供对于时钟信号的时钟边缘中的至少一些时钟边缘为相对相同的电压条件。
时钟产生电路124基于来自时钟分频电路122的PCLK时钟信号而提供选通时钟信号DQS及DQSB。选通时钟信号DQS及DQSB具有比来自时钟分频电路122的PCLK时钟信号的时钟频率高的时钟频率。在本发明的一些实施例中，选通时钟信号DQS及DQSB具有内部时钟信号的时钟频率的两倍时钟频率(及与ICLK时钟信号以及CLKT及CLKB时钟信号相同的频率)。
向时钟产生电路124提供来自模式寄存器130的MODE信号以控制操作模式。举例来说，在本发明的一些实施例中，在第一模式中，时钟产生电路124可基于来自时钟分频电路122的第一组内部时钟信号而提供选通时钟信号DQS及DQSB，且在第二模式中，时钟产生电路124可基于来自时钟分频电路122的第二组内部时钟信号而提供选通时钟信号DQS及DQSB。时钟产生电路124可进一步将多相位时钟信号提供到输入/输出电路160以用于控制读取数据的输出定时。
输入缓冲器162接收提供到半导体装置(举例来说)以用于写入操作的选通时钟信号DQS及DQSB。输入缓冲器162基于所接收选通时钟信号而将内部选通时钟信号iDQS提供到输入数据时钟路径164。输入数据时钟路径164将多相位时钟信号提供到输入/输出电路160以用于控制写入数据的输入定时。
向电力供应端子供应电力供应电势VDDQ及VSSQ。电力供应电势VDDQ及VSSQ供应到输入/输出电路160。电力供应电势VDDQ及VSSQ用于输入/输出电路160使得由输入/输出电路160产生的电力供应噪声不传播到其它电路块。
图2是根据本发明的实施例的时钟分频电路200的框图。在本发明的一些实施例中，时钟分频电路200可包含于半导体100的时钟分频电路122(图1)中。
时钟分频电路200包含接收输入时钟信号ICLK及控制信号MODE的分频器电路。所述分频器电路提供时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE。PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE时钟信号可为相对于彼此具有共同相位的多相位时钟信号。PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE时钟信号中的每一者具有相对于其它时钟信号移位的相应相位。在本发明的实施例中，PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE时钟信号相对于彼此具有90度的相位。举例来说，PCLKPFO时钟信号相对于PCLKPRO时钟信号移位90度的相位，PCLKPRE时钟信号相对于PCLKPRO时钟信号移位180度的相位(且相对于PCLKPFO时钟信号移位90度的相位)，且PCLKPFE时钟信号相对于PCLKPRO时钟信号移位270度的相位(且相对于PCLKPRE时钟信号移位90度的相位)。在此情形中，多相位时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE时钟信号可被称为“正交”相位时钟信号。
由时钟分频电路200提供的PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE时钟信号具有低于ICLK时钟信号的时钟频率。举例来说，在本发明的一些实施例中，PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE时钟信号具有ICLK时钟信号的时钟频率的二分之一时钟频率。
时钟分频电路200在相应时钟信号线上将PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE时钟信号提供到时钟产生电路124。如先前所描述，时钟产生电路124响应于来自时钟分频电路200的时钟信号而提供互补选通时钟信号DQS及DQSB。举例来说，在本发明的一些实施例中，时钟产生电路124可在MODE信号为第一逻辑电平(例如，第一模式)时基于PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE时钟信号的上升(前导)及下降(拖尾)时钟边缘中的一者而提供DQS及DQSB时钟信号或在MODE信号为第二逻辑电平(例如，第二模式)时基于PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE时钟信号(例如，PCLKPRO及PCLKPFO时钟信号)中的一或多者的上升及下降时钟边缘两者而提供DQS及DQSB时钟信号。
在本发明的一些实施例中，选通时钟信号DQS及DQSB具有PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE时钟信号的时钟频率的两倍时钟频率(且具有与ICLK时钟信号相同的时钟频率)。因此，ICLK时钟信号以及DQS及DQSB时钟信号以第一时钟频率来传送且PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE时钟信号以为第一时钟频率的二分之一的第二频率来传送。
导电线SHIELDA及SHIELDB沿着信号线延伸，时钟信号在所述信号线上从时钟分频电路200提供到时钟产生电路124。屏蔽电路212及214分别耦合到导电线SHIELDA及SHIELDB。屏蔽电路212及214将相应电压提供到导电线SHIELDA及SHIELDB。在其中时钟分频电路200包含于半导体装置100的时钟分频电路122中的本发明的实施例中，图2中所展示的信号线可用于将PCLK时钟信号从时钟分频电路122提供到时钟产生电路124。
在本发明的一些实施例中，由屏蔽电路212及214提供的相应电压可彼此相同或不同。在本发明的一些实施例中，由屏蔽电路212及214提供的相应电压可为恒定的。在本发明的一些实施例中，由屏蔽电路212及214提供的相应电压可随着时间而改变。举例来说，在本发明的一些实施例中，由屏蔽电路212及214提供的相应电压可基于时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE中的一或多者的时钟电平及/或时钟边缘。本发明的一些实施例包含由屏蔽电路212及214提供的相应电压的这些变化中的一或多者。
在本发明的一些实施例中，导电线SHIELDA及SHIELDB中的一者或两者在时钟分频电路200与时钟产生电路124之间延伸用于时钟信号的信号线的整个长度。在本发明的一些实施例中，导电线SHIELDA及SHIELDB中的一者或两者在时钟分频电路200与时钟产生电路124之间沿着信号线的长度的至少一部分延伸。
导电线SHIELDA及SHIELDB可用于为上面提供有时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE的信号线提供电屏蔽。导电线可用于缓解可影响时钟信号的电噪声及/或由时钟信号导致的电噪声的影响。如已知，电噪声可不利地影响信号(例如，包含时钟信号)的电压、定时、完整性等。在一些应用中，缓解电噪声的负面效应可为合意的。
尽管图2展示经由信号线提供的PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE时钟信号，但在本发明的一些实施例中，经由相应信号线将更多或更少时钟信号从时钟分频电路200提供到时钟产生电路124。举例来说，在本发明的一些实施例中，可由时钟分频电路200在安置于导电线SHIELDA与SHIELDB之间的相应信号线上提供额外时钟信号。
图3是根据本发明的实施例的用于PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE时钟信号的时钟信号线以及导电线SHIELDA及SHIELDB的图式。在本发明的一些实施例中，图3的信号线以及导电线SHIELDA及SHIELDB可用于图2的信号线以及导电线SHIELDA及SHIELDB。
信号线邻近于彼此而安置且为平行的。信号线安置于导电线SHIELDA与SHIELDB之间，其中信号线中的一者直接紧挨着导电线SHEILDA且信号线中的另一者直接紧挨着导电线SHIELDB。导电线SHIELDA及SHIELDB安置于用于PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE时钟信号的信号线的相对侧上。导电线SHIELDA及SHIELDB可彼此平行，且平行于信号线。
在图3中所展示的实例中，直接紧挨着导电线SHIELDA的信号线提供PCLKPRO时钟信号且直接紧挨着导电线SHIELDB的信号线提供PCLKPFE时钟信号。然而，由直接紧挨着导电线SHIELDA及SHIELDB的信号线提供的特定时钟信号可不同于图3中所展示的特定实例。另外，虽然图3展示安置于导电线SHIELDA与SHIELDB之间的四个信号线，但本发明的一些实施例具有安置于导电线SHIELDA与SHIELDB之间的更多信号线且本发明的一些实施例具有安置于导电线SHIELDA与SHIELDB之间的更少信号线。因此，本发明的范围不限于图3中所展示的具体实例。
导电线SHIELDA及SHIELDB可由与用于PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE时钟信号的信号线相同的导电材料形成。举例来说，在本发明的一些实施例中，导电线SHIELDA及SHIELDB可由与信号线相同的导电层形成。
图4是根据本发明的实施例的由时钟分频电路提供的时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE的时序图。在本发明的一些实施例中，所述时钟分频电路为图2的时钟分频电路200。
外部时钟信号CLKT经展示为在时间T0、T2及T4处具有上升时钟边缘，且在时间T1及T3处具有下降(拖尾)时钟边缘。在其中时钟分频电路为图2的时钟分频电路200的本发明的实施例中，CLKT时钟信号可为由输入缓冲器120提供的ICLK时钟信号。由时钟分频电路提供的PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE时钟信号在图4中经展示为具有CLKT时钟信号的时钟频率的二分之一时钟频率，且彼此之间具有90度相位关系。
时钟分频电路提供具有与CLKT时钟信号的上升或下降时钟边缘对应的上升时钟边缘的PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE时钟信号。举例来说，PCLKPRO时钟信号的上升时钟边缘在时间T0处对应于CLKT时钟信号的上升时钟边缘；PCLKPFO时钟信号的上升时钟边缘在时间T1处对应于CLKT时钟信号的下降时钟边缘；PCLKPRE时钟信号的上升时钟边缘在时间T2处对应于CLKT时钟信号的上升时钟边缘；且PCLKPFE时钟信号的上升时钟边缘在时间T3处对应于CLKT时钟信号的下降时钟边缘。PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE时钟信号的上升时钟边缘的序列再次重复，其中PCLKPRO时钟信号的第二上升时钟边缘在时间T4处对应于CLKT时钟信号的上升时钟边缘。
图5是根据本发明的实施例的提供到相应信号线的时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE以及导电线SHIELDA及SHIELDB(信号线安置于其之间)的电压的图式。在本发明的各种实施例中，可在图1到4的实例中的一或多者中使用图5中所展示的时钟信号的定时及导电线的电压。
在本发明的一些实施例中，导电线SHIELDA及SHIELDB可由相应屏蔽电路(举例来说，屏蔽电路212及214)驱动到相应电压。在本发明的一些实施例中，时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE可由时钟分频电路(举例来说，图2的时钟分频电路200或图1的时钟分频电路122)提供。
如图5中所展示，导电线SHIELDA具有第一恒定电压且导电线SHIELDB具有第二恒定电压。导电线SHIELDA直接邻近用于PCLKPRO时钟信号的信号线且导电线SHIELDB直接邻近用于PCKPFE时钟信号的信号线。第一恒定电压可大于第二恒定电压。举例来说，第一电压可为第一电力供应电压VDD2，且第二电压可为第二电力供应电压VSS，举例来说，接地。导电线SHIELDA及导电线SHIELDB具有恒定的电压，同时PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE时钟信号为有效的，从而在高时钟电平与低时钟电平之间计时。举例来说，第一导电线保持在第一电压，同时PCLKPRO时钟信号在时间T0处改变到高时钟电平且在时间T2处改变到低时钟电平。同样地，第二导电线保持在第二电压，同时PCLKPFE时钟信号在时间T1处改变到低时钟电平且在时间T3处改变到高时钟电平。对应于高时钟电平的电压可等于导电线SHIELDA的电压(例如，VDD2)且对应于低时钟电平的电压可等于导电线SHIELDB的电压(例如，VSS)。
图6是根据本发明的实施例的时钟驱动器610以及屏蔽电路620及630的示意图。在本发明的各种实施例中，可在图1到5的实例中的一或多者中使用时钟驱动器610以及屏蔽电路620及630。举例来说，在本发明的一些实施例中，时钟驱动器610可用于在相应信号线612(RO)、612(FO)、612(RE)及612(FE)上提供时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE，且屏蔽电路620及630可用于提供用于导电线SHIELDA及SHIELDB的电压，如参考图5的实例所描述。在本发明的一些实施例中，时钟驱动器610包含于时钟分频电路200中且屏蔽电路620及630分别包含于屏蔽电路212及214中，如参考图2所描述。
时钟驱动器610中的每一者在相应信号线612(RO)、612(FO)、612(RE)及612(FE)上提供时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE中的相应一者。时钟驱动器610在图6中经展示为反相器。在作为反相器的时钟驱动器610的实例中，每一时钟驱动器接收其提供给相应信号线的时钟信号的补码。在本发明的其它实施例中，时钟驱动器610可实施为另一电路，举例来说，非反相缓冲器电路。屏蔽电路620耦合到提供第一电力供应电压(例如，VDD2)的第一电力供应器以及导电线SHIELDA。当由激活信号ACTP(例如，有效低逻辑电平)激活时，屏蔽电路620将第一电力供应电压提供到导电线SHIELDA。屏蔽电路630耦合到提供第二电力供应电压(例如，VSS)的第二电力供应器以及导电线SHIELDB。当由激活信号ACTN(例如，有效高逻辑电平)激活时，屏蔽电路630将第二电力供应电压提供到导电线SHIELDB。ACTP及ACTN信号可由可包含于(举例来说)半导体装置的命令解码器中的控制电路提供。屏蔽电路620在图6中经展示为p型晶体管且屏蔽电路630经展示为n型晶体管。p型晶体管的驱动强度可与包含于时钟驱动器910(图9)中的p型晶体管的驱动强度相同，且n型晶体管的驱动强度可与包含于时钟驱动器中的n型晶体管的驱动强度相同。然而，在本发明的其它实施例中，屏蔽电路620及630可由其它电路实施。
导电线SHIELDA及SHIELDB可用于为上面提供有时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE的信号线提供电屏蔽。通过屏蔽信号线，且在时钟信号为有效的时设定导电线的电压，可缓解电噪声的负面效应，且改进时钟信号的信号完整性(与未经屏蔽信号线相比较)。
导电线SHIELDA及SHEILDB的恒定电压为相应信号线中的每一者提供对于相应时钟信号的上升时钟边缘为相同的周围电压条件。然而，相应信号线中的每一者针对相应时钟信号的下降时钟边缘的周围电压条件可为不同的。在本发明的一些实施例中，将VDD2及VSS的恒定电压提供到导电线SHIELDA及SHIELDB的屏蔽电路具有与时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE中的每一者的时钟驱动器强度相等的驱动器强度。对导电线SHIELDA及SHIELDB施加的耦合噪声进一步反映于时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE上。因此，在恒定电压VDD2及VSS以及时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE的时钟驱动器强度相等的情况下，噪声的效应对于时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE将为相等的。
图7是根据本发明的实施例的展示信号线中的每一者的周围电压条件以及相应时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE的表的图式。在本发明的一些实施例中，图7中所展示的电压条件可由时钟驱动器610针对相应信号线上的时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE而提供，且由屏蔽电路620及630针对参考图6所描述的导电线SHIELDA及SHIELDB而提供。
如图7中所展示，在时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE的上升时钟边缘的时间处，相对于相应时钟信号的上部位置处的电压及相对于相应时钟信号的下部位置处的电压对于相应时钟信号中的每一者为相同的。举例来说，参考图5及6，且假定其中周围电压条件由时钟驱动器610以及屏蔽电路620及630提供的本发明的实施例，在相应信号线612(RO)上的时钟信号PCLKPRO的上升时钟边缘的时间处(例如，在时间T0处)，VDD2电压由导电线SHIELDA在上部位置处提供且VSS电压由相应信号线612(FO)上的PCLKPFO时钟信号在下部位置处提供。在相应信号线612(FO)上的时钟信号PCLKPFO的上升时钟边缘的时间处(例如，在时间T1处)，VDD2电压由相应信号线612(RO)上的PCLKPRO时钟信号在上部位置处提供且VSS电压由相应信号线612(RE)上的PCLKPRE时钟信号在下部位置处提供。在相应信号线612(RE)上的时钟信号PCLKPRE的上升时钟边缘的时间处(例如，在时间T2处)，VDD2电压由相应信号线612(FO)上的PCLKPFO时钟信号在上部位置处提供且VSS电压由相应信号线612(FE)上的PCLKPFE时钟信号在下部位置处提供。在相应信号线612(FE)上的时钟信号PCLKPFE的上升时钟边缘的时间处(例如，在时间T3处)，VDD2电压由相应信号线612(RE)上的PCLKPRE时钟信号在上部位置处提供且VSS电压由导电线SHIELDB在下部位置处提供。
如参考图7所描述，第一信号线及第二信号线(或信号线及导电线)上针对提供于安置于第一信号线与第二信号线(或信号线与导电线)之间的相应信号线上的时钟信号的上升时钟边缘的电压条件对于时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE的上升时钟边缘为相同的。具有相同电压条件可缓解例如当时钟信号从低时钟电平转变到高时钟电平时因不同电压影响在时钟信号之间所致的定时/相位变化。因此，例如参考图7所描述的本发明的实施例可为有利的，其中上升时钟边缘的定时为关键的。
图8是根据本发明的实施例的提供到相应信号线的时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE以及导电线SHIELDA及SHIELDB(信号线安置于其之间)的电压的图式。在本发明的各种实施例中，可在图1到4的实例中的一或多者中使用图8中所展示的时钟信号的定时及导电线的电压。
在本发明的一些实施例中，导电线SHIELDA及SHIELDB可由相应屏蔽电路(举例来说，屏蔽电路212及214)驱动到相应电压。在本发明的一些实施例中，时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE可由时钟分频电路(举例来说，图2的时钟分频电路200或图1的时钟分频电路122)提供。导电线SHIELDA直接邻近用于PCLKPRO时钟信号的信号线且导电线SHIELDB直接邻近用于PCKPFE时钟信号的信号线。
如图8中所展示，PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE时钟信号为有效的，从而在高时钟电平与低时钟电平之间计时。导电线SHIELDA具有第一电压且导电线SHIELDB具有第二电压。与图5相比较，第一电压及第二电压随时间而改变，从而从高电压电平及低电压电平改变。如下文将更详细地描述，第一电压及第二电压改变电压以针对相应时钟信号的相应信号线中的每一者的上升时钟边缘及下降时钟边缘提供相同周围电压条件。
在图8的实例中，导电线SHIELDA的第一电压的上升边缘对应于PCLKPFO时钟信号的下降时钟边缘及PCLKPFE时钟信号的上升时钟边缘，且第一电压的下降边缘对应于PCLKFO时钟信号的上升时钟边缘及PCLKPFE时钟信号的下降时钟边缘。导电线SHIELDB的第二电压的上升边缘对应于PCLKPRO时钟信号的上升时钟边缘及PCLKPRE时钟信号的下降时钟边缘，且第二电压的下降边缘对应于PCLKPRO时钟信号的下降边缘及PCLKPRE时钟信号的上升边缘。在本发明的一些实施例中，第一电压及第二电压可以与有效PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE时钟信号的时钟频率相同的频率发生改变。第二电压的相位可相对于第一电压移位90度。
对应于高时钟电平的电压可等于导电线SHIELDA及SHIELDB的高电压电平(例如，VDD2)且对应于低时钟电平的电压可等于导电线SHIELDA及SHIELDB的低电压电平(例如，VSS)。
图9是根据本发明的实施例的时钟驱动器910以及屏蔽电路920及930的示意图。在本发明的各种实施例中，可在图1到5的实例中的一或多者中使用时钟驱动器910以及屏蔽电路920及930。举例来说，在本发明的一些实施例中，时钟驱动器910可用于在相应信号线912(RO)、912(FO)、912(RE)及912(FE)上提供时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE，且屏蔽电路920及930可用于提供用于如参考图8的实例所描述的导电线SHIELDA及SHIELDB的电压。在本发明的一些实施例中，时钟驱动器910包含于时钟分频电路200中且屏蔽电路920及930分别包含于如参考图2所描述的屏蔽电路212及214中。
时钟驱动器910中的每一者在相应信号线912(RO)、912(FO)、912(RE)及912(FE)上提供时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE中的相应一者。时钟驱动器910在图9中经展示为反相器。在作为反相器的时钟驱动器910的实例中，每一时钟驱动器接收其提供给相应信号线的时钟信号的补码。在本发明的其它实施例中，时钟驱动器910可实施为另一电路，举例来说，非反相缓冲器电路。屏蔽电路920包含接收输入信号INA且将第一电压提供到导电线SHIELDA的信号驱动器电路。屏蔽电路930包含接收输入信号INB且将第二电压提供到导电线SHIELDB的信号驱动器电路。屏蔽电路920及930在图9中经展示为反相器。在作为反相器的屏蔽电路920及930的实例中，每一屏蔽电路接收其提供给相应导电线的电压的补码。作为实例，在屏蔽电路920及930将第一电压及第二电压提供到如图8的实例中所展示的导电线SHIELDA及SHIELDB的情况下，屏蔽电路920可接收PCLKPFO时钟信号，或具有与PCLKPFO时钟信号相同的相位的信号，以将第一电压提供到导电线SHIELDA，且屏蔽电路930可接收PCLKPRE时钟信号，或具有与PCLKPRE时钟信号相同的相位的信号，以将第一电压提供到导电线SHIELDB。在本发明的其它实施例中，屏蔽电路920及930可由除反相器以外的电路实施。
导电线SHIELDA及SHIELDB可用于为上面提供有时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE的信号线提供电屏蔽。通过屏蔽信号线，且在时钟信号为有效的时设定导电线的电压，可缓解电噪声的负面效应，且改进时钟信号的信号完整性(与未经屏蔽信号线相比较)。
导电线SHIELDA及SHEILDB的变化电压为相应信号线中的每一者提供对于相应时钟信号的上升及下降时钟边缘为相同的周围电压条件。在本发明的一些实施例中，将第一电压及第二电压提供到SHIELDA及SHIELDB导电线的屏蔽电路具有与时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE中的每一者的时钟驱动器强度相等的驱动强度。
图10是根据本发明的实施例的展示信号线中的每一者的周围电压条件以及相应时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE的表的图式。在本发明的一些实施例中，图10中所展示的电压条件可由时钟驱动器910针对相应信号线上的时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE而提供，且由屏蔽电路920及930针对参考图9所描述的导电线SHIELDA及SHIELDB而提供。
如图10中所展示，在时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE的上升时钟边缘的时间处，相对于相应时钟信号的上部位置处的电压及相对于相应时钟信号的下部位置处的电压对于相应时钟信号中的每一者为相同的。举例来说，参考图8及9，且假定其中周围电压条件由时钟驱动器910以及屏蔽电路920及930以VDD的高时钟电平及高电压电平以及VSS的低时钟电平及低电压电平提供的本发明的实施例，在相应信号线912(RO)上的时钟信号PCLKPRO的上升时钟边缘的时间处(例如，在时间T0处)，VDD2电压由导电线SHIELDA在上部位置处提供且VSS电压由相应信号线912(FO)上的PCLKPFO时钟信号在下部位置处提供。在相应信号线912(FO)上的时钟信号PCLKPFO的上升时钟边缘的时间处(例如，在时间T1处)，VDD2电压由相应信号线912(RO)上的PCLKPRO时钟信号在上部位置处提供且VSS电压由相应信号线912(RE)上的PCLKPRE时钟信号在下部位置处提供。在相应信号线912(RE)上的时钟信号PCLKPRE的上升时钟边缘的时间处(例如，在时间T2处)，VDD2电压由相应信号线912(FO)上的PCLKPFO时钟信号在上部位置处提供且VSS电压由相应信号线912(FE)上的PCLKPFE时钟信号在下部位置处提供。在相应信号线912(FE)上的时钟信号PCLKPFE的上升时钟边缘的时间处(例如，在时间T3处)，VDD2电压由相应信号线912(RE)上的PCLKPRE时钟信号在上部位置处提供且VSS电压由导电线SHIELDB在下部位置处提供。
在时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE的下降时钟边缘的时间处，相对于相应时钟信号的上部位置处的电压及相对于相应时钟信号的下部位置处的电压对于相应时钟信号中的每一者也是相同的。举例来说，特定来说，参考图8到10，在相应信号线912(RO)上的时钟信号PCLKPRO的下降时钟边缘的时间处(例如，在时间T2处)，VSS电压由导电线SHIELDA在上部位置处提供且VDD2电压由相应信号线912(FO)上的PCLKPFO时钟信号在下部位置处提供。在相应信号线912(RO)上的时钟信号PCLKPFO的下降时钟边缘的时间处(例如，在时间T3处)，VSS电压由相应信号线912(RO)上的PCLKOPRO时钟信号在上部位置处提供且VDD2电压由相应信号线912(RE)上的PCLKPRE时钟信号在下部位置处提供。在相应信号线912(RE)上的时钟信号PCLKPRE的下降时钟边缘的时间处(例如，在时间T0处)，VSS电压由相应信号线912(FO)上的PCLKOPFO时钟信号在上部位置处提供且VDD2电压由相应信号线912(FE)上的PCLKPFE时钟信号在下部位置处提供。在相应信号线912(FE)上的时钟信号PCLKPFE的下降时钟边缘的时间处(例如，在时间T1处)，VSS电压由相应信号线912(RE)上的PCLKPRE时钟信号在上部位置处提供且VDD2电压由导电线SHIELDB在下部位置处提供。
如参考图10所描述，第一信号线及第二信号线(或信号线及导电线)上针对提供于安置于第一信号线与第二信号线(或信号线与导电线)之间的相应信号线上的时钟信号的上升及下降时钟边缘的电压条件对于时钟信号PCLKPRO、PCLKPFO、PCLKPRE及PCLKPFE的上升及下降时钟边缘为相同的。具有相同电压条件可缓解例如当时钟信号从低时钟电平转变到高时钟电平或从高时钟电平转变到低时钟电平时因不同电压影响在时钟信号之间所致的定时/相位变化。因此，例如参考图10所描述的本发明的实施例可为有利的，其中上升及下降时钟边缘的定时为关键的。
先前所描述实例包含安置于两个导电线SHIELDA与SHIELDB之间的四个信号线上的四个时钟信号。总共六个线用于提供四个时钟信号且提供屏蔽。因此，全部线的50％用于屏蔽。本发明的一些实施例在信号线上包含比所描述的四个多的时钟信号。
图11是根据本发明的实施例的展示时钟信号的数目与可用于屏蔽所述时钟信号的相应信号线及导电线的数目之间的相对关系的表的图式。
在于安置于两个导电线SHIELDA与SHIELDB之间的八个信号线上包含八个时钟信号的本发明的实施例中，使用总共10个线。八个时钟信号可相对于彼此具有45度的相位关系。因此，全部线的25％用于屏蔽。图11还展示其它实例，例如16个信号线上的16个时钟信号(例如，22.5度相位关系)及用于屏蔽的两个导电线，及32个信号线上的32个时钟信号(例如，12.25度相位关系)及用于屏蔽的两个导电线。
如由图11的实例展示，由于时钟信号及对应信号线的数目在用于屏蔽的两个导电线之间增加，因此导电线相对于信号线的百分比减小，此在一些设计中可为合意的。
根据前述内容将了解，尽管本文已出于图解说明目的描述本发明的具体实施例，但可在不背离本发明的精神及范围的情况下做出各种修改。因此，本发明的范围不应受本文中所描述的具体实施例中的任一者限制。

Claims (21)

1.一种设备，其包括：
第一导电线及第二导电线；
上面提供有多个时钟信号的多个信号线，所述多个信号线安置于所述第一导电线与所述第二导电线之间；
多个时钟驱动器，其各自耦合到所述信号线中的相应一者且经配置以将所述多个时钟信号中的相应一者提供到所述信号线中的所述相应一者；及
耦合到所述第一导电线的第一屏蔽电路及耦合到所述第二导电线的第二屏蔽电路，所述第一屏蔽电路经配置以将第一电压提供到所述第一导电线且所述第二屏蔽电路经配置以将第二电压提供到所述第二导电线，其中当所述多个时钟驱动器正将所述多个时钟信号提供到所述多个信号线时，由所述第一屏蔽电路提供的所述第一电压为不同于由所述第二屏蔽电路提供的所述第二电压的电压。
2.根据权利要求1所述的设备，其中所述多个信号线包含第一信号线、第二信号线、第三信号线及第四信号线且所述多个时钟信号包含各自提供于相应信号线上的第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号，其中所述第一时钟信号提供于所述第一信号线上，所述第二时钟信号提供于所述第二信号线上，所述第三时钟信号提供于所述第三信号线上，且所述第四时钟信号提供于所述第四信号线上，
其中所述第一导电线邻近所述第一信号线而安置且所述第一信号线安置于所述第二信号线与所述第一导电线之间，且其中所述第二导电线邻近于所述第三信号线而安置且所述第三信号线安置于所述第四信号线与所述第二导电线之间，且
其中当所述第一时钟信号、所述第二时钟信号、所述第三时钟信号及所述第四时钟信号提供于所述第一信号线、所述第二信号线、所述第三信号线及所述第四信号线上时，所述第一电压及所述第二电压针对所述第一信号线上的所述第一时钟信号的上升时钟边缘及所述第三信号线上的所述第三时钟信号的上升时钟边缘提供相同周围电压条件。
3.根据权利要求2所述的设备，其中所述第二时钟信号相对于所述第一时钟信号具有90度相位关系，所述第三时钟信号相对于所述第四时钟信号具有90度相位关系。
4.根据权利要求2所述的设备，其中所述第一电压及所述第二电压为恒定电压。
5.根据权利要求4所述的设备，其中所述第一电压与所述多个时钟信号的高时钟电平相等且其中所述第二电压与所述多个时钟信号的低时钟电平相等。
6.根据权利要求4所述的设备，其中所述第一屏蔽电路及所述第二屏蔽电路以及所述多个时钟驱动器中的每一者具有相同驱动强度。
7.根据权利要求4所述的设备，其中所述第一屏蔽电路包括p沟道晶体管且所述第二屏蔽电路包括n沟道晶体管。
8.一种设备，其包括：
多个信号线，时钟信号提供于所述多个信号线上；
多个导电线，所述多个信号线安置于所述多个导电线之间，其中所述多个导电线的数目小于或等于所述多个信号线的数目的二分之一；
第一屏蔽电路，其耦合到所述多个导电线中的第一导电线；及
第二屏蔽电路，其耦合到所述多个导电线中的第二导电线，
其中所述第一屏蔽电路经配置以将第一电压提供到所述多个导电线中的所述第一导电线且所述第二屏蔽电路经配置以将第二电压提供到所述多个导电线中的所述第二导电线以在时钟信号提供于所述多个信号线上时针对提供于所述多个信号线中的第一信号线上的第一时钟信号的上升边缘且针对提供于所述多个信号线中的第二信号线上的第二时钟信号的上升边缘提供相同周围电压条件，其中所述第二时钟信号的相位相对于所述第一时钟信号移位。
9.根据权利要求8所述的设备，其中由所述第一屏蔽电路提供的所述第一电压及由所述第二屏蔽电路提供的所述第二电压为不同的。
10.根据权利要求8所述的设备，其中由所述第一屏蔽电路提供的所述第一电压及由所述第二屏蔽电路提供的所述第二电压为恒定电压。
11.根据权利要求8所述的设备，其中所述第一屏蔽电路经配置以提供所述第一电压且所述第二屏蔽电路经配置以提供所述第二电压，从而针对第一时钟信号的下降边缘及针对第二时钟信号的下降边缘也提供相同周围电压条件。
12.根据权利要求11所述的设备，其中由所述第一屏蔽电路提供的所述第一电压及由所述第二屏蔽电路提供的所述第二电压随着时间而改变电压。
13.根据权利要求12所述的设备，其中所述第二电压的相位相对于所述第一电压移位90度。
14.根据权利要求8所述的设备，其中所述第一电压及所述第二电压中的一者为第一电力供应电压且所述第一电压及所述第二电压中的另一者为不同于所述第一电力供应电压的第二电力供应电压。
15.根据权利要求8所述的设备，其中所述多个信号线包含四个信号线且所述时钟信号包括各自提供于所述四个信号线中的相应一者上的正交时钟信号。
16.根据权利要求8所述的设备，其中所述相同周围电压条件包括相对于所述时钟信号中的相应一者的上部位置处的第一电压电平及相对于所述时钟信号中的所述相应一者的下部位置处的第二电压电平，其中所述第二电压电平不同于所述第一电压电平。
17.一种设备，其包括：
时钟分频电路，其经配置以提供多个相位相关时钟信号；
多个信号线，其耦合到所述时钟分频电路以接收所述多个相位相关时钟信号；
时钟产生电路，其耦合到所述多个信号线且经配置以从所述时钟分频电路接收所述多个相位相关时钟信号且提供数据选通信号；
第一导电线及第二导电线，所述多个信号线安置于所述第一导电线与所述第二导电线之间；
第一屏蔽电路，其耦合到所述第一导电线且经配置以将第一电压提供到所述第一导电线；及
第二屏蔽电路，其耦合到所述第二导电线且经配置以将第二电压提供到所述第一导电线，其中所述第一屏蔽电路及所述第二屏蔽电路提供所述第一电压及所述第二电压以针对所述多个时钟信号中的第一时钟信号的转变及针对所述多个时钟信号中的第二时钟信号的转变提供相同周围电压条件。
18.根据权利要求17所述的设备，其中所述多个信号线包含第一信号线、第二信号线、第三信号线及第四信号线且所述多个相位相关时钟信号包含各自提供于相应信号线上的第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号，其中所述第一时钟信号提供于所述第一信号线上，所述第二时钟信号提供于所述第二信号线上，所述第三时钟信号提供于所述第三信号线上，且所述第四时钟信号提供于所述第四信号线上，
其中所述第一导电线邻近所述第一信号线而安置且所述第一信号线安置于所述第二信号线与所述第一导电线之间，且其中所述第二导电线邻近于所述第三信号线而安置且所述第三信号线安置于所述第四信号线与所述第二导电线之间，且
其中当所述第一时钟信号、所述第二时钟信号、所述第三时钟信号及所述第四时钟信号提供于所述第一信号线、所述第二信号线、所述第三信号线及所述第四信号线上时，所述第一电压及所述第二电压针对所述第一信号线上的所述第一时钟信号的上升时钟边缘及下降时钟边缘以及所述第三信号线上的所述第三时钟信号的上升时钟边缘及下降时钟边缘提供相同周围电压条件。
19.根据权利要求18所述的设备，其中当所述多个相位相关时钟信号为有效的时，所述第一电压改变且所述第二电压改变。
20.根据权利要求19所述的设备，其中所述第一电压及所述第二电压以与所述多个相位相关时钟信号的时钟频率相同的频率发生改变。
21.根据权利要求18所述的设备，其中所述第一屏蔽电路及所述第二屏蔽电路包括反相器且所述第一屏蔽电路提供所述第二时钟信号的补码作为所述第一电压且所述第二屏蔽电路提供所述第四时钟信号的补码作为所述第二电压。
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