CN110914829A - 使用改进的卷积神经网络用于图像处理的方法和系统 - Google Patents

Abstract

公开了使用改进的卷积神经网络（CNN）用于图像处理的方法和系统。在一个示例中，输入图像被下采样成具有比输入图像小的分辨率的较小图像。通过具有比用于以全分辨率处理输入图像的完整CNN的最后一层具有减少的数目的节点的最后一层的CNN来处理下采样的较小图像。通过具有有着减少的数目的节点的最后一层的CNN基于经处理的下采样的较小图像来输出结果。在另一示例中，浅层CNN网络是随机建立的。随机建立的浅层CNN网络被组合以模仿已训练的深度神经网络（DNN）。

Description

使用改进的卷积神经网络用于图像处理的方法和系统

技术领域

本发明的实施例在包括图像处理、图形处理和机器学习的数据处理的领域中。更具体地，本发明的实施例涉及使用改进的卷积神经网络（CNN）用于图像处理的方法和系统。

背景技术

当前的并行图形数据处理包括被开发以对图形数据执行特定操作的系统和方法，所述特定操作诸如例如线性插值、曲面细分、光栅化、纹理映射、深度测试等。传统上，图形处理器使用了固定功能计算单元来处理图形数据；然而，最近，已使得图形处理器的各部分可编程，从而使得这样的处理器能够支持用于处理顶点和片段数据的更广泛种类的操作。

为了进一步提高性能，图形处理器通常实现处理技术（诸如，流水线操作），所述处理技术试图贯穿图形流水线的不同部分来并行处理尽可能多的图形数据。具有单指令多线程（SIMT）架构的并行图形处理器被设计成最大化图形流水线中的并行处理量。在SIMT架构中，多组并行线程试图尽可能经常地一起同步地执行程序指令，以提高处理效率。用于SIMT架构的软件和硬件的一般概述可以在Shane Cook的CUDA编程（CUDA Programming），第3章，第37-51页（2013年）中找到。

机器学习已经在解决许多种类的任务方面获得成功。当训练和使用机器学习算法（例如，神经网络）时产生的计算自然地有助于高效并行实现。相应地，诸如通用图形处理单元（GPGPU）之类的并行处理器已经在深度神经网络的实际实现中扮演了重要角色。具有单指令多线程（SIMT）架构的并行图形处理器被设计成最大化图形流水线中的并行处理量。在SIMT架构中，多组并行线程试图尽可能经常地一起同步地执行程序指令，以提高处理效率。由并行机器学习算法实现所提供的效率允许高容量网络的使用，并使得能够在更大的数据集上训练那些网络。

一个类型的神经网络是卷积神经网络（CNN），其可以执行深度机器学习。CNN输入层中的节点被组织成一组“过滤器”，其可以充当特征检测器。每组过滤器的输出被传播到网络的连续层中的节点。因此，CNN因其特征检测能力而在计算机视觉和图像识别应用中是有用的。然而，CNN处理在具有多个节点的每个层处可能是计算密集的，所述多个节点具有要为图像检测和处理应用而计算的多个参数。如果计算能力和存储器在计算设备中受到限制，则这甚至变得更成问题。因此，所需要的是一种改进的CNN，其可以减少用于CNN计算的节点和参数的数目。

附图说明

附图图示了示例，并且因此是示例性实施例，并且不被认为是对范围的限制。

图1是图示了被配置成实现本文中描述的示例性实施例的一个或多个方面的计算机系统的框图。

图2A-2D图示了根据示例性实施例的并行处理器组件。

图3A-3B是根据示例性实施例的图形多处理器的框图。

图4A-4F图示了其中多个图形处理单元（GPU）通信地耦合至多个多核处理器的示例性架构。

图5图示了根据示例性实施例的图形处理流水线。

图6图示了根据示例性实施例的机器学习软件栈。

图7图示了根据示例性实施例的高度并行的通用图形处理单元。

图8图示了根据示例性实施例的多GPU计算系统。

图9A-9B图示了示例性深度神经网络的各层。

图10图示了示例性递归神经网络。

图11图示了深度神经网络的训练和部署的示例性实施例。

图12是图示了分布式学习的示例性框图。

图13图示了适合于使用已训练的模型来执行推断的示例性推断片上系统（SOC）。

图14是具有有着用于处理输入图像的改进的CNN的卷积神经网络（CNN）系统的图像处理系统的示例性框图。

图15A-15B图示了根据示例性实施例的使用具有减少的层节点的改进的CNN来处理下采样的输入图像的图像处理系统。

图16A图示了根据示例性实施例的用于使用具有减少的层节点的改进的CNN来处理输入图像的操作的示例性流程图。

图16B图示了根据示例性实施例的用于使用减少的层节点为改进的CNN提供输出的操作的示例性流程图。

图17图示了根据示例性实施例的具有模仿（imitate）深度神经网络的浅层CNN网络的改进的CNN。

图18A是根据示例性实施例的用于生成具有模仿深度神经网络的浅层CNN网络的改进的CNN的示例性框图。

图18B是根据示例性实施例的用于生成具有浅层CNN网络的改进的CNN的示例性流程图。

图19图示了根据示例性实施例的处理系统的框图。

图20图示了具有一个或多个处理器核、集成存储器控制器和集成图形处理器的处理器的实施例的示例性框图。

图21图示了图形处理器的示例性框图。

图22图示了根据示例性实施例的图形处理器的图形处理引擎的框图。

图23图示了图形处理器的另一示例性实施例的框图。

图24图示了线程执行逻辑，其包括在图形处理引擎（GPE）的示例性实施例中采用的处理元件的阵列。

图25图示了根据示例性实施例的图形处理器指令格式的框图。

图26图示了图形处理器的示例性实施例的框图。

图27A图示了根据示例性实施例的图形处理器命令格式的框图。

图27B图示了根据示例性实施例的图形处理器命令序列的框图。

图28图示了根据示例性实施例的用于数据处理系统的示例性图形软件架构。

图29图示了根据示例性实施例的可用于制造集成电路（IC）以执行操作的IP核开发系统的框图。

图30图示了根据示例性实施例的可以使用一个或多个IP核制造的示例性片上系统IC的框图。

图31图示了根据示例性实施例的可以使用一个或多个IP核制造的片上系统IC上的示例性图形处理器的框图。

图32图示了根据示例性实施例的可以使用一个或多个IP核制造的片上系统IC的示例性附加图形处理器的框图。

具体实施方式

在一些实施例中，图形处理单元（GPU）通信地耦合至主机/处理器核，以加速图形操作、机器学习操作、模式分析操作和各种通用GPU（GPGPU）功能。GPU可以通过总线或另一互连（例如，高速互连，诸如PCIe或NVLink）通信地耦合至主处理器/核。在其他实施例中，GPU可以与核集成在同一封装或芯片上，且通过内部处理器总线/互连（即，处于封装或芯片内部）通信地耦合至核。不论GPU被连接的方式如何，处理器核都可以以工作描述符中包含的命令/指令的序列的形式将工作分配给GPU。GPU然后使用专用电路/逻辑以用于高效地处理这些命令/指令。

在一些实施例中，图像捕获设备是用于捕获输入图像的独立设备。然而，图像捕获设备可以是需要图像捕获能力的另一计算设备的一部分或子组件，诸如具有用于捕获图像的数字相机的便携式或手持式计算设备。

在以下描述中，阐述了很多特定细节以提供更透彻的理解。然而，将显而易见的是，可以在没有这些特定细节中的一个或多个的情况下实践本文中所描述的实施例。在其他实例中，未描述公知特征以避免模糊示例性实施例的细节。

计算系统概述

图1是图示了被配置成实现本文中描述的示例性实施例的一个或多个方面的计算系统100的框图。计算系统100包括处理子系统101，所述处理子系统具有经由互连路径进行通信的一个或多个处理器102和系统存储器104，所述互连路径可以包括存储器中枢105。存储器中枢105可以是芯片组组件内的单独组件，或者可以集成在一个或多个处理器102内。存储器中枢105经由通信链路106与I/O子系统111耦合。I/O子系统111包括I/O中枢107，所述I/O中枢可以使得计算系统100能够从一个或多个输入设备108接收输入。另外，I/O中枢107可以使得显示控制器能够向一个或多个显示设备110A提供输出，所述显示控制器可以被包括在一个或多个处理器102中。在一个实施例中，与I/O中枢107耦合的所述一个或多个显示设备110A可以包括本地显示设备、内部显示设备或嵌入式显示设备。

在一个实施例中，处理子系统101包括一个或多个并行处理器112，所述一个或多个并行处理器112经由总线或其他通信链路113耦合至存储器中枢105。通信链路113可以是任何数目的基于标准的通信链路技术或协议（诸如但不限于PCI Express）中的一个，或者可以是供应商特定的通信接口或通信结构。在一个实施例中，所述一个或多个并行处理器112形成计算上集中的并行或向量处理系统，其包括大量处理核和/或处理集群，诸如集成众核（MIC）处理器。在一个实施例中，所述一个或多个并行处理器112形成图形处理子系统，所述图形处理子系统可以向经由I/O中枢107耦合的所述一个或多个显示设备110A中的一个输出像素。所述一个或多个并行处理器112还可以包括显示控制器和显示接口（未示出）以实现到一个或多个显示设备110B的直接连接。

在I/O子系统111内，系统存储单元114可以连接至I/O中枢107来为计算系统100提供存储机制。I/O开关116可以用于提供接口机制以实现I/O中枢107和可以集成到平台中的其他组件（诸如网络适配器118和/或无线网络适配器119）以及可以经由一个或多个插入设备120添加的各种其他设备之间的连接。网络适配器118可以是以太网适配器或另一有线网络适配器。无线网络适配器119可以包括如下中的一个或多个：Wi-Fi、蓝牙、近场通信（NFC）或包括一个或多个无线无线电装置的其他网络设备。

计算系统100可以包括未明确示出的其他组件，所述其他组件包括USB或其他端口连接件、光存储驱动器、视频捕获设备等，也可以连接至I/O中枢107。图1中将各种组件互连的通信路径可以使用任何合适的协议（诸如基于PCI（外围组件互连）的协议（例如，PCI-Express））或任何其他总线或点对点通信接口和/或（一个或多个）协议（诸如NV-Link高速互连或本领域中已知的互连协议）来实现。

在一个实施例中，所述一个或多个并行处理器112结合为进行图形和视频处理而优化的电路，包括例如视频输出电路，并且所述电路构成图形处理单元（GPU）。在另一实施例中，所述一个或多个并行处理器112结合为进行通用处理而优化的电路，同时保留了本文中较详细地描述的基础计算架构。在又一个实施例中，计算系统100的组件可以与一个或多个其他系统元件集成在单个集成电路上。例如，所述一个或多个并行处理器112、存储器中枢105、（一个或多个）处理器102和I/O中枢107可以集成到片上系统（SoC）集成电路中。替代地，计算系统100的组件可以集成到单个封装中以形成系统级封装（SIP）配置。在一个实施例中，计算系统100的组件的至少一部分可以集成到多芯片模块（MCM）中，所述多芯片模块（MCM）可以与其他多芯片模块互连成模块化计算系统。

将领会，本文中示出的计算系统100是说明性的并且变型和修改是可能的。连接拓扑可以按需要进行修改，所述连接拓扑包括桥的数目和安排、（一个或多个）处理器102的数目和（一个或多个）并行处理器112的数目。例如，在一些实施例中，系统存储器104直接而不是通过桥连接至（一个或多个）处理器102，而其他设备经由存储器中枢105和（一个或多个）处理器102与系统存储器104进行通信。在其他替代拓扑中，（一个或多个）并行处理器112连接至I/O中枢107或直接连接至一个或多个处理器102中的一个，而不是连接至存储器中枢105。在其他实施例中，I/O中枢107和存储器中枢105可以集成到单个芯片中。一些实施例可以包括经由多个插座附接的（一个或多个）处理器102的两个或更多个组，这两个或更多个组可以与（一个或多个）并行处理器112的两个或更多个实例耦合。

本文中示出的特定组件的中的一些是可选的并且可能不被包括在计算系统100的所有实现中。例如，可以支持任何数目的插入卡或外围设备，或者可以消除一些组件。此外，一些架构可以将不同的术语用于与图1中图示的那些组件类似的组件。例如，在一些架构中，存储器中枢105可以被称为北桥，而I/O中枢107可以被称为南桥。

图2A图示了根据示例性实施例的并行处理器200。并行处理器200的各种组件可以使用诸如可编程处理器、专用集成电路（ASIC）或现场可编程门阵列（FPGA）之类的一个或多个集成电路设备来实现。根据示例性实施例，所图示的并行处理器200是图1中所示的一个或多个并行处理器112的变体。

在一个实施例中，并行处理器200包括并行处理单元202。该并行处理单元包括I/O单元204，所述I/O单元204实现与包括并行处理单元202的其他实例的其他设备的通信。I/O单元204可以直接连接至其他设备。在一个实施例中，I/O单元204经由诸如存储器中枢105之类的中枢或开关接口的使用来与其他设备连接。存储器中枢105与I/O单元204之间的连接形成通信链路113。在并行处理单元202内，I/O单元204与主机接口206和存储器交叉开关（crossbar）216连接，其中主机接口206接收涉及执行处理操作的命令，并且存储器交叉开关216接收涉及执行存储器操作的命令。

当主机接口206经由I/O单元204接收命令缓冲器时，主机接口206可以将用于执行那些命令的工作操作引导到前端208。在一个实施例中，前端208与调度器210耦合，所述调度器210被配置成向处理集群阵列212分发命令或其他工作项目。在一个实施例中，调度器210确保在向处理集群阵列212的处理集群分发任务之前处理集群阵列212被恰当地配置并且处于有效状态中。在一个实施例中，经由在微控制器上执行的固件逻辑来实现调度器210。微控制器实现的调度器210可配置成以粗和细粒度来执行复杂的调度和工作分发操作，从而实现在处理阵列212上执行的线程的迅速抢占和上下文切换。在一个实施例中，主机软件可以经由多个图形处理门铃中的一个来展现（prove）用于在处理阵列212上调度的工作负荷。然后可以通过调度器微控制器内的调度器210逻辑而跨处理阵列212自动地分发工作负荷。

处理集群阵列212可以包括多达“N”个处理集群（例如，集群214A、集群214B到集群214N）。处理集群阵列212的每个集群214A-214N可以执行大量并发线程。调度器210可以使用各种调度和/或工作分发算法来向处理集群阵列212的集群214A-214N分配工作，所述算法可以根据因为程序或计算的每个类型而出现的工作负荷而变化。调度可以由调度器210动态地处理，或者可以在被配置用于由处理集群阵列212执行的程序逻辑的编译期间由编译器逻辑部分地协助。在一个实施例中，处理集群阵列212的不同集群214A-214N可以被分配用于处理不同类型的程序或用于执行不同类型的计算。

处理集群阵列212可以被配置成执行各种类型的并行处理操作。在一个实施例中，处理集群阵列212被配置成执行通用并行计算操作。例如，处理集群阵列212可以包括用于执行处理任务的逻辑，所述处理任务包括视频和/或音频数据的过滤、执行包括物理操作的建模操作，以及执行数据变换。

在一个实施例中，处理集群阵列212被配置成执行并行图形处理操作。在其中并行处理器200被配置成执行图形处理操作的实施例中，处理集群阵列212可以包括用于支持这样的图形处理操作的执行的附加逻辑，包括但不限于用于执行纹理操作的纹理采样逻辑，以及曲面细分逻辑和其他顶点处理逻辑。另外，处理集群阵列212可以被配置成执行图形处理相关的着色器程序，诸如但不限于顶点着色器、曲面细分着色器、几何着色器和像素着色器。并行处理单元202可以经由I/O单元204传送来自系统存储器的数据以用于处理。在处理期间，经传送的数据可以在处理期间被存储到片上存储器（例如，并行处理器存储器222），然后写回到系统存储器。

在一个实施例中，当并行处理单元202用于执行图形处理时，调度器210可以被配置成将处理工作负荷分成近似相等大小的任务，以更好地使得图形处理操作能够分发到处理集群阵列212的多个集群214A-214N。在一些实施例中，处理集群阵列212的各部分可以被配置成执行不同类型的处理。例如，第一部分可以被配置成执行顶点着色和拓扑生成，第二部分可以被配置成执行曲面细分和几何着色，并且第三部分可以被配置成执行像素着色或其他屏幕空间操作，以产生用于显示的渲染图像。由集群214A-214N中的一个或多个产生的中间数据可以存储在缓冲器中以允许中间数据在集群214A-214N之间传输以用于进一步处理。

在操作期间，处理集群阵列212可以接收要经由调度器210执行的处理任务，所述调度器210从前端208接收定义处理任务的命令。对于图形处理操作，处理任务可以包括要处理的数据以及定义要如何处理数据（例如，要执行什么程序）的状态参数和命令的索引，所述数据例如表面（补丁（patch））数据、图元（primitive）数据、顶点数据和/或像素数据。调度器210可以被配置成获取对应于任务的索引或者可以从前端208接收索引。前端208可以被配置成确保处理集群阵列212在由传入命令缓冲器（例如，批处理缓冲器、推（push）缓冲器等）指定的工作负荷被发起之前被配置成有效状态。

并行处理单元202的一个或多个实例中的每个可以与并行处理器存储器222耦合。并行处理器存储器222可以经由存储器交叉开关216来访问，所述存储器交叉开关216可以从处理集群阵列212以及I/O单元204接收存储器请求。存储器交叉开关216可以经由存储器接口218访问并行处理器存储器222。存储器接口218可以包括多个分区单元（例如，分区单元220A、分区单元220B至分区单元220N），它们可以各自耦合至并行处理器存储器222的一部分（例如，存储器单元）。在一个实现中，分区单元220A-220N的数目被配置成等于存储器单元的数目，使得第一分区单元220A具有对应的第一存储器单元224A，第二分区单元220B具有对应的存储器单元224B，并且第N分区单元220N具有对应的第N存储器单元224N。在其他实施例中，分区单元220A-220N的数目可能不等于存储器设备的数目。

在各种实施例中，存储器单元224A-224N可以包括各种类型的存储器设备，包括动态随机存取存储器（DRAM）或图形随机存取存储器，诸如同步图形随机存取存储器（SGRAM），其包括图形双倍数据速率（GDDR）存储器。在一个实施例中，存储器单元224A-224N还可以包括3D堆叠式存储器，包括但不限于高带宽存储器（HBM）。本领域技术人员将领会，存储器单元224A-224N的具体实现可以变化，并且可以选自各种常规设计中的一个。诸如帧缓冲器或纹理映射之类的渲染目标可以跨存储器单元224A-224N存储，从而允许分区单元220A-220N并行地写每个渲染目标的部分，以高效地使用并行处理器存储器222的可用带宽。在一些实施例中，可以排除并行处理器存储器222的本地实例，以有利于利用系统存储器连同本地高速缓冲存储器的统一存储器设计。

在一个实施例中，处理集群阵列212的集群214A-214N中的任一个可以处理将写入到并行处理器存储器222内的存储器单元224A-224N中的任何存储器单元的数据。存储器交叉开关216可以被配置成将每个集群214A-214N的输出传送到任何分区单元220A-220N或另一集群214A-214N，其可以对输出执行附加处理操作。每个集群214A-214N可以通过存储器交叉开关216与存储器接口218进行通信以从各种外部存储器设备读取或写入到各种外部存储器设备。在一个实施例中，存储器交叉开关216具有至存储器接口218的连接，以与I/O单元204通信，以及至并行处理器存储器222的本地实例的连接，从而使得不同的处理集群214A-214N内的处理单元能够与系统存储器或对于并行处理单元202而言非本地的其他存储器进行通信。在一个实施例中，存储器交叉开关216可以使用虚拟信道来分离集群214A-214N与分区单元220A-220N之间的业务流。

虽然在并行处理器200内图示了并行处理单元202的单个实例，但是可以包括并行处理单元202的任何数目的实例。例如，可以在单个插入卡上提供并行处理单元202的多个实例，或者可以使多个插入卡互连。即使不同实例具有不同数目的处理核、不同量的本地并行处理器存储器和/或其他配置差异，并行处理单元202的不同实例也可以被配置成互操作。例如并且在一个实施例中，并行处理单元202的一些实例可以包括相对于其他实例更高精度的浮点单元。结合并行处理单元202或并行处理器200的一个或多个实例的系统可以以各种配置和形状因数来实现，包括但不限于台式计算机、膝上型计算机或手持式个人计算机、服务器、工作站、游戏控制台和/或嵌入式系统。

图2B是根据示例性实施例的分区单元220的框图。在一个实施例中，分区单元220是图2A的分区单元220A-220N中的一个的实例。如所图示的，分区单元220包括L2高速缓存221、帧缓冲器接口225和ROP 226（光栅操作单元）。L2高速缓存221是被配置成执行从存储器交叉开关216和ROP 226所接收的加载和存储操作的读取/写入高速缓存。L2高速缓存221向帧缓冲器接口225输出读取未命中和紧急写回请求以用于处理。也可以经由帧缓冲器接口225向帧缓冲器发送更新以用于进行处理。在一个实施例中，帧缓冲器接口225与并行处理器存储器中的存储器单元中的一个对接，所述存储器单元诸如（例如，在并行处理器存储器222内的）图2A的存储器单元224A-224N。

在图形应用中，ROP 226是执行诸如模板（stencil）、z检验、混合等的光栅操作的处理单元。ROP 226然后输出图形存储器中存储的经处理的图形数据。在一些实施例中，ROP226包括压缩逻辑，以压缩写入到存储器的深度或颜色数据并且对从存储器读取的深度或颜色数据解压缩。压缩逻辑可以是利用多个压缩算法中的一个或多个的无损压缩逻辑。由ROP 226执行的压缩的类型可以基于要被压缩的数据的统计特性而变化。例如，在一个实施例中，在每图块的基础上对深度和颜色数据执行增量（delta）颜色压缩。

在一些实施例中，ROP 226被包括在每个处理集群（例如，图2A的集群214A-214N）内而不是分区单元220内。在这样的实施例中，通过存储器交叉开关216传输针对像素数据而不是像素片段数据的读取和写入请求。经处理的图形数据可以显示在显示设备（诸如图1的一个或多个显示设备110中的一个）上，被路由以用于由（一个或多个）处理器102进一步处理，或者被路由以用于由图2A的并行处理器200内的处理实体中的一个进一步处理。

图2C是根据示例性实施例的并行处理单元内的处理集群214的框图。在一个实施例中，处理集群是图2A的处理集群214A-214N中的一个的实例。处理集群214可以被配置成并行地执行许多线程，其中术语“线程”是指对一组特定输入数据执行的特定程序的实例。在一些实施例中，在不提供多个独立的指令单元的情况下，单指令多数据（SIMD）指令发布技术被用于支持大量线程的并行执行。在其他实施例中，单指令多线程（SIMT）技术被用于使用公共（common）指令单元来支持大量一般同步的线程的并行执行，所述公共指令单元被配置成向处理集群中的每一个内的一组处理引擎发布指令。与其中所有处理引擎通常执行相同指令的SIMD执行制度不同，SIMT执行允许不同线程更容易地遵循通过给定线程程序的有分歧的执行路径。本领域技术人员将理解，SIMD处理制度表示SIMT处理制度的功能子集。

处理集群214的操作可以经由向SIMT并行处理器分发处理任务的流水线管理器232来控制。流水线管理器232从图2A的调度器210接收指令并且经由图形多处理器234和/或纹理单元236来管理那些指令的执行。所图示的图形多处理器234是SIMT并行处理器的示例性实例。然而，不同架构的各种类型的SIMT并行处理器可以被包括在处理集群214内。图形多处理器234的一个或多个实例可以被包括在处理集群214内。图形多处理器234可以处理数据，并且数据交叉开关240可以用于将经处理数据分发到包括其他着色器单元的多个可能目的地中的一个。流水线管理器232可以通过为将经由数据交叉开关240分发的经处理数据指定目的地来促进经处理数据的分发。

处理集群214内的每个图形多处理器234可以包括一组相同的功能执行逻辑（例如，算术逻辑单元、加载-存储单元等）。功能执行逻辑可以以流水线方式进行配置，其中可以在先前的指令完成之前发布新的指令。功能执行逻辑支持各种操作，包括整数和浮点算术比较操作、布尔操作移位和各种代数函数的计算。在一个实施例中，可以利用相同的功能单元硬件来执行不同的操作，并且可能存在功能单元的任何组合。

传输到处理集群214的指令构成线程。跨一组并行处理引擎执行的一组线程是线程组。线程组对不同的输入数据执行相同的程序。线程组内的每个线程可以被指派给图形多处理器234内的不同处理引擎。线程组可以包括比图形多处理器234内的处理引擎的数目更少的线程。当线程组包括比处理引擎的数目更少的线程时，处理引擎中的一个或多个可能在该线程组被处理的周期期间空闲。线程组还可以包括比图形多处理器234内的处理引擎的数目更多的线程。当线程组包括比图形多处理器234内的处理引擎的数目更多的线程时，可以在连续的时钟周期内执行处理。在一个实施例中，可以在图形多处理器234上同时执行多个线程组。

在一个实施例中，图形多处理器234包括用于执行加载和存储操作的内部高速缓冲存储器。在一个实施例中，图形多处理器234可以放弃内部高速缓存并且使用处理集群214内的高速缓冲存储器（例如，L1高速缓存308）。每个图形多处理器234还能够访问在所有处理集群214之间共享并且可以用于在线程之间传送数据的分区单元（例如，图2A的分区单元220A-220N）内的L2高速缓存。图形多处理器234还可以访问芯片外全局存储器，所述芯片外全局存储器可以包括本地并行处理器存储器和/或系统存储器中的一个或多个。并行处理单元202外部的任何存储器可以用作全局存储器。其中处理集群214包括图形多处理器234的多个实例的实施例可以共享可以存储在L1高速缓存308中的公共指令和数据。

每个处理集群214可以包括被配置成将虚拟地址映射到物理地址的MMU 245（存储器管理单元）。在其他实施例中，MMU 245的一个或多个实例可以驻留在图2的存储器接口218内。MMU 245包括一组页表条目（PTE），其用于将虚拟地址映射到图块（tile）的物理地址（更多地讨论分块）并且可选地映射到高速缓存行索引。MMU 245可以包括地址转换后备缓冲器（TLB）或高速缓存，其可以驻留在图形多处理器234或L1高速缓存或处理集群214内。处理物理地址以分发表面数据访问局部性，以允许分区单元之间的高效请求交织。可以使用高速缓存行索引来确定对高速缓存行的请求是命中还是未命中。

在图形和计算应用中，处理集群214可以被配置成使得每个图形多处理器234耦合至纹理单元236以用于执行纹理映射操作，例如确定纹理样本位置、读取纹理数据和过滤纹理数据。根据需要，从（未示出的）内部纹理L1高速缓存或者在一些实施例中从图形多处理器234内的L1高速缓存读取并且从L2高速缓存、本地并行处理器存储器或系统存储器获取纹理数据。每个图形多处理器234向数据交叉开关240输出经处理任务以向另一处理集群214提供该经处理任务用于进一步处理或以经由存储器交叉开关216将该经处理任务存储在L2高速缓存、本地并行处理器存储器或系统存储器中。preROP 242（预先光栅操作单元）被配置成从图形多处理器234接收数据，将数据引导到ROP单元，所述ROP单元可以与如本文中所描述的分区单元（例如，图2A的分区单元220A-220N）位置在一起。preROP 242单元可以执行对颜色混合的优化、组织像素颜色数据并执行地址转换。

将领会，本文中所描述的核架构是说明性的并且变型和修改是可能的。任何数目的处理单元，例如图形多处理器234、纹理单元236、preROP 242等，可以被包括在处理集群214内。另外，虽然仅示出一个处理集群214，但如本文中所描述的并行处理单元可以包括处理集群214的任何数目的实例。在一个实施例中，每个处理集群214可以被配置成使用分离且不同的处理单元、L1高速缓存等来独立于其他处理集群214进行操作。

图2D示出了根据一个示例性实施例的图形多处理器234。在这样的实施例中，图形多处理器234与处理集群214的流水线管理器232耦合。图形多处理器234具有执行流水线，所述执行流水线包括但不限于指令高速缓存252、指令单元254、地址映射单元256、寄存器文件258、一个或多个通用图形处理单元（GPGPU）核262和一个或多个加载/存储单元266。GPGPU核262和加载/存储单元266经由存储器和高速缓存互连268与高速缓冲存储器272和共享存储器270耦合。

在一个实施例中，指令高速缓存252从流水线管理器232接收要执行的指令流。所述指令被高速缓存在指令高速缓存252中并被分派以用于由指令单元254执行。指令单元254可以将指令分派为线程组（例如，线程束（warp）），其中线程组的每个线程被指派给GPGPU核262内的不同执行单元。指令可以通过指定统一地址空间内的地址来访问本地、共享或全局地址空间中的任何地址空间。地址映射单元256可以用于将统一地址空间中的地址转换成可由加载/存储单元266访问的不同存储器地址。

寄存器文件258为图形多处理器324的功能单元提供一组寄存器。寄存器文件258为连接至图形多处理器324的功能单元（例如，GPGPU核262、加载/存储单元266）的数据路径的操作数提供临时存储。在一个实施例中，在功能单元中的每个之间划分寄存器文件258，使得每个功能单元被分配寄存器文件258的专用部分。在一个实施例中，在正由图形多处理器324执行的不同线程束之间划分寄存器文件258。

GPGPU核262可以各自包括用于执行图形多处理器324的指令的浮点单元（FPU）和/或整数算术逻辑单元（ALU）。根据实施例，GPGPU核262可以在架构方面类似，或者可以在架构方面不同。例如并且在一个实施例中，GPGPU核262的第一部分包括单精度FPU和整数ALU，而GPGPU核的第二部分包括双精度FPU。在一个实施例中，FPU可以实现针对浮点算术的IEEE754-2008标准或实现可变精度浮点算术。图形多处理器324可以另外包括一个或多个固定功能或特殊功能单元，以执行诸如复制矩形或像素混合操作之类的特定功能。在一个实施例中，GPGPU核中的一个或多个还可以包括固定或特殊功能逻辑。

在一个实施例中，GPGPU核262包括SIMD逻辑，所述SIMD逻辑能够对多组数据执行单个指令。在一个实施例中，GPGPU核262可以物理地执行SIMD4、SIMD8和SIMD16指令并且逻辑地执行SIMD1、SIMD2和SIMD32指令。用于GPGPU核的SIMD指令可以在编译时间由着色器编译器生成或者在执行为了单程序多数据（SPMD）或SIMT架构所编写和编译的程序时自动地生成。被配置用于SIMT执行模型的程序的多个线程可以经由单个SIMD指令来执行。例如并且在一个实施例中，执行相同或类似操作的八个SIMT线程可以经由单个SIMD8逻辑单元来并行地执行。

存储器和高速缓存互连268是互连网络，所述互连网络将图形多处理器324的功能单元中的每个连接至寄存器文件258和共享存储器270。在一个实施例中，存储器和高速缓存互连268是允许加载/存储单元266实现共享存储器270与寄存器文件258之间的加载和存储操作的交叉开关互连。寄存器文件258可以以与GPGPU核262相同的频率进行操作，因此GPGPU核262与寄存器文件258之间的数据传送具有非常低的时延。共享存储器270可以用于实现在图形多处理器234内的功能单元上执行的线程之间的通信。例如，高速缓冲存储器272可以用作数据高速缓存，以高速缓存在功能单元与纹理单元236之间传送的纹理数据。共享存储器270也可以用作经高速缓存的受管理的程序。除了在高速缓冲存储器272内存储的经自动地高速缓存的数据之外，在GPGPU核262上执行的线程还可以在共享存储器内以编程方式存储数据。

图3A-3B图示了根据示例性实施例的附加图形多处理器。所图示的图形多处理器325、350是图2C的图形多处理器234的变体。所图示的图形多处理器325、350可以被配置为能够同时执行大量执行线程的流式多处理器（SM）。

图3A示出了根据附加示例性实施例的图形多处理器325。图形多处理器325包括与图2C-2D的图形多处理器234相关的执行资源单元的多个附加实例。例如，图形多处理器325可以包括指令单元332A-332B、寄存器文件334A-334B和（一个或多个）纹理单元344A-344B的多个实例。图形多处理器325还包括多组图形或计算执行单元（例如，GPGPU核336A-336B、GPGPU核337A-337B、GPGPU核338A-338B）和多组加载/存储单元340A-340B。在一个实施例中，执行资源单元具有公共指令高速缓存330、纹理和/或数据高速缓冲存储器342和共享存储器346。

各种组件可以经由互连结构327进行通信。在一个实施例中，互连结构327包括一个或多个交叉开关，以实现图形多处理器325的各种组件之间的通信。在一个实施例中，互连结构327是分离的高速网络结构层，在其上堆叠了图形多处理器325的每个组件。图形多处理器325的组件经由互连结构327而与远程组件通信。例如，GPGPU核336A-336B、337A-337B以及3378A-338B可以各自经由互连结构327而与共享存储器346通信。互连结构327可以对图形多处理器325内的通信进行仲裁以确保组件之间公平的带宽分配。

图3B示出了根据附加示例性实施例的图形多处理器350。图形处理器包括多组执行资源356A-356D，其中每组执行资源包括多个指令单元、寄存器文件、GPGPU核和加载存储单元，如图2D和图3A中所图示的。执行资源356A-356D可以与（一个或多个）纹理单元360A-360D合作工作以用于纹理操作，同时共享指令高速缓存354和共享存储器362。在一个实施例中，执行资源356A-356D可以共享指令高速缓存354和共享存储器362以及纹理和/或数据高速缓冲存储器358A-358B的多个实例。各种组件可以经由与图3A的互连结构327类似的互连结构352进行通信。

本领域技术人员将理解，图1、2A-2D和3A-3B中所描述的架构就示例性的本发明的实施例的范围而言是描述性的而非限制性的。因此，本文中所描述的技术可以在任何恰当地配置的处理单元上实现，所述处理单元包括但不限于一个或多个移动应用处理器、一个或多个台式计算机或服务器中央处理单元（CPU）（包括多核CPU）、一个或多个并行处理单元（诸如图2A的并行处理单元202）、以及一个或多个图形处理器或专用处理单元，而不脱离本文中所描述的实施例的范围。

在一些实施例中，如本文中所描述的并行处理器或GPGPU通信地耦合至主机/处理器核以使图形操作、机器学习操作、模式分析操作和各种通用GPU（GPGPU）功能加速。GPU可以通过总线或其他互连（例如，诸如PCIe或NVLink之类的高速互连）通信地耦合至主处理器/核。在其他实施例中，GPU可以集成在与核相同的封装或芯片上并且通过内部处理器总线/互连（即，在封装或芯片内部）通信地耦合至所述核。不管GPU被连接的方式如何，处理器核都可以以工作描述符中包含的命令/指令序列的形式向GPU分配工作。GPU然后使用专用电路/逻辑以用于高效地处理这些命令/指令。

用于GPU到主处理器互连的技术

图4A图示了其中多个GPU 410-413通过高速链路440-443（例如，总线、点对点互连等）通信地耦合至多个多核处理器405-406的示例性架构。在一个实施例中，取决于实现方式，高速链路440-443支持4GB/s、30GB/s、80GB/s或更高的通信吞吐量。可以使用各种互连协议，包括但不限于PCIe 4.0或5.0和NVLink 2.0。然而，本发明的基本原理不限于任何特定的通信协议或吞吐量。

此外，并且在一个实施例中，GPU 410-413中的两个或更多个通过高速链路444-445互连，所述高速链路444-445可以使用与用于高速链路440-443的那些协议/链路相同或不同的协议/链路来实现。类似地，多核处理器405-406中的两个或更多个可以通过高速链路433连接，所述高速链路433可以是以20GB/s、30GB/s、120GB/s或更高来操作的对称多处理器（SMP）总线。替代地，图4A中示出的各种系统组件之间的所有通信可以使用相同的协议/链路（例如，通过公共互连结构）来完成。然而，如所提及的，本发明的基本原理不限于任何特定类型的互连技术。

在一个实施例中，每个多核处理器405-406分别经由存储器互连430-431通信地耦合至处理器存储器401-402，并且每个GPU 410-413分别通过GPU存储器互连450-453通信地耦合至GPU存储器420-423。存储器互连430-431和450-453可以利用相同或不同的存储器访问技术。作为示例而非限制，处理器存储器401-402和GPU存储器420-423可以是易失性存储器，诸如动态随机存取存储器（DRAM）（包括堆叠式DRAM）、图形DDR SDRAM（GDDR）（例如，GDDR5、GDDR6）或高带宽存储器（HBM），和/或可以是非易失性存储器，诸如3D XPoint或Nano-Ram。在一个实施例中，存储器的某个部分可以是易失性存储器，而另一部分可以是非易失性存储器（例如，使用两级存储器（2LM）层次（hierarchy））。

如以下所描述的，尽管各种处理器405-406和GPU 410-413可以分别物理地耦合至特定存储器401-402、420-423，但可以实现统一的存储器架构，其中相同的虚拟系统地址空间（也称为“有效地址”空间）分布在所有各种物理存储器之中。例如，处理器存储器401-402可以各自包括64GB的系统存储器地址空间，并且GPU存储器420-423可以各自包括32GB的系统存储器地址空间（在该示例中导致总共256GB的可寻址存储器）。

图4B图示了依照一个示例性实施例的多核处理器407与图形加速模块446之间的互连的附加细节。图形加速模块446可以包括集成在经由高速链路440耦合至处理器407的线卡上的一个或多个GPU芯片。替代地，图形加速模块446可以集成在与处理器407相同的封装或芯片上。

所图示的处理器407包括多个核460A-460D，其每个具有转换后备缓冲器461A-461D和一个或多个高速缓存462A-462D。所述核可以包括用于执行指令和处理数据的各种其他组件（例如，指令获取单元、分支预测单元、解码器、执行单元、重排序缓冲器等），其未被图示以避免模糊本发明的基本原理。高速缓存462A-462D可以包括1级（L1）和2级（L2）高速缓存。此外，一个或多个共享高速缓存426可以被包括在高速缓存层次中并由核460A-460D的集合共享。例如，处理器407的一个实施例包括24个核，每个具有它自己的L1高速缓存、12个共享的L2高速缓存和12个共享的L3高速缓存。在该实施例中，L2高速缓存和L3高速缓存中的一个由两个相邻核共享。处理器407和图形加速器集成模块446与系统存储器441连接，所述系统存储器441可以包括处理器存储器401-402。

通过一致性总线464经由核间通信来为各种高速缓存462A-462D、456和系统存储器441中存储的数据和指令维持一致性。例如，每个高速缓存可以具有与其关联的高速缓存一致性逻辑/电路，以响应于所检测的对特定高速缓存行的读取或写入而通过一致性总线464进行通信。在一个实现中，通过一致性总线464实现高速缓存窥探协议以窥探高速缓存访问。高速缓存窥探/一致性技术被本领域技术人员良好地理解，并且将不在这里详细地描述以避免模糊本发明的基本原理。

在一个实施例中，代理电路425将图形加速模块446通信地耦合至一致性总线464，从而允许图形加速模块446作为核的对等体参与缓存一致性协议。具体地，接口435通过高速链路440（例如，PCIe总线、NVLink等）向代理电路425提供连接性，并且接口437将图形加速模块446连接至链路440。

在一个实现中，加速器集成电路436代表图形加速模块446的多个图形处理引擎431、432、N提供高速缓存管理、存储器访问、上下文管理和中断管理服务。图形处理引擎431、432、N可以各自包括单独的图形处理单元（GPU）。替代地，图形处理引擎431、432、N可以包括GPU内的不同类型的图形处理引擎，诸如图形执行单元、媒体处理引擎（例如，视频编码器/解码器）、采样器和位块传输（blit）引擎。换言之，图形加速模块可以是具有多个图形处理引擎431-432、N的GPU，或图形处理引擎431-432、N可以是集成在公共封装、线卡或芯片上的单独的GPU。

在一个实施例中，加速器集成电路436包括存储器管理单元（MMU）439，用于执行诸如虚拟到物理存储器转换（也称为有效到实际存储器转换）之类的各种存储器管理功能和用于访问系统存储器441的存储器访问协议。MMU 439还可以包括转换后备缓冲器（TLB）（未示出），用于高速缓存虚拟/有效到物理/实地址转换。在一个实现中，高速缓存438存储命令和数据，用于由图形处理引擎431-432、N高效访问。在一个实施例中，使高速缓存438和图形存储器433-434、N中存储的数据与核高速缓存462A-462D、456和系统存储器411保持一致。如所提及的，这可以经由代理电路425来完成，所述代理电路425代表高速缓存438和存储器433-434、N参与高速缓存一致性机制（例如，向高速缓存438发送与处理器高速缓存462A-462D、456上的高速缓存行的修改/访问相关的更新并从高速缓存438接收更新）。

一组寄存器445存储用于由图形处理引擎431-432、N执行的线程的上下文数据，并且上下文管理电路448管理线程上下文。例如，上下文管理电路448可以执行保存和恢复操作以在上下文切换期间保存和恢复各种线程的上下文（例如，其中第一线程被保存并且第二线程被存储，使得第二线程可以由图形处理引擎执行）。例如，在上下文切换时，上下文管理电路448可以将当前寄存器值存储到（例如，由上下文指针标识的）存储器中的指定区域。其然后可以在返回到该上下文时恢复寄存器值。在一个实施例中，中断管理电路447接收并处理从系统设备所接收的中断。

在一个实现中，由MMU 439将来自图形处理引擎431的虚拟/有效地址转换成系统存储器411中的实际/物理地址。加速器集成电路436的一个实施例支持多个（例如，4个、8个、16个）图形加速器模块446和/或其他加速器设备。图形加速器模块446可以专用于在处理器407上执行的单个应用，或者可以在多个应用之间共享。在一个实施例中，呈现虚拟化的图形执行环境，其中图形处理引擎431-432、N的资源与多个应用或虚拟机（VM）共享。资源可以被细分成“切片（slice）”，所述切片被基于与VM和/或应用相关联的处理要求和优先级而分配给不同的VM和/或应用。

因此，加速器集成电路充当到图形加速模块446的系统的桥，并提供地址转换和系统存储器高速缓存服务。此外，加速器集成电路436可以提供用于主处理器的虚拟化设施以管理图形处理引擎、中断和存储器管理的虚拟化。

因为图形处理引擎431-432、N的硬件资源被显式地映射到由主处理器407看到的实地址空间，所以任何主处理器都可以使用有效地址值对这些资源进行直接寻址。在一个实施例中，加速器集成电路436的一个功能是图形处理引擎431-432、N的物理分离，使得它们对系统表现为独立单元。

如所提及的，在所图示的实施例中，一个或多个图形存储器433-434、M分别耦合至图形处理引擎431-432、N中的每个。图形存储器433-434、M存储正由图形处理引擎431-432、N中的每个处理的指令和数据。图形存储器433-434、M可以是易失性存储器，诸如DRAM（包括堆叠式DRAM）、GDDR存储器（例如，GDDR5、GDDR6）或HBM，和/或可以是非易失性存储器，诸如3D XPoint或Nano-Ram。

在一个实施例中，为了减少链路440上的数据业务，使用偏置技术来确保图形存储器433-434、M中存储的数据是将被图形处理引擎431-432、N最频繁地使用并且优选地不被核460A-460D使用（至少不频繁地使用）的数据。类似地，偏置机制试图使核（并且优选地不是图形处理引擎431-432、N）所需的数据保持在核的高速缓存462A-462D、456和系统存储器411内。

图4C图示了其中加速器集成电路436集成在处理器407内的另一示例性实施例。在该实施例中，图形处理引擎431-432、N经由接口437和接口435（再次，其可以利用任何形式的总线或接口协议）通过高速链路440与加速器集成电路436直接通信。加速器集成电路436可以执行与关于图4B所描述的那些操作相同的操作，但考虑到其紧密接近于一致性总线462和高速缓存462A-462D、426，可能以较高的吞吐量执行所述操作。

一个实施例支持不同的编程模型，其包括专用进程编程模型（没有图形加速模块虚拟化）和共享编程模型（具有虚拟化）。共享编程模型可以包括由加速器集成电路436控制的编程模型和由图形加速模块446控制的编程模型。

在专用进程模型的一个实施例中，图形处理引擎431-432、N在单个操作系统下专用于单个应用或进程。该单个应用可以将其他应用请求汇集到图形引擎431-432、N，从而在VM/分区内提供虚拟化。

在专用进程编程模型中，图形处理引擎431-432、N可以由多个VM/应用分区共享。共享的模型需要系统管理程序来将图形处理引擎431-432、N虚拟化，以允许由每个操作系统的访问。对于没有管理程序的单分区系统，图形处理引擎431-432、N由操作系统拥有。在这两个情况下，操作系统可以将图形处理引擎431-432、N虚拟化以提供对每个进程或应用的访问。

对于共享编程模型，图形加速模块446或单独的图形处理引擎431-432、N使用进程句柄（process handle）来选择进程元素。在一个实施例中，进程元素被存储在系统存储器411中并且可使用本文中所描述的有效地址到实地址转换技术来寻址。进程句柄可以是在向图形处理引擎431-432、N登记它的上下文（即，调用系统软件以向进程元素链表添加进程元素）时提供给主机进程的实现特定的值。进程句柄的较低16位可以是进程元素链表内的进程元素的偏移。

图4D图示了示例性加速器集成切片490。如本文中所使用的，“切片”包括加速器集成电路436的处理资源的指定部分。系统存储器411内的应用有效地址空间482存储进程元素483。在一个实施例中，进程元素483响应于来自在处理器407上执行的应用480的GPU调用481而被存储。进程元素483包含针对对应的应用480的进程状态。进程元素483中包含的工作描述符（WD）484可以是应用所请求的单个作业，或者可以包含指向作业队列的指针。在后面的情况下，WD 484是指向应用的地址空间482中的作业请求队列的指针。

图形加速模块446和/或单独的图形处理引擎431-432、N可以由系统中的进程的全部或子集所共享。本发明的实施例包括用于建立进程状态并向图形加速模块446发送WD484以在虚拟化环境中开始作业的基础结构。

在一个实现中，专用进程编程模型是实现特定的。在该模型中，单个进程拥有图形加速模块446或单独的图形处理引擎431。因为图形加速模块446由单个进程拥有，所以管理程序针对拥有的分区来初始化加速器集成电路436，并且操作系统在图形加速模块446被指派时针对拥有的进程来初始化加速器集成电路436。

在操作中，加速器集成切片490中的WD获取单元491获取下一个WD 484，所述下一个WD 484包括对要由图形加速模块446的图形处理引擎中的一个完成的工作的指示。来自WD 484的数据可以被存储在寄存器445中并由如所图示的MMU 439、中断管理电路447和/或上下文管理电路446使用。例如，MMU 439的一个实施例包括用于访问OS虚拟地址空间485内的段/页表486的段/页行走电路（walk circuitry）。中断管理电路447可以处理从图形加速模块446所接收的中断事件492。当执行图形操作时，由MMU 439将图形处理引擎431-432、N生成的有效地址493转换成实地址。

在一个实施例中，针对每个图形处理引擎431-432、N和/或图形加速模块446复制同一组寄存器445，并且可以由管理程序或操作系统初始化该同一组寄存器445。这些复制的寄存器中的每个可以被包括在加速器集成切片490中。表1中示出了可以由管理程序初始化的示例性寄存器。

表1 - 管理程序初始化的寄存器

1	切片控制寄存器
		2	实地址（RA）调度的进程区域指针
3	权限屏蔽覆盖寄存器
		4	中断向量表条目偏移
5	中断向量表条目限制
		6	状态寄存器
7	逻辑分区ID
		8	实地址（RA）管理程序加速器利用记录指针
9	存储描述寄存器

表2中示出了可以由操作系统初始化的示例性寄存器。

表2 - 操作系统初始化的寄存器

1	进程和线程标识
		2	有效地址（EA）上下文保存/恢复指针
3	虚拟地址（VA）加速器利用记录指针
		4	虚拟地址（VA）存储段表指针
5	权限屏蔽
		6	工作描述符

在一个实施例中，每个WD 484特定于特定图形加速模块446和/或图形处理引擎431-432、N。它包含图形处理引擎431-432、N完成其工作所需的所有信息，或者其可以是指向在其处应用已经建立要完成的工作的命令队列的存储器位置的指针。

图4E图示了共享模型的一个示例性实施例的附加细节。该实施例包括其中存储了进程元素列表499的管理程序实地址空间498。管理程序实地址空间498可经由管理程序496来访问，所述管理程序496将用于操作系统495的图形加速模块引擎虚拟化。

共享编程模型允许来自系统中的分区的全部或子集的进程的全部或子集使用图形加速模块446。有两个编程模型，其中图形加速模块446由多个进程和分区共享：时间切片共享和图形定向共享。

在该模型中，系统管理程序496拥有图形加速模块446并且使其功能对所有操作系统495可用。为使图形加速模块446支持由系统管理程序496进行的虚拟化，图形加速模块446可以遵守以下要求：1）应用的作业请求必须是自主的（即，不需要在作业之间维持状态），或者图形加速模块446必须提供上下文保存和恢复机制。2）由图形加速模块446保证在指定时间量内完成应用的作业请求，包括任何转换故障，或者图形加速模块446提供抢占对作业的处理的能力。3）当以定向共享编程模型操作时，必须在进程之间保证图形加速模块446的公平性。

在一个实施例中，对于共享模型，要求应用480利用图形加速模块446类型、工作描述符（WD）、权限屏蔽寄存器（AMR）值以及上下文保存/恢复区域指针（CSRP）来进行操作系统495系统调用。图形加速模块446类型描述了用于系统调用的目标加速功能。图形加速模块446类型可以是系统特定的值。WD被专门针对图形加速模块446来格式化，并且可以采用以下形式：图形加速模块446命令、指向用户定义结构的有效地址指针、指向命令队列的有效地址指针、或用于描述要由图形加速模块446完成的工作的任何其他数据结构。在一个实施例中，AMR值是用于当前进程的AMR状态。传递给操作系统的值与设置AMR的应用类似。如果加速器集成电路436和图形加速模块446的实现不支持用户权限屏蔽覆盖寄存器（UAMOR），则操作系统可以在在管理程序调用中传递AMR之前向AMR值应用当前UAMOR值。在将AMR置于进程元素483中之前，管理程序496可以可选地应用当前权限屏蔽覆盖寄存器（AMOR）值。在一个实施例中，CSRP是寄存器445中的一个，其包含应用的地址空间482中的区域的有效地址以用于使图形加速模块446保存和恢复上下文状态。如果不要求在作业之间保存状态或当作业被抢占时，该指针是可选的。上下文保存/恢复区域可以是固定的（pinned）系统存储器。

在接收到系统调用时，操作系统495可以验证应用480已注册并被给予使用图形加速模块446的权限。操作系统495然后利用表3中示出的信息来调用管理程序496。

表3 - OS对管理程序调用参数

1	工作描述符（WD）
		2	（可能被屏蔽的）权限屏蔽寄存器（AMR）值
3	有效地址（EA）上下文保存/恢复区域指针（CSRP）
		4	进程ID（PID）和可选的线程ID（TID）
5	虚拟地址（VA）加速器利用记录指针（AURP）
		6	存储段表指针（SSTP）的虚拟地址
7	逻辑中断服务号（LISN）

在接收到管理程序调用时，管理程序496验证操作系统495已注册并被给予使用图形加速模块446的权限。管理程序496然后将进程元素483放入针对对应的图形加速模块446类型的进程元素链表中。进程元素可以包括表4中示出的信息。

表4 - 进程元素信息

1	工作描述符（WD）
		2	（可能被屏蔽的）权限屏蔽寄存器（AMR）值
3	有效地址（EA）上下文保存/恢复区域指针（CSRP）
		4	进程ID（PID）和可选的线程ID（TID）
5	虚拟地址（VA）加速器利用记录指针（AURP）
		6	存储段表指针（SSTP）的虚拟地址
7	逻辑中断服务号（LISN）
		8	从管理程序调用参数导出的中断向量表
9	状态寄存器（SR）值
		10	逻辑分区ID（LPID）
11	实地址（RA）管理程序加速器利用记录指针
		12	存储描述符寄存器（SDR）

在一个实施例中，管理程序初始化多个加速器集成切片490寄存器445。

如图4F中所图示的，本发明的一个示例性实施例采用可经由用于访问物理处理器存储器401-402和GPU存储器420-423的公共虚拟存储器地址空间来寻址的统一存储器。在该实现中，在GPU 410-413上执行的操作利用相同的虚拟/有效存储器地址空间来访问处理器存储器401-402，并且反之亦然，由此简化可编程性。在一个实施例中，将虚拟/有效地址空间的第一部分分配给处理器存储器401，将第二部分分配给第二处理器存储器402，将第三部分分配给GPU存储器420，以此类推。整个虚拟/有效存储器空间（有时称为有效地址空间）由此跨处理器存储器401-402和GPU存储器420-423中的每个分布，从而允许任何处理器或GPU访问任何物理存储器（利用映射到该存储器的虚拟地址）。

在一个实施例中，MMU 439A-439E中的一个或多个内的偏置/一致性管理电路494A-494E确保主处理器（例如，405）与GPU 410-413的高速缓存之间的高速缓存一致性，并且实现指示其中应当存储某些类型的数据的物理存储器的偏置技术。虽然在图4F中图示了偏置/一致性管理电路494A-494E的多个实例，但偏置/一致性电路可以被实现在一个或多个主处理器405的MMU内和/或加速器集成电路436内。

一个实施例允许将GPU附接的存储器420-423映射为系统存储器的一部分，并使用共享虚拟存储器（SVM）技术进行访问，但不会遭受与全系统高速缓存一致性相关联的典型性能缺陷的影响。将GPU附接的存储器420-423作为系统存储器来访问而没有繁重的高速缓存一致性开销的能力为GPU卸载提供有利的操作环境。该布置允许主处理器405软件设置操作数并访问计算结果，而不具有传统I/O DMA数据拷贝的开销。这样的传统拷贝涉及驱动调用、中断和存储器映射I/O（MMIO）访问，所述访问相对于简单存储器访问而言都是低效的。同时，访问GPU附接的存储器420-423而没有高速缓存一致性开销的能力对于卸载计算的执行时间而言可能是关键的。例如，在具有大量流式写入存储器业务的情况下，高速缓存一致性开销可以显著减小由GPU 410-413看到的有效写入带宽。操作数设置的效率、结果访问的效率以及GPU计算的效率都在确定GPU卸载的有效性方面发挥作用。

在一个实现中，GPU偏置与主处理器偏置之间的选择由偏置跟踪器数据结构驱动。例如，可以使用偏置表，所述偏置表可以是每一GPU附接存储器页包括1或2位的页粒度结构（即，以存储器页的粒度来控制）。可以在一个或多个GPU附接存储器420-423的被偷存储器范围中实现偏置表，在GPU 410-413中具有或不具有偏置高速缓存（例如，以高速缓存频繁/最近使用的偏置表的条目）。替代地，整个偏置表可以维持在GPU内。

在一个实现中，在实际访问GPU存储器之前访问与对GPU附接存储器420-423的每次访问相关联的偏置表条目，从而引起以下操作。首先，将来自GPU 410-413的在GPU偏置中发现其页的本地请求直接转发到对应的GPU存储器420-423。（例如，通过如以上讨论的高速链路）将来自GPU的在主机偏置中发现其页的本地请求转发到处理器405。在一个实施例中，来自处理器405的在主处理器偏置中发现所请求的页的请求完成像正常存储器读取那样的请求。替代地，可以将涉及GPU偏置页的请求转发给GPU 410-413。如果GPU当前未正在使用该页，则GPU然后可以将该页转换成主处理器偏置。

可以通过基于软件的机制、基于硬件辅助的软件的机制，或者对于有限的一组情况基于纯硬件的机制，来改变页的偏置状态。

用于改变偏置状态的一个机制采用API调用（例如OpenCL），所述API调用继而调用GPU的设备驱动，所述设备驱动继而向GPU发送引导它改变偏置状态的消息（或将命令描述符入队），并且对于某些转换，在主机中执行高速缓存冲刷（flush）操作。高速缓存冲刷操作是从主处理器405偏置到GPU偏置的转换所需的，但不是相反转换所需的。

在一个实施例中，通过暂时渲染主处理器405不可高速缓存的GPU偏置页来维持高速缓存一致性。为了访问这些页，处理器405可以从GPU 410请求访问，所述GPU 410可能或可能不立即准予访问，这取决于实现。因此，为了减少处理器405与GPU 410之间的通信，有利的是确保GPU偏置页是GPU所需但不是主处理器405所需的那些页，并且反之亦然。

图形处理流水线

图5图示了根据示例性实施例的图形处理流水线500。在一个实施例中，图形处理器可以实现所图示的图形处理流水线500。图形处理器可以被包括在如本文中所描述的并行处理子系统（诸如图2A的并行处理器200）内，其在一个实施例中是图1的（一个或多个）并行处理器112的变体。各种并行处理系统可以经由如本文中所描述的并行处理单元（例如，图2A的并行处理单元202）的一个或多个实例来实现图形处理流水线500。例如，着色器单元（例如，图2C-2D的图形多处理器234）可以被配置成执行顶点处理单元504、曲面细分控制处理单元508、曲面细分评估处理单元512、几何处理单元516和片段/像素处理单元524中的一个或多个的功能。数据组装器502，图元组装器506、514、518，曲面细分单元510，光栅化器522和光栅操作单元526的功能还可以由处理集群（例如，图2A的处理集群214）内的其他处理引擎和对应的分区单元（例如，图2A的分区单元220A-220N）来执行。图形处理流水线500还可以使用用于一个或多个功能的专用处理单元来实现。在一个实施例中，图形处理流水线500的一个或多个部分可以由通用处理器（例如，CPU）内的并行处理逻辑来执行。在一个实施例中，图形处理流水线500的一个或多个部分可以经由存储器接口528访问芯片上存储器（例如，如图2A中的并行处理器存储器222），所述存储器接口528可以是图2A的存储器接口218的实例。

在一个实施例中，数据组装器502是收集表面和图元的顶点数据的处理单元。数据组装器502然后向顶点处理单元504输出包括顶点属性的顶点数据。顶点处理单元504是可编程执行单元，所述可编程执行单元执行顶点着色器程序，从而如由顶点着色器程序所指定那样对顶点数据进行光照（lighting）和变换。顶点处理单元504读取在高速缓存、本地或系统存储器中存储的供在处理顶点数据中使用的数据，并且可以被编程成将顶点数据从基于对象的坐标表示变换成世界空间坐标空间或归一化的设备坐标空间。

图元组装器506的第一实例从顶点处理单元50接收顶点属性。图元组装器506根据需要读取所存储的顶点属性并构造图形图元以用于由曲面细分控制处理单元508进行处理。图形图元包括如由各种图形处理应用编程接口（API）所支持的三角形、线段、点、补丁等。

曲面细分控制处理单元508将输入顶点视为针对几何补丁的控制点。所述控制点从来自补丁的输入表示（例如，补丁的基础）变换成适用于在由曲面细分评估处理单元512进行的表面评估中使用的表示。曲面细分控制处理单元508还可以计算针对几何补丁的边缘的曲面细分因子。曲面细分因子适用于单个边缘，并量化与边缘相关的依赖于视图的细节等级。曲面细分单元510被配置成接收针对补丁的边缘的曲面细分因子并将补丁细分成诸如线、三角形或四边形图元之类的多个几何图元，所述多个几何图元被传输到曲面细分评估处理单元512。曲面细分评估处理单元512对细分的补丁的参数化坐标进行操作以生成与几何图元相关联的每个顶点的顶点属性和表面表示。

图元组装器514的第二实例从曲面细分评估处理单元512接收顶点属性，根据需要读取所存储的顶点属性，并构造图形图元以用于由几何处理单元516处理。几何处理单元516是可编程执行单元，所述可编程执行单元执行几何着色器程序以如由几何着色器程序所指定那样变换从图元组装器514所接收的图形图元。在一个实施例中，几何处理单元516被编程成将图形图元细分成一个或多个新的图形图元并且计算用于将新的图形图元光栅化的参数。

在一些实施例中，几何处理单元516可以在几何流中添加或删除元素。几何处理单元516向图元组装器518输出指定新的图形图元的参数和顶点。图元组装器518从几何处理单元516接收参数和顶点，并构建图形图元以由视口缩放、拣选（cull）和裁剪（clip）单元520进行处理。几何处理单元516读取并行处理器存储器或系统存储器中存储的数据以供在处理几何数据中使用。视口缩放、拣选和裁剪单元520执行裁剪、拣选和视口缩放，并向光栅化器522输出经处理的图形图元。

光栅化器522可以执行深度拣选和其他基于深度的优化。光栅化器522还对新图形图元执行扫描转换以生成片段并向片段/像素处理单元524输出那些片段和关联的覆盖数据。片段/像素处理单元524是被配置成执行片段着色器程序或像素着色器程序的可编程执行单元。片段/像素处理单元524变换从光栅化器522所接收的片段或像素，如由片段或像素着色器程序所指定的那样。例如，片段/像素处理单元524可以被编程成执行包括但不限于纹理映射、着色、混合、纹理校正和透视校正的操作，以产生输出到光栅操作单元526的着色片段或像素。片段/像素处理单元524可以读取并行处理器存储器或系统存储器中存储的数据，以供在处理片段数据时使用。片段或像素着色器程序可以被配置成根据针对处理单元所配置的采样速率以样本、像素、图块或其他粒度着色。

光栅操作单元526是处理单元，其执行包括但不限于模板、z检验、混合等的光栅操作，并且将像素数据作为经处理的图形数据输出以存储在图形存储器（例如，如图2A中的并行处理器存储器222，和/或如图1中的系统存储器104）中，以显示在一个或多个显示设备110上或者用于由一个或多个处理器102或（一个或多个）并行处理器112中的一个进行进一步处理。在一些实施例中，光栅操作单元526被配置成压缩写入到存储器的z或颜色数据，并解压缩从存储器读取的z或颜色数据。

机器学习概述

机器学习算法是可以基于一组数据来学习的算法。机器学习算法的实施例可以被设计成对数据集内的高级抽象进行建模。例如，图像识别算法可以用于确定给定的输入属于若干种类别中的哪一种；回归算法可以在给定输入的情况下输出数值；并且模式识别算法可以用于生成翻译文本或执行文本至语音和/或语音识别。

一个示例性类型的机器学习算法是神经网络。存在许多类型的神经网络；一种简单类型的神经网络是前馈网络。可以将前馈网络实现为无环图，其中节点布置在层中。通常，前馈网络拓扑包括输入层和输出层，输入层和输出层通过至少一个隐藏层分开。隐藏层将由输入层接收到的输入变换为对在输出层中生成输出有用的表示。网络节点经由边缘全连接至相邻层中的节点，但每个层内的节点之间不存在边缘。在前馈网络的输入层的节点处接收的数据经由激活函数被传播（即，“前馈”）至输出层的节点，所述激活函数基于系数（“权重”）来计算网络中的每个连续层的节点的状态，所述系数分别与连接这些层的边缘中的每个相关联。取决于由执行的算法所表示的特定模型，来自神经网络算法的输出可以采用各种形式。

在可以使用机器学习算法来对具体问题进行建模之前，使用训练数据集来训练所述算法。训练神经网络涉及：选择网络拓扑；使用表示被网络建模的问题的一组训练数据；以及调节权重，直到网络模型针对训练数据集的所有实例表现为具有最小误差。例如，在用于神经网络的监督式学习训练过程期间，将由网络响应于表示训练数据集中的实例的输入所产生的输出与该实例的“正确”的已标记输出相比较；计算表示所述输出与已标记输出之间的差异的误差信号；以及当将误差信号向后传播穿过网络的层时，调节与所述连接相关联的权重以最小化该误差。当从训练数据集的实例中生成的每个输出的误差被最小化时，网络被视为“已经过训练”。

机器学习算法的准确度会受到用于训练所述算法的数据集的质量的很大影响。训练过程可以是计算密集型的，并且在常规通用处理器上可能需要大量的时间。因此，使用并行处理硬件来训练许多类型的机器学习算法。这对于优化神经网络的训练是特别有用的，因为在调节神经网络中的系数时执行的计算本身自然地适于并行实现。具体地，许多机器学习算法和软件应用已被适配成在通用图形处理设备内使用并行处理硬件。

图6是机器学习软件栈600的广义图。机器学习应用602可以被配置成使用训练数据集来训练神经网络或使用已训练的深度神经网络来实现机器智能。机器学习应用602可以包括神经网络和/或专用软件的训练和推断功能，所述功能可以用于在部署之前训练神经网络。机器学习应用602可以实现任何类型的机器智能，包括但不限于：图像识别、映射和定位、自主导航、语音合成、医学成像或语言翻译。

可以经由机器学习框架604来实现针对机器学习应用602的硬件加速。机器学习框架604可以提供机器学习图元的库。机器学习图元是机器学习算法通常执行的基本操作。在没有机器学习框架604的情况下，将需要机器学习算法的开发者创建和优化与机器学习算法相关联的主要计算逻辑，然后在开发出新的并行处理器时重新优化所述计算逻辑。相反，机器学习应用可以被配置成使用由机器学习框架604提供的图元来执行必要的计算。示例性图元包括张量卷积、激活函数和池化，它们是在训练卷积神经网络（CNN）时执行的计算操作。机器学习框架604还可以提供图元以用于实现由许多机器学习算法执行的基本线性代数子程序，诸如矩阵和向量操作。

机器学习框架604可以处理从机器学习应用602接收的输入数据，并生成至计算框架606的适当输入。计算框架606可以使提供给GPGPU驱动608的底层指令抽象化，以使得机器学习框架604能够经由GPGPU硬件610来利用硬件加速而无需机器学习框架604非常熟悉GPGPU硬件610的架构。另外，计算框架606可以跨越多种类型和各代GPGPU硬件610来实现针对机器学习框架604的硬件加速。

GPGPU机器学习加速

图7图示了根据示例性实施例的高度并行的通用图形处理单元700。在一个实施例中，通用处理单元（GPGPU）700可以被配置成在处理与训练深度神经网络相关联的这种类型的计算工作负荷中特别高效。另外，GPGPU 700可以直接链接至GPGPU的其他实例以用于创建多GPU集群，从而改进特别深的神经网络的训练速度。

GPGPU 700包括主机接口702以用于实现与主处理器的连接。在一个实施例中，主机接口702是PCI Express接口。然而，主机接口还可以是供应商特定的通信接口或通信结构。GPGPU 700从主处理器接收命令，并使用全局调度器704以将与那些命令相关联的执行线程分布至一组计算集群706A-H。计算集群706A-H共享高速缓冲存储器708。高速缓冲存储器708可以充当计算集群706A-H内的高速缓冲存储器中的较高级高速缓存。

GPGPU 700包括存储器714A-B，所述存储器经由一组存储器控制器712A-B与计算集群706A-H耦合。在各种实施例中，存储器714A-B可以包括各种类型的存储器设备，包括动态随机存取存储器（DRAM）或图形随机存取存储器（诸如，同步图形随机存取存储器（SGRAM），包括图形双倍数据速率（GDDR）存储器）。在一个实施例中，存储器单元224A-224N还可以包括3D堆叠式存储器，包括但不限于高带宽存储器（HBM）。

在一个实施例中，每个计算集群706A包括一组图形多处理器，诸如图4A的图形多处理器400。计算集群的图形多处理器包括多种类型的整数和浮点逻辑单元，所述单元可以在一系列精度（包括适合于机器学习计算的精度）下执行计算操作。例如且在一个实施例中，计算集群706A-H中的每个中的浮点单元的至少一子集可以被配置成执行16位或32位浮点操作，而浮点单元的不同子集可以被配置成执行64位浮点操作。

GPGPU 700的多个实例可以被配置成作为计算集群来操作。由计算集群用于同步和数据交换的通信机制跨实施例变化。在一个实施例中，GPGPU 700的多个实例通过主机接口702来通信。在一个实施例中，GPGPU 700包括使GPGPU 700与GPU链路710耦合的I/O中枢708，所述GPU链路实现至GPGPU的其他实例的直接连接。在一个实施例中，GPU链路710耦合至专用GPU-GPU桥，所述GPU-GPU桥实现GPGPU 700的多个实例之间的通信和同步。在一个实施例中，GPU链路710与高速互连耦合，以用于将数据传输和接收至其他GPGPU或并行处理器。在一个实施例中，GPGPU 700的多个实例位于单独的数据处理系统中并且经由网络设备来通信，所述网络设备可经由主机接口702来访问。在一个实施例中，除主机接口702之外或作为主机接口702的替代，GPU链路710可以被配置成使得能够连接至主处理器。

虽然GPGPU 700的所图示配置可以被配置成训练神经网络，但是一个实施例提供了GPGPU 700的替代配置，其可以被配置成用于部署在高性能或低功率推断平台内。在推断配置中，GPGPU 700包括相对于训练配置更少的计算集群706A-H。另外，与存储器714A-B相关联的存储器技术可以在推断和训练配置之间有所不同。在一个实施例中，GPGPU 700的推断配置可以支持推断特定的指令。例如，推断配置可以提供对一个或多个8位整数点积指令的支持，所述指令通常在用于已部署神经网络的推断操作期间使用。

图8图示了根据示例性实施例的多GPU计算系统800。多GPU计算系统800可以包括处理器802，所述处理器经由主机接口开关804耦合至多个GPGPU 806A-D。在一个实施例中，主机接口开关804是将处理器802耦合至PCI Express总线的PCI Express开关设备，处理器802可以通过所述PCI Express总线与这组GPGPU 806A-D通信。多个GPGPU 806A-806D中的每个可以是图7的GPGPU 700的实例。GPGPU 806A-D可以经由一组高速点对点GPU至GPU链路816互连。高速GPU至GPU链路可以经由专用GPU链路（诸如，如图7中的GPU链路710）连接至GPGPU 806A-806D中的每个。P2P GPU链路816使得GPGPU 806A-D中的每个之间能够直接通信，而无需通过主机接口总线（处理器802连接至所述主机接口总线）来通信。在GPU至GPU业务针对P2P GPU链路的情况下，主机接口总线仍然可用于系统存储器访问或与多GPU计算系统800的其他实例通信（例如，经由一个或多个网络设备）。虽然在所图示的实施例中GPGPU806A-D经由主机接口开关804连接至处理器802，但是在一个实施例中，处理器802包括对P2P GPU链路816的直接支持并且可以直接连接至GPGPU 806A-D。

机器学习神经网络实现

由本文中描述的实施例提供的计算架构可以被配置成执行特别适合于训练和部署用于机器学习的神经网络的这些类型的并行处理。可以将神经网络一般化为具有图关系的函数的网络。如本领域中众所周知的，存在机器学习中所使用的各种类型的神经网络实现。一个示例性类型的神经网络是如先前描述的前馈网络。

第二个示例性类型的神经网络是卷积神经网络（CNN）。CNN是用于处理具有已知的、网格状拓扑的数据（诸如，图像数据）的专用前馈神经网络。因此，CNN通常用于计算机视觉和图像识别应用，但它们也可以用于其他类型的模式识别，诸如语音和语言处理。CNN输入层中的节点被组织为一组“过滤器”（受视网膜中发现的感受域（receptive field）启发的特征检测器），并且每一组过滤器的输出被传播至网络的连续层中的节点。用于CNN的计算包括将卷积数学操作应用于每个过滤器以产生该过滤器的输出。卷积是由两个函数执行以产生第三个函数的一种专门的数学操作，所述第三个函数是两个原始函数中的一个的修改版本。在卷积网络术语中，关于卷积的第一个函数可以被称为输入，而第二个函数可以被称为卷积内核。输出可以被称为特征图。例如，至卷积层的输入可以是多维数据阵列，其定义输入图像的各种颜色分量。卷积内核可以是多维参数阵列，其中通过针对神经网络的训练过程来适配所述参数。

递归神经网络（RNN）是一族前馈神经网络，其包括层之间的反馈连接。RNN使得能够通过跨神经网络的不同部分共享参数数据来对序列数据进行建模。RNN的架构包括循环。这些循环表示变量的当前值在未来的时间对其自身值的影响，因为来自RNN的输出数据的至少一部分被用作反馈以用于处理序列中的后续输入。由于语言数据可被组成的可变本质，这个特征使RNN变得对语言处理特别有用。

下文描述的图呈现了示例性前馈、CNN和RNN网络，以及描述了用于分别训练和部署那些类型的网络中的每一种的通用过程。将理解，这些描述就本文中描述的任何特定实施例而论是示例性且非限制性的，并且一般说来通常可以将所图示的概念应用于深度神经网络和机器学习技术。

上文描述的示例性神经网络可以用于执行深度学习。深度学习是使用深度神经网络进行的机器学习。与仅包括单个隐藏层的浅层神经网络相反，深度学习中使用的深度神经网络是由多个隐藏层组成的人工神经网络。更具深度的神经网络通常训练起来更具计算密集性。然而，网络的附加隐藏层实现了多步模式识别，所述多步模式识别相对于浅层机器学习技术导致减少的输出误差。

深度学习中使用的深度神经网络通常包括前端网络以用于执行耦合至表示数学模型的后端网络的特征识别，所述数学模型可以基于提供给所述模型的特征表示来执行操作（例如，目标分类、语音识别等）。深度学习使得能够执行机器学习，而无需针对所述模型执行手工特征工程。相反，深度神经网络可以基于输入数据内的统计结构或相关性来学习特征。所学习的特征可以提供给数学模型，所述数学模型可以将所检测的特征映射至输出。由网络使用的数学模型通常专用于待执行的特定任务，并且不同的模型将用于执行不同的任务。

一旦将神经网络结构化，就可以将学习模型应用于网络以将网络训练成执行特定任务。学习模型描述如何在模型内调节权重以减少网络的输出误差。反向传播误差是一种用于训练神经网络的常用方法。向网络呈现输入向量以供处理。使用损失函数将网络的输出与期望的输出相比较，并且为输出层中的每个神经元计算误差值。然后，向后传播该误差值，直到每个神经元具有粗略地表示其对原始输出的贡献的相关联误差值。然后，网络可以使用算法（诸如，随机梯度下降算法）从那些误差中学习，以更新神经网络的权重。

图9A-B图示了示例性卷积神经网络。图9A图示了CNN内的各种层。如图9A中所示，用于对图像处理进行建模的示例性CNN可以接收输入902，所述输入描述输入图像的红、绿和蓝（RGB）分量。输入902可以由多个卷积层（例如，卷积层904、卷积层906）处理。可选地，来自所述多个卷积层的输出可以由一组全连接层908处理。全连接层中的神经元具有至前一层中的所有激活的全连接，如先前针对前馈网络所描述的。来自全连接层908的输出可以用于从网络中生成输出结果。可以使用矩阵乘法而非卷积来计算全连接层908内的激活。并非所有的CNN实现都使用全连接层906。例如，在一些实现中，卷积层906可以生成CNN的输出。

卷积层被稀疏地连接，这不同于全连接层908中发现的传统神经网络配置。传统神经网络层被全连接，使得每个输出单元与每个输入单元相互作用。然而，卷积层被稀疏地连接，这是因为域的卷积的输出（而非域中的每个节点的相应状态值）被输入至后续层的节点，如所图示。与卷积层相关联的内核执行卷积操作，所述卷积操作的输出被发送至下一个层。在卷积层内执行的降维是使得CNN能够进行缩放以处理大图像的一个方面。

图9B图示了在CNN的卷积层内的示例性计算阶段。可以在卷积层914的三个阶段中处理至CNN的卷积层912的输入。这三个阶段可以包括卷积阶段916、检测器阶段918和池化阶段920。然后，卷积层914可以将数据输出至连续的卷积层。网络的最终卷积层可以生成输出特征图数据或提供至全连接层的输入，例如以生成至CNN的输入的分类值。

在卷积阶段916中，卷积层914可以并行执行若干个卷积，以产生一组线性激活。卷积阶段916可以包括仿射变换，所述仿射变换是可以被指定为线性变换外加平移的任何变换。仿射变换包括旋转、平移、缩放和这些变换的组合。卷积阶段计算连接至输入中特定区域的函数的输出（例如，神经元），所述特定区域可以被确定为与神经元相关联的局部区域。神经元计算神经元的权重与局部输入（神经元连接至所述局部输入）中的区域之间的点积。来自卷积阶段916的输出定义由卷积层914的连续阶段处理的一组线性激活。

线性激活可以由检测器阶段918处理。在检测器阶段918中，每个线性激活由非线性激活函数处理。非线性激活函数增加整体网络的非线性性质，而不影响卷积层的感受域。可以使用若干种类型的非线性激活函数。一个具体的类型是修正线性单元（ReLU），其使用被定义为f(x)=max (0,x)的激活函数，使得激活在零处被阈值化。

池化阶段920使用池化函数，所述池化函数用附近输出的概括统计数值来代替卷积层906的输出。池化函数可以用于将平移不变性引入到神经网络中，使得至输入的轻微平移不改变池化输出。局部平移的不变性在输入数据中的特征存在性比特征的精确位置更加重要的场景中可以是有用的。可以在池化阶段920期间使用各种类型的池化函数，包括最大池化、平均池化和L2范数池化。另外，一些CNN实现不包括池化阶段。相反，这样的实现代替附加的卷积阶段，所述附加的卷积阶段相对于先前的卷积阶段具有增大的步幅。

然后，来自卷积层914的输出可以由下一个层922处理。下一个层922可以是附加的卷积层或是全连接层908中的一个。例如，图9A的第一卷积层904可以输出至第二卷积层906，而第二卷积层可以输出至全连接层908中的第一层。

图10图示了示例性递归神经网络1000。在递归神经网络（RNN）中，网络的先前状态影响网络的当前状态的输出。可以使用各种各样的函数以各种各样的方式来构建RNN。RNN的使用通常围绕使用数学模型以基于先前的输入序列来预测未来。例如，RNN可以用于执行统计语言建模以在给定先前的字序列的情况下预测即将来临的字。可以将所图示的RNN1000描述为具有以下各项：输入层1002，其接收输入向量；隐藏层1004，用于实现递归函数；反馈机构1005，用于实现先前状态的“存储器”；以及输出层1006，用于输出结果。RNN 1000基于时间步长来操作。经由反馈机构1005基于先前的时间步长来影响RNN在给定的时间步长的状态。针对给定的时间步长，由先前状态和在当前时间步长的输入来定义隐藏层1004的状态。在第一时间步长的初始输入(x₁)可以由隐藏层1004处理。第二输入(x₂)可以由隐藏层1004使用在处理初始输入(x₁)期间所确定的状态信息来处理。可以将给定的状态计算为s_t=f(Ux_t+ Ws_t-1)，其中，U和W是参数矩阵。函数f通常为非线性，诸如双曲正切函数（Tanh）或修正函数f(x)=max(0,x)的变体。然而，隐藏层1004中使用的特定数学函数可以取决于RNN1000的特定实现细节而变化。

除所描述的基本CNN和RNN网络之外，还可以实现那些网络的变化。一个示例RNN变体是长短期记忆（LSTM）RNN。LSTM RNN能够学习对于处理更长的语言序列而言可能有必要的长期依赖性。CNN的变体是卷积深度置信网络，所述卷积深度置信网络具有类似于CNN的结构并且以类似于深度置信网络的方式受训练。深度置信网络（DBN）是由随机性（随机）变量的多个层组成的生成式神经网络。可以使用贪婪式无监督式学习来逐层训练DBN。然后，DBN的学习权重可以用于通过确定用于神经网络的一组最佳初始权重来提供预训练神经网络。

图11图示了深度神经网络的示例性训练和部署。一旦已针对任务将给定的网络结构化，就使用训练数据集1102来训练神经网络。已开发出各种训练框架604以用于实现对训练过程的硬件加速。例如，图6的机器学习框架604可以被配置为训练框架604。训练框架604可以跟未训练的神经网络1106挂钩，并且使得能够使用本文中描述的并行处理资源来训练未训练的神经网以生成已训练的神经网1108。

为了开始训练过程，可以随机地或通过使用深度置信网络进行预训练来选择初始权重。然后，可以以监督或无监督的方式来执行训练循环。

监督式学习是一种学习方法，其中将训练作为调停（mediated）操作来执行，诸如当训练数据集1102包括输入（其与所述输入的期望输出成对）时，或在训练数据集包括具有已知的输出的输入并且神经网络的输出被手动地分级的情况下。网络处理输入，并且将所得输出与一组预期或期望的输出相比较。然后，通过系统反向传播误差。训练框架1104可以进行调节，以调节控制未训练的神经网络1106的权重。训练框架1104可以提供工具以用于监视未训练的神经网络1106在多大程度上收敛于适合基于已知的输入数据生成正确的答案的模型。当调节网络的权重以改善由神经网络生成的输出时，反复地出现训练过程。训练过程可以继续，直到神经网络达到与已训练的神经网1108相关联的统计上期望的准确度。然后，可以部署已训练的神经网络1108以实现任何数目的机器学习操作。

无监督式学习是一种学习方法，其中网络试图使用未标记数据来训练其自身。因此，针对无监督式学习，训练数据集1102将包括输入数据而无任何关联的输出数据。未训练的神经网络1106可以学习未标记输入内的分组，并且可以确定个别输入如何与整体数据集相关。无监督式训练可以用于生成自组织映射，所述自组织映射是能够执行在数据降维中有用的操作的一种类型的已训练神经网络1107。无监督式训练还可以用于执行异常检测，所述异常检测允许标识输入数据集中偏离数据正常模式的数据点。

还可以采用监督式和无监督式训练的变化。半监督式学习是一种技术，其中训练数据集1102包括相同分布的已标记数据和未标记数据的混合。增量学习是监督式学习的变体，其中连续地使用输入数据以用于进一步训练模型。增量学习使得已训练的神经网络1108能够适配于新数据1112，而不忘记在初始训练期间根植在网络内的知识。

不管是监督式还是无监督式，用于特别深的神经网络的训练过程对于单个计算节点而言可能是过于计算密集的。可以使用计算节点的分布式网络而非使用单个计算节点来加速训练过程。

图12是图示了分布式学习的示例性框图。分布式学习是训练模型，其使用多个分布式计算节点来执行神经网络的监督式或无监督式训练。所述分布式计算节点可以各自包括一个或多个主处理器以及通用处理节点中的一个或多个，诸如如图7中的高度并行的通用图形处理单元700。如所图示，分布式学习可以由模型并行1202、数据并行1204或模型和数据并行1204的组合来执行。

在模型并行1202中，分布式系统中的不同计算节点可以针对单个网络的不同部分执行训练计算。例如，可以由分布式系统的不同处理节点来训练神经网络的每个层。模型并行的益处包括缩放到特别大的模型的能力。分裂与神经网络的不同层相关联的计算使得能够训练非常大的神经网络，其中所有层的权重将不纳入（fit into）单个计算节点的存储器中。在一些实例中，模型并行在执行大型神经网络的无监督式训练中可以是特别有用的。

在数据并行1204中，分布式网络的不同节点具有模型的完整实例，并且每个节点接收数据的不同部分。然后，组合来自不同节点的结果。虽然用于数据并行的不同方法是有可能的，但是数据并行训练方法都需要一种组合结果并使每个节点之间的模型参数同步的技术。组合数据的示例性方法包括参数求平均和基于更新的数据并行。参数求平均训练在训练数据的子集上的每个节点，并且将全局参数（例如，权重、偏差）设定为来自每个节点的参数的平均值。参数求平均使用保持参数数据的中心参数服务器。基于更新的数据并行类似于参数求平均，除了以下情况之外：传递对模型的更新而非将来自节点的参数传递到参数服务器。另外，可以以分散的方式执行基于更新的数据并行，其中更新被压缩并且在节点之间传递。

例如，可以在分布式系统中实现经组合的模型和数据并行1206，在所述分布式系统中，每个计算节点包括多个GPU。每个节点可以具有模型的完整实例，其中每个节点内的单独GPU用于训练模型的不同部分。

分布式训练相对于单个机器上的训练具有增加的开销。然而，本文中描述的并行处理器和GPGPU可以各自实现各种技术以减少分布式训练的开销，包括用于实现高带宽GPU-GPU数据传递和加速的远程数据同步的技术。

示例性机器学习应用

可以应用机器学习以解决各种技术问题，包括但不限于计算机视觉、自主驾驶和导航、语音识别以及语言处理。计算机视觉传统上已是机器学习应用的最活跃研究领域中的一个。计算机视觉的应用范围为从重现人类视觉能力（诸如，识别人脸）到创建新类别的视觉能力。例如，计算机视觉应用可以被配置成从视频中可见的物体中所诱导的振动来识别声波。并行处理器加速的机器学习使得能够使用明显大于先前可行的训练数据集的训练数据集来训练计算机视觉应用，并且使得能够使用低功率并行处理器来部署推断系统。

并行处理器加速的机器学习具有自主驾驶应用，包括车道和道路标志识别、障碍物回避、导航和驾驶控制。加速的机器学习技术可以用于基于数据集来训练驾驶模型，所述数据集定义对特定训练输入的适当响应。本文中描述的并行处理器可以使得能够快速训练用于自主驾驶解决方案的日益复杂的神经网络，并且使得能够将低功率推断处理器部署在适合于集成到自主运载工具中的移动平台中。

并行处理器加速的深度神经网络已实现自动语音识别（ASR）的机器学习方法。ASR包括创建在给定的输入声序列的情况下计算最可能的语言序列的函数。使用深度神经网络的加速的机器学习已实现代替先前用于ASR的隐马尔可夫模型（HMM）和高斯混合模型（GMM）。

并行处理器加速的机器学习还可以用于加速自然语言处理。自动学习程序可以使用统计推断算法以产生对于误差的或不熟悉的输入具有鲁棒性的模型。示例性自然语言处理器应用包括人类语言之间的自动机器翻译。

可以将用于机器学习的并行处理平台划分为训练平台和部署平台。训练平台通常高度并行，并且包括优化以用于加速多GPU单节点训练和多节点多GPU训练。适合于训练的示例性并行处理器包括图700的高度并行的通用图形处理单元700和图800的多GPU计算系统800。相反，部署的机器学习平台通常包括适合于用在诸如相机、自主机器人和自主运载工具之类的产品中的较低功率并行处理器。

图13图示了适合于使用训练模型执行推断的示例性推断片上系统（SOC）1300。SOC1300可以集成处理组件，包括媒体处理器1302、视觉处理器1304、GPGPU 1306和多核处理器1308。SOC 1300可以另外包括片上存储器1305，所述片上存储器1305可以实现可由所述处理组件中的每个访问的共享片上数据池。所述处理组件可以针对低功率操作被优化，以用于使得能够部署至各种各样的机器学习平台（包括自主运载工具和自主机器人）。例如，可以将SOC 1300的一种实现用作用于自主运载工具的主控制系统的一部分。在SOC 1300被配置成用于自主运载工具中的情况下，SOC被设计和配置成用于符合部署管辖权的相关功能安全标准。

在操作期间，媒体处理器1302和视觉处理器1304可以一致地工作以加速计算机视觉操作。媒体处理器1302可以使得能够对多个高分辨率（例如，4K、8K）视频流进行低时延解码。可以将已解码的视频流写入到片上存储器1305中的缓冲器。然后，视觉处理器1304可以解析已解码的视频，并且对已解码视频的帧执行初步处理操作以准备使用已训练的图像识别模型来处理帧。例如，视觉处理器1304可以加速用于CNN（用于对高分辨率视频数据执行图像识别）的卷积操作，而后端模型计算由GPGPU 1306执行。

多核处理器1308可以包括控制逻辑，以便有助于数据传递的排序和同步以及由媒体处理器1302和视觉处理器1304执行的共享存储器操作。多核处理器1308还可以充当应用处理器，以执行可以使用GPGPU 1306的推断计算能力的软件应用。例如，可以以在多核处理器1308上执行的软件实现导航和驾驶逻辑的至少一部分。这样的软件可以直接将计算工作负荷发布给GPGPU 1306，或可以将计算工作负荷发布给多核处理器1308，所述多核处理器可以将那些操作的至少一部分卸载到GPGPU 1306。

GPGPU 1306可以包括计算集群，诸如高度并行的通用图形处理单元700内的计算集群706A-706H的低功率配置。GPGPU 1306内的计算集群可以支持被具体地优化以用于对已训练的神经网络执行推断计算的指令。例如，GPGPU 1306可以支持用于执行低精度计算（诸如，8位和4位整数向量操作）的指令。

使用改进的CNN的图像处理系统

图14是具有有着用于处理输入图像1402的改进的CNN的卷积神经网络（CNN）系统1404的图像处理系统1400的示例性框图。在一个实施例中，CNN系统1404利用减少的层节点根据图15A-15B和16A-16B实现改进的CNN。对于这些示例性实施例，通过使用减少的层节点，可以显著减少用于卷积计算的连接和参数的数目。在另一实施例中，CNN系统1404根据图17、18A和18B实现具有模仿深度神经网络（DNN）的浅层CNN网络的改进的CNN。在这些示例性实施例中，浅层且高效的CNN网络可以使用具有较小存储器要求的较少计算来模仿DNN。

在一些实施例中，CNN系统1404可以包括或由图1-8和19-32中公开和描述的系统和处理器，或者由所述系统和处理器来实现或利用所述系统和处理器而被实现。在其他实施例中，可以使用如在图6和7中描述的硬件加速来实现CNN系统1404。在一个实施例中，输入图像1402是由传感器阵列（未示出）捕获的图像，并且可以采取具有R、G和B值的红绿蓝（RGB）格式，并且在其他实施例中，输入图像1402采取具有亮度、照度和颜色色度值的颜色空间像素（YUV）格式。任何类型的图像捕获设备可以用于捕获输入图像1402并且是CNN系统1404中用于存储输入图像1402的存储器（未示出）。在示例性实施例中，CNN系统1404使用如关于图15A-15B、16A-17和18A-18B所公开的改进的CNN来处理输入图像1402，这可以为具有有限存储器和计算资源的处理系统显著减少卷积计算。

（具有减少的层节点的CNN）

图15A-15B图示了根据示例性实施例的利用使用减少的CNN层节点的改进的CNN 1508处理下采样的输入图像1504（例如，输入图像1502的四个较小图像）的图像处理系统1500。改进的CNN 1508架构可以通过使用更少的连接（即，CNN层节点）来减少训练并改进测试，以便减少相应参数的CNN计算。

参考图15A，输入图像1502可以具有由宽度（W）和高度（H）定义的任何类型的分辨率或像素阵列尺寸。在一个实施例中，输入图像1502提供RGB颜色值，并且在其他实施例中，输入图像1502提供YUV颜色值。可以利用数据集训练传统的CNN以处理输入图像1502的全分辨率WxH。该CNN可以具有三个主要层：卷积层、池化层以及称为全连接层或输出层的其余层。最终的输出层可以应用称为Softmax的函数，其帮助对输入图像1502进行分类。例如，输出层可以输出类别得分并且可以提供N个Softmax函数，从而提供在N个标签上的分布。标签可用于标识像素或图像。可以完全训练这样的CNN，其包含大量节点层连接和参数。在本文中公开的示例性实施例中，描述了改进的CNN系统和网络，其可以利用具有有限计算能力和存储器的系统和设备来使用完整CNN的能力。

在示例性实施例中，对于改进的CNN系统，首先将输入图像1502下采样成较小的图像，作为下采样的输入图像1504。在该示例中，下采样的输入图像1504包括四个较小的图像，这些图像中的每个具有W/2 x H/2的分辨率。该分辨率小于输入图像1502的全分辨率WxH。在其他实施例中，可以将多于四个图像用于下采样的输入图像1504。如图15A中所示，输入图像1502的分辨率被分成多个4像素块1501。用于下采样的输入图像1504的四个较小图像中的每个可以取4像素块1501中的四个像素之中的一个以形成下采样的输入图像1504。在一个实施例中，该四个较小图像可以串接在一起。通过共享4像素块1501中的像素，每个较小图像类似于输入图像1502。下采样的输入图像1504（例如，具有分辨率W/2xH/2的四个图像）被馈送或输入到改进的CNN 1508。通过使用较小的图像，与处理具有WxH的全分辨率的全输入图像1502相比，改进的CNN 1508需要较小的CNN内核来对下采样的输入图像1504执行卷积操作。

改进的CNN 1506包括卷积-池化层1506。在一个实施例中，卷积-池化层1506包括如在图9B中公开的三个处理阶段，诸如卷积层914、检测器阶段918以及池化阶段或层912。卷积-池化层1506可以包括任何数目的卷积和池化层。每个卷积层包括多个节点。节点可以充当过滤器，并且其输出被传播到连续CNN层中的节点。用于节点的计算包括向每个过滤器应用卷积数学操作以产生该过滤器的输出。这样的操作是由两个函数执行以产生第三个函数的专门类型的数学操作，所述第三个函数是两个原始函数中的一个的修改版本。对于CNN，到卷积的第一个函数可以称为输入，而第二个函数可以称为卷积核。输出可以称为特征图。卷积层中的节点的输出可以输入到池化层，所述池化层用统计概要替换所述输出以减小卷积节点输出的空间大小。在该示例中，用于下采样的输入图像1504的四个较小图像中的每个的多维数据阵列被输入到改进的CNN 1508的卷积-池化层1506，其中对输入图像1502的较小图像执行卷积和池化操作。

在示例性实施例中，卷积-池化层1506通过全连接层模块-K（1510-K）向全连接层模块-1（1510-1）提供输出。每个全连接层模块-1（1510-1）到全连接层模块-K（1510-K）包括多个全连接层和可以帮助标识像素和图像的最终标签层，其被示出为标签-1（1511-1）到标签-K（1511-K）。在该示例中，全连接层模块（1510-1）到（1510-K）基于在如上面关于CNN网络所描述的完整CNN网络中使用以便以其全分辨率WxH处理输入图像1502的卷积节点的子集。例如，参考图15B，在一个实施例中，与使用所有节点的完整CNN的最后一层相比，最后一个卷积-池化层（1506-L）可以在最后一个卷积-池化层中使用减少的数目的节点。如所示，使用最后一个卷积-池化层（1506-L）中的节点的某些子集，并且每个子集被分组到相应的全连接层模块-1（1510-1）到K（1510-K）。

在该示例中，使用随机函数来选择最后一个卷积-池化层（1506-L）中的某些节点作为随机选择的节点-1（1507-1）到K（1507-K）以获得最后一个卷积-池化层1506-L中的节点的子集。例如，参考随机选择的节点-1（1507-1），选择最后一层的七个节点中的其输出被作为输入提供给全连接层模块层-1（1510-1）的四个节点。并且参考随机选择的节点-K（1507-K），选择最后一层的七个节点中的其输出被作为输入提供给全连接层模块层-K（1510-K）的三个节点。在其他实施例中，数目节点的平均值可用于将节点分成K个子集或组，其输出被作为输入提供给相应全连接模块层（1510-1）到（1510-K）。在示例性实施例中，最后一个全连接层的输出可以包括产生在N个类标签上的分布的N路Softmax函数（N个分类函数）。以该方式，给定训练数据集，可以训练DNN学习所有参数。在这些示例中，K和N可以是整数。

应当注意，用于完整CNN中的全连接层的参数可以占据用于CNN的总参数的多于90％。在示例性实施例中，通过使用从来自最后一个卷积-池化层（1506-L）的节点的子集或所选组接收输入的全连接层模块1-K（1510-1至1510-K），每个模块可以给出被示出为输出1（1515-1）到输出K（1515-K）的预测结果。在一个实施例中，可以取输出1（1515-1）到K（1515-K）的平均值，以获得可以改进最终预测的测试性能的最终输出或预测结果。因此，在图14、15A和15B的示例性实施例中，可以使用较少的参数，其中与使用完整CNN的最后一个卷积层中的所有节点相比，需要最终卷积层中的较少节点，提供从而向CNN系统提供计算效率。

图16A图示了根据示例性实施例的用于使用具有减少的CNN层节点的改进的CNN（例如，改进的CNN 1508）处理输入图像（例如，输入图像1502）的操作1600的示例性流程图。在操作1602处，将输入图像（例如，输入图像1502）下采样成较小图像（例如，下采样的输入图像1504的四个较小图像）。在操作1604处，使用最后一个卷积层（例如，最后一个卷积-池化层1506-L）中的减少的层节点由改进的CNN（例如，改进的CNN 1508）处理较小的图像。在操作1606处，输出使用改进的CNN处理的较小图像的结果。在一个示例中，输出可以是全连接模块层的输出（例如，全连接模块层-1（1510-1）到K（1510-K））。在其他示例中，输出可以是在检测或标识输入图像的特征时对经处理图像的最终预测或分类。例如，最后一个全连接层的输出可以包括N路Softmax函数（N个分类函数），其产生在N个类标签上的分布。在这些示例中，K和N可以是整数。

图16B图示了根据示例性实施例的用于使用最后一层（例如，最后一个卷积-池化层1506-L）中的减少的层节点来提供改进的CNN（例如，改进的CNN 1508）的输出的操作1620的示例性流程图。在操作1622处，选择完整CNN的最后一层中的层节点的子集。在一个实施例中，随机选择完整CNN的最后一层中的层节点的子集（例如，随机选择的节点-1（1507-1）到K（1507-K））以处理输入图像（例如，输入图像1502）的较小图像（例如，下采样的输入图像1504）。在操作1624处，将层节点的所选子集的输出转发或输入到相应的全连接模块层（例如，全连接模块层-1（1510-1）到K（1510-K））。在操作1626处，基于全连接模块层的结果输出最终预测或分类。例如，可以取每个全连接模块层的输出的平均值以获得最终预测结果，或者可以将全连接模块层中的一个或多个的输出用作预测结果。在其他示例中，最后一个全连接层的输出可以包括N路Softmax函数（N个分类函数），其产生在N个类标签上的分布。在这些示例中，K和N可以是整数。

（浅层CNN网络）

图17图示了根据示例性实施例的具有模仿深度神经网络（DNN）的浅层CNN网络的改进的CNN。如所示，浅层CNN网络1702被配置成通过使用较少的层和节点以及节点间连接来模仿深度神经网络1701。在示例性实施例中，浅层CNN网络包括具有3层和在第二层中的K个隐藏节点1703的每个较小CNN网络，其中K是由均匀随机生成器产生的整数。如所示，顶部浅层CNN网络在第二层中包括2个隐藏节点，并且底部浅层CNN在第二层中包括1个隐藏节点。与深度神经网络1701相比，浅层CNN网络1702更高效，其中从处理和存储器资源需要较少的计算。也就是说，深度神经网络1701是资源密集的，其中它的深度是涉及复杂互连的扩张的（expansive）。

图18A-18B是用于图示创建用于模仿DNN的更小且更高效的浅层CNN网络的系综（ensemble）的过程的示例性框图。参考图18A，公开了简化的CNN系统1800以图示生成浅层CNN网络的系综的过程。如所示，网络体系结构（architect）1804可以表示DNN的结构，其中训练器1806获得训练数据1802以根据网络架构1804建立DNN。训练器1806和微调器1808可以使用深度参考信息1810来微调DNN。参考图18A和18B，现在将解释组合器184组合浅层CNN网络1812以创建用于模仿DNN的网络系综1816的过程。

例如，参考图18B，在操作1852处，CNN结构是随机设计的浅层（小）CNN网络。在示例性实施例中，如图17中所示，随机设计的浅层CNN网络包括3层和在第二层处的K个隐藏节点1703，并且K由均匀随机生成器生成。在操作1854处，初始训练浅层CNN网络。例如，训练器1806可以针对DNN 1701通过训练器1806而使用训练数据1802和深度参考信息1810来训练浅层或小的CNN网络1812。在操作1856处，以递增方式微调浅层CNN网络1812。例如，可以调整第二浅层CNN网络以增强第一浅层CNN网络。如果样本被浅层CNN网络错误分类，但是被DNN正确分类，则可以相应地微调浅层CNN网络1812。在操作1858处，组合浅层CNN网络1812的输出。在一个实施例中，可以使用像投票之类的系综策略将浅层CNN网络1812的输出组合成网络系综1816。在示例性实施例中，较小的浅层CNN网络1812的网络系综1816可以模仿DNN 170并且与DNN 170一样有效，所述DNN 170在训练和分类阶段使用较少的计算和存储器资源。

图形系统概述

图19是根据实施例的处理系统1900的示例性框图。在各种实施例中，系统1900包括一个或多个处理器1902以及一个或多个图形处理器1908，并且可以是单处理器台式系统、多处理器工作站系统或具有大量处理器1902或处理器核1907的服务器系统。在一个实施例中，系统1900是被结合到用于在移动设备、手持式设备或嵌入式设备中使用的片上系统（SoC）集成电路内的处理平台。

系统1900的实施例可以包括下述各项或被结合到下述各项内：基于服务器的游戏平台，游戏控制台，其包括游戏和媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统1900是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统1900还可以包括可穿戴设备（诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备）、与所述可穿戴设备耦合、或者集成在所述可穿戴设备内。在一些实施例中，数据处理系统1900是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器1902以及由一个或多个图形处理器1908生成的图形界面。

在一些实施例中，一个或多个处理器1902每个包括用于处理指令的一个或多个处理器核1907，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核1907中的每个处理器核被配置成处理特定的指令集1909。在一些实施例中，指令集1909可以促进复杂指令集计算（CISC）、精简指令集计算（RISC）、或经由超长指令字（VLIW）的计算。多个处理器核1907可以各自处理不同的指令集1909，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核1907还可以包括其他处理设备，诸如数字信号处理器（DSP）。

在一些实施例中，处理器1902包括高速缓冲存储器1904。取决于架构，处理器1902可以具有单个内部高速缓存或多级内部高速缓存。在一些实施例中，在处理器1902的各种组件中共享高速缓冲存储器。在一些实施例中，处理器1902还使用外部高速缓存（例如，3级（L3）高速缓存或末级高速缓存（LLC））（未示出），可以使用已知的高速缓存一致性技术来在处理器核1907当中共享该外部高速缓存。另外，寄存器文件1906包括在处理器1902中，所述处理器可以包括用于存储不同类型的数据的不同类型的寄存器（例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器）。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器1902的设计。

在一些实施例中，处理器1902与处理器总线1910耦合，所述处理器总线1910用于在处理器1902与系统1900中的其他组件之间传输通信信号，诸如地址、数据、或控制信号。在一个实施例中，系统100使用示例性“中枢”系统架构，包括存储器控制器中枢1916和输入输出（I/O）控制器中枢1930。存储器控制器中枢1916促进存储器设备与系统1900的其他组件之间的通信，而I/O控制器中枢（ICH）1930经由本地I/O总线提供到I/O设备的连接。在一个实施例中，存储器控制器中枢1916的逻辑集成在处理器内。

存储器设备1920可以是动态随机存取存储器（DRAM）设备、静态随机存取存储器（SRAM）设备、闪存设备、相变存储器设备、或具有合适的性能以充当处理存储器的某个其他存储器设备。在一个实施例中，存储器设备1920可以作为系统1900的系统存储器进行操作，以存储数据1922和指令1921，以供在一个或多个处理器1902执行应用或进程时使用。存储器控制器中枢1916还与可选的外部图形处理器1912耦合，所述可选的外部图形处理器可以与处理器1902中的一个或多个图形处理器1908通信，从而执行图形和媒体操作。

在一些实施例中，ICH 1930使得外围设备能够经由高速I/O总线连接至存储器设备1920和处理器1902。I/O外围设备包括但不限于：音频控制器1946、固件接口1928、无线收发机1926（例如，Wi-Fi、蓝牙）、数据存储设备1924（例如，硬盘驱动器、闪存等）、以及用于将传统（例如，个人系统2（PS/2））设备耦合至所述系统的传统I/O控制器1940。一个或多个通用串行总线（USB）控制器1942连接输入设备，诸如键盘和鼠标1944组合。网络控制器1934还可以与ICH 1930耦合。在一些实施例中，高性能网络控制器（未示出）与处理器总线1910耦合。将领会，所示出的系统1900是示例性的而非限制性的，因为还可以使用以不同方式配置的其他类型的数据处理系统。例如，I/O控制器中枢1930可以集成在一个或多个处理器1902内，或者存储器控制器中枢1916和I/O控制器中枢1930可以集成到分立式外部图形处理器（诸如外部图形处理器1912）中。

图20是处理器2000的示例性实施例的框图，所述处理器具有一个或多个处理器核2002A-2002N、集成存储器控制器2014、以及集成图形处理器2008。图20的具有与本文中任何其他附图的元件相同的参考数字（或名称）的那些元件可以以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于这些。处理器2000可以包括直到且包括由虚线框表示的附加核2002N的附加核。处理器核2002A-2002N中的每个包括一个或多个内部高速缓存单元2004A-2004N。在一些实施例中，每个处理器核还可访问一个或多个共享的高速缓存单元2006。

内部高速缓存单元2004A-2004N和共享高速缓存单元2006表示处理器2000内的高速缓冲存储器层次。高速缓冲存储器层次可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级（L2）、3级（L3）、4级（L4）、或其他级的高速缓存，其中，外部存储器前的最高级的高速缓存被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各种高速缓存单元2006与2004A-2004N之间的一致性。

在一些实施例中，处理器2000还可以包括一组一个或多个总线控制器单元216和系统代理核2010。一个或多个总线控制器单元216管理一组外围总线，诸如一个或多个外围组件互连总线（例如，PCI、PCI Express）。系统代理核2010提供对各种处理器组件的管理功能。在一些实施例中，系统代理核2010包括一个或多个集成存储器控制器2014以管理对各种外部存储器设备（未示出）的访问。

在一些实施例中，处理器核2002A-2002N中的一个或多个包括对同时多线程的支持。在这种实施例中，系统代理核210包括用于在多线程处理期间协调和操作核2002A-2002N的组件。另外，系统代理核2010还可以包括功率控制单元（PCU），所述功率控制单元包括用于调节处理器核2002A-2002N以及图形处理器2008的功率状态的逻辑和组件。

在一些实施例中，另外，处理器2000还包括用于执行图形处理操作的图形处理器2008。在一些实施例中，图形处理器2008与共享高速缓存单元2006的集合以及系统代理核2010耦合，所述系统代理核包括一个或多个集成存储器控制器2014。在一些实施例中，显示控制器2011与图形处理器2008耦合以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器2011可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器2008或系统代理核2010内。

在一些实施例中，基于环的互连单元2012用于耦合处理器2000的内部组件。然而，可以使用替代互连单元，诸如点到点互连、切换式互连、或其他技术，包括本领域中众所周知的技术。在一些实施例中，图形处理器208经由I/O链路2013与环形互连2012耦合。

示例性I/O链路2013表示I/O互连的多个变体中的至少一种，包括促进各种处理器组件与高性能嵌入式存储器模块218（诸如eDRAM模块）之间的通信的封装上I/O互连。在一些实施例中，处理器核202A-202N中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。

在一些实施例中，处理器核2002A-2002N是执行相同指令集架构的均质核。在另一实施例中，处理器核2002A-2002N就指令集架构（ISA）而言是异构的，其中，处理器核2002A-2002N中的一个或多个执行第一指令集，而其他核中的至少一个执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核2002A-2002N就微架构而言是异构的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器200可以被实现在一个或多个芯片上或者被实现为具有除其他组件之外的所图示的组件的SoC集成电路。

图21是图形处理器2100的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的存储器映射I/O接口并且利用被放置在处理器存储器中的命令进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口2114。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。

在一些实施例中，图形处理器2100还包括显示控制器2102，所述显示控制器2102用于将显示输出数据驱动到显示设备2120。显示控制器2102包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户界面元素的组成。在一些实施例中，图形处理器2100包括用于将媒体编码到一个或多个媒体编码格式、从一个或多个媒体编码格式解码媒体、或者在一个或多个媒体编码格式之间对媒体进行转码的视频编解码器引擎306，该一个或多个媒体编码格式包括但不限于：运动图像专家组（MPEG）格式（诸如MPEG-2）、高级视频编码（AVC）格式（诸如H.264/MPEG-4 AVC）、以及电影和电视工程师协会（SMPTE）421M/VC-1、和联合图像专家组（JPEG）格式（诸如JPEG）、和运动JPEG（MJPEG）格式。

在一些实施例中，图形处理器2100包括用于执行二维（2D）光栅化操作（包括例如位边界块传送）的块图像传送（BLIT）引擎2104。然而，在一个实施例中，使用图形处理引擎（GPE）310的一个或多个组件执行2D图形操作。在一些实施例中，GPE 2110是用于执行图形操作的计算引擎，所述图形操作包括三维（3D）图形操作和媒体操作。

在一些实施例中，GPE 2110包括用于执行3D操作的3D流水线2112，所述3D操作诸如使用作用于3D图元形状（例如，矩形、三角形等）的处理功能来渲染三维图像和场景。3D流水线2112包括可编程且固定的功能元件，所述可编程且固定的功能元件在元件内执行各种任务和/或生成到3D/媒体子系统315的执行线程。虽然3D流水线2112可以用于执行媒体操作，但是GPE 310的实施例还包括媒体流水线2116，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。

在一些实施例中，媒体流水线2116包括固定功能或可编程逻辑单元以便代替或代表视频编解码器引擎2106来执行一个或多个专门的媒体操作，诸如视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，另外，媒体流水线2116还包括线程生成单元以便生成用于在3D/媒体子系统2115上执行的线程。所生成的线程对3D/媒体子系统2115中所包括的一个或多个图形执行单元执行对媒体操作的计算。

在一些实施例中，3D/媒体子系统2115包括用于执行3D流水线2112和媒体流水线2116生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统2115发送线程执行请求，所述3D/媒体子系统包括用于仲裁各种请求并将各种请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统2115包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器（包括寄存器和可寻址存储器）以便在线程之间共享数据并存储输出数据。

图形处理引擎

图22是根据一些实施例的图形处理器的图形处理引擎2210的框图。在一个实施例中，图形处理引擎（GPE）2210是图21中所示的GPE 2210的版本。图22的具有与本文中任何其他附图的元件相同的参考数字（或名称）的元件可以采用与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于这些。例如，图示了图3的3D流水线2212和媒体流水线2216。媒体流水线2216在GPE 2210的一些实施例中是可选的，并且可以不明确地包括在GPE410内。例如以及在至少一个实施例中，单独的媒体和/或图像处理器耦合至GPE2210。

在一些实施例中，GPE 2210与命令流式传输器2203耦合或包括命令流式传输器2203，所述命令流式传输器向3D流水线2112和/或媒体流水线2116提供命令流。在一些实施例中，命令流式传输器2203与存储器耦合，所述存储器可以是系统存储器、或者内部高速缓冲存储器和共享高速缓冲存储器中的一个或多个。在一些实施例中，命令流式传输器2203从存储器接收命令并将这些命令发送至3D流水线2112和/或媒体流水线2116。所述命令是从存储用于3D流水线2112和媒体流水线2116的命令的环形缓冲器获取的指示。在一个实施例中，另外，环形缓冲器还可以包括存储多成批的多个命令的批命令缓冲器。用于3D流水线2112的命令还可以包括对在存储器中存储的数据的引用，该数据诸如但不限于用于3D流水线2112的顶点和几何数据和/或用于媒体流水线2116的图像数据和存储器对象。3D流水线2112和媒体流水线2116通过经由相应流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至图形核阵列2214来处理命令和数据。

在各种实施例中，3D流水线2112可以通过处理指令并将执行线程分派给图形核阵列2214来执行一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列2214提供统一的执行资源块。图形核阵列2214内的多用途执行逻辑（例如，执行单元）包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同时执行线程。

在一些实施例中，图形核阵列2214还包括用于执行诸如视频和/或图像处理之类的媒体功能的执行逻辑。在一个实施例中，执行单元还包括可编程以除图形处理操作外还执行并行通用计算操作的通用逻辑。通用逻辑可以与图19的（一个或多个）处理器核1907或如图20中的核2002A-2002N内的通用逻辑并行地或结合地执行处理操作。

由在图形核阵列2214上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器（URB）2218中的存储器。URB 2218可以存储多个线程的数据。在一些实施例中，URB2218可以用于在图形核阵列2214上执行的不同线程之间发送数据。在一些实施例中，URB2218可以另外用于图形核阵列上的线程与共享功能逻辑2220内的固定功能逻辑之间的同步。

在一些实施例中，图形核阵列2214是可缩放的，使得所述阵列包括可变数目的图形核，所述图形核每个具有基于GPE 2210的目标功率和性能等级的可变数目的执行单元。在一个实施例中，执行资源是动态可缩放的，从而可以根据需要启用或禁用执行资源。

图形核阵列2214与共享功能逻辑2220耦合，所述共享功能逻辑包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑2220内的共享功能是向图形核阵列2214提供专用补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑2220包括但不限于采样器2221、数学2222和线程间通信（ITC）2223逻辑。另外，一些实施例实现共享功能逻辑2220内的一个或多个高速缓存2225。在针对给定专用功能的需求不足以包括在图形核阵列2214内的情况下实现共享功能。取而代之，该专用功能的单个实例化被实现为共享功能逻辑2220中的独立实体并且在图形核阵列2214内的执行资源之间共享。在图形核阵列2214之间共享并包括在图形核阵列2214内的精确的一组功能在各实施例之间不同。

图23是图形处理器500的另一示例性实施例的框图。图23的具有与本文中任何其他附图的元件相同的参考数字（或名称）的元件可以采用与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器2300包括环形互连2302、流水线前端2304、媒体引擎2337、以及图形核2380A-2380N。在一些实施例中，环形互连2302将图形处理器耦合至其他处理单元，包括其他图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的许多处理器中的一个。

在一些实施例中，图形处理器2300经由环形互连2302接收成批命令。传入命令由流水线前端2304中的命令流式传输器2303来解译。在一些实施例中，图形处理器2300包括用于经由（一个或多个）图形核2380A-2380N执行3D几何处理和媒体处理的可缩放执行逻辑。对于3D几何处理命令，命令流式传输器2303将命令供应至几何流水线2336。针对至少一些媒体处理命令，命令流式传输器2303将命令供应至视频前端2334，所述视频前端与媒体引擎2337耦合。在一些实施例中，媒体引擎2337包括用于视频和图像后处理的视频质量引擎（VQE）2330以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码（MFX）2333引擎。在一些实施例中，几何流水线2336和媒体引擎2337每个生成用于由至少一个图形核2380A提供的线程执行资源的执行线程。

在一些实施例中，图形处理器2300包括表征模块化核2380A-2380N（有时被称为核切片）的可缩放线程执行资源，每个可缩放线程执行资源具有多个子核2350A-2350N、2360A-2360N（有时被称为核子切片）。在一些实施例中，图形处理器2300可以具有任何数目的图形核2380A-2380N。在一些实施例中，图形处理器2300包括图形核2380A，所述图形核2380A至少具有第一子核2350A和第二子核2360A。在其他实施例中，图形处理器是具有单个子核（例如，2350A）的低功率处理器。在一些实施例中，图形处理器2300包括多个图形核2380A-2380N，所述图形核每个包括一组第一子核2350A-2350N和一组第二子核2360A-2360N。所述一组第一子核2350A-2350N中的每个子核至少包括第一组执行单元2352A-2352N和媒体/纹理采样器2354A-2354N。所述一组第二子核2360A-2360N中的每个子核至少包括第二组执行单元2362A-562N和采样器2364A-2364N。在一些实施例中，每个子核2350A-2350N、2360A-2360N共享一组共享资源2370A-2370N。在一些实施例中，所述共享资源包括共享高速缓冲存储器和像素操作逻辑。其他共享资源也可以包括在图形处理器的各种实施例中。

执行单元

图24图示了线程执行逻辑2400，所述线程执行逻辑包括在GPE的一些示例性实施例中采用的处理元件阵列。图24的具有与本文中任何其他附图的元件相同的参考数字（或名称）的元件可以采用与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，线程执行逻辑2400包括着色器处理器2402、线程分派器2404、指令高速缓存2406、包括多个执行单元2408A-2408N的可缩放执行单元阵列、采样器2410、数据高速缓存2412、以及数据端口2414。在一个实施例中，可缩放执行单元阵列可以通过基于工作负荷的计算要求而启用或禁用一个或多个执行单元（例如，执行单元2408A、2408B、2408C、2408D到2408N-1和2408N中的任何执行单元）来进行动态地缩放。在一个实施例中，所包括的组件经由互连结构而互连，所述互连结构链接到组件中的每个组件。在一些实施例中，线程执行逻辑2400包括通过指令高速缓存2406、数据端口2414、采样器2410和执行单元2408A-2408N中的一个或多个而到存储器（诸如系统存储器或高速缓冲存储器）的一个或多个连接。在一些实施例中，每个执行单元（例如，2408A）是能够执行多个同时硬件线程同时针对每个线程并行地处理多个数据元素的独立可编程通用计算单元。在各种实施例中，执行单元2408A-2408N的阵列可缩放以包括任何数目的单独执行单元。

在一些实施例中，执行单元2408A-2408N主要用于执行着色器程序。着色器处理器2402可以处理各种着色器程序并经由线程分派器2404来分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于对来自图形和媒体流水线的线程发起请求进行仲裁且在执行单元2408A-2408N中的一个或多个执行单元上对所请求的线程进行实例化的逻辑。例如，几何流水线（例如，图23的2336）可以将顶点、曲面细分或几何着色器分派至线程执行逻辑2400（图24）以用于进行处理。在一些实施例中，线程分派器604还可以处理来自执行着色器程序的运行时线程生成请求。

在一些实施例中，执行单元2408A-2408N支持包括对许多标准3D图形着色器指令的本机支持的指令集，使得以最小的转换来执行来自图形库（例如，Direct 3D和OpenGL）的着色器程序。所述执行单元支持顶点和几何处理（例如，顶点程序、几何程序、顶点着色器）、像素处理（例如，像素着色器、片段着色器）以及通用处理（例如，计算和媒体着色器）。执行单元2408A-2408N中的每个能够进行多发布单指令多数据（SIMD）执行，并且多线程操作在面对较高时延存储器访问时实现高效的执行环境。每个执行单元内的每个硬件线程具有专用高带宽寄存器文件和相关联的独立线程状态。对能够进行整数操作、单精度操作和双精度浮点操作、SIMD分支能力、逻辑操作、超越数操作和其他杂项操作的流水线而言，执行是每时钟多发布的。在等待来自存储器或者共享功能中的一个的数据的同时，执行单元2408A-2408N内的依赖性逻辑使等待线程休眠直到所请求的数据已被返回为止。在等待线程正在休眠时，硬件资源可以致力于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以实行针对像素着色器、片段着色器或者包括不同的顶点着色器的另一类型的着色器程序的操作。

执行单元2408A-2408N中的每个执行单元在数据元素阵列上进行操作。数据元素的数目是“执行大小”、或指令的通道数。执行通道是针对数据元素访问、屏蔽、和指令内的流控制的执行的逻辑单元。通道的数目可以与针对特定图形处理器的物理算术逻辑单元（ALU）或浮点单元（FPU）的数目无关。在一些实施例中，执行单元608A-608N支持整数和浮点数据类型。

执行单元指令集包括SIMD指令。各种数据元素可以作为打包数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当在256位宽的向量上进行操作时，向量的256位存储在寄存器中，并且所述执行单元作为四个分离64位打包数据元素（四倍字（QW）大小数据元素）、八个分离32位打包数据元素（双倍字（DW）大小数据元素）、十六个分离16位打包数据元素（字（W）大小数据元素）、或三十二个分离8位数据元素（字节（B）大小数据元素）在所述向量上进行操作。然而，不同向量宽度和寄存器大小是可能的。

一个或多个内部指令高速缓存（例如，2406）被包括在所述线程执行逻辑2400中以便高速缓存所述执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存（例如，2412）被包括以在线程执行期间高速缓存线程数据。在一些实施例中，采样器2410被包括以为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器2410包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程期间处理纹理或媒体数据。

在执行期间，图形和媒体流水线经由线程生成和分派逻辑向线程执行逻辑2400发送线程发起请求。一旦一组几何对象已经被处理并被光栅化成像素数据，着色器处理器2402内的像素处理器逻辑（例如，像素着色器逻辑、片段着色器逻辑等）就被调用以进一步计算输出信息并使得结果被写入到输出表面（例如，色彩缓冲器、深度缓冲器、模板缓冲器等）。在一些实施例中，像素着色器或片段着色器计算各种顶点属性的值，所述各种顶点属性要跨光栅化对象而被插值。在一些实施例中，着色器处理器2402内的像素处理器逻辑然后执行应用编程接口（API）供应的像素或片段着色器程序。为了执行该着色器程序，着色器处理器2402经由线程分派器2404将线程分派至执行单元（例如，2408A）。在一些实施例中，像素着色器2402使用采样器2410中的纹理采样逻辑来访问存储器中所存储的纹理映射中的纹理数据。对纹理数据和输入几何数据的算术操作计算每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。

在一些实施例中，数据端口2414提供存储器访问机制，以供线程执行逻辑2400将经处理的数据输出至存储器以用于在图形处理器输出流水线上进行处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓冲存储器（例如，数据高速缓存2412）以经由数据端口高速缓存数据以用于存储器访问。

图25是图示了根据一些实施例的图形处理器指令格式2500的框图。在一个或多个实施例中，图形处理器执行单元支持具有采用多种格式的指令的指令集。实线框图示了通常包括在执行单元指令中的组件，而虚线包括可选的组件或仅包括在指令子集中的组件。在一些实施例中，所描述和图示的指令格式2500是宏指令，因为它们是供应至执行单元的指令，这与一旦指令被处理而由指令解码产生的微操作形成对照。

在一些实施例中，图形处理器执行单元本机地支持采用128位指令格式2510的指令。64位压缩指令格式2530可用于基于所选指令、指令选项和操作数数目的一些指令。本机128位指令格式2510提供对所有指令选项的访问，而一些选项和操作被限制在64位指令格式2530中。64位指令格式2530中可用的本机指令根据实施例而不同。在一些实施例中，部分地使用索引字段2513中的一组索引值来压缩指令。执行单元硬件基于索引值来参考一组压缩表，并使用压缩表输出来重构采用128位指令格式2510的本机指令。

针对每个格式，指令操作码2512定义执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每条指令。例如，响应于添加指令，执行单元跨每个颜色通道执行同时添加操作，所述颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段2514启用对某些执行选项（诸如通道选择（例如，预测）以及数据通道顺序（例如，拌和））的控制。针对以128位指令格式2510的指令，执行大小字段2516限制了将并行执行的数据通道的数目。在一些实施例中，执行大小字段2516不可用于在64位压缩指令格式2530中使用。

一些执行单元指令具有多达三个操作数，包括两个源操作数（src0 2520、src12522）和一个目的地2518。在一些实施例中，执行单元支持双目的地指令，其中这些目的地中的一个是隐含的。数据操控指令可以具有第三源操作数（例如，SRC2 2524），其中，指令操作码2512确定源操作数的数目。指令的最后的源操作数可以是利用指令传递的立即（例如，硬编码）值。

在一些实施例中，128位指令格式2510包括访问/寻址模式字段2526，所述访问/寻址模式字段2526例如指定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由该指令中的位来提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式2510包括访问/寻址模式字段2526，所述访问/寻址模式字段指定针对指令的寻址模式和/或访问模式。在一个实施例中，访问模式用于定义针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中，访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，该指令可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中时，该指令可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。

在一个实施例中，访问/寻址模式字段726的寻址模式部分确定指令是要使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，所述指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即字段来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码2512位字段对指令进行分组以简化操作码解码2540。针对8位操作码，位4、5和6允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例。在一些实施例中，移动和逻辑操作码组2542包括数据移动和逻辑指令（例如，移动（mov）、比较（cmp））。在一些实施例中，移动和逻辑组2542共享五个最高有效位（MSB），其中移动（mov）指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组2544（例如，调用（call）、跳（jmp））包括采用0010xxxxb（例如，0x20）形式的指令。杂项指令组2546包括指令的混合，包括采用0011xxxxb（例如，0x30）形式的同步指令（例如，等待、发送）。并行数学指令组2548包括采用0100xxxxb（例如，0x40）形式的逐分量的算术指令（例如，加、乘（mul））。并行数学组2548跨数据通道并行地执行算术操作。向量数学组750包括采用0101xxxxb（例如，0x50）形式的算术指令（例如，dp4）。向量数学组对向量操作数执行算术操作，诸如点积操作。

图形流水线

图26是图形处理器800的另一实施例的框图。图26的具有与本文中任何其他附图的元件相同的参考数字（或名称）的元件可以采用与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器2600包括图形流水线2620、媒体流水线2630、显示引擎2640、线程执行逻辑2650、以及渲染输出流水线2670。在一些实施例中，图形处理器2600是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器（未示出）的寄存器写入的控制或者经由通过环形互连2602而发布至图形处理器2600的命令而被控制。在一些实施例中，环形互连802将图形处理器2600耦合至其他处理组件，诸如其他图形处理器或通用处理器。来自环形互连802的命令由命令流式传输器2603解译，所述命令流式传输器将指令供应至图形流水线2620或媒体流水线2630的单独组件。

在一些实施例中，命令流式传输器2603引导顶点获取器2605的操作，所述顶点获取器从存储器读取顶点数据并执行由命令流式传输器2603所提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器2607，所述顶点着色器对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器2607通过经由线程分派器2631向执行单元2652A、2652B分派执行线程来执行顶点处理指令。

在一些实施例中，执行单元2652A、2652B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元2652A、2652B具有附接的L1高速缓存2651，所述L1高速缓存专用于每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中的数据和指令。

在一些实施例中，图形流水线2620包括用于执行3D对象的硬件加速曲面细分的曲面细分组件。在一些实施例中，可编程的外壳着色器2611配置曲面细分操作。可编程域着色器2617提供对曲面细分输出的后端评估。曲面细分器2613在外壳着色器2611的方向进行操作并且包含专用逻辑，所述专用逻辑用于基于粗几何模型来生成详细几何对象的集合，所述粗几何模型作为输入而被提供至图形流水线2620。在一些实施例中，如果未使用曲面细分，则可以对曲面细分组件（例如，外壳着色器 2611、曲面细分器2613和域着色器2617）进行旁路。

在一些实施例中，完整的几何对象可以由几何着色器2619经由被分派至执行单元2652A、2652B的一个或多个线程来处理、或者可以直接行进至裁剪器2629。在一些实施例中，几何着色器在整个几何对象（而非如图形流水线的先前级中的顶点或顶点补丁）上进行操作。如果禁用曲面细分，则几何着色器2619从顶点着色器2607接收输入。在一些实施例中，几何着色器2619可由几何着色器程序编程以便在曲面细分单元被禁用时执行几何曲面细分。

在光栅化之前，裁剪器2629处理顶点数据。裁剪器2629可以是固定功能的裁剪器或者具有裁剪和几何着色器功能的可编程裁剪器。在一些实施例中，渲染输出流水线2670中的光栅化和深度测试组件2673分派像素着色器以将几何对象转换成其每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑2650中。在一些实施例中，应用可以对光栅化和深度测试组件2673进行旁路并且经由流出单元2623访问未光栅化的顶点数据。

图形处理器2600具有互连总线、互连结构、或某个其他的互连机构，所述互连机构允许数据和消息在处理器的主要组件之间传递。在一些实施例中，执行单元2652A、2652B和（一个或多个）相关联的高速缓存2651、纹理和媒体采样器2654、以及纹理/采样器高速缓存2658经由数据端口2656进行互连，以便执行存储器访问并且与处理器的渲染输出流水线组件进行通信。在一些实施例中，采样器2654、高速缓存2651、2658以及执行单元2652A、2652B每个具有单独的存储器访问路径。

在一些实施例中，渲染输出流水线2670包含光栅化和深度测试组件2673，所述光栅化和深度测试组件将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，光栅化逻辑包括用于执行固定功能三角形和线光栅化的窗口器/屏蔽器单元。相关联的渲染高速缓存2678和深度高速缓存2679在一些实施例中也是可用的。像素操作组件2677对数据执行基于像素的操作，然而在一些实例中，与2D操作（例如，利用混合的位块图像传送）相关联的像素操作由2D引擎2641执行、或者在显示时间处由显示控制器2643使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存2675可用于所有的图形组件，从而允许在无需使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线2630包括媒体引擎2637和视频前端2634。在一些实施例中，视频前端2634从命令流式传输器2603接收流水线命令。在一些实施例中，媒体流水线2630包括单独的命令流式传输器。在一些实施例中，视频前端2634在将所述命令发送至媒体引擎2637之前处理媒体命令。在一些实施例中，媒体引擎2637包括用于生成线程以用于经由线程分派器2631分派至线程执行逻辑2650的线程生成功能。

在一些实施例中，图形处理器2600包括显示引擎840。在一些实施例中，显示引擎2640在处理器2600外部并且经由环形互连2602、或某个其他互连总线或结构与图形处理器耦合。在一些实施例中，显示引擎2640包括2D引擎2641和显示控制器2643。在一些实施例中，显示引擎2640包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器2643与显示设备（未示出）耦合，所述显示设备可以是系统集成显示设备（如在膝上型计算机中）、或者是经由显示设备连接器附接的外部显示设备。

在一些实施例中，图形流水线2620和媒体流水线2630可配置成基于多个图形和媒体编程接口执行操作并且并非专用于任何一种应用编程接口（API）。在一些实施例中，图形处理器的驱动软件将专用于特定图形或媒体库的API调用转换成可由图形处理器处理的命令。在一些实施例中，为全都来自Khronos Group的开放图形库（OpenGL）、开放计算语言（OpenCL）和/或Vulkan图形及计算API提供支持。在一些实施例中，还可以为来自微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库（OpenCV）提供支持。如果可以做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。

图形流水线编程

图27A是图示了根据一些实施例的图形处理器命令格式2700的框图。图27B是图示了根据实施例的图形处理器命令序列2710的框图。图27A中的实线框图示了通常包括在图形命令中的组件，而虚线包括可选的或者仅包括在所述图形命令的子集中的组件。图27A的示例性图形处理器命令格式2700包括用于标识命令的目标客户端2702、命令操作代码（操作码）2704、以及用于命令的相关数据2706的数据字段。一些命令中还包括子操作码2705和命令大小2708。

在一些实施例中，客户端2702指定了处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调节对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的对应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码2704以及子操作码2705（如果存在的话）以确定要执行的操作。客户端单元使用数据字段2706中的信息来执行命令。针对一些命令，期望显式的命令大小908来指定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双倍字的倍数对命令进行对齐。

图27B中的流程图示出了示例性图形处理器命令序列2710。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来设置、执行并终止图形操作集合。仅出于示例目的示出并描述了样本命令序列，由于实施例不限于这些特定命令或者该命令序列。而且，所述命令可以作为命令序列中的一批命令而发布，使得图形处理器将以至少部分同时的方式处理命令序列。

在一些实施例中，图形处理器命令序列910可以以流水线冲刷命令2712开始以便使得任何活跃图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3D流水线2722和媒体流水线2724不同时进行操作。执行流水线冲刷以使得活跃图形流水线完成任何未决命令。响应于流水线冲刷，用于图形处理器的命令解析器将暂停命令处理直到活跃绘画引擎完成未决操作并且使相关的读高速缓存失效。可选地，渲染高速缓存中被标记为“脏”的任何数据可以被冲刷到存储器。在一些实施例中，流水线冲刷命令2712可以用于流水线同步或者用在将图形处理器置于低功率状态中之前。

在一些实施例中，当命令序列要求图形处理器在流水线之间显式地切换时，使用流水线选择命令2713。在一些实施例中，在发布流水线命令之前在执行上下文内仅要求流水线选择命令2713一次，除非所述上下文要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令2713进行的流水线切换之前立即需要流水线冲刷命令2712。

在一些实施例中，流水线控制命令2714配置用于操作的图形流水线并且用于对3D流水线2722和媒体流水线2724进行编程。在一些实施例中，流水线控制命令2714配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令2714用于流水线同步并且用于在处理一批命令之前从活跃流水线内的一个或多个高速缓冲存储器中清除数据。

在一些实施例中，用于返回缓冲器状态2716的命令用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作要求分配、选择或配置一个或多个返回缓冲器，所述操作在处理期间将中间数据写入到所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以存储输出数据并且执行跨线程通信。在一些实施例中，配置返回缓冲器状态2716包括选择返回缓冲器的大小和数目以用于流水线操作集合。

命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线确定2720，所述命令序列被定制到以3D流水线状态2730开始的3D流水线2722或者在媒体流水线状态2740处开始的媒体流水线2724。

用于配置3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及要在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API而确定。在一些实施例中，3D流水线状态2730命令还能够选择性地禁用或旁路掉特定流水线元件（如果将不使用那些元件的话）。

在一些实施例中，3D图元2732命令用于提交要由3D流水线处理的3D图元。经由3D图元2732命令传递给图形处理器的命令和相关联参数被转发到所述图形流水线中的顶点获取功能。顶点获取功能使用3D图元2732命令数据来生成顶点数据结构。所述顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元2732命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线2722将着色器执行线程分派至图形处理器执行单元。

在一些实施例中，经由执行2734命令或事件触发3D流水线2722。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的“去”（“go”）或“踢”（“kick”）命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以通过图形流水线来冲刷命令序列。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所产生的几何对象进行光栅化，并且像素引擎对所产生的像素进行着色。对于那些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列2710跟随在媒体流水线2724路径之后。一般地，针对媒体流水线2724进行编程的具体用途和方式取决于要执行的媒体或计算操作。在媒体解码期间，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可以整体地或部分地使用由一个或多个通用处理核提供的资源来执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元（GPGPU）操作的元件，其中，所述图形处理器用于使用计算着色器程序来执行SIMD向量操作，所述计算着色器程序与渲染图形图元不是显式相关的。

在一些实施例中，以与3D流水线2722类似的方式对媒体流水线2724进行配置。在媒体对象命令2742之前将用于配置媒体流水线状态2740的一组命令分派或放置到命令队列中。在一些实施例中，用于媒体流水线状态2740的命令包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，用于媒体流水线状态2740的命令还支持使用指向包含一批状态设置的“间接”状态元件的一个或多个指针。

在一些实施例中，媒体对象命令2742将指针供应至媒体对象以供媒体流水线处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含要处理的视频数据。在一些实施例中，在发布媒体对象命令2742之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令2742被排队，则经由执行命令2744或等效的执行事件（例如，寄存器写入）来触发媒体流水线924。然后可以通过由3D流水线2722或媒体流水线2724提供的操作对来自媒体流水线2724的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。

图形软件架构

图28图示了根据一些实施例的数据处理系统2800的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用2810、操作系统2820、以及至少一个处理器2830。在一些实施例中，处理器2830包括图形处理器2832以及一个或多个通用处理器核2834。图形应用2810和操作系统2820每个在数据处理系统的系统存储器1050中执行。

在一些实施例中，3D图形应用2810包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令2812。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言（HLSL）或OpenGL着色器语言（GLSL）。所述应用还包括可执行指令2814，所述可执行指令采用适合于由通用处理器核2834执行的机器语言。所述应用还包括由顶点数据定义的图形对象1016。

在一些实施例中，操作系统2820是来自微软公司的Microsoft® Windows®操作系统、专有UNIX式操作系统、或使用Linux内核变体的开源UNIX式操作系统。操作系统1020可以支持图形API 2822，诸如Direct3D API、OpenGL API或Vulkan API。当Direct3D API正在使用时，操作系统2820使用前端着色器编译器2824以将采用HLSL的任何着色器指令2812编译成较低级的着色器语言。所述编译可以是即时（JIT）编译，或者所述应用可以执行着色器预编译。在一些实施例中，在对3D图形应用2810进行编译期间，将高级着色器编译成低级着色器。在一些实施例中，着色器指令2812是以中间形式（诸如Vulkan API所使用的标准便携式中间表示（SPIR）的版本）提供的。

在一些实施例中，用户模式图形驱动2826包含后端着色器编译器2827，所述后端着色器编译器用于将着色器指令2812转换成硬件专用的表示。当正使用OpenGL API时，将采用GLSL高级语言的着色器指令2812传递至用户模式图形驱动2826以用于编译。在一些实施例中，用户模式图形驱动2826使用操作系统内核模式功能2828来与内核模式图形驱动2829进行通信。在一些实施例中，内核模式图形驱动1029与图形处理器2832进行通信以便分派命令和指令。

IP核实现

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或定义诸如处理器之类的集成电路内的逻辑。例如，机器可读介质可以包括表示处理器内的各种逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文中描述的技术的逻辑。这种表示（称为“IP核”）是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各种客户或制造设施。可以制造集成电路，使得电路执行与本文中描述的实施例中的任一实施例相关联地描述的操作。

图29是图示了根据实施例的可以用于制造用于执行操作的集成电路的IP核开发系统1100的框图。IP核开发系统1100可以用于生成可结合到更大的设计中或用于构造整个集成电路（例如，SOC集成电路）的模块化、可重复使用设计。设计设施2930可以采用高级编程语言（例如，C/C++）生成对IP核设计的软件仿真2910。软件仿真2910可以用于使用仿真模型2912来设计、测试并验证IP核的行为。仿真模型2912可以包括功能、行为和/或时序仿真。然后可以根据仿真模型2912创建或合成寄存器传送级（RTL）设计2915。RTL设计2915是对硬件寄存器之间的数字信号的流动进行建模的集成电路（包括使用建模的数字信号执行的相关联逻辑）的行为的抽象。除RTL设计2915外，还可以创建、设计或合成逻辑级或晶体管级处的较低级设计。因此，初始设计和仿真的特定细节可以发生变化。

可以由设计设施将RTL设计2915或等效物进一步合成为硬件模型2920，所述硬件模型可以采用硬件描述语言（HDL）或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可以使用非易失性存储器2940（例如，硬盘、闪存、或任何非易失性存储介质）来存储IP核设计以用于递送至第3方制造设施2965。替代地，可以通过有线连接2950或无线连接2960来传输（例如，经由互联网）IP核设计。制造设施2965然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可以被配置成执行根据本文中描述的至少一个实施例的操作。

示例性片上系统集成电路

图30-32图示了根据本文中描述的各种实施例的可以使用一个或多个IP核来制造的示例性集成电路和相关联图形处理器。除了所图示的内容之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。

图30是图示了根据实施例的可以使用一个或多个IP核来制造的示例性片上系统集成电路3000的框图。示例性集成电路1200包括一个或多个应用处理器3005（例如，CPU）、至少一个图形处理器3010，并且另外还可以包括图像处理器3015和/或视频处理器3020，其中的任一项都可以是来自相同或多个不同设计设施的模块化IP核。集成电路3000包括外围或总线逻辑，包括USB控制器1225、UART控制器3030、SPI/SDIO控制器3035和I²S/I²C控制器3040。另外，集成电路还可以包括显示设备3045，所述显示设备耦合至高清晰度多媒体接口（HDMI）控制器1250和移动产业处理器接口（MIPI）显示界面3055中的一个或多个。可以由闪存子系统3060（包括闪存和闪存控制器）来提供存储。可以经由存储器控制器1265来提供存储器接口以访问SDRAM或SRAM存储器设备。另外，一些集成电路还包括嵌入式安全引擎3070。

图31是图示了根据实施例的可以使用一个或多个IP核来制造的片上系统集成电路的示例性图形处理器3110的框图。图形处理器3110可以是图30的图形处理器3010的变体。图形处理器3110包括顶点处理器3105和一个或多个片段处理器3115A-3115N（例如，3115A、3115B、3115C、3115D至3115N-1和3115N）。图形处理器3110可以经由单独的逻辑执行不同的着色器程序，使得顶点处理器3105被优化以执行顶点着色器程序的操作，而一个或多个片段处理器3115A-3115N执行片段（例如，像素）着色操作以用于片段或像素着色器程序。顶点处理器3105执行3D图形流水线的顶点处理阶段并生成图元和顶点数据。（一个或多个）片段处理器3115A-3115N使用由顶点处理器3105生成的图元和顶点数据来产生显示在显示设备上的帧缓冲器。在一个实施例中，（一个或多个）片段处理器3115A-3115N被优化以执行OpenGL API中提供的片段着色器程序，所述片段着色器程序可以用于执行与Direct3D API中提供的像素着色器程序类似的操作。

图形处理器3110另外包括一个或多个存储器管理单元（MMU）3120A-3120B、（一个或多个）高速缓存3125A-3125B和（一个或多个）电路互连3130A-3130B。一个或多个MMU3120A-3120B为图形处理器3110、包括为顶点处理器1305和/或（一个或多个）片段处理器3115A-3115N提供虚拟到物理地址映射，除了存储在一个或多个高速缓存3125A-3125B中的顶点或图像/纹理数据之外，所述虚拟到物理地址映射还可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU 3120A-3120B可以与系统内的其他MMU（包括与图30的一个或多个应用处理器3005、图像处理器3015和/或视频处理器3020相关联的一个或多个MMU）同步，使得每个处理器3005-3020可以参与共享或统一的虚拟存储器系统。根据实施例，一个或多个电路互连3130A-3130B使得图形处理器3110能够经由SoC的内部总线或经由直接连接来与SoC内的其他IP核交互。

图32是图示了根据实施例的可以使用一个或多个IP核来制造的片上系统集成电路的附加示例性图形处理器3210的框图。图形处理器3210可以是图30的图形处理器3010的变体。图形处理器3210包括图31的集成电路3100的一个或多个MMU 3120A-3120B、（一个或多个）高速缓存3125A-3125B和（一个或多个）电路互连3130A-1330B。

图形处理器3210包括一个或多个着色器核3215A-3215N（例如，3215A、3215B、3215C、3215D、3215E、3215F至3215N-1和3215N），所述一个或多个着色器核提供统一的着色器核架构，其中单个核或类型或核可以执行所有类型的可编程着色器代码，包括着色器程序代码以实现顶点着色器、片段着色器和/或计算着色器。存在的着色器核的确切数目可以在实施例和实现之间变化。另外，图形处理器3210还包括核间任务管理器3205，所述核间任务管理器充当用于将执行线程分派给一个或多个着色器核3215A-3215N的线程分派器和用于加快分块操作以进行基于图块的渲染的分块单元3218，其中针对场景的渲染操作在图像空间中被细分，例如以利用场景内的局部空间一致性或优化内部高速缓存的使用。

本发明的示例包括使用改进的卷积神经网络（CNN）用于图像处理的方法和系统。

在一个示例中，一种图像处理方法包括将输入图像下采样成具有比所述输入图像小的分辨率的较小图像。通过卷积神经网络（CNN）来处理下采样的较小图像，所述卷积神经网络（CNN）具有比用于以全分辨率处理所述输入图像的完整CNN的最后一层具有减少的数目的节点的最后一层。通过具有有着减少的数目的节点的最后一层的所述CNN来输出经处理的下采样的较小图像的结果。

在一个示例中，利用CNN内核来处理所述下采样的较小图像，所述CNN内核具有用于所述下采样的较小图像的较小分辨率的参数。

在一个示例中，将所述CNN的所述最后一层中的节点随机选择到多个子集节点中。

在一个示例中，将节点的每个子集的输出输出到全连接层的相应组。相应全连接层的每组提供输出。基于全连接层的每个相应组的所述输出来提供预测结果或Softmax函数中的一个。

在一个示例中，一种用于服务器的系统包括处理核、I/O控制器中枢和图形处理器。所述处理核包括存储器存储（memory storage）以便以全分辨率存储输入图像。所述I/O控制器中枢耦合至所述处理核以提供对所述处理核的网络和数据存储访问。所述图形处理器耦合至所述I/O控制器中枢。所述图形处理器要将所述输入图像下采样成较小图像，并且每个较小图像具有比所述输入图像的全分辨率小的分辨率。所述图形处理器还要使用卷积神经网络（CNN）来处理所述较小图像，所述卷积神经网络（CNN）具有比用于以所述全分辨率处理所述输入图像的完整CNN的最后一层具有减少的数目的节点的最后一层。所述图形处理器还要使用具有有着减少的数目的节点的最后一层的所述CNN来输出经处理的较小图像的结果。

在一个示例中，所述图形处理器利用CNN内核来处理所述较小图像，所述CNN内核具有用于所述较小图像的较小分辨率的参数。

在一个示例中，所述图形处理器将所述CNN的所述最后一层中的节点随机选择到多个子集节点中。

在一个示例中，所述图形处理器将节点的每个子集的输出转发到全连接层的相应组。全连接层的每个相应组提供输出。所述处理器基于全连接层的每个相应组的所述输出来提供预测结果或Softmax函数中的一个。

在一个示例中，卷积神经网络（CNN）包括多个卷积和池化层，用于接收输入图像的下采样图像作为输入。每个下采样图像具有比所述输入图像的分辨率小的分辨率。所述多个卷积和池化层包括具有节点的子集的最后一个卷积和池化层。所述CNN还包括多个全连接层模块。每个全连接层模块从所述最后一个卷积和池化层接收节点的相应子集的输出，并且组合每个全连接层模块的输出以提供预测结果。

在一个示例中，一种深度神经网络（DNN）方法包括随机建立浅层卷积神经网络（CNN）网络。组合随机建立的浅层CNN网络来模仿已训练的深度神经网络（DNN）。

在一个示例中，每个随机建立的浅层CNN网络包括至少三层和在第二层中的K个隐藏节点，其中K是随机生成的并且是整数。

在一个示例中，使用用于所述已训练的DNN的信息来训练所述浅层CNN网络。逐渐地微调所述浅层CNN网络。

在一个示例中，组合所述浅层CNN网络的输出。

在一个示例中，使用包括投票的系综策略来组合所述浅层CNN网络的输出。

在一个示例中，一种卷积神经网络（CNN）包括被训练以模仿深度神经网络（DNN）的多个浅层CNN网络。使用比所模仿的DNN小的一组层节点和隐藏层节点来随机生成每个浅层CNN网络。

在一个示例中，一种深度神经网络（DNN）系统包括训练器和组合器。所述训练器随机建立浅层卷积神经网络（CNN）网络。所述组合器组合随机建立的浅层CNN网络来模仿已训练的深度神经网络（DNN）。

在一个示例中，每个随机建立的浅层CNN网络包括至少三层和在第二层中的K个隐藏节点，其中K是随机生成的并且是整数。

在一个示例中，所述训练器使用用于所述已训练的DNN的信息来训练所述浅层CNN网络。

在一个示例中，所述DNN系统进一步包括微调器，用于逐渐地微调所述浅层CNN网络。

在一个示例中，所述组合器组合所述浅层CNN网络的输出。

在一个示例中，所述组合器使用包括投票的系综策略来组合所述浅层CNN网络的输出。

要在说明性而非限制性的意义上来看待前述描述和附图。本领域技术人员将理解，可以在不脱离如在所附权利要求书中叙述的本发明的较宽泛精神和范围的情况下对本文中描述的实施例进行各种修改和改变。

Claims (19)

1.一种图像处理方法，其包括：

将输入图像下采样成具有比所述输入图像小的分辨率的较小图像；

通过卷积神经网络（CNN）来处理下采样的较小图像，所述卷积神经网络（CNN）具有比用于以全分辨率处理所述输入图像的完整CNN的最后一层具有减少的数目的节点的最后一层；以及

通过具有有着减少的数目的节点的最后一层的所述CNN来输出经处理的下采样的较小图像的结果。

2.根据权利要求1所述的图像处理方法，其中处理所述下采样的较小图像包括利用CNN内核处理所述下采样的较小图像，所述CNN内核具有用于所述下采样的较小图像的较小分辨率的参数。

3.根据权利要求1所述的图像处理方法，进一步包括：

将所述CNN的所述最后一层中的节点随机选择到多个子集节点中。

4.根据权利要求2所述的图像处理方法，进一步包括：

将节点的每个子集的输出转发到全连接层的相应组，相应全连接层的每组提供输出；

基于全连接层的每个相应组的所述输出来提供预测结果或Softmax函数中的一个。

5.一种用于服务器的系统，其包括：

处理核，所述处理核包括存储器存储以便以全分辨率存储输入图像；

I/O控制器中枢，所述I/O控制器中枢耦合至所述处理核以提供对所述处理核的网络和数据存储访问；以及

图形处理器，所述图形处理器耦合至所述I/O控制器中枢以：

将所述输入图像下采样成较小图像，每个较小图像具有比所述输入图像的全分辨率小的分辨率，以及

使用卷积神经网络（CNN）来处理所述较小图像，所述卷积神经网络（CNN）具有比用于以所述全分辨率处理所述输入图像的完整CNN的最后一层具有减少的数目的节点的最后一层，并且要使用具有有着减少的数目的节点的最后一层的所述CNN来输出经处理的较小图像的结果。

6.根据权利要求5所述的系统，其中所述图形处理器要利用CNN内核来处理所述较小图像，所述CNN内核具有用于所述较小图像的较小分辨率的参数。

7.根据权利要求5所述的系统，其中所述图形处理器要将所述CNN的所述最后一层中的节点随机选择到多个子集节点中。

8.根据权利要求7所述的系统，其中所述图形处理器要将节点的每个子集的输出转发到全连接层的相应组，全连接层的每个相应组提供输出，并且要基于全连接层的每个相应组的所述输出来提供预测结果或Softmax函数中的一个。

9.一种卷积神经网络（CNN），其包括：

多个卷积和池化层，用于接收输入图像的下采样图像作为输入，每个下采样图像具有比所述输入图像的分辨率小的分辨率，其中所述多个卷积和池化层包括具有节点的子集的最后一个卷积和池化层；以及

多个全连接层模块，每个全连接层模块从所述最后一个卷积和池化层接收节点的相应子集的输出，并且组合每个全连接层模块的输出以提供预测结果。

10.在深度神经网络（DNN）中，一种方法包括：

随机建立浅层卷积神经网络（CNN）网络；以及

组合随机建立的浅层CNN网络来模仿已训练的深度神经网络（DNN）。

11.根据权利要求10所述的方法，其中每个随机建立的浅层CNN网络包括至少三层和在第二层中的K个隐藏节点，其中K是随机生成的并且是整数。

12.根据权利要求10所述的方法，进一步包括：

使用用于所述已训练的DNN的信息来训练所述浅层CNN网络；以及

逐渐地微调所述浅层CNN网络。

13.根据权利要求10所述的方法，其中组合所述随机建立的浅层CNN网络包括组合所述浅层CNN网络的输出。

14.根据权利要求13所述的方法，其中使用包括投票的系综策略来组合所述浅层CNN网络的输出。

15.一种卷积神经网络（CNN），其包括：

被训练以模仿深度神经网络（DNN）的多个浅层CNN网络，使用比所模仿的DNN小的一组层节点和隐藏层节点来随机生成每个浅层CNN网络。

16.一种深度神经网络（DNN）系统，其包括：

训练器，用于随机建立浅层卷积神经网络（CNN）网络；以及

组合器，用于组合随机建立的浅层CNN网络来模仿已训练的深度神经网络（DNN）。

17.根据权利要求16所述的DNN系统，其中每个随机建立的浅层CNN网络包括至少三层和在第二层中的K个隐藏节点，其中K是随机生成的并且是整数。

18.根据权利要求16所述的DNN系统，进一步包括：

微调器，用于逐渐地微调所述浅层CNN网络。

19.根据权利要求16所述的DNN系统，其中所述组合器要组合所述浅层CNN网络的输出，使用包括投票的系综策略来组合所述浅层CNN网络的输出。

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