[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN110892380A - 用于流处理的数据处理单元 - Google Patents

用于流处理的数据处理单元 Download PDF

Info

Publication number
CN110892380A
CN110892380A CN201880046042.5A CN201880046042A CN110892380A CN 110892380 A CN110892380 A CN 110892380A CN 201880046042 A CN201880046042 A CN 201880046042A CN 110892380 A CN110892380 A CN 110892380A
Authority
CN
China
Prior art keywords
unit
work
data
dpu
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201880046042.5A
Other languages
English (en)
Other versions
CN110892380B (zh
Inventor
P·辛德胡
J-M·弗雷隆
W·诺雷丁
F·A·马蒂
D·戈埃尔
R·戈亚尔
B·塞莱特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Microsoft Technology Licensing LLC
Original Assignee
Finnish Bohr LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Finnish Bohr LLC filed Critical Finnish Bohr LLC
Priority to CN202310947628.1A priority Critical patent/CN117348976A/zh
Publication of CN110892380A publication Critical patent/CN110892380A/zh
Application granted granted Critical
Publication of CN110892380B publication Critical patent/CN110892380B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L41/00—Arrangements for maintenance, administration or management of data switching networks, e.g. of packet switching networks
    • H04L41/34—Signalling channels for network management communication
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
    • G06F9/5005—Allocation of resources, e.g. of the central processing unit [CPU] to service a request
    • G06F9/5027—Allocation of resources, e.g. of the central processing unit [CPU] to service a request the resource being a machine, e.g. CPUs, Servers, Terminals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
    • G06F15/17337—Direct connection machines, e.g. completely connected computers, point to point communication networks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L47/00—Traffic control in data switching networks
    • H04L47/50—Queue scheduling

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Mathematical Physics (AREA)
  • Multi Processors (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

描述了一种利用数据处理单元(DPU)的新处理体系结构。与以中央处理单元(CPU)为中心的传统计算模型不同，DPU被设计用于以数据为中心的计算模型，在该以数据为中心的计算模型中，数据处理任务以DPU为中心。DPU可以看作是高度可编程的高性能I/O和数据处理集线器，其被设计为聚合和处理去往和来自其他设备的网络和存储I/O。DPU包括用于直接连接到网络的网络接口、用于直接连接到一个或多个应用处理器(例如CPU)或存储设备的一个或多个应用处理器接口，以及多核处理器，其中每个处理核执行运行至完成数据平面操作系统。数据平面操作系统被配置为支持控制平面软件堆栈和用于执行数据处理任务的软件功能的库。

Description

用于流处理的数据处理单元
本申请要求2017年7月10日提交的美国临时申请第62/530,691号、2017年9月15日提交的美国专利申请第62/559,021号和2017年11月21日提交的美国临时申请第62/589,427号的利益，其全部内容通过引用并入本文。
技术领域
本公开涉及例如在联网和存储领域中用于处理流数据的设备。
背景技术
常规计算设备通常包括诸如中央处理单元(CPU)、图形处理单元(GPU)、随机存取存储器、存储装置以及诸如以太网接口的用于将计算设备连接到网络的网络接口卡(NIC)的组件。典型的计算设备以处理器为中心，使得总体计算职责和控制与CPU集中在一起。这样，CPU执行：处理任务；存储器管理任务，诸如在CPU内的本地缓存，随机存取存储器和存储装置之间转移数据；以及联网任务，诸如构造和维护联网堆栈以及从外部设备或网络发送和接收数据。此外，CPU还负责处理例如来自用户界面设备的中断。尽管随着时间新CPU开发中的性能改进有所下降，但对CPU的需求随着时间连续增加。通用CPU通常不被设计用于通常打包的大容量网络和存储工作负载。通常，CPU在执行流数据处理方面相对较差，因为此类业务会在时间上分散并且不能很好地缓存。但是，服务器设备通常使用CPU处理流数据。
发明内容
通常，本公开描述了一种利用数据处理单元(DPU)的新处理架构。与以中央处理单元(CPU)为中心的传统计算模型不同，本文描述的示例实现利用了DPU，该DPU是为以数据为中心的计算模型而专门设计和优化的，在该以数据为中心的计算模型中，数据处理任务以DPU为中心，并且承担DPU的主要责任。例如诸如联网、安全性、存储和分析的各种数据处理任务以及相关的工作加速、分配和调度以及其他此类任务是DPU的领域。DPU可以看作是高度可编程的高性能输入/输出(I/O)和数据处理集线器，其旨在聚合和处理去往和来自多个其他组件和/或设备的网络和存储I/O。这样可以释放CPU的资源(如果有的话)来执行计算密集型任务。
高度可编程的DPU包括：网络接口，用于连接到网络以发送和接收流数据单元(例如数据分组)；一个或多个主机接口或存储设备，用于连接到一个或多个应用处理器(例如CPU)或存储设备，以发送和接收流数据单元；以及多核处理器，其中所述处理核中的两个或多个处理核核执行运行至完成的数据平面操作系统，在该操作系统上调用软件功能来处理一个或多个流数据单元，以及其中所述处理核中的一个或多个处理核执行多任务控制平面操作系统。数据平面操作系统包括在DPU的裸机上运行的低级别、运行至完成的操作系统，其被配置为支持用于执行数据处理任务的软件功能。在一些示例中，数据平面操作系统还被配置为支持包括多任务控制平面操作系统的控制平面软件堆栈。DPU利用在每个处理核的数据平面操作系统上执行的细粒度工作单元、工作单元队列和队列管理器来序列化分组处理，使得相同分组流中的数据分组由相同处理核处理。这样，DPU能够以处理核之间的精细粒度和低处理开销来处理任意类型的分组流。
在一个示例中，本公开针对一种DPU集成电路，该DPU集成电路包括：网络接口，被配置为发送和接收与网络的流数据单元；主机接口，被配置为发送和接收与应用处理器或存储设备的流数据单元；多个可编程处理核；运行至完成数据平面操作系统，在多个可编程处理核中的两个或多个上执行；运行至完成软件功能，在多个可编程处理核之一上的数据平面操作系统上被调用以处理工作单元，其中工作单元与流数据单元中的一个或多个流数据单元相关联，并且其中工作单元指定软件功能用于处理流数据单元中的一个或多个流数据单元，并且还指定多个可编程处理核之一用于执行软件功能；以及在所述多个可编程处理核中的一个或多个上执行的多任务控制平面操作系统。
在另一示例中，本公开针对一种系统，该系统包括：网络；应用处理器或存储设备中的至少一个；以及DPU集成电路。DPU集成电路包括：网络接口，被配置为发送和接收与网络的流数据单元；以及主机接口，被配置为发送和接收与应用处理器或存储设备中的至少一个的流数据单元；多个可编程处理核；运行至完成数据平面操作系统，在多个可编程处理核中的两个或多个上执行；运行至完成软件功能，在多个可编程处理核之一上的数据平面操作系统上被调用以处理工作单元，其中工作单元与流数据单元中的一个或多个相关联，并且其中工作单元指定软件功能以用于处理流数据单元中的一个或多个，并且还指定多个可编程处理核之一以用于执行软件功能；以及在所述多个可编程处理核中的一个或多个上执行的多任务控制平面操作系统。
一个或多个示例的细节在附图和以下描述中阐述。根据说明书和附图以及根据权利要求书，其他特征、目的和优点将是显而易见的。
附图说明
图1A-1D是示出了包括根据本公开的技术配置的数据处理单元的节点的各种示例实现的框图。
图2是示出了根据本公开的技术的、具有示例数据处理单元的系统的框图，该示例数据处理单元包括被配置为处理工作单元的运行至完成数据平面操作系统。
图3是示出了根据本发明的技术的实例数据处理单元的硬件组件的框图。
图4是示出了根据本公开的技术的、用于使用数据处理单元中的工作单元来处理流数据的示例流水线处理流程的流程图。
具体实施方式
图1A-1D是示出了包括根据本公开的技术配置的数据处理单元的节点的示例实现的框图。特别地，图1A是示出具有数据中心10的示例系统8的框图，该数据中心10包括各种节点的机架，诸如计算节点和存储节点，其中节点中的一个或多个包括根据本公开的技术配置的数据处理理单元。通常，数据中心10为通过网络7和网关设备16耦合到数据中心10的客户11提供用于应用和服务的操作环境。在一些示例中，网络7可以是内容/服务提供商网络。在其他示例中，网络7可以是数据中心广域网(DC WAN)、专用网络或其他类型的网络。数据中心10可以例如托管基础设施设备，诸如计算节点、联网和存储系统、冗余电源和环境控制。网络7可以耦合到由其他提供商管理的一个或多个网络，并且因此可以形成例如因特网的大规模公共网络基础设施的一部分。
在一些示例中，数据中心10可以表示许多地理上分布的网络数据中心之一。在图1A的示例中，数据中心10是为客户11提供信息服务的设施。客户11可以是诸如企业和政府的集体实体或个人。例如网络数据中心可以为若干企业和最终用户托管Web服务。其他示例性服务可以包括数据存储、虚拟专用网、文件存储服务、数据挖掘服务、科学或超级计算服务等等。
本公开描述了一种新的处理架构，在其中在一个或多个节点内利用数据处理单元(DPU)。与以中央处理单元(CPU)为中心的传统计算模型不同，本文描述的示例实现利用了DPU以及DPU的主要责任，该DPU是为以数据为中心的计算模型而专门设计和优化的，在该模型中，数据处理任务以其为中心。DPU可以被视为是高度可编程的高性能输入/输出(I/O)和数据处理集线器，被设计为聚合和处理去往和来自多个其他组件和/或设备之间的网络和存储I/O。
根据本公开的技术，高度可编程的DPU包括网络接口(例如以太网)以连接到网络以发送和接收流数据单元(例如数据分组)，一个或多个主机接口(例如外围组件互连快速(PCI-e))，以连接到一个或多个应用处理器(例如CPU或图形处理单元(GPU))或存储设备(例如固态驱动器(SSD))以发送并接收流数据单元，以及多核处理器，该多核处理器具有执行运行至完成的数据平面操作系统的两个或多个处理核，在该操作系统上调用软件功能以用于处理流数据单元中的一个或多个，以及该多核处理器具有执行多任务控制平面操作系统的两个或多个处理核。数据平面操作系统包括在DPU的裸机上运行的低级别、运行至完成的操作系统，该操作系统被配置为支持用于执行数据处理任务的软件功能。在一些示例中，数据平面操作系统还被配置为支持包括多任务控制平面操作系统(例如Linux)的控制平面软件堆栈。DPU利用在数据平面操作系统上执行的细粒度工作单元、工作单元队列、和队列管理器来序列化分组处理，以使相同分组流中的数据分组由相同的处理核进行处理。这样，DPU能够以处理核之间的精细粒度和低处理开销来处理任意类型的分组流。
在图1A的所示示例中，数据中心10包括多个机架，该多个机架托管各种类型的设备，该各种类型的设备提供用于托管云服务的操作环境。在该示例中，数据中心10包括中央处理单元(CPU)机架20、图形处理单元(GPU)机架22、数据处理单元(DPU)机架24和固态驱动器(SSD)存储设备机架26。尽管在图1A中仅示出了每种类型的机架，但是应当理解，在其他示例中，数据中心10可以包括每种类型的机架的集合，即两个或多个。
根据本公开中描述的技术，保持在CPU机架20、GPU机架22和/或DPU机架24中的一个或多个设备可以包括DPU。例如这些DPU可能负责各种数据处理任务，诸如联网、安全性、存储和分析、以及相关的工作加速、分配和调度以及其他此类任务。在某些情况下，DPU可以与应用处理器(例如托管DPU的计算节点的单独的处理设备、服务器、存储设备甚至是本地CPU和/或本地图形处理单元(GPU))结合使用，以用于卸载任意数据处理密集型任务，并将应用处理器释放以用于计算密集型任务。在其他情况下，在与数据处理密集型任务相比控制平面任务相对较小的情况下，DPU可以代替应用处理器。
例如如下面进一步解释的，CPU机架20托管被设计用于提供高速执行环境的多个CPU刀片21或其他计算节点。也就是说，每个CPU刀片可包含专门被定制以提供高性能应用执行的多个多核处理器。类似地，GPU机架22可以托管多个GPU刀片23或其他计算节点，其被设计为在CPU或DPU的指导下操作，以执行更适合于GPU的复杂数学和图形操作。SSD机架26可以托管多个SSD刀片27或其他存储节点，其他存储节点包含被设计用于存储和取回数据的永久性存储设备。
通常，根据本文所述的技术，数据中心10内的各种计算节点，诸如CPU刀片21、GPU刀片23和DPU刀片25中的任意一个，可以包括DPU，以在数据中心10内执行以数据中心任务。此外，诸如SSD刀片27中的任意一个的数据中心10内的各种存储节点可以与CPU刀片21、GPU刀片23或DPU刀片25内的DPU交互以存储用于由DPU执行的以数据中心任务的数据。如本文所述，DPU被优化以执行输入和输出(I/O)任务，诸如去往和来自存储设备(诸如SSD)的数据的存储和取回、以及联网等。例如DPU可以被配置为相对于被处理的多个指令来执行大量的数据I/O处理任务。DPU可支持一个或多个主机接口，诸如PCI-e端口。DPU可以支持一个或多个高速网络接口，诸如以太网端口，而无需单独的网络接口卡(NIC)，并且可以包括专用于网络业务的可编程硬件。DPU可以是高度可编程的，使得DPU可以公开用于选择和编程地配置数据处理操作的硬件原语。DPU也可以针对这些处理任务进行优化。例如DPU可以包括高性能数据处理任务的硬件实现，诸如加密、压缩(和解压缩)、正则表达式处理、查找引擎等。
在图1A所示的示例中，机架集合20、22、24和26经由以太网链路连接到高速交换结构14。机架中的每一个保持多个设备，这些设备可以经由PCI-e链路和/或以太网链路在它们各自的机架中互连。另外，在不同机架20、22、24和26中包括的设备可以经由PCI-e链路和/或以太网链路互连。在一些示例中，机架20、22、24和26中的每一个可以是物理设备机架，该物理设备机架具有在其中保持设备的四十个机架单元(例如插槽)。在其他示例中，机架20、22、24和26中的每个可以是逻辑机架或具有二十个机架单元的半物理机架。设备中的每一个可以被实现为单机架或多机架单元(RU)设备。
不同机架20、22、24或26中的设备中的一个或多个可以配置为操作为用于数据中心10的存储系统和应用服务器。例如CPU机架20保持多个CPU刀片(“CPU A-N”)21，每个都至少包括CPU。CPU刀片21中的一个或多个可以包括经由PCI-e链路或总线通信地耦合的CPU、DPU以及一个或多个存储设备，例如SSD。在该实现中，DPU被配置为代表CPU从存储设备取回数据，代表CPU将数据存储到存储设备，以及代表CPU从网络7和/或交换结构14取回数据。CPU刀片21中的一个或多个还可以包括被通信地耦合到至少DPU的GPU。在这种情况下，DPU还被配置为将卸载的处理任务(例如图形密集型处理任务或可能受益于图形处理单元的高度并行处理性质的其他任务)发送到GPU。下面参照图1B的计算节点30A更详细地描述CPU刀片21之一的示例实现。
在一些示例中，CPU刀片21中的至少一些可能不包括其自己的DPU，而是通信耦合到另一个CPU刀片21上的DPU。换句话说，一个DPU可以被配置为控制CPU刀片21中的不同CPU刀片上的两个或更多CPU的I/O和其他数据处理任务。在其他示例中，CPU刀片21中的至少一些可能不包括其自己的DPU，而是被通信地耦合到在DPU机架24中保持的DPU刀片25之一上的DPU。
作为另一示例，GPU机架22保持多个GPU刀片(“GPU A-M”)23，每个GPU刀片至少包括GPU。GPU刀片23中的一个或多个可以包括经由PCI-e链路或总线通信地耦合的GPU、DPU以及一个或多个存储设备，例如SSD。在此实现中，DPU被配置为控制与网络7和/或交换结构14的数据输入和输出，将数据从网络7、交换结构14或存储设备中的至少一个馈送到GPU进行处理，并控制与存储设备的数据的存储。以下关于图1C的计算节点30B更详细地描述GPU刀片23之一的示例实现。
在一些示例中，GPU刀片23中的至少一些可能不包括其自己的DPU，而是与GPU刀片23上的另一GPU刀片的DPU通信地耦合。换句话说，一个DPU可以被配置为控制I/O任务以将数据馈送到GPU刀片23中的不同GPU刀片上的两个或更多个GPU。在其他示例中，GPU刀片23中的至少一些可能不包括其自己的DPU，而是代之以通信地耦合到在DPU机架24中保持的DPU刀片25之一上的DPU。
作为另一示例，DPU机架24保持多个DPU刀片(“DPU A-X”)25，每个DPU刀片至少包括一个DPU。DPU刀片25中的一个或多个DPU刀片可以包括经由PCI-e链路或总线通信耦合的DPU和一个或多个存储设备，例如SSD，使得DPU刀片25可以替代地被称为“存储刀片”。在该实现中，DPU被配置为控制与网络7和/或交换结构14的数据的输入和输出，对数据执行可编程处理任务，并控制与存储设备的数据的存储。下面相对于图1D的存储节点33更详细地描述DPU刀片25之一的示例实现。
如图1A所示，数据中心10还可包括至少一个分离的独立的SSD机架26，该SSD机架26保持多个SSD刀片(“SSD A-Z”)27，每个SSD刀片包括至少一个SSD设备。大多数SSD刀片27不包括它们自己的处理器，例如大多数SSD刀片27上不包括CPU或DPU。相反，在一个示例中，SSD刀片27之一可以包括一个或多个DPU，这些DPU被通信耦合到多个其他SSD刀片27中的每一个。在其他示例中，SSD机架26可以包括DPU刀片，该DPU刀片包括一个或多个DPU，这些DPU被通信地未耦合到多个SSD刀片27中的每一个，或者保持在DPU机架24中的DPU刀片25上的一个或多个DPU可以被通信地耦合到保持在SSD机架26中的多个SSD刀片27。在任意实现中，DPU被配置为控制与网络7和/或交换结构14的数据输入和输出，使用应用处理器(例如CPU刀片21上的CPU或GPU刀片23上的GPU)控制数据的输入和输出输出数据，对数据执行可编程处理任务，并控制用SSD刀片27上的SSD的数据存储。以这种方式，存储的可扩展性不受限制数据中心10中的处理的可扩展性。尽管在图1A中仅示出为包括SSD作为数据中心10的存储设备，但是在其他示例中，数据中心10可以包括保持硬盘驱动器(HD)存储设备或SSD和HD存储设备的组合的一个或多个机架。
通常，DPU可以被包括在CPU刀片21、GPU刀片23、DPU刀片25和/或SSD刀片27中或与CPU刀片21、GPU刀片23、DPU刀片25和/或SSD刀片27通信地耦合，以为与客户11相关联的应用和数据提供计算服务和存储设施。这样，DPU可以被视为构建和扩展例如数据中心10的数据中心的基础。
在图1A的所示示例中，机架20、22、24和26中的每一个可以包括机架顶(TOR)设备，通过该机架顶设备，保持在物理机架中的每个刀片可以经由以太网链路连接到交换结构14。在其他示例中，物理机架中的一个或多个可能不包括TOR设备，而是可以代之以直接连接到交换结构14或经由未保持在物理机架本身中的另一设备连接到交换结构14。例如DPU机架24可以不包括所示的TOR设备，而是DPU刀片25中的DPU中的每一个可以支持网络接口，通过该网络接口可以直接经由以太网链路连接到交换结构14。
DPU或机架20、22、24和26中包括至少一个DPU的设备中的任意一个也可以被称为访问节点。换句话说，术语DPU在本文中可以与术语访问节点互换使用。作为访问节点，DPU可以利用交换结构14提供全网状(任意对任意)互连，使得机架20、22、24、26中的设备中的任意一个都可以使用数据中心10中的多个并行数据路径中的任意一个，将流数据(例如给定的分组流中的数据分组)传送到设备中的任意其他设备。例如DPU可以被配置为在DPU之间以及在数据中心交换结构14中的多个并行数据路径中的一些或全部上为分组流喷射(spray)个体分组，并对分组进行重新排序以传递到目的地，以便提供完整的网状连接。
尽管在图1中关于数据中心10的交换结构14描述了机架20、22、24和26，但在其他示例中，机架20、22、24、26内设备的DPU可以在任何分组交换网络上提供全网状互连。例如分组交换网络可以包括局域网(LAN)、广域网(WAN)或一个或多个网络的集合。分组交换网络可以具有任意拓扑，例如平坦的或多层的，只要在DPU之间存在完全的连接。分组交换网络可以使用任意技术，包括基于以太网的IP以及其他技术。不管分组交换网络的类型如何，DPU都可以在DPU之间以及在分组交换网络中的多个并行数据路径上喷射分组流的个体数据分组，并对分组进行重新排序以递送到目的地，以便提供全网状连接。
在2017年9月15日提交的题为“Access Node for Data Centers”的美国临时专利申请No.62/559,021(代理人案卷号1242-005USP1)中描述了各种示例访问节点的其他示例细节。其全部内容通过引用并入本文。有关数据中心网络架构和互连访问节点的更多详细信息，请参见2018年3月28日提交的题为“Non-Blocking Any-to-Any Data CenterNetwork with Packet Spraying Over Multiple Alternate Data Paths,”的美国专利申请No.15/939,227(代理人案卷号：1242-002US01)，其全部内容通过引用并入本文。
机架20、22、24、26内设备的DPU中的任意一个的不同操作联网组件都可以使用称为结构控制协议(FCP)的新数据传输协议，以促进跨交换结构14的数据的通信。FCP是一种端到端准入控制协议，其中在一个示例中，发送方明确地请求接收方，目的是传送一定数量的有效负载数据字节。作为响应，接收器基于其缓冲资源、QoS和/或结构拥塞测量来发出授权。通常，FCP使流数据单元(例如分组流的数据分组)能够喷射到源节点和目标节点之间的所有路径，并且可以提供针对请求/授权分组丢失的恢复、适应性和低延迟结构实现、故障的恢复、减少或最小的协议开销成本、支持未经请求的分组传递、支持有FCP能力的/没有FCP能力的节点共存、流感知的公平带宽分配、通过自适应请求窗口缩放的传输缓冲区管理、基于接收缓冲区占用的授权管理、改进的端到端QoS、通过加密和端到端认证的安全性和/或改进的ECN标记支持的安全性。有关FCP的更多详细信息，可在2017年9月29日提交的标题为“Fabric Control Protocol for Data Center Networks with Packet SprayingOver Multiple Alternate Data Paths”的美国临时专利申请No.62/566,060(代理人案卷号1242-003USP1)中获得，其全部内容通过引用并入本文。
在图1A的示例中，软件定义联网(SDN)控制器18提供了一个高级控制器，用于配置和管理数据中心10的路由和交换基础结构。SDN控制器18在逻辑上并且在某些情况下提供根据本公开的一个或多个实施例的用于促进数据中心10内的一个或多个虚拟网络的操作的物理集中控制器。在一些示例中，SDN控制器18可以响应于从网络管理员接收到的配置输入而操作。
在一些示例中，SDN控制器18操作以配置机架20、22、24、26内的设备的DPU，以逻辑地建立一个或多个虚拟结构作为在交换机结构14提供的物理底层网络的顶部之上动态配置的覆盖网络。例如SDN控制器18可以学习和维护DPU的知识并建立与DPU中的每一个的通信控制信道。SDN控制器18使用其对DPU的知识来定义两个或更多个DPU的多个集合(组)，以在交换结构14上建立不同的虚拟结构。更具体地说，SDN控制器18可以使用通信控制通道来通知针对给定集合的的每个DPU，其他DPU被包括在相同集合中。作为响应，DPU与在同一集合中包括的其他DPU动态建立FCP隧道作为交换结构14上的虚拟结构。这样，SDN控制器18为虚拟结构中的每一个定义了DPU的集合，并且DPU是负责建立虚拟结构。这样，交换结构14的底层组件可能不了解虚拟结构。在这些示例中，DPU与交换结构14对接并利用交换结构14，以便在任意给定虚拟结构的DPU之间提供全网状(任意对任意)互连。以此方式，机架20、22、24、26内的与形成给定虚拟结构中的给定一个的虚拟结构的任意DPU连接的设备可以使用互连该虚拟结构的DPU的交换结构14中的多个并行数据路径中的任意一个，将流数据单元(例如，给定分组流的数据分组)传送到与该虚拟结构的DPU耦合的机架20、22、24、26中的设备中的任意其他设备。DPU或访问节点操作以在虚拟覆盖网络内或跨虚拟覆盖网络喷射流数据单元的更多详细信息可在2018年3月5日提交的题为“Network Access Node VirtualFabrics Configured Dynamically over an Underlay Network”的美国临时专利申请No.62/638,788(代理人案卷号：1242-036USP1)中获得，其全部内容通过引用并入本文。
尽管未示出，但是数据中心10还可包括例如一个或多个非边缘交换机、路由器、集线器、网关、诸如防火墙的安全设备、入侵检测和/或入侵防御设备、服务器、计算机终端、笔记本电脑、打印机、数据库、诸如蜂窝电话或个人数字助理的无线移动设备、无线接入点、网桥、电缆调制解调器、应用加速器、或其他网络设备。
图1B是示出了示例计算节点30A(例如计算设备或计算装备)的框图，该示例计算节点30A包括根据本公开的技术配置并通信耦合至中央处理单元34的数据处理单元32A。计算节点30A可以表示工作站计算机、服务器设备等。计算节点30A可以表示形成数据中心的多个服务器设备中的服务器设备。例如计算节点30A可以包括至少一个CPU、至少一个DPU、至少一个GPU和至少一个存储设备，例如SSD。作为另一示例，关于图1A，计算节点30A可以表示CPU刀片21中的至少一个、或者通信地耦合在一起的图1A的CPU刀片21中的至少一个、GPU刀片23中的至少一个、和DPU刀片25中的至少一个的组合。
在图1B的示例中，计算节点30A包括DPU 32A、CPU 34、GPU36、动态随机存取存储器(DRAM)38、40、42和诸如SSD的存储设备44、闪存驱动器、磁盘驱动器等等。在该示例中，DPU32A经由主机接口、外围组件互连-快速(PCI-e)总线48耦合到CPU 34、GPU 36、DRAM 38和存储设备44。DPU 32A还充当用于计算节点30A到可以表示因特网的网络50A的网络接口。网络50A可以基本上类似于图1A的网络7和/或交换结构14。在该示例中，DPU 32A耦合到设备(例如网络50A的提供商边缘路由器，未示出)以经由以太网链路46接入网络50A。DPU 32A位于CPU 34、存储设备44和GPU 36之间并通信耦合到CPU 34、存储设备44和GPU36。尽管仅示出了一个存储设备44，但是应当理解，多个这样的存储设备可以被包括在计算节点30A内或耦合到计算节点30A(并且DPU 32A可以例如经由PCI-e总线耦合到存储设备中的每一个)。
可以根据本公开的各种技术来配置DPU 32A。DPU 32A是具有多个处理核的高度可编程的I/O处理器(如下文例如关于图3所讨论的)。处理核中的两个或多个执行被配置为支持用于代表CPU 34执行数据处理任务的软件功能的运行至完成数据平面操作系统，并且处理核中的一个或多个执行多任务控制平面操作系统(如下文关于图2所讨论的)。另外，多核处理器配备有硬件引擎，该硬件引擎允许CPU 34卸载各种过程，诸如密码功能、压缩和正则表达式处理。DPU32A是可以在各种组件和设备之间形成联系的网络接口子系统，例如CPU34、GPU 36、存储设备44和网络50A的网络设备。
在图1B的示例中，DPU 32A提供网络50A、存储设备44、GPU36和CPU 34之间的访问。在其他示例中，诸如DPU 32A的DPU可以聚合并处理到包括应用处理器的多个服务器设备的网络和SSD I/O。以这种方式，DPU 32A被配置为代表CPU 34从存储设备44取回数据，代表CPU 34将数据存储到存储设备44，并且代表CPU 34从网络50A取回数据。此外，DPU 32A是还被配置为将卸载的处理任务(例如图形密集型处理任务、或可能受益于图形处理单元的高度并行处理性质的其他任务)发送到GPU 36，以从GPU 36接收卸载的处理任务的输出，以及以将卸载的处理任务的输出提供给CPU 34。
通常，在CPU 34上可执行的软件程序可以执行指令以将与该软件程序相关联的一些或全部数据密集型处理任务卸载到DPU 32A。DPU 32A的处理核中的每一个可以使用高级编程语言来编程，例如C、C++等。通常，由DPU 32A提供的处理的各种硬件实现可以与高级编程语言中的软件库相关联，该高级编程语言可以被用于构造用于由CPU 34执行的软件应用，软件应用通过主机接口来调用和利用DPU32A的功能。因此，程序员可以用编程语言编写软件程序，并使用与DPU 32A的各种过程的硬件实现相关的功能或程序调用来执行这些功能，并且当CPU 34执行该软件程序时，CPU 34将这些功能/程序的性能卸载到DPU 32A。
另外地或替代地，CPU 34可以将其他软件程序或功能卸载到DPU 32A，以由DPU32A的处理核来执行。此外，CPU 34可以经由DPU 32A(例如计算机图形过程)将软件程序或功能卸载到GPU 36。以这种方式，DPU 32A表示动态可编程处理单元，动态可编程处理单元可以执行软件指令，并且提供用于数据处理任务的各种程序或功能的硬件实现，这可以改善这些程序或功能的性能。
图1C是示出了包括根据本公开的技术配置的并且通信地耦合到GPU 36的DPU 32B的另一示例计算节点30B(例如计算设备或计算装备)的框图。计算节点30B可以表示工作站计算机、服务器设备等。计算节点30B可以表示形成数据中心的多个服务器设备中的服务器设备。例如计算节点30B可以包括至少一个DPU、至少一个GPU和至少一个存储设备，例如SSD。作为另一示例，关于图1A，计算节点30B可以表示GPU刀片23中的至少一个或通信地耦合在一起的GPU刀片23中的至少一个与DPU刀片25中的至少一个的组合。
在图1C的示例中，计算节点30B包括DPU 32B、GPU 36、DRAM38、42和存储设备44，诸如SSD、闪存驱动器、磁盘驱动器等。DPU32B经由主机接口(在该示例中为PCI-e总线48)耦合到GPU 36、DRAM 38和存储设备44。DPU 32B还充当用于计算节点30B到可表示因特网的网络50B的网络接口。网络50B可以基本上类似于图1A的网络7和/或交换结构14。在该示例中，DPU 32B耦合到设备(例如网络50B的提供商边缘路由器，未示出)以经由以太网链路46访问网络50B。DPU 32B位于存储设备44和GPU 36之间并且通信地耦合到存储设备44和GPU36。尽管仅示出了一个存储设备44，但是应当理解，多个这样的存储设备可以被包括在计算节点30B之内或耦合到计算节点30B(并且DPU 32B可以是例如经由PCI-e总线耦合到存储设备中的每一个)。
可以根据本公开的各种技术来配置DPU 32B。DPU 32B可基本上类似于以上关于图1B描述的DPU 32A操作。DPU 32B是具有多个处理核的高度可编程的I/O处理器(如下文例如关于图3所讨论的)。处理核中的两个或多个执行运行至完成数据平面操作系统，运行至完成数据平面操作系统被配置为支持用于执行数据处理任务的软件功能，并且处理核中的一个或多个执行多任务控制平面操作系统(如下文关于图2所讨论的)。多核处理器还配备有被具体地配置为实现各种数据密集型操作的特定硬件单元。DPU 32B是可以在各种组件和设备之间形成联系的网络接口子系统，例如存储设备44、GPU 36和网络50B的网络设备。
在图1C的示例中，DPU 32B提供网络50B、存储设备44和GPU36之间的访问。在其他示例中，诸如DPU 32B的DPU可以聚合并处理到包括应用处理器的多个服务器设备的网络和SSD I/O。DPU 32B可以操作为计算节点30B的控制平面(例如实质上是CPU)，以促进GPU 36进行数据处理。以这种方式，DPU 32B被配置为控制与网络50B的数据输入和输出。此外，DPU32B还被配置为将数据从网络50B或存储设备44中的至少一个馈送到GPU 36以用于处理(例如图形密集型处理或其他可能受益于图形处理单元的高度并行处理性质的处理任务)并从GPU 36接收处理的输出。DPU 32B还被配置为控制从网络50B接收的和/或由DPU 32B或GPU36处理的、与存储设备44的数据的存储。
作为示例，在人工智能(AI)处理的情况下，控制平面功能包括执行控制任务以指令GPU执行某些类型的计算密集型处理，并执行I/O任务以将大量数据馈送到GPU进行处理。通常，控制GPU和存储设备之间的数据移动的I/O处理任务比相对较小的控制任务更为重要，以促进AI处理。因此，在AI处理的示例中，使用DPU 32B代替CPU是有意义的。在图1C的示例中，DPU 32B指令GPU 36对来自网络50B或存储设备44的数据执行矩阵/线性代数，并且向GPU 36和从GPU 36馈送数据。
图1D是示出了包括数据处理单元32C的示例存储节点33的框图，数据处理单元32C根据本公开的技术被配置，并且被通信地耦合至一个或多个存储设备45，诸如SSD、闪存驱动器、磁盘驱动器、等等。在该示例中，存储节点33可以表示存储装备、存储服务器或存储控制器，并且可以耦合到存储设备45的集合、机架或集群，其可以在存储节点33的内部或外部，或者其组合。在该应用中，DPU 32C提供对从存储设备45读取和写入存储设备45的数据单元流的高性能处理，并且为那些数据单元流提供到网络50C的直接网络接口。这样，DPU32C可以被看作是网络可访问存储设备45的专用前端，其提供了增强的执行环境，用于对从存储设备45读取和从计算节点、其他存储节点或与网络50C耦合的其他设备写入存储设备45的数据进行流处理。
如图所示，在该示例中，存储节点33可以包括至少一个DPU和至少一个存储设备，例如SSD。作为另一示例，关于图1A，存储节点33可以表示DPU刀片25中的至少一个，或者通信地耦合在一起的DPU刀片25中的至少一个与一个或多个SSD刀片27或其他存储设备的组合。
在图1D的示例中，存储节点33包括DPU 32C、DRAM 38和多个存储设备45。DPU32C经由主机接口(在这个示例中为PCI-e总线48A、48B)耦合到DRAM 38和存储设备45。在一些示例中，PCI-e接口48B可以由一个或多个中间组件处理，以将PCI-e接口转换成其他存储协议，诸如SAS或SATA(串行AT附件)。DPU 32C还充当用于存储节点33到网络50C的网络接口，网络50C可以表示因特网。网络50C可以基本上类似于图1A的网络7和/或交换结构14。在该示例中，DPU 32C可以耦合到设备(例如网络50C的提供商边缘路由器，未示出)以经由以太网链路46访问网络50C。
可以根据本公开的各种技术来配置DPU 32C。DPU 32C可以基本上类似于图1B的DPU 32A或图1C的DPU 32B操作。DPU 32C是具有多个处理核的高度可编程的I/O处理器(如下文例如关于图3所讨论的)。处理核中的两个或多个执行被配置为支持用于执行数据处理任务的软件功能的运行至完成数据平面操作系统，并且处理核中的一个或多个执行多任务控制平面操作系统(如下文关于图2所讨论的)。多核处理器还配备有被具体配置为实现各种数据密集型操作的特定硬件单元。DPU 32C是可以在各种组件和设备之间形成联系的网络接口子系统，例如存储设备45和网络50C的网络设备。
在图1D的示例中，DPU 32C在网络50C和存储设备45之间提供访问。在其他示例中，诸如DPU 32C的DPU可以聚合并处理到包括应用处理器的多个服务器设备的网络和SSD I/O。DPU 32C可以操作为用于存储节点33的控制平面(例如实质上是CPU)，以促进从存储设备45的数据存储和取回。以这种方式，DPU 32C被配置为控制与网络50C的数据的输入和输出。此外，DPU 32C还被配置为对从网络50C接收或从存储设备45取回的数据执行可编程处理任务。DPU 32C还被配置为控制从网络50C接收和/或DPU 50C处理的、与存储设备45的数据的存储。在一个示例中，存储设备45可以包括整个机架的SSD刀片，每个刀片包括至少一个SSD设备，例如图1A的SSD机架26。在此示例中，用于控制网络和SSD之间数据移动的I/O处理任务比与数据存储相关的相对较小的控制任务更为重要。因此，在存储管理示例中，使用DPU32C代替CPU是有意义的。
在2017年7月10日提交的标题为“Data Processing Unit forComputingDevices”的美国临时专利申请No.62/530,691(代理人案卷号1242-004USP1)中描述了各种示例DPU的另外的示例细节。其全部内容通过引用并入本文。
下面参考图2和图3描述DPU的示例硬件和软件体系结构。针对高性能和高效流处理优化了DPU的硬件和软件体系结构。流被定义为可以具有无限制或不确定的长度的计算对象的有序单向序列(在本文中通常称为流数据单元，或者作为具体示例，称为分组流的数据分组)。在一个简单的示例中，流起源于生产者并终止于消费者，并按顺序进行操作。在某些示例中，流可以定义为流片段的序列；每个流片段包括在物理地址空间中可连续寻址的存储器块、该块的偏移量和有效长度。流可以是：离散的，诸如从网络接收到的一系列分组；也可以是连续的，诸如从存储设备读取的字节流。作为处理的结果，一种类型的流可以被转换成另一种类型。与流类型无关，流操作需要高效的片段操纵。
流处理是常规通用处理的一种特殊类型，它支持有关访问和方向性的特殊限制。处理通常在任意时间仅访问流的有限部分，称为“窗口”，在其中可以访问随机地址。窗口外部的对象无法通过流接口访问。相反，通用处理将整个存储器视为随时可随机访问。另外，流处理通常沿一个方向进行，称为正向。这些特性使流处理适合流水线操作，因为DPU中的不同处理器可以安全地访问流中的不同窗口。
如本文所述，流信息的处理可以与“工作单元”相关联。工作单元(WU)是容器，该容器与流状态相关联，并用于描述(即指向)流中(存储在存储器中)的数据以及任何相关联的元数据和要对该数据执行的操作。工作单元可以动态地起源于DPU的外围单元(例如由联网单元、主机单元或存储设备接口注入)或与一个或多个数据流相关联的DPU的处理器内部，并终止于DPU的另一个外围单元或另一个处理器。通常，由于接收到与流的相应部分相关联的一个或多个工作单元而启动流处理，例如一个或多个流数据单元或分组流的数据分组。
工作单元可以表示一个固定长度的数据结构，该结构包括动作值和一个或多个参数。在一个示例中，工作单元包括四个词语，第一个词语具有表示动作值的值，以及三个另外的词语，三个另外的词语中的每个词语表示参数。可以将动作值视为包含消息传递所必需的信息和用于工作单元执行的信息的工作单元头。更具体地说，工作单元的动作值指定用于处理与该工作单元相关联的一个或多个流数据单元的软件功能(也称为事件处理程序或工作单元(WU)处理程序)，并指定用于执行软件功能的源和目的地处理核。工作单元数据结构的其他参数可以包括：帧参数，具有用作用于调用后续的WU处理程序的继续工作单元的指针的值；流参数，具有作为用于说明其与WU处理程序有关的状态的指针的值；以及流数据单元参数，具有用作用于关联流数据单元的指针的值。
称为工作单元(WU)堆栈的数据结构可以在DPU的多核处理器系统中使用，以更容易地管理和利用由DPU执行的操作系统的事件驱动、运行至完成的编程模型。WU数据结构是WU堆栈中的构建块，可以很容易地用于组成DPU的多核处理器系统中的处理流水线和服务执行。对于任意给定的处理器核，WU堆栈结构在程序堆栈外部的辅助变量中携带状态、存储器和其他信息。
关于工作单元、工作单元堆栈和数据处理单元的流处理的更多详细信息，可在于2017年11月21日提交的题为“Work Unit Stack Data Structures in Multiple CoreProcessor System”的美国临时专利申请No.62/589,427(代理人案卷号：1242-009USP1)以及于2018年4月10日提交的题为“Efficient Work Unit Processing in a MulticoreSystem”的美国专利申请第15/949,692号(代理人案卷号：1242-014US01)中获得，其每一个的全部内容通过引用并入本文。
图2是示出了根据本公开的技术的系统58的框图，该系统58具有数据处理单元(DPU)60，该数据处理单元包括被配置为处理工作单元的运行至完成数据平面操作系统(OS)62。在图2所示的示例中，系统58还包括通信地耦合到DPU 60的CPU90。DPU60和CPU 90中的每个通常表示以数字逻辑电路装置实现的硬件芯片。在一些示例中，DPU 60和CPU 90可以被托管在同一计算设备上，使得系统58可以基本上类似于图1B的计算节点30A进行操作。DPU 60可以基本上类似于图1A的机架20、22、24或26内的设备的DPU中的任意一个进行操作。CPU 90可以基本上类似于图1A的机架20内的设备的CPU中的任意一个进行操作。
DPU 60是具有多个处理核的高度可编程的I/O处理器(如下文例如关于图3所讨论的)。在图2所示的示例中，DPU 60包括直接连接到网络的网络接口(例如以太网接口)和直接连接到一个或多个应用处理器(例如CPU 90)和一个或多个存储设备(例如SSD)的多个主机接口(例如PCI-e接口)。DPU 60还包括在多个处理核中的两个或多个上执行的运行至完成数据平面操作系统(OS)62。数据平面OS 62提供数据平面64作为用于在数据平面OS 62上调用以处理工作单元的运行至完成的软件功能的执行环境。如上所述，工作单元与一个或多个流数据单元(例如分组流的分组)相关联，并且指定用于处理流数据单元的软件功能和用于执行软件功能的多个处理核之一。
被调用以处理工作单元的软件功能可以是用于处理包括在数据平面OS 62所提供的库70中的流数据的多个软件功能之一。在所示的示例中，库70包括网络功能72、存储器功能74、安全功能76和分析功能78。网络功能72例如可以包括与以太网、网络覆盖、联网协议、加密和防火墙有关的网络I/O数据处理功能。存储功能74可以例如包括与NVME(非易失性存储器表达)、压缩、加密、复制、擦除编码和池化有关的存储I/O数据处理功能。安全功能76可以例如包括与加密、正则表达式处理和哈希处理有关的安全数据处理功能。分析功能78可以例如包括与数据转换的可定制流水线有关的分析数据处理功能。
通常，数据平面OS 62是在DPU 62的裸机上运行的低级别、运行至完成的操作系统，该操作系统运行用于数据处理的硬件线程并管理工作单元。如下面更详细描述的，数据平面OS 62包括队列管理器的逻辑，以管理工作单元接口，使工作单元从队列中入队和出队，并在由工作单元指定的处理核上调用由工作单元指定的软件功能。在运行至完成编程模型中，数据平面OS 62被配置为从队列中使工作单元出队，在处理核上处理工作单元，并将处理工作单元的结果返回到队列。
DPU 60还包括在多个处理核中的一个或多个上执行的多任务控制平面操作系统。在一些示例中，多任务控制平面操作系统可以包括Linux、Unix或专用操作系统。在一些示例中，如图2所示，数据平面OS 62提供控制平面66，该控制平面66包括在数据平面OS 62上执行的控制平面软件堆栈。如图所示，控制平面软件堆栈包括管理程序80、在管理程序80上执行的多任务控制平面OS 82、以及在控制平面OS 82上执行的一个或多个控制平面服务代理84。管理程序80可以操作以将控制平面OS 82与在数据平面OS 62上执行的工作单元和数据处理隔离。在控制平面OS 82上执行的服务代理84包括应用级软件，该应用级软件被配置为执行软件结构的建立和拆除，以支持由在数据平面OS 62上执行的软件功能执行的工作单元处理。在数据分组处理的示例中，控制平面服务代理84被配置为通过数据平面OS62上的软件功能来建立用于数据分组处理的分组流，并每当分组处理完成时拆除分组流。这样，DPU 60包括高度可编程的处理器，该处理器可以运行应用级处理，同时利用底层工作单元数据结构进行高度并行化的流处理。
在另一示例中，代替在数据平面OS 62之上运行，多任务控制平面操作系统可以在专用于控制平面操作系统并且与执行数据平面OS62的处理核不同的一个或多个独立处理核上运行。在此示例中，如果独立处理核专用于硬件级别的控制平面操作系统，则管理程序可能不被包括在控制平面软件堆栈中。相反，在独立处理核上运行的控制平面软件堆栈可以包括多任务控制平面操作系统和在控制平面操作系统上执行的一个或多个控制平面服务代理。
CPU 90是一种具有一个或多个处理核的应用处理器，这些处理核针对计算密集型任务而被优化。在图2所示的示例中，CPU 90包括直接连接到DPU 60的多个主机接口(例如PCI-e接口)。CPU90包括支持一个或多个服务代理96以及一个或多个驱动器97的管理程序/OS 92。如图2所示，CPU 90还可以包括在支持一个或多个驱动器98的管理程序/OS 92之上执行的虚拟机(VM)OS94。CPU 90的应用程序级软件，诸如在OS 92上执行的代理96或驱动器97或在VM OS 94上执行的驱动器98，可以确定将哪些数据处理任务从CPU90卸载到DPU60。例如CPU 90的管理程序/OS 92可以使用PCIe链路的物理功能(PF)和/或虚拟功能(VF)，将数据处理任务卸载到DPU 60。CPU 90的VM OS 94可以使用PCIe链路的VF将数据处理任务卸载到DPU 60。
在图2所示的示例中，系统58还包括经由控制应用编程接口(API)与DPU 60和CPU90两者通信的控制器100。控制器100可以提供用于配置和管理在DPU 60和CPU 90的每一个的控制平面操作系统上执行的应用级软件的高级控制器。例如控制器100可以配置和管理哪些数据处理任务要被从CPU 90卸载到DPU60。在一些示例中，控制器100可以包括软件定义的联网(SDN)控制器，该控制器可以基本上类似于图1A的控制器18进行操作。在一些示例中，控制器100可以响应于经由编排API从网络管理员接收到的配置输入而操作。
DPU 60的数据平面OS 62被配置为接收流数据单元，以用于代表在CPU 90的管理程序/OS 92上执行的应用级软件进行处理。在分组处理的示例中，流数据单元可以包括分组流的数据分组。在该示例中，所接收的分组流可以包括联网分组流，存储分组流，安全分组流，分析分组流或其任意组合中的任意一个。在DPU 60的处理核之一上执行的数据平面OS 62可以从联网单元、主机单元或DPU 60的处理核(如下例如关于图3所述)中的另一个以一个或多个工作单元形式接收分组流中的每一个。用于接收的分组流的工作单元中的每一个可以与分组流的一个或多个数据分组相关联。在接收到分组流之后，数据平面OS 62在流表中执行查找以确定该分组流是合理的，并且将整个分组流映射到DPU 60的处理核之一，以用于对该分组流的分组进行序列化处理。该流表可以包括硬件实现的流表，其由控制平面66用合理的分组流来更新和维护，并且用于将处理核分配给分组流。
在接收到的分组流未被数据平面OS 62识别的情况下，例如尚未在流表中建立分组流，数据平面OS 62可以通过控制平面66中的慢速路径发送分组流以用于进行建立。然后，在控制平面OS 82上执行的控制平面服务代理84确定该分组流是合理的，并向数据平面OS 62发送指令以在流表中建立分组流。
一旦由控制平面服务代理84建立了分组流，数据平面OS 62就可以将分组流分配给DPU 60的特定处理核，该DPU 60可以对该分组流进行流处理。作为一个示例，数据平面OS62可以执行队列管理器，该队列管理器被配置为接收与分组流的一个或多个数据分组相关联的工作单元，使该工作单元进入与该分组流的处理核相关联的工作单元队列，将工作单元从工作单元队列中移出到处理核，并在处理核上调用工作单元指定的软件功能来处理工作单元。
数据平面OS 62还提供到DPU 62的一个或多个硬件加速器的接口(如下文例如关于图3所讨论的)，DPU 62的一个或多个硬件加速器被配置为对各种数据处理功能执行加速。数据平面OS 62可以使用硬件加速器来处理分组流的一个或多个部分，即一个或多个工作单元，其被布置为工作单元(WU)堆栈。在WU堆栈中，第一工作单元包括WU堆栈中后续工作单元的标识符，以用于在第一工作单元的完成后对分组的进一步处理。为了对分组流执行流处理，硬件加速器被配置为执行WU堆栈中包括的作为第一工作单元的输入参数的一个或多个硬件命令，并且在一个或多个硬件命令的完成后，继续执行第一个工作单元标识的WU堆栈中的后续工作单元。
如本文所述，DPU利用在每个处理核的数据平面操作系统上执行的细粒度工作单元、工作单元队列和队列管理器来序列化分组处理，使得相同分组流的数据分组由相同的处理核处理。这样，DPU能够以处理核之间的精细粒度和低处理开销来处理任意类型的分组流。为了进行比较，其他多核系统可以使用共享存储器和锁定进行通信以确保持储器的一致性。锁定方案可以是比本文描述的工作单元方案量级更大的粒度的级别。例如与工作单元方案关联的处理开销小于100个时钟周期。处理开销可能包括实现工作单元的周期数，和使工作单元出队并将工作单元部署到给定的处理核进行处理的周期数。如本文所述，在给定的运行至完成硬件线程上序列化分组处理以维持同步，导致与常规多核系统中使用的锁定方案的开销大致相同。
图3是说明根据本公开的技术的实例数据处理单元130的硬件组件的框图。DPU130通常表示以数字逻辑电路装置实现的硬件芯片。DPU 130可基本上类似于图1A的机架20、22、24或26、图1B的DPU 32A、图1C的DPU 32B或图1D的DPU 32C中的设备的DPU中的任意一个进行操作。因此，DPU 130可以例如经由PCI-e、以太网(有线或无线)或其他此类通信介质来通信地耦合到CPU、GPU、一个或多个网络设备、服务器设备、随机存取存储器、存储介质(例如固态驱动器(SSD))、数据中心结构等。
在图3所示的示例中，DPU 130包括多个可编程处理核140A-140N(“核140”)。DPU130可以基本类似于图2的DPU 60进行操作，其中运行至完成数据平面OS 62在每个核140上执行。每个核140包括级别1高速缓存141A-N中相应的一个(“高速缓存141”)。高速缓存141可以包括用于缓存诸如流数据单元(例如用于流处理的分组或其他数据)的非相干数据的L1缓冲器高速缓存。L1缓冲区高速缓存可以存储数据以进行短期高速缓存，使得数据可用于快速访问。
DPU 130还包括联网单元142、相干存储器管理器144、非相干存储器管理器145、一个或多个主机单元146、多个加速器148A-148X(“加速器148”)、队列管理器150、和多个工作单元(WU)队列152。尽管在图3中未示出，但核140、联网单元142、相干存储器管理器144、非相干存储器管理器145、主机单元146、加速器148、队列管理器150、和WU队列152中的每一个彼此通信地耦合。
在该示例中，DPU 130表示高性能、超融合的网络、存储装置以及数据处理器和输入/输出集线器。例如联网单元142可以被配置为与例如网络设备的一个或多个外部设备发送和接收流数据单元。联网单元142可以执行网络接口卡功能、分组交换等，并且可以使用大的转发表并提供可编程性。联网单元142可以公开用于连接到诸如图1A的网络7和/或交换结构14的网络的网络接口(例如以太网)端口。主机单元146中的每一个可以暴露一个或多个主机接口(例如PCI-e)端口，以与应用处理器(例如服务器设备的x86处理器或托管DPU130的设备的本地CPU或GPU)和/或数据存储设备(例如SSD)发送和接收流数据单元。DPU130可以进一步包括一个或多个高带宽接口，用于连接到片外外部存储器(图3中未示出)。
每个加速器148可以被配置为对各种数据处理功能执行加速，诸如查找、矩阵乘法、加密、压缩、正则表达式处理等。例如加速器148可以包括查找引擎、矩阵乘法器、密码引擎、压缩引擎、正则表达式解释器等的硬件实现。
队列管理器150被配置为维护和操纵WU队列152。WU队列152中的至少一个可以与核140中的每一个关联，并被配置为存储排队的多个工作单元，以在核140中的相应一个上进行处理。在一些示例中，核140中的每一个可以具有WU队列152中的专用的一个，该WU队列152存储工作单元以供核140中的相应的一个进行处理。在其他示例中，核140中的每一个可以具有两个或多个专用WU队列152，其存储不同优先级的工作单元以供核140的相应一个处理。如图3所示，队列管理器150和WU队列152都相对于核140物理集中。但是，WU队列152可以在逻辑上分散。
数据处理单元130可以利用两种类型的片上存储器或存储设备，即，相干高速缓存存储器和非相干缓冲存储器(图3中未示出)。相干存储器管理器144被配置为控制对相干高速缓存存储器的访问，并且非相干存储器管理器145被配置为控制对非相干缓冲存储器的访问。以此方式，数据处理单元130的组件中的任意一个(即，核140、联网单元142、主机单元146、加速器148、队列管理器150和WU队列152)和任意数量的外部设备(例如网络设备、服务器、外部存储设备等)可以经由相干存储器管理器144访问相干高速缓存存储器，并且可以经由非相干存储器管理器145访问非相干缓冲存储器。存储器管理器144、145可以被配置为执行根据本公开的用于执行存储器管理的多个操作。DPU的分叉存储系统的更多详细信息在于2018年4月10日提交的题为“Relay Consistent Memory Management in a MultipleProcessor System”的美国专利申请No.15/949,892(代理人案卷号1242-008US01)中可获得，其全部内容通过引用并入本文。
核140可以包括MIPS(无互锁流水线级微处理器)核、ARM(高级RISC(精简指令集计算)机器)核、PowerPC(具有增强型RISC的性能优化-性能计算)核、RISC-V(RISC五个)核或复杂指令集计算(CISC或x86)核中的一个或多个。核140中的每一个可以被编程为处理与给定分组流有关的一个或多个事件或活动，诸如例如联网分组流、存储分组流、安全分组流或分析分组流。核140中的每一个可以使用高级编程语言(例如C、C++等)来编程。
在一些示例中，多个核140根据与分组相关联的一个或多个工作单元，以顺序的方式执行指令，以用于处理由网络单元142或主机单元146接收到的、与分组流的每个数据分组有关的多个事件。如上所述，工作单元是在核140与联网单元142或主机单元146之间交换的数据集，其中每个工作单元可以表示与给定数据分组有关的事件中的一个或多个事件。更具体地，工作单元与一个或多个数据分组相关联，并且指定用于处理数据分组的软件功能，并且还指定用于执行该软件功能的核140之一。
通常，为了处理工作单元，由工作单元指定的核140之一被配置为从存储器中取回与工作单元相关联的数据分组，并执行由工作单元指定的软件功能以处理数据分组。例如核140之一可以经由非相干存储器管理器145从非相干存储器缓冲器中取回数据分组，并且将数据分组缓存在核140中相应一个核中的高速缓存141之一中。
在更详细的示例中，通过在工作单元接收队列(例如WU队列152之一)中接收消息来用信号通知接收工作单元。WU队列152中的每个与核140中的一个相关联，并且可在工作单元消息的头部中寻址。在从联网单元142、主机单元146之一或核140另一核中接收到工作单元消息后，队列管理器150将工作单元排队在与由工作单元指定的核140之一相关联的WU队列152之一中。在队列管理器150将工作单元从WU队列152中的一个队列中取出后，队列管理器150将工作单元传递到核140之一。然后，队列管理器150调用由工作单元在核140之一上指定的软件功能，以用于处理工作单元。
为了处理工作单元，核140之一从WU队列152之一接收工作单元。然后核140之一从核140中的相应一个核中的高速缓存141之一中取得与工作单元相关联的分组，并执行所调用的软件功能以处理该分组。然后，核140之一将处理工作单元的对应结果输出回WU队列152。例如在处理工作单元时，核140之一可以通过执行到映射到工作单元发送队列(例如，WU队列152中的另一个)的地址的、存储的指令来生成新的工作单元消息。存储的指令将消息的内容写入队列。来自核140之一的工作单元消息的释放可以与来自高速缓存141中的相关联的一个高速缓存的脏数据的冲刷互锁(通过其被选通)。
作为一个示例用例，流处理可以分为在源和目的地之间的多个中间处理器处执行的工作单元。根据每个阶段要执行的工作量，所涉及的中间处理器的数量和类型可能会有所不同。在处理与每个数据分组有关的多个事件时，多个核140中的第一核，例如核140A，可以处理多个事件中的第一个事件。此外，第一核140A可向多个核140中的例如核140B的第二核提供一个或多个工作单元中的第一工作单元。此外，第二核140B可以响应于从第一核140B接收到第一工作单元来处理多个事件中的第二事件。
图4是示出了根据本公开的技术的用于使用DPU中的工作单元来处理流数据的示例流水线处理流程的流程图。图4示出了多个处理核350A-350N(其可以对应于图3的核140)的示例，并且其每个可以包括L1缓冲器高速缓存352A-352N(其可以对应于图3的高速缓存141)。
图4还示出了相干存储器(其可以对应于由图3的相干存储器管理器144管理的相干高速缓存存储器)和非相干缓冲存储器(其可以对应于由图3的非相干存储器管理器145管理的非相干缓冲存储器)。此外，如图4所示，每个核350与要由核处理的工作单元340的队列(可以对应于图3的WU队列152)相关联。WU队列340可以是由图3的队列管理器150维护的队列。
如图4所示，每个核350执行数据平面软件以用于处理流数据单元，诸如数据分组。数据平面软件可以对应于图2的DPU 60的数据平面OS62。在该示例中，每个核350提供用于软件功能集合的执行环境(其可以对应于在图2的DPU 60的数据平面64上执行的库70内的功能)。在图4中，软件功能通常被示为F1-Fn，但在本文中也称为事件处理程序或WU处理程序。可以根据运行至完成编程模型对每个软件功能进行编程，以用于对流数据单元应用一个或多个操作。此外，各种软件功能可以表示用于对分组执行更高级别的操作的不同的离散代码部分。例如一组软件功能在链路在一起以处理公共的一个或多个工作单元时，可以执行高级操作，例如加密、身份验证、深度分组检查等。组中的每个单独的软件功能可以表示要执行的整体操作的不同的运行至完成代码部分，并且该组的软件功能可以在相同或不同的核350上执行。
如图4的示例所示，每个处理核350执行服务于将由核处理的相应WU队列340的调度器330A-330N中的对应的一个。每个调度器330访问针对其核的相应的WU队列340，并且基于队列头部的工作单元内的数据结构，实例化用于处理工作单元的软件功能(F)的实例。
如本文所述，WU队列340内的每个工作单元与将由相应核处理的一个或多个流数据单元相关联。在一个示例中，每个工作单元包括与一个或多个数据分组的关联(例如指向该一个或多个数据分组的指针)，并且还可以包括与工作单元堆栈(“WU堆栈”)的关联(例如指向工作单元堆栈(“WU堆栈”)的指针)，工作单元堆栈携带程序状态、缓存的数据以及程序执行在处理对应的分组时所需的其他信息。如本文中进一步描述的，在各种示例中，WU队列340内的每个工作单元指定(例如通过标识符或索引)软件功能F，该软件功能F将由调度器330实例化以用于处理工作单元。另外，每个工作单元包括用于发送工作单元的核350或其他硬件单元的标识符，以及一旦被调用的软件功能F完成处理就可以接收工作单元的核350或其他硬件单元的标识符。
在由调度器330实例化时，被调用的软件功能F有效地提供无缝程序执行，以使用程序状态、缓存的数据和在对应WU堆栈内指定的其他信息对与工作单元相关联的流数据单元进行操作。在执行期间，软件功能F可以例如作为运行至完成事件处理程序执行，以用于对流数据单元执行一个或多个特定操作。而且，程序执行的连续性经由通过相应的WU堆栈所携带的程序状态和缓存的数据被保持。在处理工作单元时，软件功能F可以通过针对相关联的数据分组在WU堆栈上执行类似堆栈的操作，并可选地指示队列管理器创建附加工作单元以进行进一步处理相关联的数据分组，来进一步操纵与例如数据分组的特定流数据单元关联的对应WU堆栈。
如本文中进一步描述的，当处理工作单元时，由调度器调用的软件功能F的对应实例可以对与处理流水线中的数据分组一起流动的WU堆栈执行类似堆栈的操作。换句话说，WU堆栈可被视为工作单元集合，该工作单元集合共同实现了整体逻辑功能，而这些工作单元尚未入队进行处理。工作单元以堆栈格式被布置在WU堆栈中，并且可以使用堆栈操作由软件功能F操纵(插入、移除等)，以指定用于整个逻辑功能的未来工作单元。软件功能F可以例如针对程序状态、缓存的数据以及任意输入或输出变量来访问WU堆栈内的当前帧以用于对数据分组执行对应功能。此外，软件功能可以有效地从WU堆栈中“弹出”当前帧，在WU堆栈上推送附加的工作单元帧，和/或使附加的工作单元被创建并排队在WU队列340中，以用于执行在工作单元上的附加的代码部分(功能)。这样，WU堆栈可用于使用多个软件功能来促进程序执行和整个逻辑功能的流水线化，其中不希望在单个核上的单个运行至完成事件中执行所有操作。
应用编程接口(API)可以被软件功能(F)所利用，用于与WU堆栈进行交互并对WU堆栈进行操纵，WU堆栈与由多个处理核正在处理的流数据单元(例如数据分组)相关联。例如软件功能(F)可以通过执行类似堆栈的操作来操纵WU堆栈，诸如分配WU堆栈、释放WU堆栈、将新帧推送到现有WU堆栈上。另外，API可以进一步允许软件功能发送与在WU堆栈被推送的特定帧相关联的继续，这进而使具有指向该帧的指针的工作单元被排队在WU队列中以进行处理。
对于本文所述的过程、装置和其他示例或说明，包括在任何流程图表或流程图中，包括在本文所述的任何技术中的某些操作、动作、步骤或事件，可以以不同的顺序执行，可以被完全添加、合并或省去(例如，并非所有描述的动作或事件对于实践这些技术都是必需的)。此外，在某些示例中，可以例如通过多线程处理、中断处理或多个处理器同时而不是顺序地执行操作、动作、步骤或事件。即使未明确标识为自动执行，其他某些操作、动作、步骤或事件也可以自动执行。而且，被描述为自动执行的某些操作、动作、步骤或事件可以备选地不自动执行，而是在某些示例中，这样的操作、动作、步骤或事件可以响应于输入或另一事件而执行。
以上阐述的详细描述旨在作为各种配置的描述，并且并非旨在表示其中可以实践本文描述的概念的唯一配置。详细描述包括特定细节，以用于为了提供对各种概念的透彻理解。但是，可以在没有这些特定细节的情况下实践这些概念。在某些情况下，在附图中以框图形式示出了公知的结构和组件，以避免使这些概念模糊。
在一个或多个示例中，可以以硬件、软件、固件或其任意组合来实现所描述的功能。如果以软件实现，则功能可以作为一个或多个指令或代码存储在计算机可读介质上和/或在计算机可读介质上发送，并由基于硬件的处理单元执行。计算机可读介质可以包括计算机可读存储介质，其对应于诸如数据存储介质的有形介质，或者通信介质，其包括有助于将计算机程序从一个地方转移到另一个地方(例如根据通信协议)的任意介质。以这种方式，计算机可读介质通常可以对应于(1)非暂时性的有形计算机可读存储介质，或者(2)诸如信号或载波的通信介质。数据存储介质可以是可由一台或多台计算机或一个或多个处理器访问以取回指令、代码和/或数据结构以实现本公开中描述的技术的任意可用介质。计算机程序产品可以包括计算机可读介质。
作为示例而非限制，此类计算机可读存储介质可以包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储、磁盘存储或其他磁性存储设备、闪存或可以用于以指令或数据结构形式存储所需程序代码并且可以由计算机访问的任意其他介质。而且，任意连接都适当地称为计算机可读介质。例如如果使用同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或诸如红外、无线电和微波的无线技术从网站、服务器或其他远程源发送指令，则介质的定义包括同轴电缆、光纤电缆、双绞线、DSL或诸如红外、无线电和微波的无线技术。然而，应当理解，计算机可读存储介质和数据存储介质不包括连接、载波、信号或其他瞬态介质，而是针对非瞬态的有形存储介质。所使用的磁盘和光盘包括光盘(CD)、激光光盘、光碟、数字多功能光盘(DVD)、软盘和蓝光光盘，其中盘通常以磁性方式复制数据，而光盘则通过激光光学方式复制数据。上述的组合也应包括在计算机可读介质的范围内。
指令可以由一个或多个处理器执行，诸如一个或多个数字信号处理器(DSP)、通用微处理器、专用集成电路(ASIC)、现场可编程逻辑阵列(FPGA)或其他等效集成或分立逻辑电路装置。因此，本文所使用的术语“处理器”或“处理电路装置”可以分别指任意前述结构或适合于实现所描述的技术的任意其他结构。另外，在一些示例中，可以在专用硬件和/或软件模块内提供所描述的功能。同样，该技术可以在一个或多个电路或逻辑元件中完全实现。
本公开的技术可以在各种各样的设备或装置中实现，包括无线手机、移动或非移动计算设备、可穿戴或不可穿戴计算设备、集成电路(IC)或IC集合(例如芯片组)。在本发明中描述各种组件、模块或单元以强调被配置为执行所公开的技术的设备的功能方面，但不一定需要由不同硬件单元来实现。相反，如上所述，各种单元可以组合在硬件单元中，或者由互操作的硬件单元的集合提供，包括与合适的软件和/或固件结合的如上所述的一个或多个处理器。
已经描述了各种示例。这些和其他示例在所附权利要求的范围内。

Claims (23)

1.一种数据处理单元(DPU)集成电路，包括：
网络接口，被配置为发送和接收与网络的流数据单元；
主机接口，被配置为发送和接收与应用处理器或者存储设备的流数据单元；
多个可编程处理核；
运行至完成数据平面操作系统，在所述多个可编程处理核中的两个或者更多个可编程处理核上执行；
运行至完成软件功能，在所述多个可编程处理核中的一个可编程处理核上的所述数据平面操作系统上被调用，以处理工作单元，其中所述工作单元与所述流数据单元中的一个或者多个流数据单元相关联，并且其中所述工作单元指定所述软件功能用于处理所述流数据单元中的所述一个或者多个流数据单元，并且还指定所述多个可编程处理核中的所述一个可编程处理核用于执行所述软件功能；以及
多任务控制平面操作系统，在所述多个可编程处理核中的一个或者多个可编程处理核上执行。
2.根据权利要求1所述的DPU集成电路，还包括：控制平面软件堆栈，在所述可编程处理核中的至少一个可编程处理核上的所述数据平面操作系统上执行，其中所述控制平面软件堆栈包括管理程序和在所述管理程序上执行的所述多任务控制平面操作系统。
3.根据权利要求1所述的DPU集成电路，其中执行所述控制平面操作系统的所述可编程处理核中的至少一个可编程处理核包括专用于所述控制平面操作系统的独立处理核。
4.根据权利要求1所述的DPU集成电路，还包括：一个或者多个控制平面服务代理，在所述控制平面操作系统上执行，所述控制平面服务代理被配置为执行软件结构的建立和拆除以支持由在所述数据平面操作系统上执行的所述软件功能执行的工作单元处理。
5.根据权利要求1所述的DPU集成电路，其中所述流数据单元包括数据分组，还包括在所述控制平面操作系统上执行的一个或者多个控制平面服务代理，所述控制平面服务代理被配置为确定所述数据分组的分组流是合理的，并且向在所述可编程处理核中的所述一个可编程处理核上执行的所述数据平面操作系统发送指令，以在流表中建立所述分组流。
6.根据权利要求1所述的DPU集成电路，其中被调用以处理所述工作单元的所述软件功能包括被包括在由所述数据平面操作系统提供的功能库中的多个软件功能中的一个软件功能，并且其中被包括在所述功能库中的所述多个软件功能包括：一个或者多个网络功能、一个或者多个存储功能、一个或者多个安全功能、以及一个或者多个分析功能。
7.根据权利要求1所述的DPU集成电路，其中所述流数据单元包括数据分组，并且其中在所述可编程处理核中的所述一个可编程处理核上执行的所述数据平面操作系统被配置为：
接收所述数据分组的分组流；
在流表中执行查找以确定所述分组流是合理的；以及
将所述分组流映射到所述可编程处理核中的所述一个可编程处理核，以用于对所述分组流的所述数据分组的序列化处理。
8.根据权利要求7所述的DPU集成电路，其中所述分组流包括以下各项中的一个：联网分组流、存储分组流、安全分组流、和分析分组流。
9.根据权利要求1所述的DPU集成电路，还包括：在电路装置中实现的多个工作单元队列，其中所述工作单元队列中的至少一个工作单元队列与所述可编程处理核中的所述一个可编程处理核相关联并且被配置为存储多个工作单元，所述多个工作单元被排队以用于在所述可编程处理核中的所述一个可编程处理核上处理。
10.根据权利要求9所述的DPU集成电路，还包括：在电路装置中被实现的队列管理器，所述队列管理器被配置为：
接收所述工作单元，所述工作单元指定所述软件功能和用于执行所述软件功能的所述可编程处理核中的所述一个可编程处理核；
将所述工作单元排队到与所述可编程处理核中的所述一个可编程处理核相关联的所述工作单元队列中的所述一个工作单元队列；
将所述工作单元从所述工作单元队列中的所述一个工作单元队列出队列到所述可编程处理核中的所述一个可编程处理核；以及
在所述可编程处理核中的所述一个可编程处理核上调用由所述工作单元指定的所述软件功能，以用于处理所述工作单元。
11.根据权利要求10所述的DPU集成电路，其中为了处理所述工作单元，所述可编程处理核中的所述一个可编程处理核被配置为：
从所述工作单元队列中的所述一个工作单元队列接收所述工作单元；
从所述可编程处理核中的所述一个可编程处理核的高速缓存存储器中取得与所述工作单元相关联的所述流数据单元；
执行由所述工作单元指定的所述软件功能，以处理所述流数据单元；以及
将处理所述工作单元的结果输出到所述工作单元队列，其中所述结果包括一个或者多个新的工作单元消息。
12.根据权利要求1所述的DPU集成电路，还包括：存储器，被配置为存储所述工作单元和被布置为工作单元堆栈的一个或者多个附加工作单元，其中所述工作单元包括所述工作单元堆栈内的后续工作单元的标识符，以用于在所述工作单元的完成时对所述流数据单元的进一步处理。
13.根据权利要求12所述的DPU集成电路，还包括：在电路装置中被实现的一个或者多个加速器单元，其中所述加速器单元中的至少一个加速器单元被配置为：
执行被包括在所述工作单元堆栈中的一个或者多个硬件命令，作为所述工作单元的输入参数；以及
在所述一个或者多个硬件命令的完成时，继续执行由所述工作单元标识的所述工作单元堆栈内的所述后续工作单元。
14.根据权利要求1所述的DPU集成电路，还包括：联网单元，被实现在电路装置中并且被配置为支持所述网络接口以直接连接到所述网络而无需单独的网络接口卡(NIC)，所述联网单元被配置为控制所述DPU集成电路和所述网络之间的所述流数据单元的输入和输出。
15.根据权利要求1所述的DPU集成电路，还包括：至少一个主机单元，被实现在电路装置中并且被配置为支持所述主机接口以直接连接到所述应用处理器或者所述存储设备，所述主机单元被配置为进行以下中的至少一项：控制所述DPU集成电路和所述应用处理器之间的所述流数据单元的输入和输出、或者控制与所述存储设备的所述流数据单元的存储。
16.根据权利要求1所述的DPU集成电路，还包括：
在电路装置中被实现的相干存储器管理器，所述相干存储器管理器被配置为控制对所述DPU集成电路的相干高速缓存存储器的访问；以及
在电路装置中被实现的非相干存储器管理器，所述非相干存储器管理器被配置为控制对所述DPU集成电路的非相干缓冲存储器的访问，其中所述可编程处理核中的每个可编程处理核被连接到所述相干存储器管理器和所述非相干存储器管理器，并且其中所述可编程处理核中的每个可编程处理核被配置为将所述流数据单元存储在所述非相干缓冲存储器中，并且将其他数据存储在所述相干高速缓存存储器中。
17.根据权利要求16所述的DPU集成电路，其中为了处理所述工作单元，所述可编程处理核中的所述一个可编程处理核被配置为经由所述非相干存储器管理器从所述非相干缓冲存储器取回与所述工作单元相关联的所述流数据单元。
18.根据权利要求1所述的DPU集成电路，其中所述可编程处理核中的每个可编程处理核使用高级编程语言可编程。
19.一种系统，包括：
网络；
应用处理器或者存储设备中的至少一个；以及
数据处理单元(DPU)集成电路，包括：
网络接口，被配置为发送和接收与所述网络的流数据单元；
主机接口，被配置为发送和接收与所述应用处理器或者所述存储设备中的所述至少一个的流数据单元；
多个可编程处理核；
运行至完成数据平面操作系统，在所述多个可编程处理核中的两个或者更多个可编程处理核上执行；
运行至完成软件功能，在所述多个可编程处理核中的一个可编程处理核上的所述数据平面操作系统上被调用，以处理工作单元，其中所述工作单元与所述流数据单元中的一个或者多个流数据单元相关联，并且其中所述工作单元指定所述软件功能用于处理所述流数据单元中的所述一个或者多个流数据单元，并且还指定所述多个可编程处理核中的所述一个可编程处理核用于执行所述软件功能；以及
多任务控制平面操作系统，在所述多个可编程处理核中的一个或者多个可编程处理核上执行。
20.根据权利要求19所述的系统，
其中所述应用处理器或者所述存储设备中的至少一个包括中央处理单元，所述中央处理单元包括操作系统和在所述操作系统上执行的一个或者多个服务代理；以及
其中所述DPU集成电路的所述数据平面操作系统被配置为接收所述流数据单元以用于代表在所述中央处理单元的所述操作系统上执行的所述服务代理进行处理。
21.根据权利要求19所述的系统，其中所述应用处理器或者所述存储设备中的所述至少一个包括多个固态驱动器，并且其中所述DPU集成电路被配置为在所述网络与所述多个固态驱动器中的任意一个固态驱动器之间发送和接收所述流数据单元。
22.根据权利要求19所述的系统，其中所述应用处理器或者所述存储设备中的所述至少一个包括中央处理单元，并且其中所述DPU集成电路被配置为进行以下中的至少一项：代表所述中央处理单元发送和接收与所述网络的所述流数据单元，或者代表所述中央处理单元发送和接收与存储设备的所述流数据单元。
23.根据权利要求19所述的系统，其中所述应用处理器或者所述存储设备中的所述至少一个包括图形处理单元，并且其中所述DPU集成电路被配置为将所述流数据单元从所述网络或者存储设备中的至少一个馈送到所述图形处理单元以用于处理。
CN201880046042.5A 2017-07-10 2018-07-10 用于流处理的数据处理单元 Active CN110892380B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310947628.1A CN117348976A (zh) 2017-07-10 2018-07-10 用于流处理的数据处理单元

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US201762530691P 2017-07-10 2017-07-10
US62/530,691 2017-07-10
US201762559021P 2017-09-15 2017-09-15
US62/559,021 2017-09-15
US201762589427P 2017-11-21 2017-11-21
US62/589,427 2017-11-21
PCT/US2018/041510 WO2019014268A1 (en) 2017-07-10 2018-07-10 DATA PROCESSING UNIT FOR FLOW PROCESSING

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202310947628.1A Division CN117348976A (zh) 2017-07-10 2018-07-10 用于流处理的数据处理单元

Publications (2)

Publication Number Publication Date
CN110892380A true CN110892380A (zh) 2020-03-17
CN110892380B CN110892380B (zh) 2023-08-11

Family

ID=63165460

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201880046042.5A Active CN110892380B (zh) 2017-07-10 2018-07-10 用于流处理的数据处理单元
CN202310947628.1A Pending CN117348976A (zh) 2017-07-10 2018-07-10 用于流处理的数据处理单元

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202310947628.1A Pending CN117348976A (zh) 2017-07-10 2018-07-10 用于流处理的数据处理单元

Country Status (4)

Country Link
US (3) US10725825B2 (zh)
EP (1) EP3625679A1 (zh)
CN (2) CN110892380B (zh)
WO (1) WO2019014268A1 (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112804297A (zh) * 2020-12-30 2021-05-14 之江实验室 一种可组装的分布式计算和存储系统及其构造方法
CN114201421A (zh) * 2022-02-17 2022-03-18 苏州浪潮智能科技有限公司 一种数据流处理方法、存储控制节点及可读存储介质
CN114201427A (zh) * 2022-02-18 2022-03-18 之江实验室 一种并行式确定性数据处理装置及方法
CN114415985A (zh) * 2022-03-31 2022-04-29 苏州浪潮智能科技有限公司 一种基于数控分离架构的存储数据处理单元
CN115225484A (zh) * 2022-07-13 2022-10-21 深存科技(无锡)有限公司 一种dpu组网的管理系统
WO2023060891A1 (zh) * 2021-10-14 2023-04-20 华为技术有限公司 数据处理方法、装置、系统、设备、存储介质及程序产品
WO2023098031A1 (zh) * 2021-11-30 2023-06-08 华为技术有限公司 数据访问方法及计算设备
WO2023143033A1 (zh) * 2022-01-30 2023-08-03 华为技术有限公司 一种访问存储节点的方法、装置及计算机设备
WO2023207295A1 (zh) * 2022-04-29 2023-11-02 华为技术有限公司 数据处理方法、数据处理单元、系统及相关设备

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL238690B (en) 2015-05-07 2019-07-31 Mellanox Technologies Ltd Network-based computational accelerator
CN110710139A (zh) 2017-03-29 2020-01-17 芬基波尔有限责任公司 具有光置换器的无阻塞全网状数据中心网络
US10686729B2 (en) 2017-03-29 2020-06-16 Fungible, Inc. Non-blocking any-to-any data center network with packet spraying over multiple alternate data paths
US10637685B2 (en) 2017-03-29 2020-04-28 Fungible, Inc. Non-blocking any-to-any data center network having multiplexed packet spraying within access node groups
US10565112B2 (en) 2017-04-10 2020-02-18 Fungible, Inc. Relay consistent memory management in a multiple processor system
WO2019014265A1 (en) 2017-07-10 2019-01-17 Fungible, Inc. DATA PROCESSING UNIT FOR CALCULATION NODES AND STORAGE NODES
US10725825B2 (en) 2017-07-10 2020-07-28 Fungible, Inc. Data processing unit for stream processing
WO2019068013A1 (en) 2017-09-29 2019-04-04 Fungible, Inc. FABRIC CONTROL PROTOCOL FOR DATA CENTER NETWORKS WITH PACKAGING OF PACKETS ON MULTIPLE ALTERNATIVE DATA PATHWAYS
CN111164938A (zh) 2017-09-29 2020-05-15 芬基波尔有限责任公司 使用选择性多路径分组流喷射的弹性网络通信
US11005771B2 (en) 2017-10-16 2021-05-11 Mellanox Technologies, Ltd. Computational accelerator for packet payload operations
US11502948B2 (en) 2017-10-16 2022-11-15 Mellanox Technologies, Ltd. Computational accelerator for storage operations
US10841243B2 (en) * 2017-11-08 2020-11-17 Mellanox Technologies, Ltd. NIC with programmable pipeline
WO2019104090A1 (en) 2017-11-21 2019-05-31 Fungible, Inc. Work unit stack data structures in multiple core processor system for stream data processing
US10708240B2 (en) 2017-12-14 2020-07-07 Mellanox Technologies, Ltd. Offloading communication security operations to a network interface controller
WO2019152063A1 (en) 2018-02-02 2019-08-08 Fungible, Inc. Efficient work unit processing in a multicore system
US10983721B2 (en) 2018-07-13 2021-04-20 Fungible, Inc. Deterministic finite automata node construction and memory mapping for regular expression accelerator
US10656949B2 (en) 2018-07-13 2020-05-19 Fungible, Inc. Instruction-based non-deterministic finite state automata accelerator
US11038807B2 (en) 2018-09-14 2021-06-15 Fungible, Inc. Timer management for network devices
US10727865B2 (en) 2018-11-19 2020-07-28 Fungible, Inc. Data striping for matching techniques in data compression accelerator of a data processing unit
US10812630B2 (en) 2018-11-19 2020-10-20 Fungible, Inc. Merging techniques in data compression accelerator of a data processing unit
US10997123B2 (en) 2018-11-19 2021-05-04 Fungible, Inc. Matching techniques in data compression accelerator of a data processing unit
US10929175B2 (en) 2018-11-21 2021-02-23 Fungible, Inc. Service chaining hardware accelerators within a data stream processing integrated circuit
US11309908B2 (en) 2018-11-26 2022-04-19 Fungible, Inc. Static dictionary-based compression hardware pipeline for data compression accelerator of a data processing unit
US10824469B2 (en) 2018-11-28 2020-11-03 Mellanox Technologies, Ltd. Reordering avoidance for flows during transition between slow-path handling and fast-path handling
US11184439B2 (en) 2019-04-01 2021-11-23 Mellanox Technologies, Ltd. Communication with accelerator via RDMA-based network adapter
US11240143B2 (en) 2019-05-02 2022-02-01 Fungible, Inc. Embedded network packet data for use of alternative paths within a group of network devices
US10936317B2 (en) * 2019-05-24 2021-03-02 Texas Instruments Incorporated Streaming address generation
US11916758B2 (en) * 2019-08-02 2024-02-27 Cisco Technology, Inc. Network-assisted application-layer request flow management in service meshes
US11636154B2 (en) 2019-09-26 2023-04-25 Fungible, Inc. Data flow graph-driven analytics platform using data processing units having hardware accelerators
US11636115B2 (en) 2019-09-26 2023-04-25 Fungible, Inc. Query processing using data processing units having DFA/NFA hardware accelerators
US11263190B2 (en) 2019-09-26 2022-03-01 Fungible, Inc. Data ingestion and storage by data processing unit having stream-processing hardware accelerators
US11637773B2 (en) 2020-02-11 2023-04-25 Fungible, Inc. Scaled-out transport as connection proxy for device-to-device communications
CN113285892A (zh) * 2020-02-20 2021-08-20 华为技术有限公司 报文处理系统、方法、机器可读存储介质以及程序产品
US11934964B2 (en) 2020-03-20 2024-03-19 Microsoft Technology Licensing, Llc Finite automata global counter in a data flow graph-driven analytics platform having analytics hardware accelerators
US11630729B2 (en) 2020-04-27 2023-04-18 Fungible, Inc. Reliability coding with reduced network traffic
IL276538B2 (en) 2020-08-05 2023-08-01 Mellanox Technologies Ltd A cryptographic device for data communication
CN114095153A (zh) 2020-08-05 2022-02-25 迈络思科技有限公司 密码数据通信装置
CN111918298B (zh) * 2020-08-10 2022-12-02 河南省信息咨询设计研究有限公司 基于聚类的站点规划方法、装置、电子设备和存储介质
US11934658B2 (en) 2021-03-25 2024-03-19 Mellanox Technologies, Ltd. Enhanced storage protocol emulation in a peripheral device
US11374838B1 (en) * 2021-03-29 2022-06-28 Mellanox Technologies, Ltd. Using a data processing unit (DPU) as a pre-processor for graphics processing unit (GPU) based machine learning
US11941295B2 (en) 2022-01-11 2024-03-26 Western Digital Technologies, Inc. Data storage device and method for providing an adaptive data path
US12117948B2 (en) 2022-10-31 2024-10-15 Mellanox Technologies, Ltd. Data processing unit with transparent root complex
US12007921B2 (en) 2022-11-02 2024-06-11 Mellanox Technologies, Ltd. Programmable user-defined peripheral-bus device implementation using data-plane accelerator (DPA)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090234987A1 (en) * 2008-03-12 2009-09-17 Mips Technologies, Inc. Efficient, Scalable and High Performance Mechanism for Handling IO Requests
EP2928134A2 (en) * 2014-03-31 2015-10-07 Juniper Networks, Inc. High-performance, scalable and drop-free data center switch fabric
US20160239415A1 (en) * 2009-10-30 2016-08-18 Iii Holdings 2, Llc Remote memory access functionality in a cluster of data processing nodes

Family Cites Families (254)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4872157A (en) 1988-03-31 1989-10-03 American Telephone And Telegraph Company, At&T Bell Laboratories Architecture and organization of a high performance metropolitan area telecommunications packet network
US4872159A (en) 1988-03-31 1989-10-03 American Telephone And Telegraph Company At&T Bell Laboratories Packet network architecture for providing rapid response time
JPH06222990A (ja) 1992-10-16 1994-08-12 Fujitsu Ltd データ処理装置
US5301324A (en) 1992-11-19 1994-04-05 International Business Machines Corp. Method and apparatus for dynamic work reassignment among asymmetric, coupled processors
US7035914B1 (en) 1996-01-26 2006-04-25 Simpleair Holdings, Inc. System and method for transmission of data
US5812549A (en) 1996-06-25 1998-09-22 International Business Machines Corporation Route restrictions for deadlock free routing with increased bandwidth in a multi-stage cross point packet switch
US6021473A (en) 1996-08-27 2000-02-01 Vlsi Technology, Inc. Method and apparatus for maintaining coherency for data transaction of CPU and bus device utilizing selective flushing mechanism
US6055579A (en) 1997-11-17 2000-04-25 Silicon Graphics, Inc. Distributed control and synchronization of multiple data processors using flexible command queues
US6314491B1 (en) 1999-03-01 2001-11-06 International Business Machines Corporation Peer-to-peer cache moves in a multiprocessor data processing system
US20090219879A1 (en) 1999-05-21 2009-09-03 Wi-Lan, Inc. Method and apparatus for bandwidth request/grant protocols in a wireless communication system
US6782210B1 (en) 1999-08-25 2004-08-24 Nippon Telegraph And Telephone Corporation Optical packet routing network system based on optical label switching technique
US7289964B1 (en) 1999-08-31 2007-10-30 Accenture Llp System and method for transaction services patterns in a netcentric environment
US6842906B1 (en) 1999-08-31 2005-01-11 Accenture Llp System and method for a refreshable proxy pool in a communication services patterns environment
US7102999B1 (en) 1999-11-24 2006-09-05 Juniper Networks, Inc. Switching device
US6591285B1 (en) 2000-06-16 2003-07-08 Shuo-Yen Robert Li Running-sum adder networks determined by recursive construction of multi-stage networks
US6901500B1 (en) 2000-07-28 2005-05-31 Silicon Graphics, Inc. Method and apparatus for prefetching information and storing the information in a stream buffer
US20030091271A1 (en) 2000-07-31 2003-05-15 Dragone Corrado P Non-blocking switching arrangements with minimum number of 2x2 elements
US20020015387A1 (en) 2000-08-02 2002-02-07 Henry Houh Voice traffic packet capture and analysis tool for a data network
US20020049859A1 (en) 2000-08-25 2002-04-25 William Bruckert Clustered computer system and a method of forming and controlling the clustered computer system
US6647453B1 (en) 2000-08-31 2003-11-11 Hewlett-Packard Development Company, L.P. System and method for providing forward progress and avoiding starvation and livelock in a multiprocessor computer system
US6901451B1 (en) 2000-10-31 2005-05-31 Fujitsu Limited PCI bridge over network
US20020075862A1 (en) 2000-12-20 2002-06-20 Mayes Mark G. Recursion based switch fabric for aggregate tipor
US6999682B2 (en) 2000-12-29 2006-02-14 Nortel Networks Limited Technique for optically converting wavelengths in a multi-wavelength system
US7042883B2 (en) 2001-01-03 2006-05-09 Juniper Networks, Inc. Pipeline scheduler with fairness and minimum bandwidth guarantee
US6831891B2 (en) 2001-03-06 2004-12-14 Pluris, Inc. System for fabric packet control
US8429296B2 (en) 2001-03-06 2013-04-23 Pluris, Inc. Method and apparatus for distributing routing instructions over multiple interfaces of a data router
US7215679B2 (en) 2001-08-30 2007-05-08 Thomson Licensing Method, apparatus and data structure enabling multiple channel data stream transmission
US7050663B2 (en) 2001-10-17 2006-05-23 Intel Corporation Integrated optical circuit having an integrated arrayed waveguide grating (AWG) and optical amplifier(s)
US7352694B1 (en) 2001-12-14 2008-04-01 Applied Micro Circuits Corporation System and method for tolerating data link faults in a packet communications switch fabric
US7082477B1 (en) 2002-04-30 2006-07-25 Cisco Technology, Inc. Virtual application of features to electronic messages
US7039851B2 (en) 2002-06-08 2006-05-02 Axiowave Networks, Inc. Method of and apparatus for correcting errors in data packet flow streams as in closed ring sequential address generators and the like without data flow stream interruption
US7631107B2 (en) 2002-06-11 2009-12-08 Pandya Ashish A Runtime adaptable protocol processor
US7536462B2 (en) * 2002-06-11 2009-05-19 Pandya Ashish A Memory system for a high performance IP processor
US7486678B1 (en) 2002-07-03 2009-02-03 Greenfield Networks Multi-slice network processor
GB0221464D0 (en) * 2002-09-16 2002-10-23 Cambridge Internetworking Ltd Network interface and protocol
US20050166086A1 (en) 2002-09-20 2005-07-28 Fujitsu Limited Storage control apparatus, storage control method, and computer product
US6993630B1 (en) 2002-09-26 2006-01-31 Unisys Corporation Data pre-fetch system and method for a cache memory
US7275103B1 (en) 2002-12-18 2007-09-25 Veritas Operating Corporation Storage path optimization for SANs
GB0304807D0 (en) * 2003-03-03 2003-04-09 Cambridge Internetworking Ltd Data protocol
US7633861B2 (en) 2003-04-25 2009-12-15 Alcatel-Lucent Usa Inc. Fabric access integrated circuit configured to bound cell reorder depth
US7660239B2 (en) 2003-04-25 2010-02-09 Alcatel-Lucent Usa Inc. Network data re-routing
US7334089B2 (en) 2003-05-20 2008-02-19 Newisys, Inc. Methods and apparatus for providing cache state information
US7664110B1 (en) 2004-02-07 2010-02-16 Habanero Holdings, Inc. Input/output controller for coupling the processor-memory complex to the fabric in fabric-backplane interprise servers
US7843907B1 (en) 2004-02-13 2010-11-30 Habanero Holdings, Inc. Storage gateway target for fabric-backplane enterprise servers
US7760626B2 (en) 2004-03-31 2010-07-20 Intel Corporation Load balancing and failover
US7895431B2 (en) 2004-09-10 2011-02-22 Cavium Networks, Inc. Packet queuing, scheduling and ordering
US7743376B2 (en) 2004-09-13 2010-06-22 Broadcom Corporation Method and apparatus for managing tasks in a multiprocessor system
JP4144609B2 (ja) * 2004-09-29 2008-09-03 ソニー株式会社 情報処理装置、メモリ領域管理方法、並びにコンピュータ・プログラム
US9014181B2 (en) 2004-11-01 2015-04-21 Alcatel Lucent Softrouter separate control network
US20060112226A1 (en) 2004-11-19 2006-05-25 Hady Frank T Heterogeneous processors sharing a common cache
US7480304B2 (en) 2004-12-29 2009-01-20 Alcatel Lucent Predictive congestion management in a data communications switch using traffic and system statistics
US7477641B2 (en) 2004-12-30 2009-01-13 Intel Corporation Providing access to data shared by packet processing threads
US7551617B2 (en) * 2005-02-08 2009-06-23 Cisco Technology, Inc. Multi-threaded packet processing architecture with global packet memory, packet recirculation, and coprocessor
US7320078B2 (en) 2005-06-03 2008-01-15 Cisco Technology, Inc. Controlling delivery of power and network communications to a set of devices
US20070073966A1 (en) 2005-09-23 2007-03-29 Corbin John R Network processor-based storage controller, compute element and method of using same
GB0519981D0 (en) 2005-09-30 2005-11-09 Ignios Ltd Scheduling in a multicore architecture
US7720377B2 (en) 2006-01-23 2010-05-18 Hewlett-Packard Development Company, L.P. Compute clusters employing photonic interconnections for transmitting optical signals between compute cluster nodes
US20070174429A1 (en) 2006-01-24 2007-07-26 Citrix Systems, Inc. Methods and servers for establishing a connection between a client system and a virtual machine hosting a requested computing environment
US7404041B2 (en) 2006-02-10 2008-07-22 International Business Machines Corporation Low complexity speculative multithreading system based on unmodified microprocessor core
US7733781B2 (en) 2006-04-24 2010-06-08 Broadcom Corporation Distributed congestion avoidance in a network switching system
US7941610B2 (en) 2006-04-27 2011-05-10 Hewlett-Packard Development Company, L.P. Coherency directory updating in a multiprocessor computing system
US20080002702A1 (en) 2006-06-30 2008-01-03 Symbol Technologies, Inc. Systems and methods for processing data packets using a multi-core abstraction layer (MCAL)
US8050257B2 (en) 2006-12-12 2011-11-01 Maged E Beshai Network with a fast-switching optical core
US7937532B2 (en) 2007-03-30 2011-05-03 Intel Corporation Method and apparatus for speculative prefetching in a multi-processor/multi-core message-passing machine
KR100895298B1 (ko) * 2007-04-30 2009-05-07 한국전자통신연구원 멀티미디어 데이터의 효율적인 병렬 처리를 위한 장치,방법, 데이터 처리 엘리먼트
US7627744B2 (en) * 2007-05-10 2009-12-01 Nvidia Corporation External memory accessing DMA request scheduling in IC of parallel processing engines according to completion notification queue occupancy level
US7979588B1 (en) 2007-06-28 2011-07-12 Emc Corporation Data storage system having acceleration path for congested packet switching network
WO2009008007A2 (en) 2007-07-09 2009-01-15 Hewlett-Packard Development Company L.P. Data packet processing method for a multi core processor
US7743232B2 (en) 2007-07-18 2010-06-22 Advanced Micro Devices, Inc. Multiple-core processor with hierarchical microcode store
US8200992B2 (en) 2007-09-24 2012-06-12 Cognitive Electronics, Inc. Parallel processing computer systems with reduced power consumption and methods for providing the same
US8526422B2 (en) 2007-11-27 2013-09-03 International Business Machines Corporation Network on chip with partitions
FI20085217A0 (fi) * 2008-03-07 2008-03-07 Nokia Corp Tietojenkäsittelyjärjestely
US7822731B1 (en) 2008-03-28 2010-10-26 Emc Corporation Techniques for management of information regarding a sequential stream
US8386540B1 (en) 2008-03-31 2013-02-26 Amazon Technologies, Inc. Scalable relational database service
GB2459838B (en) 2008-05-01 2010-10-06 Gnodal Ltd An ethernet bridge and a method of data delivery across a network
US8094560B2 (en) 2008-05-19 2012-01-10 Cisco Technology, Inc. Multi-stage multi-core processing of network packets
US8160063B2 (en) 2008-06-09 2012-04-17 Microsoft Corporation Data center interconnect and traffic engineering
US8340088B2 (en) 2008-09-11 2012-12-25 Juniper Networks, Inc. Methods and apparatus related to a low cost data center architecture
US8265071B2 (en) 2008-09-11 2012-09-11 Juniper Networks, Inc. Methods and apparatus related to a flexible data center security architecture
US8010085B2 (en) 2008-11-19 2011-08-30 Zscaler, Inc. Traffic redirection in cloud based security services
US8918631B1 (en) 2009-03-31 2014-12-23 Juniper Networks, Inc. Methods and apparatus for dynamic automated configuration within a control plane of a switch fabric
US8407707B2 (en) 2009-05-18 2013-03-26 Lsi Corporation Task queuing in a network communications processor architecture
US9218290B2 (en) 2009-04-27 2015-12-22 Intel Corporation Data caching in a network communications processor architecture
US9183145B2 (en) 2009-04-27 2015-11-10 Intel Corporation Data caching in a network communications processor architecture
US8943507B2 (en) 2009-04-27 2015-01-27 Deepak Mital Packet assembly module for multi-core, multi-thread network processors
US9444757B2 (en) 2009-04-27 2016-09-13 Intel Corporation Dynamic configuration of processing modules in a network communications processor architecture
US9300597B2 (en) 2009-04-27 2016-03-29 Intel Corporation Statistics module for network processors in virtual local area networks
KR20100133649A (ko) 2009-06-12 2010-12-22 삼성전자주식회사 메모리 링크 아키텍쳐에서 파워 오프 시 데이터 로스를 방지하는 기능을 갖는 멀티 프로세서 시스템
US8018961B2 (en) * 2009-06-22 2011-09-13 Citrix Systems, Inc. Systems and methods for receive and transmission queue processing in a multi-core architecture
US9742862B2 (en) 2009-07-14 2017-08-22 Saguna Networks Ltd. Methods circuits devices systems and associated machine executable code for efficient delivery of multi-unicast communication traffic
US8745618B2 (en) 2009-08-25 2014-06-03 International Business Machines Corporation Cache partitioning with a partition table to effect allocation of ways and rows of the cache to virtual machine in virtualized environments
US8625427B1 (en) 2009-09-03 2014-01-07 Brocade Communications Systems, Inc. Multi-path switching with edge-to-edge flow control
US9639479B2 (en) 2009-09-23 2017-05-02 Nvidia Corporation Instructions for managing a parallel cache hierarchy
US8599863B2 (en) 2009-10-30 2013-12-03 Calxeda, Inc. System and method for using a multi-protocol fabric module across a distributed server interconnect fabric
US9876735B2 (en) 2009-10-30 2018-01-23 Iii Holdings 2, Llc Performance and power optimized computer system architectures and methods leveraging power optimized tree fabric interconnect
US9800495B2 (en) 2009-09-30 2017-10-24 Infinera Corporation Fast protection path activation using control plane messages
TWI385523B (zh) 2009-11-06 2013-02-11 Phison Electronics Corp 用於快閃記憶體的資料備份方法及其控制器與儲存系統
US8838906B2 (en) 2010-01-08 2014-09-16 International Business Machines Corporation Evict on write, a management strategy for a prefetch unit and/or first level cache in a multiprocessor system with speculative execution
CN102771083B (zh) * 2009-12-23 2015-05-13 思杰系统有限公司 用于全局服务器负载平衡的IPv6和IPv4 DNS的混合模式的系统和方法
US8582440B2 (en) 2010-02-05 2013-11-12 Juniper Networks, Inc. Oversubscribed packet stream-based interconnect protocol
CN102754397A (zh) 2010-02-12 2012-10-24 株式会社日立制作所 信息处理装置和信息处理装置中的信息处理方法
JP5506444B2 (ja) 2010-02-18 2014-05-28 株式会社日立製作所 情報システム、装置および方法
US8863144B2 (en) * 2010-03-15 2014-10-14 International Business Machines Corporation Method and apparatus for determining resources consumed by tasks
US8358658B2 (en) 2010-03-19 2013-01-22 International Business Machines Corporation Implementing ordered and reliable transfer of packets while spraying packets over multiple links
US8645631B2 (en) 2010-03-29 2014-02-04 Via Technologies, Inc. Combined L2 cache and L1D cache prefetcher
US8848728B1 (en) 2010-04-08 2014-09-30 Marvell Israel (M.I.S.L) Ltd. Dynamic load balancing switch architecture
TWI480738B (zh) * 2010-07-01 2015-04-11 Neodana Inc 藉由最佳化叢集特定組態之使用的處理種類來分割叢集間之處理
US9141831B2 (en) * 2010-07-08 2015-09-22 Texas Instruments Incorporated Scheduler, security context cache, packet processor, and authentication, encryption modules
US8473689B2 (en) 2010-07-27 2013-06-25 Texas Instruments Incorporated Predictive sequential prefetching for data caching
US8484287B2 (en) 2010-08-05 2013-07-09 Citrix Systems, Inc. Systems and methods for cookie proxy jar management across cores in a multi-core system
US20140040909A1 (en) * 2010-10-21 2014-02-06 Paul Winser Data processing systems
US8798077B2 (en) 2010-12-29 2014-08-05 Juniper Networks, Inc. Methods and apparatus for standard protocol validation mechanisms deployed over a switch fabric system
CN103004158B (zh) 2011-01-06 2016-12-28 马维尔以色列（M.I.S.L）有限公司 具有可编程内核的网络设备
US8681605B2 (en) 2011-01-10 2014-03-25 Alcatel Lucent Method and apparatus for using G.8031 extensions to enable coexistence of G.8031-based protection and LAG-like loadsharing for ethernet paths
CN103181127B (zh) 2011-03-09 2016-05-25 松下知识产权经营株式会社 中继装置、中继装置的控制方法及程序
EP2501119B1 (en) 2011-03-15 2013-08-07 Alcatel Lucent A gateway for the survivability of an enterprise network using sip
US9405550B2 (en) 2011-03-31 2016-08-02 International Business Machines Corporation Methods for the transmission of accelerator commands and corresponding command structure to remote hardware accelerator engines over an interconnect link
US9225628B2 (en) 2011-05-24 2015-12-29 Mellanox Technologies Ltd. Topology-based consolidation of link state information
US9244798B1 (en) 2011-06-20 2016-01-26 Broadcom Corporation Programmable micro-core processors for packet parsing with packet ordering
US9042383B2 (en) 2011-06-30 2015-05-26 Broadcom Corporation Universal network interface controller
WO2013016299A1 (en) 2011-07-22 2013-01-31 Yilin Wang Event system and methods for using same
US8966152B2 (en) 2011-08-02 2015-02-24 Cavium, Inc. On-chip memory (OCM) physical bank parallelism
US9853901B2 (en) * 2011-08-18 2017-12-26 Telefonaktiebolaget Lm Ericsson (Publ) Centralized control of data plane applications
US9042229B2 (en) 2011-10-06 2015-05-26 International Business Machines Corporation Partitioning a network switch into multiple switching domains
US8560757B2 (en) 2011-10-25 2013-10-15 Cavium, Inc. System and method to reduce memory access latencies using selective replication across multiple memory ports
US8850125B2 (en) 2011-10-25 2014-09-30 Cavium, Inc. System and method to provide non-coherent access to a coherent memory system
WO2013063484A1 (en) * 2011-10-28 2013-05-02 The Regents Of The University Of California Multiple-core computer processor
EP2771721A4 (en) 2011-10-28 2017-03-29 The Regents of The University of California Multiple-core computer processor for reverse time migration
CN102447712B (zh) 2012-01-20 2015-07-08 华为技术有限公司 内容分发网络中节点互联的方法、系统及节点
US9430391B2 (en) 2012-03-29 2016-08-30 Advanced Micro Devices, Inc. Managing coherent memory between an accelerated processing device and a central processing unit
US9882643B2 (en) 2012-05-04 2018-01-30 Deutsche Telekom Ag Method and device for setting up and operating a modular, highly scalable, very simple, cost-efficient and enduring transparent optically routed network for network capacities of greater than 1 Petabit/s
US9118573B2 (en) 2012-05-31 2015-08-25 International Business Machines Corporation Multipath effectuation within singly contiguous network fabric via switching device routing logic programming
US9064216B2 (en) 2012-06-06 2015-06-23 Juniper Networks, Inc. Identifying likely faulty components in a distributed system
US9898317B2 (en) 2012-06-06 2018-02-20 Juniper Networks, Inc. Physical path determination for virtual network packet flows
US9485048B2 (en) 2012-06-08 2016-11-01 The Royal Institution For The Advancement Of Learning/Mcgill University Methods and devices for space-time multi-plane optical networks
US9104478B2 (en) * 2012-06-15 2015-08-11 Freescale Semiconductor, Inc. System and method for improved job processing of a number of jobs belonging to communication streams within a data processor
US9100216B2 (en) 2012-07-23 2015-08-04 Cisco Technology, Inc. System and method for scaling IPv6 on a three-tier network architecture at a large data center
US8982884B2 (en) 2012-08-07 2015-03-17 Broadcom Corporation Serial replication of multicast packets
US8978031B2 (en) 2012-08-21 2015-03-10 International Business Machines Corporation Processing of overlay networks using an accelerated network interface card
US9304961B2 (en) 2012-09-10 2016-04-05 Marvell World Trade Ltd. Method and apparatus for transferring packets between interface control modules of line cards
US8971321B2 (en) 2012-12-11 2015-03-03 Futurewei Technologies, Inc. System and method for accelerating and decelerating packets
US10057387B2 (en) * 2012-12-26 2018-08-21 Realtek Singapore Pte Ltd Communication traffic processing architectures and methods
JP6188093B2 (ja) * 2012-12-26 2017-08-30 リアルテック シンガポール プライベート リミテッド 通信トラフィック処理アーキテクチャおよび方法
US10137376B2 (en) 2012-12-31 2018-11-27 Activision Publishing, Inc. System and method for creating and streaming augmented game sessions
WO2014113056A1 (en) 2013-01-17 2014-07-24 Xockets IP, LLC Offload processor modules for connection to system memory
US9154376B2 (en) 2013-01-23 2015-10-06 Cisco Technology, Inc. Multi-node virtual switching system
US9755900B2 (en) 2013-03-11 2017-09-05 Amazon Technologies, Inc. Managing configuration updates
US10015111B2 (en) 2013-03-15 2018-07-03 Huawei Technologies Co., Ltd. System and method for steering packet streams
US9118984B2 (en) 2013-03-15 2015-08-25 International Business Machines Corporation Control plane for integrated switch wavelength division multiplexing
CN105706068B (zh) 2013-04-30 2019-08-23 慧与发展有限责任合伙企业 路由存储器流量和i/o流量的存储器网络
US20150019702A1 (en) 2013-07-10 2015-01-15 Brocade Communications Systems, Inc. Flexible flow offload
WO2015009825A1 (en) 2013-07-16 2015-01-22 Adc Telecommunications, Inc. Distributed wave division multiplexing systems
US9124959B2 (en) 2013-08-05 2015-09-01 Telefonaktiebolaget L M Ericsson (Publ) High connectivity multiple dimension optical network in glass
US9369409B2 (en) 2013-08-12 2016-06-14 Nec Corporation End-to-end hitless protection in packet switched networks
US20150143073A1 (en) * 2013-10-23 2015-05-21 Bluwireless Technology Limited Data processing systems
KR20150057798A (ko) 2013-11-20 2015-05-28 한국전자통신연구원 캐시 제어 장치 및 방법
US9225458B2 (en) 2013-12-20 2015-12-29 Alcatel Lucent Wavelength-selective cross-connect device having a variable number of common ports
WO2015095996A1 (en) 2013-12-23 2015-07-02 Telefonaktiebolaget L M Ericsson(Publ) Technique for network service availability
US9264347B2 (en) 2013-12-27 2016-02-16 Dell Products L.P. N-node virtual link trunking (VLT) systems control plane
US9626316B2 (en) 2013-12-27 2017-04-18 Intel Corporation Managing shared resources between multiple processing devices
US9369408B1 (en) 2014-01-31 2016-06-14 Google Inc. High performance and resilience in wide area networking
US9628382B2 (en) 2014-02-05 2017-04-18 Intel Corporation Reliable transport of ethernet packet data with wire-speed and packet data rate match
US20150244804A1 (en) * 2014-02-21 2015-08-27 Coho Data, Inc. Methods, systems and devices for parallel network interface data structures with differential data storage service capabilities
US9734063B2 (en) 2014-02-27 2017-08-15 École Polytechnique Fédérale De Lausanne (Epfl) Scale-out non-uniform memory access
US20150254182A1 (en) 2014-03-07 2015-09-10 Cavium, Inc. Multi-core network processor interconnect with multi-node connection
US9565114B1 (en) 2014-03-08 2017-02-07 Google Inc. Weighted load balancing using scaled parallel hashing
US9436972B2 (en) 2014-03-27 2016-09-06 Intel Corporation System coherency in a distributed graphics processor hierarchy
US9437299B2 (en) 2014-03-31 2016-09-06 Freescale Semiconductor, Inc. Systems and methods for order scope transitions using cam
US9703743B2 (en) 2014-03-31 2017-07-11 Juniper Networks, Inc. PCIe-based host network accelerators (HNAS) for data center overlay network
US9294304B2 (en) 2014-03-31 2016-03-22 Juniper Networks, Inc. Host network accelerator for data center overlay network
CN105024844B (zh) 2014-04-30 2019-01-01 中国电信股份有限公司 一种计算跨域路由的方法、服务器以及系统
EP3140749B1 (en) 2014-05-08 2021-01-13 Micron Technology, INC. In-memory lightweight coherency
US9672043B2 (en) * 2014-05-12 2017-06-06 International Business Machines Corporation Processing of multiple instruction streams in a parallel slice processor
US11418629B2 (en) 2014-05-19 2022-08-16 Bay Microsystems, Inc. Methods and systems for accessing remote digital data over a wide area network (WAN)
US20150355946A1 (en) 2014-06-10 2015-12-10 Dan-Chyi Kang “Systems of System” and method for Virtualization and Cloud Computing System
CN104244118B (zh) 2014-08-20 2018-05-08 上海交通大学 基于阵列波导光栅的模块化互连网络的构建方法
US9760406B2 (en) 2014-09-02 2017-09-12 Ab Initio Technology Llc Controlling data processing tasks
WO2016037262A1 (en) 2014-09-09 2016-03-17 Viscore Technologies Inc. Low latency optically distributed dynamic optical interconnection networks
GB2549442A (en) 2014-09-24 2017-10-25 Ibm Data packet processing
US9282384B1 (en) 2014-10-07 2016-03-08 Huawei Technologies Co., Ltd. System and method for commutation in photonic switching
US9690705B1 (en) 2014-12-09 2017-06-27 Parallel Machines Ltd. Systems and methods for processing data sets according to an instructed order
US10387179B1 (en) 2014-12-16 2019-08-20 Amazon Technologies, Inc. Environment aware scheduling
US9563431B2 (en) 2014-12-26 2017-02-07 Intel Corporation Techniques for cooperative execution between asymmetric processor cores
US10003552B2 (en) 2015-01-05 2018-06-19 Brocade Communications Systems, Llc. Distributed bidirectional forwarding detection protocol (D-BFD) for cluster of interconnected switches
US9787594B2 (en) 2015-01-08 2017-10-10 Coriant Operations, Inc. Procedures, apparatuses, systems, and computer program products for adaptive tunnel bandwidth by using software defined networking
US20160210159A1 (en) 2015-01-19 2016-07-21 Microsoft Microsoft Technology Licensing, LLC User Mode Driver Extension and Preprocessing
US20180011739A1 (en) 2015-01-26 2018-01-11 Dragonfly Data Factory Llc Data factory platform and operating system
US9866427B2 (en) 2015-02-16 2018-01-09 Juniper Networks, Inc. Multi-stage switch fabric fault detection and handling
US9860614B2 (en) 2015-05-13 2018-01-02 Huawei Technologies Co., Ltd. System and method for hybrid photonic electronic switching
GB2539641B (en) 2015-06-11 2019-04-03 Advanced Risc Mach Ltd Coherency between a data processing device and interconnect
US9847936B2 (en) * 2015-06-25 2017-12-19 Intel Corporation Apparatus and method for hardware-accelerated packet processing
US10505849B1 (en) 2015-07-02 2019-12-10 Cisco Technology, Inc. Network traffic load balancing
US10223162B2 (en) 2015-07-27 2019-03-05 Advanced Micro Devices, Inc. Mechanism for resource utilization metering in a computer system
US10572509B2 (en) 2015-07-27 2020-02-25 Cisco Technology, Inc. Scalable spine nodes with partial replication of routing information in a network environment
US10445850B2 (en) 2015-08-26 2019-10-15 Intel Corporation Technologies for offloading network packet processing to a GPU
US10198281B2 (en) 2015-08-28 2019-02-05 Vmware, Inc. Hybrid infrastructure provisioning framework tethering remote datacenters
US10732865B2 (en) 2015-09-23 2020-08-04 Oracle International Corporation Distributed shared memory using interconnected atomic transaction engines at respective memory interfaces
US10104171B1 (en) 2015-11-25 2018-10-16 EMC IP Holding Company LLC Server architecture having dedicated compute resources for processing infrastructure-related workloads
US10218647B2 (en) * 2015-12-07 2019-02-26 Intel Corporation Mechanism to support multiple-writer/multiple-reader concurrency for software flow/packet classification on general purpose multi-core systems
US9946671B1 (en) 2015-12-15 2018-04-17 Cavium, Inc. Methods and systems for processing read and write requests
US10498654B2 (en) 2015-12-28 2019-12-03 Amazon Technologies, Inc. Multi-path transport design
US9906460B2 (en) * 2015-12-31 2018-02-27 Alcatel-Lucent Usa Inc. Data plane for processing function scalability
US10445271B2 (en) * 2016-01-04 2019-10-15 Intel Corporation Multi-core communication acceleration using hardware queue device
US20180307535A1 (en) * 2016-01-07 2018-10-25 Hitachi, Ltd. Computer system and method for controlling computer
US10492104B2 (en) 2016-03-10 2019-11-26 Cable Television Laboratories, Inc. Latency reduction in wireless service
US10891145B2 (en) 2016-03-30 2021-01-12 Amazon Technologies, Inc. Processing pre-existing data sets at an on demand code execution environment
US10552205B2 (en) 2016-04-02 2020-02-04 Intel Corporation Work conserving, load balancing, and scheduling
US10305821B2 (en) 2016-05-24 2019-05-28 Avago Technologies International Sales Pte. Limited Facilitating hot-swappable switch fabric cards
US9832072B1 (en) * 2016-05-31 2017-11-28 128 Technology, Inc. Self-configuring computer network router
US10034407B2 (en) 2016-07-22 2018-07-24 Intel Corporation Storage sled for a data center
US10237171B2 (en) * 2016-09-20 2019-03-19 Intel Corporation Efficient QoS support for software packet processing on general purpose servers
US10169238B2 (en) 2016-09-30 2019-01-01 International Business Machines Corporation Memory access for exactly-once messaging
US10880001B2 (en) * 2016-10-07 2020-12-29 Cox Communications, Inc. System, methods, and devices for distributed physical layer networks
US20180150256A1 (en) 2016-11-29 2018-05-31 Intel Corporation Technologies for data deduplication in disaggregated architectures
US10778528B2 (en) 2017-02-11 2020-09-15 Nicira, Inc. Method and system of connecting to a multipath hub in a cluster
US11119923B2 (en) 2017-02-23 2021-09-14 Advanced Micro Devices, Inc. Locality-aware and sharing-aware cache coherence for collections of processors
US10637685B2 (en) 2017-03-29 2020-04-28 Fungible, Inc. Non-blocking any-to-any data center network having multiplexed packet spraying within access node groups
US10686729B2 (en) 2017-03-29 2020-06-16 Fungible, Inc. Non-blocking any-to-any data center network with packet spraying over multiple alternate data paths
CN110710139A (zh) 2017-03-29 2020-01-17 芬基波尔有限责任公司 具有光置换器的无阻塞全网状数据中心网络
US10565112B2 (en) 2017-04-10 2020-02-18 Fungible, Inc. Relay consistent memory management in a multiple processor system
US10303594B2 (en) 2017-04-17 2019-05-28 Intel Corporation Guaranteed forward progress mechanism
US10409614B2 (en) 2017-04-24 2019-09-10 Intel Corporation Instructions having support for floating point and integer data types in the same register
US10304154B2 (en) * 2017-04-24 2019-05-28 Intel Corporation Coordination and increased utilization of graphics processors during inference
US20180322386A1 (en) * 2017-05-05 2018-11-08 Intel Corporation Fine-grain compute communication execution for deep learning frameworks
US20180341494A1 (en) * 2017-05-26 2018-11-29 Intel Corporation Accelerating network security monitoring
US10282298B2 (en) 2017-06-13 2019-05-07 Microsoft Technology Licensing, Llc Store buffer supporting direct stores to a coherence point
US10303603B2 (en) 2017-06-13 2019-05-28 Microsoft Technology Licensing, Llc Low power multi-core coherency
US11238203B2 (en) 2017-06-30 2022-02-01 Intel Corporation Systems and methods for accessing storage-as-memory
WO2019014265A1 (en) 2017-07-10 2019-01-17 Fungible, Inc. DATA PROCESSING UNIT FOR CALCULATION NODES AND STORAGE NODES
US10725825B2 (en) 2017-07-10 2020-07-28 Fungible, Inc. Data processing unit for stream processing
US11030126B2 (en) 2017-07-14 2021-06-08 Intel Corporation Techniques for managing access to hardware accelerator memory
US11249779B2 (en) 2017-09-01 2022-02-15 Intel Corporation Accelerator interconnect assignments for virtual environments
US11194753B2 (en) 2017-09-01 2021-12-07 Intel Corporation Platform interface layer and protocol for accelerators
US10303609B2 (en) 2017-09-28 2019-05-28 Intel Corporation Independent tuning of multiple hardware prefetchers
WO2019068013A1 (en) 2017-09-29 2019-04-04 Fungible, Inc. FABRIC CONTROL PROTOCOL FOR DATA CENTER NETWORKS WITH PACKAGING OF PACKETS ON MULTIPLE ALTERNATIVE DATA PATHWAYS
CN111164938A (zh) 2017-09-29 2020-05-15 芬基波尔有限责任公司 使用选择性多路径分组流喷射的弹性网络通信
US20200169513A1 (en) 2017-09-29 2020-05-28 Fungible, Inc. Fabric control protocol for data center networks with packet spraying over multiple alternate data paths
US11263143B2 (en) 2017-09-29 2022-03-01 Intel Corporation Coherent accelerator fabric controller
WO2019104090A1 (en) 2017-11-21 2019-05-31 Fungible, Inc. Work unit stack data structures in multiple core processor system for stream data processing
WO2019118356A1 (en) 2017-12-11 2019-06-20 Fungible, Inc. Durable block storage in data center access nodes with inline erasure coding
WO2019152063A1 (en) 2018-02-02 2019-08-08 Fungible, Inc. Efficient work unit processing in a multicore system
US11706099B2 (en) * 2018-06-29 2023-07-18 Juniper Networks, Inc. Monitoring and policy control of distributed data and control planes for virtual nodes
US10645187B2 (en) 2018-07-13 2020-05-05 Fungible, Inc. ARC caching for determininstic finite automata of regular expression accelerator
US20200028776A1 (en) * 2018-07-20 2020-01-23 Netsia, Inc. SYSTEM AND METHOD FOR A TRANSLATOR SUPPORTING MULTIPLE SOFTWARE DEFINED NETWORK (SDN) APPLICATION PROGRAMMING INTERFACES (APIs)
US10951393B2 (en) 2018-10-11 2021-03-16 Fungible, Inc. Multimode cryptographic processor
US10761931B2 (en) 2018-10-24 2020-09-01 Fungible, Inc. Inline reliability coding for storage on a network
US10827191B2 (en) 2018-11-02 2020-11-03 Fungible, Inc. Parallel coding of syntax elements for JPEG accelerator
US20200159859A1 (en) 2018-11-19 2020-05-21 Fungible, Inc. History-based compression pipeline for data compression accelerator of a data processing unit
US10929175B2 (en) 2018-11-21 2021-02-23 Fungible, Inc. Service chaining hardware accelerators within a data stream processing integrated circuit
US11210126B2 (en) * 2019-02-15 2021-12-28 Cisco Technology, Inc. Virtual infrastructure manager enhancements for remote edge cloud deployments
CN114303138A (zh) * 2019-09-11 2022-04-08 英特尔公司 用于多核计算环境的硬件队列调度
US20210117249A1 (en) * 2020-10-03 2021-04-22 Intel Corporation Infrastructure processing unit
US11812362B2 (en) * 2021-03-01 2023-11-07 Juniper Networks, Inc. Containerized router with a disjoint data plane
US20220116487A1 (en) * 2021-12-20 2022-04-14 Intel Corporation Method and apparatus to perform operations on multiple segments of a data packet in a network interface controller

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090234987A1 (en) * 2008-03-12 2009-09-17 Mips Technologies, Inc. Efficient, Scalable and High Performance Mechanism for Handling IO Requests
US20160239415A1 (en) * 2009-10-30 2016-08-18 Iii Holdings 2, Llc Remote memory access functionality in a cluster of data processing nodes
EP2928134A2 (en) * 2014-03-31 2015-10-07 Juniper Networks, Inc. High-performance, scalable and drop-free data center switch fabric

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112804297A (zh) * 2020-12-30 2021-05-14 之江实验室 一种可组装的分布式计算和存储系统及其构造方法
CN112804297B (zh) * 2020-12-30 2022-08-19 之江实验室 一种可组装的分布式计算和存储系统及其构造方法
WO2023060891A1 (zh) * 2021-10-14 2023-04-20 华为技术有限公司 数据处理方法、装置、系统、设备、存储介质及程序产品
WO2023098031A1 (zh) * 2021-11-30 2023-06-08 华为技术有限公司 数据访问方法及计算设备
WO2023143033A1 (zh) * 2022-01-30 2023-08-03 华为技术有限公司 一种访问存储节点的方法、装置及计算机设备
CN114201421A (zh) * 2022-02-17 2022-03-18 苏州浪潮智能科技有限公司 一种数据流处理方法、存储控制节点及可读存储介质
CN114201421B (zh) * 2022-02-17 2022-05-10 苏州浪潮智能科技有限公司 一种数据流处理方法、存储控制节点及可读存储介质
WO2023155526A1 (zh) * 2022-02-17 2023-08-24 苏州浪潮智能科技有限公司 一种数据流处理方法、存储控制节点及非易失性可读存储介质
CN114201427A (zh) * 2022-02-18 2022-03-18 之江实验室 一种并行式确定性数据处理装置及方法
CN114415985A (zh) * 2022-03-31 2022-04-29 苏州浪潮智能科技有限公司 一种基于数控分离架构的存储数据处理单元
WO2023207295A1 (zh) * 2022-04-29 2023-11-02 华为技术有限公司 数据处理方法、数据处理单元、系统及相关设备
CN115225484A (zh) * 2022-07-13 2022-10-21 深存科技(无锡)有限公司 一种dpu组网的管理系统
CN115225484B (zh) * 2022-07-13 2024-05-03 深存科技(无锡)有限公司 一种dpu组网的管理系统

Also Published As

Publication number Publication date
US11842216B2 (en) 2023-12-12
US10725825B2 (en) 2020-07-28
CN117348976A (zh) 2024-01-05
WO2019014268A1 (en) 2019-01-17
US20190012350A1 (en) 2019-01-10
US20200356414A1 (en) 2020-11-12
US20240061713A1 (en) 2024-02-22
CN110892380B (zh) 2023-08-11
EP3625679A1 (en) 2020-03-25

Similar Documents

Publication Publication Date Title
CN110892380B (zh) 用于流处理的数据处理单元
US11546189B2 (en) Access node for data centers
US11714672B2 (en) Virtual infrastructure manager enhancements for remote edge cloud deployments
US20210243247A1 (en) Service mesh offload to network devices
US10841245B2 (en) Work unit stack data structures in multiple core processor system for stream data processing
US10819657B2 (en) Allocating acceleration component functionality for supporting services
US9575689B2 (en) Data storage system having segregated control plane and/or segregated data plane architecture
US10511478B2 (en) Changing between different roles at acceleration components
WO2019152063A1 (en) Efficient work unit processing in a multicore system
CN113924759A (zh) 缺失的节点和链路的服务图突出显示
US20220413910A1 (en) Execution job compute unit composition in computing clusters
US10798026B2 (en) Bufferbloat recovery and avoidance systems and methods
US20240103926A1 (en) Systems and methods for managing autoscaled user space networking stack
US11811685B1 (en) Selective packet processing including a run-to-completion packet processing data plane
US20220283866A1 (en) Job target aliasing in disaggregated computing systems

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20230823

Address after: Washington State

Patentee after: MICROSOFT TECHNOLOGY LICENSING, LLC

Address before: California, USA

Patentee before: FUNGIBLE Inc.