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CN110795370A - 包括非易失性存储器件的半导体存储器模块 - Google Patents

包括非易失性存储器件的半导体存储器模块 Download PDF

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CN110795370A
CN110795370A CN201910671518.0A CN201910671518A CN110795370A CN 110795370 A CN110795370 A CN 110795370A CN 201910671518 A CN201910671518 A CN 201910671518A CN 110795370 A CN110795370 A CN 110795370A
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controller
memory module
nonvolatile memory
signal
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CN201910671518.0A
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崔桢焕
李泰成
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Abstract

本公开涉及包括非易失性存储器件的半导体存储器模块。该半导体存储器模块包括：数据缓冲器，所述数据缓冲器与外部设备交换第一数据信号；非易失性存储器件，所述非易失性存储器件分别通过数据线连接到所述数据缓冲器；以及控制器，所述控制器连接到所述数据线。所述控制器从所述外部设备接收地址、命令和控制信号，并且根据所述地址、所述命令和所述控制信号，所述控制器通过第一控制线控制所述数据缓冲器并且通过第二控制线控制所述非易失性存储器件。

Description

包括非易失性存储器件的半导体存储器模块
相关申请的交叉引用
本申请要求于2018年8月3日在韩国知识产权局提交的韩国专利申请No.10-2018-0090797的优先权，其公开内容通过引用整体结合于此。
技术领域
本文公开的发明构思的实施例涉及半导体器件，更具体地，涉及包括非易失性存储器件的半导体存储器模块。
背景技术
计算系统包括处理器、主存储器和辅助存储器。辅助存储器可以存储安装在计算系统上的操作系统的数据、应用的数据或者由操作系统或应用生成的数据。辅助存储器包括硬盘驱动器、固态硬盘等，并且由处理器通过诸如外围组件快速互连(PCIe)总线的特定总线进行访问。
主存储器用于临时存储辅助存储器中存储的数据当中的处理器使用的数据。通常，主存储器包括支持高速随机访问的存储器，例如同步动态随机存取存储器(SDRAM)。主存储器被制造成符合诸如双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和低负载DIMM(LRDIMM)等标准进行操作。
符合标准而制造的主存储器以半导体存储器封装件附接在印刷电路板上的方式实现。符合标准而制造的主存储器被实现为附接到计算系统或者可以容易地从计算系统移除。基于这个原因，主存储器被称为“半导体存储器模块”。
如今，开发了这样的主存储器：其与SDRAM相比在具有相对低成本的同时具有大的存储容量，其操作速度接近SDRAM的操作速度，并且以非易失性方式存储数据。这样的主存储器包括诸如相变RAM(PRAM)、电阻RAM(RRAM)、磁RAM(MRAM)、铁电RAM(FRAM)或闪存的非易失性存储器件，并且被称为“存储级存储器”(storage class memory,SCM)。
已经使用根据诸如DIMM、RDIMM和LRDIMM的标准制造的主存储器制造了现有的计算系统。因此，正在开发存储级存储器以与诸如DIMM、RDIMM和LRDIMM的标准一致，以便将存储级存储器应用于现有计算系统而无需额外成本。
然而，现有主存储器的标准是考虑到SDRAM的操作特性来决定的，并且与非易失性存储器件的操作特性不一致。因此，需要在包括非易失性存储器件的同时与主存储器的标准一致的半导体存储器模块。
发明内容
本发明构思的实施例提供了在符合主存储器的标准的同时具有降低的成本和降低的噪声的半导体存储器模块。
根据一个示例性实施例，一种半导体存储器模块包括：数据缓冲器，所述数据缓冲器与所述半导体存储器模块外部的外部设备交换第一数据信号；非易失性存储器件，所述非易失性存储器件分别通过数据线连接到所述数据缓冲器；以及内部存储器模块控制器，所述内部存储器模块控制器连接到所述数据线。所述控制器从所述外部设备接收地址、命令和控制信号；并且根据所述地址、所述命令和所述控制信号，所述控制器通过第一控制线控制所述数据缓冲器并且通过第二控制线控制所述非易失性存储器件。
根据可以包括上述实施例的示例性实施例，一种半导体存储器模块包括：数据缓冲器，所述数据缓冲器与所述半导体存储器模块外部的外部设备交换数据信号；第一非易失性存储器件，所述第一非易失性存储器件分别通过数据线连接到所述数据缓冲器；第二非易失性存储器件，所述第二非易失性存储器件分别通过所述数据线连接到所述数据缓冲器；以及控制器，所述控制器连接到数据线。所述控制器从所述外部设备接收地址、命令和控制信号，并且根据所述地址、所述命令和所述控制信号，所述第一非易失性存储器件通过所述数据线与所述控制器和所述数据缓冲器通信，所述第二非易失性存储器件通过所述数据线直接与所述数据缓冲器通信。
根据可以包括上述实施例的示例性实施例，一种半导体存储器模块包括：数据缓冲器，所述数据缓冲器与所述半导体存储器模块外部的外部设备交换数据信号；非易失性存储器件，所述非易失性存储器件分别通过数据线与所述数据缓冲器连接；以及控制器，所述控制器连接到所述数据线。所述数据线包括从所述控制器的一侧延伸的第一线、从所述第一线朝向所述数据缓冲器延伸的第二线以及从所述第一线朝向所述非易失性存储器件延伸的第三线。所述控制器从所述外部设备接收地址、命令和控制信号，并且根据所述地址、所述命令和所述控制信号，所述控制器通过第一控制线控制所述数据缓冲器，并且通过第二控制线控制所述非易失性存储器件。
附图说明
通过参考附图详细描述本发明构思的示例性实施例，本发明构思的上述和其他目的和特征将变得显而易见。
图1是例示了根据本发明构思的第一实施例的半导体存储器模块的框图。
图2是例示了根据本发明构思的一些实施例的半导体存储器模块的操作方法的流程图。
图3是例示了调整外部选择信号和内部选择信号的示例的示图。
图4是例示了通过控制器将数据从存储器控制器写入第一非易失性存储器件至第九非易失性存储器件的示例的流程图。
图5是例示了将数据信号从存储器控制器传输到控制器的示例的示图。
图6是例示了在图5之后将数据信号进一步从存储器控制器传输到控制器的示例的图。
图7是例示了在图6之后当满足转储清除条件时控制器将存储在缓冲器中的数据写入第一非易失性存储器件的示例的示图。
图8是例示了存储器控制器从半导体存储器模块读取数据的示例的流程图。
图9是例示了在图7之后存储器控制器读取存储在缓冲器中的数据信号的示例的示图。
图10是例示了在图9之后存储器控制器读取未存储在缓冲器中的数据信号的示例的示图。
图11是例示了控制器管理缓冲器的示例的流程图。
图12是例示了控制器通过第一数据线至第九数据线仲裁通信的示例的流程图。
图13是例示了存储器控制器通过第一数据线直接访问第一非易失性存储器件的示例的示图。
图14是例示了根据本发明构思的第二实施例的半导体存储器模块的框图。
图15是例示了根据本发明构思的第三实施例的半导体存储器模块的框图。
图16是例示了根据本发明构思的第四实施例的半导体存储器模块的框图。
图17和图18是例示了调整外部选择信号和内部选择信号的示例的示图。
图19是例示了根据本发明构思的第五实施例的半导体存储器模块的框图。
具体实施方式
图1是例示了根据本发明构思的第一实施例的半导体存储器模块100的框图。参照图1，半导体存储器模块100包括控制器110、非易失性存储器件(NVM)121至129以及数据缓冲器(DB)131至139。控制器110、非易失性存储器件121至129以及数据缓冲器131至139可以通过不同的半导体封装件实现，并且这些半导体封装件可以安装在印刷电路板101上以形成存储器模块100。每个半导体封装件可以包括安装在封装衬底上并且覆盖有模塑层的一个或更多个半导体芯片。
控制器110可以从外部存储器控制器10接收外部地址ADDRe、外部命令CMDe、外部时钟信号CKe和外部选择信号Se。可以以地址信号集的形式接收外部地址ADDRe，并且可以以命令信号集的形式接收外部命令CMDe。控制器110从存储器控制器10接收的信号不限于上述信号。控制器110可以从存储器控制器10接收各种信号(例如，控制信号)。存储器控制器10可以在存储器模块100的外部，例如，作为主机设备的一部分，并且不安装在印刷电路板101上。控制器110可以作为存储器模块100的一部分被包括在存储器模块100内，因此在这里可以被称为存储器模块100内部的内部存储器模块控制器(与诸如存储器控制器10的外部存储器控制器相对)。
控制器110可以通过第一数据线141至第九数据线149连接至第一非易失性存储器件121至第九非易失性存储器件129以及第一数据缓冲器131至第九数据缓冲器139。例如，第一数据线141至第九数据线149中的每一条数据线可以包括传输内部数据信号DQi的两条或更多条(例如，8条)线和传输内部数据选通信号DQSi的至少一条(例如，2条)线。因此，在一些情况下，第一数据线141至第九数据线149中的每一条数据线可以被称为数据线组。
控制器110可以通过第一数据线141至第九数据线149从第一非易失性存储器件121至第九非易失性存储器件129或第一数据缓冲器131至第九数据缓冲器139接收内部数据信号DQi和内部数据选通信号DQSi。控制器110可以与内部数据选通信号DQSi的转换时序同步地锁存内部数据信号DQi的电平。
控制器110可以通过第一数据线141至第九数据线149向第一非易失性存储器件121至第九非易失性存储器件129或第一数据缓冲器131至第九数据缓冲器139发送内部数据信号DQi和内部数据选通信号DQSi。控制器110可以从外部时钟信号CKe生成内部数据选通信号DQSi，并且可以与内部数据选通信号DQSi的转换时序同步地调整内部数据信号DQi的电平。
控制器110可以响应于外部地址ADDRe、外部命令CMDe、外部时钟信号CKe和外部选择信号Se，通过第一控制线151和152向第一非易失性存储器件121至第九非易失性存储器件129共同发送内部地址ADDRi、内部命令CMDi、内部时钟信号CKi和内部选择信号Si。内部地址ADDRi可以以地址信号集的形式发送，并且内部命令CMDi可以以命令信号集的形式发送。应当注意的是，尽管本文可以使用术语第一、第二、第三等来描述各种元件、组件、区域和/或部分，但是这些元件、组件、区域和/或部分不应当受这些术语的限制。除非上下文另有说明，否则这些术语仅用于将一个元件、组件、区域或部分与另一元件、组件、区域或部分区分开，例如作为命名约定。因此，在下面说明书的一个部分中讨论的第一元件、组件、区域或部分可以在说明书的另一部分或权利要求中被称为第二元件、组件、区域或部分而不脱离本发明的教导。另外，在某些情况下，即使在说明书中没有使用“第一”、“第二”等来描述某术语，但在权利要求中它仍然可以被称为“第一”或“第二”，以便将所要求的元件彼此区分开。
控制器110向第一非易失性存储器件121至第九非易失性存储器件129发送的信号不限于上述信号。控制器110可以向第一非易失性存储器件121至第九非易失性存储器件129发送包括内部选择信号Si的各种信号(例如，控制信号)。控制器110向第一非易失性存储器件121至第九非易失性存储器件129发送的信号可以与控制器110从存储器控制器10接收的信号相同或相似。
控制器110可以通过使用内部命令CMDi和内部选择信号Si，允许第一非易失性存储器件121至第九非易失性存储器件129接收和写入通过第一数据线141至第九数据线149传送的内部数据信号DQi。控制器110可以通过使用内部地址ADDRi来指定第一非易失性存储器件121至第九非易失性存储器件129中的每个存储器件在其中存储内部数据信号Dqi的存储空间的位置。
此外，通过使用内部命令CMDi和内部选择信号Si，控制器110可以允许第一非易失性存储器件121至第九非易失性存储器件129读取所存储的数据并且通过第一数据线141至第九数据线149将所读取的数据作为内部数据信号Dqi进行发送。控制器110可以通过使用内部地址ADDRi来指定第一非易失性存储器件121至第九非易失性存储器件129中的每个存储器件将读取其中的数据的存储空间的位置。
控制器110可以响应于外部命令CMDe和外部选择信号Se来控制第一数据缓冲器131至第九数据缓冲器139。控制器110可以通过第二控制线161和162向第一数据缓冲器131至第九数据缓冲器139发送共同的缓冲命令BCOM。缓冲命令BCOM可以通过缓冲命令信号的组合来实现。
第一非易失性存储器件121至第九非易失性存储器件129可以响应于内部命令CMDi、内部地址ADDRi和内部选择信号Si从第一数据线141至第九数据线149接收并写入内部数据信号DQi。第一非易失性存储器件121至第九非易失性存储器件129中的每个数据缓冲器131可以与内部数据选通信号DQSi的转换时序同步地锁存内部数据信号DQi的电平。
第一非易失性存储器件121至第九非易失性存储器件129可以响应于内部命令CMDi、内部地址ADDRi和内部选择信号Si读取其中写入的数据，并且可以将所读取的数据作为内部数据信号DQi发送给第一数据线141至第九数据线149。
第一非易失性存储器件121至第九非易失性存储器件129均可以从内部时钟信号CKi生成内部数据选通信号DQSi，并且可以与内部数据选通信号DQSi的转换时序同步地调整内部数据信号DQi的电平。
第一数据缓冲器131至第九数据缓冲器139可以响应于缓冲命令BCOM而操作。当缓冲命令BCOM指示读操作时，第一数据缓冲器131至第九数据缓冲器139可以将通过第一数据线141至第九数据线149传输的内部数据信号DQi和内部数据选通信号DQSi作为外部数据信号DQe和外部数据选通信号DQSe发送给存储器控制器10。
当缓冲命令BCOM指示写操作时，第一数据缓冲器131至第九数据缓冲器139可以将从存储器控制器10传输的外部数据信号DQe和外部数据选通信号DQSe作为内部数据信号DQi和内部数据选通信号DQSi发送给第一数据线141至第九数据线149。
如图1中所示，控制器110、第一非易失性存储器件121至第九非易失性存储器件129以及第一数据缓冲器131至第九数据缓冲器139可以共同连接至第一数据线141至第九数据线149。
在这种情况下，与第一非易失性存储器件121至第九非易失性存储器件129和控制器110之间的连接以及第一数据缓冲器131至第九数据缓冲器139和控制器110之间的连接通过使用不同的数据线来实现的情况相比，半导体存储器模块100所需的布线的数量以及布线布置的复杂性可以降低。因此，降低了半导体存储器模块100的制造成本。
此外，与第一非易失性存储器件121至第九非易失性存储器件129和控制器110之间的连接以及第一数据缓冲器131至第九数据缓冲器139和控制器110之间的连接通过使用不同的数据线来实现的情况相比，布线之间的距离增加，因此布线之间的干扰减小。因此，由于半导体存储器模块100处的干扰而产生的噪声减小。
控制器110可以包括物理块(PHY)111，该物理块111支持通过第一数据线141至第九数据线149与第一非易失性存储器件121至第九非易失性存储器件129和第一数据缓冲器131至第九数据缓冲器139共同通信(例如，通过物理块111的同一组开关、驱动器和其他电路)。物理块111可以与第一数据线141至第九数据线149交换内部数据信号DQi和内部数据选通信号DQSi。
物理块111可以在与第一非易失性存储器件121至第九非易失性存储器件129通信时以及在与第一数据缓冲器131至第九数据缓冲器139通信时以相同方式发送或接收内部数据信号DQi和内部数据选通信号DQSi。
物理块111可以从存储器控制器10接收外部地址ADDRe、外部命令CMDe、外部时钟信号CKe和外部选择信号Se。物理块111可以从外部地址ADDRe、外部命令CMDe、外部时钟信号CKe和外部选择信号Se生成内部地址ADDRi、内部命令CMDi、内部时钟信号CKi和内部选择信号Si。
当第一非易失性存储器件121至第九非易失性存储器件129的所有存储空间被配置为由存储器控制器10访问时，物理块111可以通过第一控制线151和152直接将外部地址ADDRe输出作为内部地址ADDRi。
当第一非易失性存储器件121至第九非易失性存储器件129的一些存储空间由存储器控制器10访问并且剩余的存储空间被用作半导体存储器模块100的元区域时，物理块111可以将外部地址ADDRe转换为内部地址ADDRi，并且可以通过第一控制线151和152输出内部地址ADDRi。
物理块111可以通过第一控制线151和152将从存储器控制器10发送的外部命令CMDe作为内部命令CMDi进行直接发送。物理块111可以通过第一控制线151和152将外部时钟信号CKe作为内部时钟信号Cki直接发送。
物理块111可以通过第一控制线151和152将外部选择信号Se作为内部选择信号Si直接发送，或者可以将外部选择信号Se转换为内部选择信号Si并且可以通过第一控制线151和152发送该内部选择信号Si。物理块111可以通过第二控制线161和162向第一数据缓冲器131至第九数据缓冲器139发送缓冲命令BCOM。物理块111可以包括控制器110的接口(例如，接口电路)，并且可以包括例如用于在存储器控制器10、控制器110、非易失性存储器件121至129和数据缓冲器131-139之间路由通信的各种开关和驱动器。
由于控制器110、第一非易失性存储器件121至第九非易失性存储器件129以及第一数据缓冲器131至第九数据缓冲器139共同使用第一数据线141至第九数据线149，因此关于第一实体(例如，控制器110)、第二实体(例如，第一非易失性存储器件121至第九非易失性存储器件129)和第三实体(例如，第一数据缓冲器131至第九数据缓冲器139)中的任何实体是否执行通信，需进行仲裁。
例如，如果第三实体在第一实体和第二实体执行通信时执行通信，则可能发生冲突。控制器110可以执行仲裁以防止发生冲突。当执行仲裁时，物理块111从存储器控制器10接收外部地址ADDRe、外部命令CMDe、外部时钟信号CKe和外部选择信号Se的时序可以不同于物理块111向第一非易失性存储器件121至第九非易失性存储器件129发送内部地址ADDRi、内部命令CMDi、内部时钟信号CKi和内部选择信号Si的时序。
在控制器110在与第一非易失性存储器件121至第九非易失性存储器件129通信时和在与第一数据缓冲器131至第九数据缓冲器139通信时使用不同布线的情况下，可能需要与不同布线对应的不同物理块。如图1所例示，在控制器110中提供一个物理块111的情况下，控制器110的复杂性和制造成本降低。因此，降低了半导体存储器模块100的复杂性和制造成本。
控制器110还可以包括缓冲器112。控制器110可以将从第一非易失性存储器件121至第九非易失性存储器件129发送的内部数据信号DQi存储在缓冲器112中。控制器110可以读取存储在缓冲器112中的数据，并且可以将所读取的数据作为内部数据信号DQi发送给第一数据缓冲器131至第九数据缓冲器139。
类似地，控制器110可以将从第一数据缓冲器131至第九数据缓冲器139发送的内部数据信号DQi存储在缓冲器112中。控制器110可以读取存储在缓冲器112中的数据，并且可以将所读取的数据作为内部数据信号DQi发送给第一非易失性存储器件121至第九非易失性存储器件129。
控制器110可以将关于从存储器控制器10接收的外部地址ADDRe、外部命令CMDe和外部选择信号Se的信息存储在缓冲器112中。控制器110可以基于存储在缓冲器112中的信息生成内部地址ADDRi、内部命令CMDi和内部选择信号Si。
图2是例示了根据本发明构思的一个实施例的半导体存储器模块100的操作方法的流程图。参照图1和图2，在操作S110中，控制器110可以通过第一数据缓冲器131至第九数据缓冲器139和公共的第一数据线141至第九数据线(在下文中被称为“公共数据线”)149从外部设备(例如，存储器控制器10)接收内部数据信号DQi。
在操作S120中，控制器110可以通过公共数据线141至149向第一非易失性存储器件121至第九非易失性存储器件129发送内部数据信号DQi。
在操作S130中，控制器110可以通过公共数据线141至149从第一非易失性存储器件121至第九非易失性存储器件129接收内部数据信号DQi。
在操作S140中，控制器110可以通过公共数据线141至149和第一数据缓冲器131至第九数据缓冲器139向外部设备(例如，存储器控制器10)发送内部数据信号DQi。
图3是例示了调整外部选择信号Se和内部选择信号Si的示例的示图。参照图1和图3，外部选择信号Se可以包括第一外部选择信号Se1和第二外部选择信号Se2。第一外部选择信号Se1可以由存储器控制器10激活(例如，至低电平)，以便使存储器控制器10或将存储器控制器10设置成通过控制器110访问第一非易失性存储器件121至第九非易失性存储器件129。
第二外部选择信号Se2可以由存储器控制器10激活(例如，至低电平)，以便使存储器控制器10或将存储器控制器10设置成在不通过控制器110(例如，绕过控制器110)的情况下访问第一非易失性存储器件121至第九非易失性存储器件129。
内部选择信号Si可以包括第一内部选择信号Si1和第二内部选择信号Si2。第一内部选择信号Si1可以由控制器110激活(例如，至低电平)，以便使控制器110或将控制器110设置成访问第一非易失性存储器件121至第九非易失性存储器件129。
第二内部选择信号Si2可以由控制器110激活(例如，至低电平)，以便使控制器110或将控制器110设置成限制与第一非易失性存储器件121至第九非易失性存储器件129的通信。在一个实施例中，可以省略第二内部选择信号Si2。可以通过去激活(deactivate)第一内部选择信号Si1(例如，至高电平)而不是通过第二内部选择信号Si2来限制与第一非易失性存储器件121至第九非易失性存储器件129的通信。
在第一部分或第一时间段中，存储器控制器10和控制器110可以通过第一数据缓冲器131至第九数据缓冲器139和第一数据线141至第九数据线149彼此通信。例如，可以建立存储器控制器10和控制器110之间的通信，以允许存储器控制器10通过控制器110向第一非易失性存储器件121至第九非易失性存储器件129写入数据或从第一非易失性存储器件121至第九非易失性存储器件129读取数据。
在写操作的示例中，存储器控制器10可以向控制器110发送外部地址ADDRe和指示写操作的外部命令CMDe。此外，存储器控制器10可以激活第一外部选择信号Se1以用于提供第一非易失性存储器件121至第九非易失性存储器件129是写操作的目标的通知。存储器控制器10可以去激活第二外部选择信号Se2，以用于提供通过控制器110执行写操作的通知。
当外部命令CMDe指示写操作时，控制器110可以将写命令WR作为缓冲器命令BCOM发送给第一数据缓冲器131至第九数据缓冲器139。控制器110可以以内部数据信号DQi的形式通过第一数据缓冲器131至第九数据缓冲器139和第一数据线141至第九数据线149从存储器控制器10接收写入数据。
为了防止第一非易失性存储器件121至第九非易失性存储器件129在第一数据线141至第九数据线149处发生冲突，控制器110可以去激活第一内部选择信号Si1并且可以激活第二内部选择信号Si2。在读操作的示例中，存储器控制器10可以向控制器110发送外部地址ADDRe和指示读操作的外部命令CMDe。存储器控制器10可以激活第一外部选择信号Se1并且可以去激活第二外部选择信号Se2。
当外部命令CMDe指示读操作时，控制器110可以将读命令RD作为缓冲器命令BCOM发送给第一数据缓冲器131至第九数据缓冲器139。在一个实施例中，存储器控制器10请求的数据可以已经存储在控制器110的缓冲器112中。
控制器110可以以内部数据信号DQi的形式通过第一数据线141至第九数据线149和第一数据缓冲器131至第九数据缓冲器139向存储器控制器10发送所请求的数据。为了防止冲突，控制器110可以去激活第一内部选择信号Si1并且可以激活第二内部选择信号Si2。
在第一部分中，第一数据缓冲器131至第九数据缓冲器139可以通过第一数据线141至第九数据线149与控制器110交换内部数据信号DQi。第一非易失性存储器件121至第九非易失性存储器件129可以忽略(例如，基于响应于第一外部选择信号Se1和第二外部选择信号Se2的第一内部选择信号Si1和第二内部选择信号Si2)通过第一数据线141至第九数据线149发送的内部数据信号DQi并且可以不向第一数据线141至第九数据线149发送任何信号。
在第二部分或第二时间段中，控制器110和第一非易失性存储器件121至第九非易失性存储器件129可以通过第一数据线141至第九数据线149彼此通信。
例如，在通过存储器控制器10将存储在缓冲器112中的数据写入第一非易失性存储器件121至第九非易失性存储器件129时，或者，在从第一非易失性存储器件121至第九非易失性存储器件129读取存储器控制器10所请求的数据时，可以在控制器110与第一非易失性存储器件121至第九非易失性存储器件129之间执行通信。
第二部分与在半导体存储器模块100内执行的通信相关联，并且不与存储器控制器10相关联。因此，第一外部选择信号Se1和第二外部选择信号Se2可以处于去激活状态(例如，高电平)。控制器110可以向第一非易失性存储器件121至第九非易失性存储器件129发送内部地址ADDRi和指示读取或写操作的内部命令CMDi。
为了提供第一非易失性存储器件121至第九非易失性存储器件129是通信目标的通知，控制器110可以激活第一内部选择信号Si1(至低电平)并且可以去激活第二内部选择信号Si2(至高电平)。由于第一数据缓冲器131至第九数据缓冲器139不与第二部分相关联，因此控制器110可以不发送缓冲命令BCOM。
控制器110可以以内部数据信号DQi的形式通过第一数据线141至第九数据线149向第一非易失性存储器件121至第九非易失性存储器件129发送数据或从第一非易失性存储器件121至第九非易失性存储器件129接收数据。
在第二部分中，第一非易失性存储器件121至第九非易失性存储器件129可以通过第一数据线141至第九数据线149与控制器110交换内部数据信号DQi。第一数据缓冲器131至第九数据缓冲器139可以忽略(例如，基于响应于第一外部选择信号Se1和第二外部选择信号Se2的缓冲命令BCOM)通过第一数据线141至第九数据线149发送的内部数据信号DQi并且可以不向第一数据线141至第九数据线149发送任何信号。
在第三部分中，存储器控制器10和第一非易失性存储器件121至第九非易失性存储器件129可以通过第一数据缓冲器131至第九数据缓冲器139和第一数据线141至第九数据线149彼此通信。
例如，可以在存储器控制器10与第一非易失性存储器件121至第九非易失性存储器件129之间执行通信，以便使存储器控制器10或将存储器控制器10设置成直接向第一非易失性存储器件121至第九非易失性存储器件129写入数据，或者使存储器控制器10或将存储器控制器10设置成直接从第一非易失性存储器件121至第九非易失性存储器件129读取数据。
存储器控制器10可以向控制器110发送外部地址ADDRe和指示写入或读操作的外部命令CMDe。控制器110可以将外部地址ADDRe和外部命令CMDe转成成内部地址ADDRi和内部命令CMDi并将内部地址ADDRi和内部命令CMDi发送给第一非易失性存储器件121至第九非易失性存储器件129，或者可以在未转换的情况下将外部地址ADDRe和外部命令CMDe作为内部地址ADDRi和内部命令CMDi发送给第一非易失性存储器件121至第九非易失性存储器件129。
此外，存储器控制器10可以激活第一外部选择信号Se1(至低电平)，以便提供第一非易失性存储器件121至第九非易失性存储器件129是访问目标的通知。存储器控制器10可以激活第二外部选择信号Se2(至低电平)，以便提供在不经过控制器110的情况下执行访问的通知。
根据外部命令CMDe，控制器110可以将写命令WR或读命令RD作为缓冲命令BCOM发送给第一数据缓冲器131至第九数据缓冲器139。第一非易失性存储器件121至第九非易失性存储器件129可以以内部数据信号DQi的形式通过第一数据线141至第九数据线149与存储器控制器10交换数据。
为了防止在第一数据线141至第九数据线149处发生冲突，控制器110可以忽略(例如，基于第一外部选择信号Se1和第二外部选择信号Se2)通过第一数据线141至第九数据线149传输的内部数据信号DQi，并且可以不向第一数据线141至第九数据线149发送任何信号。
在第三部分中，第一数据缓冲器131至第九数据缓冲器139可以通过第一数据线141至第九数据线149与第一非易失性存储器件121至第九非易失性存储器件129交换内部数据信号DQi。控制器110可以忽略通过第一数据线141至第九数据线149发送的内部数据信号DQi，并且可以不向第一数据线141至第九数据线149发送任何信号。
在一些实施例中，可以禁止存储器控制器10在不通过控制器110的情况下直接访问第一非易失性存储器件121至第九非易失性存储器件129。在这种情况下，可以省略第二外部选择信号Se2。
图4是例示了通过控制器110将数据从存储器控制器10写入第一非易失性存储器件121至第九非易失性存储器件129的示例的流程图。参照图1和图4，在操作S210中，控制器110可以从存储器控制器10接收地址ADDR、命令CMD和数据信号DQ。
例如，控制器110从存储器控制器10接收外部地址ADDRe、外部命令CMDe和外部选择信号Se。第一数据缓冲器131至第九数据缓冲器139可以将从存储器控制器10接收的外部数据信号DQe作为内部数据信号Dqi发送给控制器110。
在操作S220中，控制器110将从存储器控制器10接收的外部地址ADDRe和外部命令CMDe(例如，写命令)以及通过第一数据缓冲器131至第九数据缓冲器139接收的内部数据信号DQi存储在缓冲器112中。例如，控制器110可以将外部地址ADDRe和外部命令CMDe或关于外部地址ADDRe和外部命令CMDe的信息存储在缓冲器112中。
控制器110可以通过存储外部地址ADDRe、外部命令CMDe和内部数据信号DQi(操作S220)，来根据存储器控制器10的外部命令CMDe(操作S210中的写命令)完成第一操作。控制器110可以无需存储器控制器10的介入的情况下执行将存储在缓冲器112中的内部数据信号DQi存储到第一非易失性存储器件121至第九非易失性存储器件129中的第二操作(例如，转储清除操作)。例如，控制器110可以支持回写操作。
在操作S230中，控制器110确定是否满足转储清除条件。例如，当从存储器控制器10接收到作为外部命令CMDe的转储清除命令时，可以满足转储清除条件。又例如，当存储器控制器10不访问半导体存储器模块100的空闲时间不小于阈值时，可以满足转储清除条件。
当不满足转储清除条件时，不执行转储清除操作，并且终止过程。当满足转储清除条件时，执行操作S240。在操作S240中，控制器110向第一非易失性存储器件121至第九非易失性存储器件129发送存储在缓冲器112中的内部地址ADDRi、内部命令CMDi和内部数据信号DQi以及内部选择信号Si。
在操作S250中，第一非易失性存储器件121至第九非易失性存储器件129根据来自控制器110的内部地址ADDRi、内部命令CMDi和内部数据信号DQi以及内部选择信号Si执行写操作。因此，可以最终将由存储器控制器10请求写入的数据写入第一非易失性存储器件121至第九非易失性存储器件129。
如上所述，控制器110可以参考转储清除条件，以防止存储器控制器10和控制器110之间的通信与控制器110和第一非易失性存储器件121至第九非易失性存储器件129之间的通信冲突。
图5是例示了将数据信号DQ从存储器控制器10传输到控制器110的示例的示图。在一个实施例中，除了存储器控制器10、控制器110和第一非易失性存储器件121之外的其余组件均被省略。第二非易失性存储器件122至第九非易失性存储器件129可以与第一非易失性存储器件121同时操作。外部数据信号DQe和内部数据信号DQi可以作为数据信号DQ被共同参考。
参照图5，在操作S311中，存储器控制器10可以向控制器110发送外部地址ADDRe和外部命令CMDe，并且可以像图3的第一部分那样控制外部选择信号Se。外部命令CMDe可以是写命令。在操作S312中，存储器控制器10可以通过第一数据线141向控制器110发送数据信号DQ。控制器110可以通过使用物理块111来接收外部地址ADDRe、外部命令CMDe、外部选择信号Se和数据信号DQ。
在操作S313中，控制器110可以将从存储器控制器10接收的外部地址ADDRe和数据信号DQ作为第一数据实体DQ_ET1存储到缓冲器112的第一区域113。在操作S314中，控制器110可以将指向第一数据实体DQ_ET1的第一写指针W_PTR1存储到缓冲器112的第二区域114。
第一写指针W_PTR1可以包括指示执行写操作的信息或关于存储有第一数据实体DQ_ET1的第一区域113的位置的信息。例如，第一写指针W_PTR1可以用作脏标志(dirtyflag)，指示存储在第一区域113中的任何数据实体可以被写入第一非易失性存储器件121至第九非易失性存储器件129。
图6是例示了在图5之后将数据信号DQ进一步从存储器控制器10传输到控制器110的示例的图。参照图6，在操作S315中，存储器控制器10可以向控制器110发送外部地址ADDRe和外部命令CMDe(例如，写命令)，并且可以像图3的第一部分那样控制外部选择信号Se。
在操作S316中，存储器控制器10可以通过第一数据线141向控制器110发送数据信号DQ。在操作S317中，控制器110可以将从存储器控制器10接收的外部地址ADDRe和数据信号DQ作为第二数据实体DQ_ET2存储到第一区域113。在操作S318中，控制器110可以将指向第二数据实体DQ_ET2的第二写指针W_PTR2存储到第二区域114。
在一个实施例中，当第二数据实体DQ_ET2的外部地址ADDRe与第一数据实体DQ_ET1的外部地址ADDRe相同时，控制器110可以用第二数据实体DQ_ET2替换第一数据实体DQ_ET1。而且，控制器110可以用第二写指针W_PTR2替换第一写指针W_PTR1。
图7是例示了在图6之后当满足转储清除条件时控制器110将存储在缓冲器112中的数据写入第一非易失性存储器件121的示例的示图。参照图7，在操作S321中，控制器110从存储在缓冲器112的第二区域114中的写指针中读取最旧的第一写指针W_PTR1。
在操作S322中，控制器110根据如此读取的第一写指针W_PTR1读取第一数据实体DQ_ET1。控制器110可以从第一数据实体DQ_ET1的外部地址ADDRe生成内部地址ADDRi。控制器110可以从第一写指针W_PTR1生成内部命令CMDi(例如，写命令)。
在操作S323中，控制器110通过使用物理块111通过第一数据线141向第一非易失性存储器件121发送内部地址ADDRi和内部命令CMDi，并且可以像图3的第二部分那样调整内部选择信号Si。在操作S324中，控制器110通过使用物理块111通过第一数据线141向第一非易失性存储器件121发送数据信号DQ。
类似地，在操作S325中，控制器110从第二区域114读取第二写指针W_PTR2；在操作S326中，控制器110从第一区域113读取第二数据实体DQ_ET2。在操作S327中，控制器110通过使用物理块111通过第一数据线141向第一非易失性存储器件121发送内部地址ADDRi和内部命令CMDi，可以像图3的第二部分那样控制内部选择信号Si，并且在操作S328中发送数据信号DQ。
第一非易失性存储器件121可以根据操作S323写入第一数据实体DQ_ET1的数据信号DQ，并且可以根据操作S327写入第二数据实体DQ_ET2的数据信号DQ。
在一个实施例中，控制器110可以在将特定数据实体的数据信号DQ写入第一非易失性存储器件121之后移除第二区域114的对应写指针。控制器110可以将特定数据实体的数据信号DQ写入第一非易失性存储器件121，然后可以将特定数据实体保持在第一区域113中或者可以从第一区域113中移除特定数据实体。
图8是例示了存储器控制器10从半导体存储器模块100读取数据的示例的流程图。参照图1和图8，在操作S410中，控制器110从存储器控制器10接收外部地址ADDRe、外部命令CMDe(例如，读命令)和激活的外部选择信号Se。
在操作S420中，控制器110确定与外部地址ADDRe对应的数据信号DQ是否存在于缓冲器112中。在与外部地址ADDRe对应的数据信号DQ存在于缓冲器112中的情况下，在操作S480中，控制器110向存储器控制器10发送存储在缓冲器112中的数据信号DQ。然后，可以终止读过程。
在与外部地址ADDRe对应的数据信号DQ不存在于缓冲器112中的情况下，执行操作S430。在操作S430中，控制器110可以通知存储器控制器10需要备份读操作。例如，控制器110可以通过激活错误信号、去激活就绪信号或输出具有错误的伪数据信号来通知存储器控制器10需要备份读操作。
备份读操作可以指示从第一非易失性存储器件121至第九非易失性存储器件129读取由存储器控制器10请求的数据并将所读取的数据存储到控制器110的缓冲器112的读操作。
在操作S440中，控制器110向第一非易失性存储器件121至第九非易失性存储器件129发送与外部地址ADDRe对应的内部地址ADDRi、内部命令CMDi(例如，读命令)和激活的内部选择信号Si。
在操作S450中，控制器110从第一非易失性存储器件121至第九非易失性存储器件129接收与内部地址ADDRi对应的数据信号DQ，并且可以将所接收的数据信号DQ存储到缓冲器112。
在操作S460中，控制器110通知存储器控制器10备份读操作已完成。例如，控制器110可以通过去激活错误信号、激活就绪信号或停止输出具有错误的伪数据信号来通知存储器控制器10备份读操作已完成。
在操作S470中，控制器110从存储器控制器10接收外部地址ADDRe、外部命令CMDe和激活的外部选择信号Se。操作S470可以对应于操作S410的重试。因此，在操作S470中接收的信息可以与在操作S410中接收的信息相同。在操作S480中，控制器110可以向存储器控制器10发送存储在缓冲器112中的数据信号DQ。之后，可以终止读过程。
在一个实施例中，响应于操作S430的通知，存储器控制器10可以定期地重复从控制器110请求读操作的操作S470(或操作S410)。通过重复操作S430，控制器110可以提供数据尚未准备好的通知。在这种情况下，可以省略操作S460。当控制器110不执行操作S430的通知时，存储器控制器10可以通过操作S480成功地从半导体存储器模块100读取数据。
如上所述，控制器110可以通知存储器控制器10需要备份读操作，以防止存储器控制器10和控制器110之间的通信与控制器110和第一非易失性存储器件121至第九非易失性存储器件129之间的通信冲突。
图9是例示了在图7之后存储器控制器10读取存储在缓冲器112中的数据信号DQ的示例的示图。参照图9，在操作S511中，存储器控制器10向控制器110发送外部地址ADDRe和外部命令CMDe(例如，读命令)，并且可以像图3的第一部分那样控制外部选择信号Se。
响应于外部命令CMDe，控制器110确定与外部地址ADDRe对应的数据实体是否存在于缓冲器112的第一区域113中。例如，从存储器控制器10接收的外部地址ADDRe可以与第二数据实体DQ_ET2的外部地址ADDRe一致。
在操作S512中，控制器110读取存储在第一区域113中的第二数据实体DQ_ET2的数据信号DQ。在操作S513中，控制器110通过第一数据线141向存储器控制器10发送从第一区域113读取的数据信号DQ。
图10是例示了在图9之后存储器控制器10读取未存储在缓冲器112中的数据信号DQ的示例的示图。参照图10，在操作S514中，存储器控制器10可以向控制器110发送外部地址ADDRe和外部命令CMDe(例如，读命令)，并且可以像图3的第一部分那样控制外部选择信号Se。
控制器110可以确定与从存储器控制器10接收的外部地址ADDRe相对应的数据实体没有存储在缓冲器112中。控制器110可以通知存储器控制器10需要备份读操作。
在操作S515中，控制器110向第一非易失性存储器件121发送内部地址ADDRi、内部命令CMDi(例如，读命令)以及如图3的第二部分所例示而调整的内部选择信号Si。第一非易失性存储器件121可以根据内部地址ADDRi、内部命令CMDi和激活的内部选择信号Si来读取数据。
在操作S516中，第一非易失性存储器件121通过第一数据线141将所读取的数据作为数据信号DQ发送给控制器110。在操作S517中，控制器110将从存储器控制器10接收的外部地址ADDRe和从第一非易失性存储器件121接收的数据信号DQ作为第三数据实体DQ_ET3存储到缓冲器112的第一区域113。
当第三数据实体DQ_ET3存储到第一区域113时，控制器110可以通知存储器控制器10备份读操作已完成。当备份读操作已完成时，在操作S518中，存储器控制器10向控制器110发送外部地址ADDRe和外部命令CMDe，并且可以像图3的第一部分那样控制外部选择信号Se。
在操作S519中，控制器110读取第一区域113的第三数据实体DQ_ET3的数据信号DQ。在操作S520中，控制器110通过第一数据线141向存储器控制器10发送从第一区域113读取的数据信号DQ。
图11是例示了控制器110管理缓冲器112的方法的示例的流程图。参照图1和图11，在操作S610中，控制器110监测缓冲器112的存储容量。
在操作S620中，根据监测的结果，控制器110确定缓冲器112的空闲存储容量是否小于阈值。在缓冲器112的空闲存储容量不小于阈值的情况下，终止过程。在缓冲器112的空闲存储容量小于阈值的情况下，执行操作S630。
在操作S630中，控制器110可以丢弃缓冲器112中存储的数据信号DQ中的最近最少使用(LRU)的数据信号DQ。例如，控制器110可以丢弃不需要被写入第一非易失性存储器件121至第九非易失性存储器件129的干净数据信号DQ。
作为另一示例，控制器110可以将应当被写入第一非易失性存储器件121至第九非易失性存储器件129的脏数据信号DQ写入第一非易失性存储器件121至第九非易失性存储器件129(参照图7)，并且可以丢弃相应的数据信号DQ。
例如，控制器110可以被配置为首先丢弃最旧使用的数据信号DQ或者首先丢弃干净数据信号DQ。控制器110可以丢弃的数据的优先级可以由存储器控制器10设置。
图12是例示了控制器110通过第一数据线141至第九数据线149仲裁通信的示例的流程图。参照图1和12，在操作S710中，控制器110从存储器控制器10接收外部命令CMDe或外部选择信号Se。例如，根据本发明构思的一个实施例的仲裁方法可以由外部命令CMDe或外部选择信号Se触发。
在操作S720中，控制器110确定是否正在执行(例如，将执行)与第一非易失性存储器件121至第九非易失性存储器件129的通信。当控制器110不与第一非易失性存储器件121至第九非易失性存储器件129通信时，控制器110可以执行与外部命令CMDe相关联的访问(参照图5、图6、图9、图10或图13)。之后，终止该过程。
如果控制器110正在与第一非易失性存储器件121至第九非易失性存储器件129通信，则在操作S740中，控制器110可以向第一非易失性存储器件121至第九非易失性存储器件129发送(例如，激活)停止信号。根据停止信号，第一非易失性存储器件121至第九非易失性存储器件129可以停止与第一数据线141至第九数据线149交换内部数据信号DQi。然后，控制器110可以执行与外部命令CMDe相关联的访问。
在操作S750中，在执行与外部命令CMDe相关联的访问之后，控制器110可以重试由停止信号停止的操作。例如，控制器110可以请求第一非易失性存储器件121至第九非易失性存储器件129恢复被停止的操作。再例如，控制器110可以通过内部地址ADDRi、内部命令CMDi和内部选择信号Si请求再次从头开始被停止的操作。
图13是例示了存储器控制器10通过第一数据线141直接访问第一非易失性存储器件121的示例的示图。参照图13，在操作S811中，存储器控制器10向控制器110发送外部地址ADDRe和外部命令CMDe(例如，写命令)，并且可以像图3的第三部分那样控制外部选择信号Se。
控制器110的物理块111可以从外部地址ADDRe和外部命令CMDe生成内部地址ADDRi和内部命令CMDi。在操作S812中，控制器110向第一非易失性存储器件121发送内部地址ADDRi、内部命令CMDi和如图3的第三部分所例示而调整的内部选择信号Si。在操作S813中，存储器控制器10通过第一数据线141直接向第一非易失性存储器件121发送数据信号DQ(例如，没有数据通过控制器110)。例如，数据信号DQ可以在不被存储到控制器的情况下通过数据缓冲器131。
在操作S814中，存储器控制器10向控制器110发送外部地址ADDRe和外部命令CMDe(例如，读命令)，并且可以像图3的第三部分那样控制外部选择信号Se。控制器110的物理块111可以从外部地址ADDRe和外部命令CMDe生成内部地址ADDRi和内部命令CMDi。
在操作S815中，控制器110向第一非易失性存储器件121发送内部地址ADDRi、内部命令CMDi和如图3的第三部分所例示而调整的内部选择信号Si。在操作S816中，存储器控制器10通过第一数据线141直接从第一非易失性存储器件121接收数据信号DQ(例如，没有数据通过控制器110)。
图14是例示了根据本发明构思的第二实施例的半导体存储器模块100_1的框图。除了第一数据线至第九数据线141a至149a之外，半导体存储器模块100_1的组件与图1的半导体存储器模块100的组件相同。因此，将省略额外的描述以避免冗余。
参照图14，第一数据线至第九数据线141a至149a可以包括从控制器110的相对两侧延伸的第一线、连接第一线和第一非易失性存储器件121至第九非易失性存储器件129的第二线以及连接第一线和第一数据缓冲器131至第九数据缓冲器139的第三线。第二线和第三线可以实现为与参照图1描述的线相同。无论与第二线连接的第一节点的位置或与第三线连接的第二节点的位置如何，第一线可以具有相同的长度。
从控制器110来看第一数据线至第九数据线141a至149a的负载可以变得均衡。从第一非易失性存储器件121至第九非易失性存储器件129来看第一数据线至第九数据线141a至149a的负载可以变得均衡。而且，从第一数据缓冲器131至第九数据缓冲器139来看第一数据线至第九数据线141a至149a的负载可以变得均衡。因此，内部数据信号DQi的传输时序可以是均衡的。因此，可以防止时滞。
图15是例示了根据本发明构思的第三实施例的半导体存储器模块100_2的框图。除了第一数据线至第九数据线141b至149b之外，半导体存储器模块100_2的组件与图1的半导体存储器模块100的组件相同。因此，将省略额外的描述以避免冗余。
参照图15，第一数据线至第九数据线141b至149b的第一线可以具有不同的长度。可以调整第一节点和第二节点的位置以使第一数据线至第九数据线141b至149b的负载更相似。例如，数据线141b或149b可以通过将离控制器110最远的非易失性存储器件121或129的第二线和离控制器110最近的数据缓冲器135或136的第三线与一条第一线相连接来形成。
数据线142b或148b可以通过将离控制器110第二远的非易失性存储器件122或128的第二线和离控制器110第二近的数据缓冲器134或137的第三线与另一条第一线相连接来形成。
数据线145b或146b可以通过将离控制器110最近的非易失性存储器件125或126的第二线和离控制器110最远的数据缓冲器131或139的第三线与又一条第一线相连接来形成。
图16是例示了根据本发明构思的第四实施例的半导体存储器模块100_3的框图。与图1的半导体存储器模块100相比，半导体存储器模块100_3包括第一排(rank)的第一非易失性存储器件121a至第九非易失性存储器件的129a和第二排的第一非易失性存储器件121b至第九非易失性存储器件129b。注意，尽管示出了数据线141-149，但是可以替代地使用图14或图15的改变的数据线结构。
控制器110可以通过第一控制线151和152共同向第一排中的第一非易失性存储器件121a至第九非易失性存储器件129a以及第二排中的第一非易失性存储器件121b至第九非易失性存储器件129b发送内部地址ADDRi、内部命令CMDi和内部选择信号Si。
第一非易失性存储器件121a和121b可以共同连接到第一数据线141。第二非易失性存储器件122a和122b可以共同连接到第二数据线142。同样，第一排中的特定非易失性存储器可以与第二排中的相应非易失性存储器件一起共同连接到一条数据线。
图17和图18是例示了调整外部选择信号Se和内部选择信号Si的示例的示图。参照图16至图18，外部选择信号Se可以包括第一外部选择信号Se1至第三外部选择信号Se3。第一外部选择信号Se1可以由存储器控制器10激活(至低电平)，以便使存储器控制器10或将存储器控制器10设置成通过控制器110访问第一排中的第一非易失性存储器件121a至第九非易失性存储器件129a。
第二外部选择信号Se2可以由存储器控制器10激活(至低电平)，以便使存储器控制器10或将存储器控制器10设置成通过控制器110访问第二排中的第一非易失性存储器件121b至第九非易失性存储器件129b。第三外部选择信号Se3可以由存储器控制器10激活(至低电平)，以便使存储器控制器10或将存储器控制器10设置成在不经过控制器110的情况下(例如，绕过控制器110)访问第一排中的第一非易失性存储器件121a至第九非易失性存储器件129a或者第二排中的第一非易失性存储器件121b至第九非易失性存储器件129b。
内部选择信号Si可以包括第一内部选择信号Si1至第三内部选择信号Si3。第一内部选择信号Si1可以由控制器110激活(至低电平)，以便使控制器110或将控制器110设置成访问第一排中的第一非易失性存储器件121a至第九非易失性存储器件129a。
第二内部选择信号Si2可以由控制器110激活(至低电平)，以便使控制器110或将控制器110设置成访问第二排中的第一非易失性存储器件121b至第九非易失性存储器件129b。第三内部选择信号Si3可以由控制器110激活，以便使控制器110或将控制器110设置成禁止第一排中的第一非易失性存储器件121a至第九非易失性存储器件129a的通信以及第二排中的第一非易失性存储件121b至第九非易失性存储件129b的通信。
在第一部分中，存储器控制器10和控制器110可以通过第一数据缓冲器131至第九数据缓冲器139和第一数据线141至第九数据线149彼此通信。在第一部分中，存储器控制器10可以通过激活第一外部选择信号Se1来提供第一排中的第一非易失性存储器件121a至第九非易失性存储器件129a是访问目标的通知。关于第一外部选择信号Se1的激活的信息可以存储到缓冲器112。
控制器110可以将写命令WR或读命令RD作为缓冲命令BCOM进行发送。控制器110可以通过激活第三内部选择信号Si3来禁止非易失性存储器件121a至129a和121b至129b的通信。
在第二部分中，控制器110和第一排中的第一非易失性存储器件121a至第九非易失性存储器件129a可以通过第一数据线141至第九数据线149彼此通信。根据存储在缓冲器112中的第一外部选择信号Se1的激活信息，控制器110可以激活第一内部选择信号Si1以与第一排中的第一非易失性存储器件121a至第九非易失性存储器件129a通信。
在第三部分中，存储器控制器10和第一排中的第一非易失性存储器件121a至第九非易失性存储器件129a可以通过第一数据缓冲器131至第九数据缓冲器139和第一数据线141至第九数据线149彼此通信。
存储器控制器10可以激活第一外部选择信号Se1和第三外部选择信号Se3，以提供存储器控制器10直接访问第一排中的第一非易失性存储器件121a至第九非易失性存储器件129a的通知。控制器110可以将写命令WR或读命令RD作为缓冲命令BCOM进行发送。
在第四部分中，存储器控制器10和控制器110可以通过第一数据缓冲器131至第九数据缓冲器139和第一数据线141至第九数据线149彼此通信。在第四部分中，存储器控制器10可以激活第二外部选择信号Se2，以提供第二排中的第一非易失性存储器件121b至第九非易失性存储器件129b是访问目标的通知。关于第二外部选择信号Se2的激活的信息可以存储到缓冲器112。
控制器110可以将写命令WR或读命令RD作为缓冲命令BCOM进行发送。控制器110可以通过激活第三内部选择信号Si3来禁止非易失性存储器件121a至129a和121b至129b的通信。
在第五部分中，控制器110和第二排中的第一非易失性存储器件121b至第九非易失性存储器件129b可以通过第一数据线141至第九数据线149彼此通信。根据存储在缓冲器112中的第二外部选择信号Se2的激活信息，控制器110可以激活第二内部选择信号Si2以与第二排中的第一非易失性存储器件121b至第九非易失性存储器件129b通信。
在第六部分中，存储器控制器10和第二排中的第一非易失性存储器件121b至第九非易失性存储器件129b可以通过第一数据缓冲器131至第九数据缓冲器139和第一数据线141至第九数据线149彼此通信。
存储器控制器10可以激活第二外部选择信号Se2和第三外部选择信号Se3，以提供第二排中的第一非易失性存储器件121b至第九非易失性存储器件129b是直接访问目标的通知。控制器110可以将写命令WR或读命令RD作为缓冲命令BCOM进行发送。
图19是例示了根据本发明构思的第五实施例的半导体存储器模块100_4的框图。与图16的半导体存储器模块100_3相比，存储器控制器10包括第一纠错块11，在该第一纠错块11中包括第一纠错码ECC1。控制器110可以包括第二纠错块115，在该第二纠错块115中包括第二纠错码ECC2。注意，尽管示出了数据线141-149，但是可以替代地使用图14或图15的改变的数据线结构。
为了防止存储器控制器10的第一纠错块11与控制器110的第二纠错块115之间冲突，存储器控制器10可以被配置为在访问第一排中的第一非易失性存储器件121a至第九非易失性存储器件129a时通过控制器110的缓冲器112并且在访问第二排中的第一非易失性存储器件121b至第九非易失性存储器件129b时绕过控制器110的缓冲器112。
例如，当存储器控制器10将数据写入第一排中的第一非易失性存储器件121a至第九非易失性存储器件129a时，第一纠错块11可以生成第一纠错奇偶校验位(例如，可以执行纠错编码)，并且第二纠错块115可以生成第二纠错奇偶校验位(例如，可以执行纠错编码)。第一纠错奇偶校验位和第二纠错奇偶校验位可以与数据一起写入第一非易失性存储器件121a至第九非易失性存储器件129a。
当存储器控制器10从第一非易失性存储器件121a至第九非易失性存储器件129a读取数据时，第二纠错块115可以通过使用第二纠错奇偶校验位来校正错误(例如，可以执行纠错解码)，并且第一纠错块11可以通过使用第一纠错奇偶校验位来纠正错误(例如，可以执行纠错解码)。
当存储器控制器10将数据写入第二排中的第一非易失性存储器件121b至第九非易失性存储器件129b时，第一纠错块11可以生成第一纠错奇偶校验位。第一纠错奇偶校验位可以与数据一起写入第一非易失性存储器件121b至第九非易失性存储器件129b。
当存储器控制器10从第一非易失性存储器件121b至第九非易失性存储器件129b读取数据时，第一纠错块11可以通过使用第一纠错奇偶校验位来纠正错误。
根据本发明构思的各个方面，非易失性存储器件、数据缓冲器和控制器通过公共数据线彼此通信。因此，提供了在符合主存储器的标准的同时具有降低的成本和降低的噪声的半导体存储器模块。
尽管已经参照本发明构思的示例性实施例描述了本发明构思，但是对于本领域普通技术人员来说显而易见的是，在不脱离如所附权利要求所阐述的本发明的精神和范围的情况下，可以对本发明进行各种改变和修改。

Claims (20)

1.一种半导体存储器模块，包括：
数据缓冲器，所述数据缓冲器被配置为与所述半导体存储器模块外部的外部设备交换第一数据信号；
非易失性存储器件，所述非易失性存储器件通过数据线连接到所述数据缓冲器；以及
内部存储器模块控制器，所述内部存储器模块控制器连接到所述数据线，
其中，所述内部存储器模块控制器还被配置为：
从所述外部设备接收地址、命令和控制信号；并且
根据所述地址、所述命令和所述控制信号，通过第一控制线控制所述数据缓冲器并且通过第二控制线控制所述非易失性存储器件。
2.根据权利要求1所述的半导体存储器模块，其中，根据所述命令和所述控制信号，所述内部存储器模块控制器选择以下状态之一：从所述数据线接收第二数据信号的第一状态、向所述数据线发送第三数据信号的第二状态以及忽略通过所述数据线发送的第四数据信号的第三状态。
3.根据权利要求1所述的半导体存储器模块，其中，在所述内部存储器模块控制器的控制下，所述数据缓冲器具有从所述数据线接收第二数据信号的第一状态、向所述数据线发送第三数据信号的第二状态以及忽略通过所述数据线发送的第四数据信号的第三状态。
4.根据权利要求1所述的半导体存储器模块，其中，在所述内部存储器模块控制器的控制下，所述非易失性存储器件具有从所述数据线接收第二数据信号的第一状态、向所述数据线发送第三数据信号的第二状态以及忽略通过所述数据线发送的第四数据信号的第三状态。
5.根据权利要求1所述的半导体存储器模块，其中，在所述内部存储器模块控制器通过所述数据线与所述非易失性存储器件通信或者将要通过所述数据线与所述非易失性存储器件通信时从所述外部设备接收所述地址、所述命令或所述控制信号的情况中，所述内部存储器模块控制器停止或取消与所述非易失性存储器件的通信。
6.根据权利要求1所述的半导体存储器模块，其中，所述内部存储器模块控制器包括与所述数据线连接的接口电路，并且
其中，所述内部存储器模块控制器还被配置为使用所述接口电路来共同与所述数据缓冲器通信以及与所述非易失性存储器件通信。
7.根据权利要求1所述的半导体存储器模块，其中，
所述内部存储器模块控制器包括缓冲存储器，并且
其中，所述内部存储器模块控制器还被配置为：
将通过所述数据线从所述数据缓冲器或所述非易失性存储器件接收到的第二数据信号存储到所述缓冲存储器中；以及
通过所述数据线将存储在所述缓冲存储器中的第二数据信号作为第三数据信号发送给所述非易失性存储器件或所述数据缓冲器。
8.根据权利要求7所述的半导体存储器模块，其中，要通过所述数据线从所述数据缓冲器发送到所述非易失性存储器件的所述第二数据信号以及要通过所述数据线从所述非易失性存储器件发送到所述数据缓冲器的所述第三数据信号，取决于所述命令和所述控制信号，绕过所述内部存储器模块控制器的所述缓冲存储器。
9.根据权利要求7所述的半导体存储器模块，其中，所述内部存储器模块控制器还被配置为：当所述缓冲存储器的空闲存储容量小于阈值时，丢弃先前存储在所述缓冲存储器中的第四数据信号。
10.根据权利要求1所述的半导体存储器模块，其中，所述控制信号包括第一控制信号，并且
其中，所述内部存储器模块控制器还被配置为使得：
当所述第一控制信号处于激活状态时，所述内部存储器模块控制器控制所述非易失性存储器件，使得所述非易失性存储器件忽略通过所述数据线发送的第二数据信号并且所述内部存储器模块控制器通过所述数据线接收或发送所述第二数据信号。
11.根据权利要求10所述的半导体存储器模块，其中，所述控制信号还包括第二控制信号，并且
其中，所述内部存储器模块控制器还被配置为使得：
当所述第一控制信号处于激活状态并且所述第二控制信号处于激活状态时，所述内部存储器模块控制器控制所述非易失性存储器件，使得所述非易失性存储器件与所述数据线交换第四数据信号并且所述内部存储器模块控制器忽略通过所述数据线发送的所述第四数据信号。
12.根据权利要求10所述的半导体存储器模块，其中，所述内部存储器模块控制器还被配置为当所述第一控制信号处于去激活状态时，去激活所述数据缓冲器并且通过所述数据线与所述非易失性存储器件交换第四数据信号。
13.根据权利要求1所述的半导体存储器模块，其中，所述控制信号包括第一控制信号和第二控制信号，并且
其中，所述内部存储器模块控制器还被配置为当所述第一控制信号和所述第二控制信号之一处于激活状态时，通过所述数据线从所述数据缓冲器接收第二数据信号或者通过所述数据线向所述数据缓冲器发送第三数据信号。
14.根据权利要求13所述的半导体存储器模块，其中，所述控制信号还包括第三控制信号，并且
其中，所述内部存储器模块控制器还被配置为基于所述第一控制信号处于激活状态并且所述第三控制信号处于激活状态，控制所述非易失性存储器件中的第一非易失性存储器件使得所述第一非易失性存储器件与所述数据线交换第四数据信号，控制所述非易失性存储器件中的第二非易失性存储器件使得所述第二非易失性存储器件忽略通过所述数据线发送的所述第四数据信号，以及忽略通过所述数据线发送的所述第四数据信号。
15.根据权利要求13所述的半导体存储器模块，其中，所述内部存储器模块控制器还被配置为基于所述第一控制信号和所述第二控制信号处于去激活状态，去激活所述数据缓冲器并且通过所述数据线与所述第一非易失性存储器件或所述第二非易失性存储器件交换第四数据信号。
16.一种半导体存储器模块，包括：
数据缓冲器，所述数据缓冲器被配置为与所述半导体存储器模块外部的外部设备交换数据信号；
第一非易失性存储器件，所述第一非易失性存储器件通过数据线连接到所述数据缓冲器；
第二非易失性存储器件，所述第二非易失性存储器件通过所述数据线连接到所述数据缓冲器；以及
控制器，所述控制器连接到数据线，
其中，所述控制器被配置为从所述外部设备接收地址、命令和控制信号，并且
其中，取决于所述地址、所述命令和所述控制信号，所述第一非易失性存储器件被配置为通过所述数据线与所述控制器和所述数据缓冲器通信，所述第二非易失性存储器件被配置为通过所述数据线直接与所述数据缓冲器通信。
17.根据权利要求16所述的半导体存储器模块，其中，所述控制器包括纠错块，并且
其中，所述控制器还被配置为：
对要通过所述数据线写入所述第一非易失性存储器件的数据执行纠错编码；以及
对通过所述数据线从所述第一非易失性存储器件读取的数据执行纠错解码。
18.一种半导体存储器模块，包括：
数据缓冲器，所述数据缓冲器被配置为与所述半导体存储器模块外部的外部设备交换数据信号；
非易失性存储器件，所述非易失性存储器件通过数据线与所述数据缓冲器连接；以及
控制器，所述控制器连接到所述数据线，
其中，所述数据线包括：
从所述控制器的一侧延伸的第一线；
从所述第一线朝向所述数据缓冲器延伸的第二线；以及
从所述第一线朝向所述非易失性存储器件延伸的第三线，
其中，所述控制器还被配置为：
从所述外部设备接收地址、命令和控制信号；并且
根据所述地址、所述命令和所述控制信号，通过第一控制线控制所述数据缓冲器，并且通过第二控制线控制所述非易失性存储器件。
19.根据权利要求18所述的半导体存储器模块，其中，不管所述第一线连接到所述第二线的第一节点的位置或所述第一线连接到所述第三线的第二节点的位置如何，所述第一线都具有彼此相同的长度。
20.根据权利要求18所述的半导体存储器模块，其中，一条所述第一线连接到所述非易失性存储器件当中离所述控制器最远的第一非易失性存储器件并且连接到所述数据缓冲器当中离所述控制器最近的第一数据缓冲器，并且
其中，另一条所述第一线连接到所述非易失性存储器件当中离所述控制器最近的第二非易失性存储器件并且连接到所述数据缓冲器当中离所述控制器最远的第二数据缓冲器。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111597076A (zh) * 2020-05-12 2020-08-28 第四范式（北京）技术有限公司 操作数据的方法和装置以及管理持久化跳表的方法和装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102688483B1 (ko) * 2019-08-09 2024-07-26 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR20220060372A (ko) 2020-11-04 2022-05-11 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107025069A (zh) * 2016-01-13 2017-08-08 桑迪士克科技有限责任公司 非易失性存储器的数据路径控制
US20170235524A1 (en) * 2016-02-15 2017-08-17 Samsung Electronics Co., Ltd. Nonvolatile Memory Modules Comprising Volatile Memory Devices and Nonvolatile Memory Devices
US20180039447A1 (en) * 2016-08-02 2018-02-08 SK Hynix Inc. Memory system and operation method for the same
US20180059945A1 (en) * 2016-08-26 2018-03-01 Sandisk Technologies Llc Media Controller with Response Buffer for Improved Data Bus Transmissions and Method for Use Therewith
CN107783729A (zh) * 2016-08-25 2018-03-09 爱思开海力士有限公司 数据存储装置
CN108257629A (zh) * 2016-12-29 2018-07-06 爱思开海力士有限公司 非易失性存储器装置和包括其的数据存储装置的操作方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130086311A1 (en) 2007-12-10 2013-04-04 Ming Huang METHOD OF DIRECT CONNECTING AHCI OR NVMe BASED SSD SYSTEM TO COMPUTER SYSTEM MEMORY BUS
US9396109B2 (en) 2013-12-27 2016-07-19 Qualcomm Incorporated Method and apparatus for DRAM spatial coalescing within a single channel
US9792965B2 (en) * 2014-06-17 2017-10-17 Rambus Inc. Memory module and system supporting parallel and serial access modes
US9916873B2 (en) 2015-02-12 2018-03-13 Rambus Inc. Extended capacity memory module with dynamic data buffers
US10261697B2 (en) * 2015-06-08 2019-04-16 Samsung Electronics Co., Ltd. Storage device and operating method of storage device
KR102461453B1 (ko) * 2015-06-10 2022-11-02 삼성전자주식회사 스토리지 장치
KR20170012675A (ko) 2015-07-22 2017-02-03 삼성전자주식회사 컴퓨팅 시스템 및 그것의 데이터 전송 방법
KR102362239B1 (ko) * 2015-12-30 2022-02-14 삼성전자주식회사 디램 캐시를 포함하는 메모리 시스템 및 그것의 캐시 관리 방법
US9852060B2 (en) 2016-03-31 2017-12-26 Dell Products L.P. Storage class memory (SCM) memory mode cache system
KR20170116615A (ko) * 2016-04-11 2017-10-20 에스케이하이닉스 주식회사 메모리 모듈 및 이를 포함하는 메모리 시스템
US10810144B2 (en) * 2016-06-08 2020-10-20 Samsung Electronics Co., Ltd. System and method for operating a DRR-compatible asynchronous memory module
US20180059976A1 (en) * 2016-08-26 2018-03-01 Sandisk Technologies Llc Storage System with Integrated Components and Method for Use Therewith
US20180059933A1 (en) 2016-08-26 2018-03-01 Sandisk Technologies Llc Electrically-Buffered NV-DIMM and Method for Use Therewith
US10866897B2 (en) 2016-09-26 2020-12-15 Samsung Electronics Co., Ltd. Byte-addressable flash-based memory module with prefetch mode that is adjusted based on feedback from prefetch accuracy that is calculated by comparing first decoded address and second decoded address, where the first decoded address is sent to memory controller, and the second decoded address is sent to prefetch buffer
US20180181504A1 (en) * 2016-12-23 2018-06-28 Intel Corporation Apparatuses and methods for training one or more signal timing relations of a memory interface
KR20180127710A (ko) * 2017-05-22 2018-11-30 에스케이하이닉스 주식회사 메모리 모듈 및 이를 포함하는 메모리 시스템
KR20190032793A (ko) * 2017-09-20 2019-03-28 에스케이하이닉스 주식회사 메모리 모듈
US10769082B2 (en) * 2018-05-01 2020-09-08 Integrated Device Technology, Inc. DDR5 PMIC interface protocol and operation

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107025069A (zh) * 2016-01-13 2017-08-08 桑迪士克科技有限责任公司 非易失性存储器的数据路径控制
US20170235524A1 (en) * 2016-02-15 2017-08-17 Samsung Electronics Co., Ltd. Nonvolatile Memory Modules Comprising Volatile Memory Devices and Nonvolatile Memory Devices
US20180039447A1 (en) * 2016-08-02 2018-02-08 SK Hynix Inc. Memory system and operation method for the same
CN107783729A (zh) * 2016-08-25 2018-03-09 爱思开海力士有限公司 数据存储装置
US20180059945A1 (en) * 2016-08-26 2018-03-01 Sandisk Technologies Llc Media Controller with Response Buffer for Improved Data Bus Transmissions and Method for Use Therewith
CN108257629A (zh) * 2016-12-29 2018-07-06 爱思开海力士有限公司 非易失性存储器装置和包括其的数据存储装置的操作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111597076A (zh) * 2020-05-12 2020-08-28 第四范式（北京）技术有限公司 操作数据的方法和装置以及管理持久化跳表的方法和装置
WO2021227747A1 (zh) * 2020-05-12 2021-11-18 第四范式（北京）技术有限公司 操作数据的方法和装置以及管理持久化跳表的方法和装置

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