CN110765047B - 基于指令集的数字信号控制系统、fpga模块及方法 - Google Patents

Abstract

本发明实施例公开了一种基于指令集的数字信号控制系统、FPGA模块及方法。该系统包括数字输入输出电路DIO控制模块和先入先出FIFO模块；DIO控制模块包括至少两个DIO通道接口，DIO通道接口分别与对应的DIO通道相连，DIO控制模块的输出端和FIFO模块的输入端相连；DIO控制模块，用于通过DIO通道接口接收DIO通道的控制指令后，解析接收的控制指令，生成数字信号，并将数字信号组合成一个整体信号传输至FIFO模块；FIFO模块，用于对整体信号进行跨时钟域处理，并输出处理后的整体信号。该系统可以实现用指令控制数字信号输出，可以简单增加或减少数字信号的个数，数字信号可以同时输出，严格同步。

Description

基于指令集的数字信号控制系统、FPGA模块及方法

技术领域

本发明实施例涉及量子调控技术领域，尤其涉及一种基于指令集的数字信号控制系统、FPGA模块及方法。

背景技术

超导量子计算控制系统中，需要数字信号波形控制微波开关，或者触发其他仪器(如微波源，数采卡等)。所需数字信号波形的通道数由测量的样品复杂度决定，在比特数比较少的时候，需要的通道数也比较少，但是当比特数目很多的时候，所需数字信号波形的个数也会随之大量增加。

在基于指令集的现场可编辑逻辑门阵列(Field Programmable Gate Array,FPGA)测控系统中，每个数字信号都是根据一列独立的指令集生成。并且由于要参与反馈操作，所以指令集解析部分要在片上时钟下完成，而输出要在采样时钟下完成，会存在解析之后跨时钟域的问题。传统上采用分离式数字信号输出模块解决跨时钟域的问题，即对于一个数字信号的指令集采用单独的一个数字解析模块进行解析，之后再分别经过一个对应的先入先出(First Input First Output，FIFO)模块后输出数字信号。

分离式数字信号输出模块中，由于FIFO模块不能够保证各数字信号在什么时刻输出，且各个FIFO模块相互独立，会造成各数字信号之间不同步，或者来回跳跃，并且不利于时间延迟的调整。此外，分离式数字信号输出模块不仅会增加数字解析模块个数，还会增加FIFO模块和时钟线，浪费资源，也不利于布局布线，当数字信号的个数增加时，系统会由于数字解析模块、FIFO模块和时钟线的增多而变得非常臃肿，不利于系统的扩展。

发明内容

本发明实施例提供一种基于指令集的数字信号控制系统、FPGA模块及方法，可以实现用指令控制数字信号输出的功能，可以简单增加或减少数字信号的个数而不造成系统复杂，可以使各数字信号同时输出，保证数字信号严格同步。

第一方面，本发明实施例提供了一种基于指令集的数字信号控制系统，该系统包括：数字输入输出电路(Digital In and Out，DIO)控制模块和FIFO模块；

所述DIO控制模块，包括至少两个DIO通道接口，各所述DIO通道接口分别与对应的DIO通道相连，所述DIO控制模块的输出端和所述FIFO模块的输入端相连；

所述DIO控制模块，用于通过所述DIO通道接口接收各DIO通道的控制指令后，解析接收的各所述控制指令，生成各数字信号，并将各个所述数字信号组合成一个整体信号传输至所述FIFO模块；

所述FIFO模块，用于对所述整体信号进行跨时钟域处理，并输出处理后的所述整体信号。

可选的，所述系统还包括：DIO顶层模块；

所述DIO顶层模块的输入端与所述FIFO模块的输出端相连；所述DIO顶层模块，包括触发信号输入端，所述DIO顶层模块用于根据DIO信号与其他目标信号之间的时间差，对所述整体信号进行延时处理，根据从所述触发信号输入端接收到的触发信号，将所述整体信号输出。

可选的，所述DIO控制模块，包括指令解析单元和信号组合单元；

所述指令解析单元的输入端分别与各所述DIO通道接口相连，所述指令解析单元的输出端与所述信号组合单元的输入端相连；

所述指令解析单元，用于接收各DIO通道的控制指令后，解析接收的各所述控制指令，生成各所述数字信号传输至所述信号组合单元；

所述信号组合单元，用于将各所述数字信号组合成一个整体信号。

可选的，所述指令解析单元包括：至少两个解析子单元，所述解析子单元的数量与所述DIO通道接口的数量相匹配，不同解析子单元的输入端分别与不同的DIO通道接口相连；每个所述解析子单元的输出端，分别与所述信号组合单元的输入端相连；

每个所述解析子单元，用于接收对应DIO通道的控制指令，解析对应DIO通道的所述控制指令，生成各对应DIO通道的数字信号波形传输至所述信号组合单元；

其中，各所述指令解析单元处于同一时序模块中，以使各所述所述指令解析单元件保持时钟同步，便于反馈操作。

可选的，在每个所述解析子单元中，内置有相同的指令解析代码。

可选的，所述信号组合单元包括组合逻辑电路；

所述组合逻辑电路，用于将各所述数字信号在同一时钟域组合成一个整体信号。

第二方面，本发明实施例还提供了一种FPGA模块，该FPGA模块包括本发明任意实施例所述的基于指令集的数字信号控制系统。

第三方面，本发明实施例还提供了一种基于指令集的数字信号控制方法，该方法应用于本发明任意实施例所述的基于指令集的数字信号控制系统中，包括：

通过DIO控制模块中的DIO通道接口，接收各DIO通道的控制指令后，解析接收的各所述控制指令，生成各数字信号，并将各所述数字信号组合成一个整体信号传输至FIFO模块；

通过所述FIFO模块对所述整体信号进行跨时钟域处理，并输出处理后的所述整体信号。

可选的，所述方法在通过所述FIFO模块对所述整体信号进行跨时钟域处理，并输出处理后的所述整体信号之后，还包括：

通过DIO顶层模块根据DIO信号与其他目标信号之间的时间差，对所述整体信号进行延时处理，根据从所述DIO顶层模块的触发信号输入端接收到的触发信号，将所述整体信号输出。

可选的，所述通过数字输入输出电路DIO控制模块中的DIO通道接口，接收各DIO通道的控制指令后，解析接收的各所述控制指令，生成各数字信号，并将各所述数字信号组合成一个整体信号传输至先入先出FIFO模块，包括：

通过指令解析单元接收各DIO通道的控制指令后，解析接收的各所述控制指令，生成各所述数字信号传输至所述信号组合单元；

通过信号组合单元将各所述数字信号组合成一个整体信号。

本发明实施例提供的技术方案，提供了一种基于指令集的数字信号控制系统包括DIO控制模块和FIFO模块，通过DIO通道接口分别与对应的DIO通道相连，DIO控制模块的输出端和FIFO模块的输入端相连；DIO控制模块可以通过DIO通道接口接收各DIO通道的控制指令后，解析接收的各控制指令，生成各数字信号，并将各数字信号组合成一个整体信号传输至FIFO模块；FIFO模块可以对整体信号进行跨时钟域处理，并输出处理后的整体信号。该系统可以通过指令控制数字信号输出，可以通过增加或减少指令和解析子单元实现任意数字信号的个数增加或者减少；由于数字信号的组合，只需要一个FIFO模块，可以实现数字信号同时输出，保证数字信号严格同步；由于不需要增加或减少FIFO模块以及时钟线，可以实现系统简化、易扩展的效果。

附图说明

图1是本发明实施例一提供的一种基于指令集的数字信号控制系统的结构示意图；

图2是本发明实施例二提供的一种FPGA模块的结构示意图；

图3是本发明实施例三提供的一种基于指令集的数字信号控制方法的流程图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

实施例一

图1为本发明实施例一提供的一种基于指令集的数字信号控制系统的结构示意图，本实施例可适用于超导量子计算控制场景中控制数字信号输出的情况，如图1所示，该系统包括：DIO控制模块100和FIFO模块140。

其中，DIO控制模块100，包括至少两个DIO通道接口111，各DIO通道接口111分别与对应的DIO通道110相连，DIO控制模块100的输出端和FIFO模块140的输入端相连；

其中，DIO通道110可以一端与对应的存储器连接，用于读取对应的存储器中的数字信号指令集，即控制指令，各控制指令可以采用同样的时钟，可以都采用片上时钟，但是各控制指令之间是相互独立的；另一端与DIO通道接口111相连，用于将读取到的控制指令通过DIO通道接口111传输到DIO控制模块100；各控制指令的读取、传输均是分别进行的，其读取是相互独立的，传输也是相互独立的，互相没有任何影响。其中，一个控制指令可以对应地生成一个数字信号。控制指令、DIO通道110以及DIO通道接口111可以是多个，数量可以是相同的，且可以更改，可以实现简单地增加或者减少数字信号的个数。

DIO控制模块100，用于通过DIO通道接口111接收各DIO通道110的控制指令后，解析接收的各控制指令，生成各数字信号，并将各个数字信号组合成一个整体信号传输至FIFO模块140；

其中，各DIO通道110可以与对应的存储器相连，用于读取对应的存储器中的指令集，即控制指令，并通过DIO通道接口111传输至DIO控制模块100。DIO控制模块100可以将通过DIO通道接口111接收的各DIO通道110的控制指令进行解析，生成各数字信号，生成的每一路数字信号可以占1比特的位置。可以实现控制指令到数字信号的转换，可以实现指令控制数字信号输出。DIO控制模块100将各个数字信号组合成一个整体信号传输至FIFO模块140，可以避免增加FIFO模块140和时钟线，避免资源浪费，利于布局布线，利于系统扩展，可以在数字信号的个数增加时依然保持系统简洁，不臃肿。

在本发明实施例的一个实施方式中，可选的，如图1所示，DIO控制模块100，包括指令解析单元120和信号组合单元130；

其中，指令解析单元120的输入端分别与各DIO通道接口111相连，指令解析单元120的输出端与信号组合单元130的输入端相连；

指令解析单元120，用于接收各DIO通道110的控制指令后，解析接收的各控制指令，生成各数字信号传输至信号组合单元130；

信号组合单元130，用于将各数字信号组合成一个整体信号。

可选的，信号组合单元包括组合逻辑电路；

组合逻辑电路，用于将各数字信号在同一时钟域组合成一个整体信号。

需要说明的是，指令解析单元120可以将接收到控制指令进行解析，生成数字信号，可以实现控制指令到数字信号的转换，可以实现指令控制数字信号输出。对于多个数字信号的输出，也只需增加指令解析单元120而不需要增加DIO控制模块100。信号组合单元130，将各数字信号组合成一个整体信号，便于整体传输至FIFO模块140，而不需要增加FIFO模块140。可以通过组合逻辑电路在同一时钟域内将各数字信号组合成一个整体信号，便于数字信号的同步处理，成本低，可以节约资源，利于布局，利于系统扩展，可以在数字信号的个数增加时依然保持系统简洁，不臃肿。

在本发明实施例的一个实施方式中，可选的，如图1所示，指令解析单元120包括：至少两个解析子单元121，解析子单元121的数量与DIO通道接口111的数量相匹配，不同解析子单元121的输入端分别与不同的DIO通道接口111相连；每个解析子单元121的输出端，分别与信号组合单元130的输入端相连；

每个解析子单元121，用于接收对应DIO通道110的控制指令，解析对应DIO通道110的控制指令，生成各对应DIO通道110的数字信号传输至信号组合单元130；

其中，各解析子单元121处于同一时序模块中，以使各解析子单元121保持时钟同步。

可选的，在每个解析子单元121中，内置有相同的指令解析代码。

需要说明的是，DIO控制模块100可以将通过DIO通道接口111接收的各DIO通道110的控制指令传输到指令解析单元120中对应的各解析子单元121中。各解析子单元121中可以内置有相同的指令解析代码，用于对对应的控制指令进行解析，控制指令解析可以通过解析子单元121中的指令解析代码完成，得到对应的数字信号以及数字信号波形。指令解析代码可以写在一个PROCESS(进程函数)里面的时序逻辑电路中，各指令解析代码是独立运作解析的，可以通过复制增加DIO控制模块100中的时序逻辑中的指令解析代码实现增加数字信号的个数。解析子单元121的个数可以与控制指令、DIO通道110以及DIO通道接口111的数量保持一致，可以通过简单的复制或者删除控制指令、DIO通道110、DIO通道接口111以及解析子单元121中的指令解析代码，实现增加或者减少任意数字信号的个数，可以灵活控制数字信号的个数增加或减少，有利于量子比特控制系统中控制数字信号输出的实际应用。DIO控制模块100可以将指令解析单元120解析后的数字信号通过信号组合单元130组合成一个整体信号。可以通过信号组合单元130中的组合逻辑电路实现各数字信号的组合。可以在组合逻辑电路中预留出足够的比特位数实现任意数量数字信号的组合。示例的，可以将16个1比特的数字信号，组合成一个16比特的数字信号；也可以将X个Y比特的数字信号，组合成一个X乘以Y比特的数字信号，其中，X和Y为任意正整数，本发明对此不做具体限制。DIO控制模块100可以通过信号组合单元130将组合后的整体信号传输至FIFO模块140，可以节约资源，利于布局布线，利于系统扩展，可以在数字信号的个数增加时依然保持系统简洁，不臃肿。各解析子单元121处于同一时序模块中，可以使各解析子单元121保持时钟同步，都处于片上时钟，利于对数字信号的时钟控制，便于反馈操作。

FIFO模块140，用于对整体信号进行跨时钟域处理，并输出处理后的整体信号。

其中，在系统包含反馈操作时，DIO控制模块100，数模转换器(Digital-AnalogConvert，DAC)，模数转换(Analog to Digital Convert，ADC)等模块，需要在同一时钟域运作才能实现所有通道的同步反馈。所以，选择片上时钟作为所有模块运作的同一时钟。然而，片上时钟与DIO数字信号的采样时钟可能存在差异，即数字信号解析后可能存在跨时钟域问题。跨时钟域问题可以通过FIFO模块140进行解决。本发明实施例由于DIO控制模块100将各数字信号组合成一个整体信号，可以直接将整体信号传输至FIFO模块140，解决数字信号的跨时钟域问题，从片上时钟跨越到实际DIO采样时钟；而无需对各数字信号均连接FIFO模块140，解决各数字信号的跨时钟域问题。可以避免资源浪费，利于布局布线，利于系统扩展，可以在数字信号的个数增加时依然保持系统简洁，不臃肿。

综上所述，本发明实施例提供的基于指令集的数字信号控制系统，是基于指令集的整体型数字信号控制模块设计的，相对于分离式数字信号输出模块，可以减少FIFO模块以及时钟线的使用量，使系统即使在数字信号的个数很多的情况下也可以保持简洁、不臃肿、利于布局布线，同时节省资源；可以实现用控制指令控制数字信号输出的功能，可以通过增加或减少控制指令和解析子单元实现简单增加或减少数字信号的个数而不造成系统复杂，利于系统扩展；使用同一个FIFO模块可以使各数字信号同时输出，保证数字信号严格同步。

在上述实施例的基础上，可选的，如图1所示，本发明实施例提供的基于指令集的数字信号控制系统还可以包括DIO顶层模块150；DIO顶层模块150的输入端与FIFO模块140的输出端相连；

DIO顶层模块150，包括触发信号输入端，DIO顶层模块150用于根据DIO信号与其他目标信号之间的时间差，对整体信号进行延时处理，根据从触发信号输入端接收到的触发信号，将整体信号输出。

其中，DIO顶层模块150上可以设置触发信号输入端，用于接收外部给予的触发信号，当接收到触发信号时，可以输出整体信号。但是整体信号的输出需要与其他的硬件，比如ADC、DAC保持同步，可以在采样时钟域增加时间延迟单元，在DIO顶层模块150输出整体信号之前，调整FIFO模块140输出的整体信号与其他硬件信号的时间差，可以使整体信号的输出与其他的硬件保持同步。示例的，可以先进行波形输出用示波器测得FIFO模块140输出的整体信号的波形与其他硬件信号的波形之间的时间差，如FIFO模块140输出的整体信号超前，可以将这个时间差增加到DIO顶层模块150中的时间延迟单元，从而实现DIO顶层模块150输出的整体信号与其他硬件信号保持同步。本发明实施例可以通过改变控制指令，改变输出信号的波形，又由于控制指令以及解析子单元121可以独立设计，可以实现各通道独立控制而不相互干扰；可以保证最终输出的整体信号与其他硬件的同步；可以实现所有通道同时调节时间延迟，同时触发输出数字信号。

实施例二

图2是本发明实施例二提供的一种FPGA模块，该FPGA模块包括本发明任意实施例所述的基于指令集的数字信号控制系统，如图2所示，本发明实施例的FPGA模块200包括：基于指令集的数字信号控制系统；

其中，该系统包括DIO控制模块100和FIFO模块140；

DIO控制模块100，包括至少两个DIO通道接口111，各DIO通道接口111分别与对应的DIO通道110相连，DIO控制模块100的输出端和FIFO模块140的输入端相连；

DIO控制模块100，用于通过DIO通道接口111接收各DIO通道110的控制指令后，解析接收的各控制指令，生成各数字信号，并将各数字信号组合成一个整体信号传输至FIFO模块140；

FIFO模块140，用于对整体信号进行跨时钟域处理，并输出处理后的整体信号。

在上述实施例的基础上，如图2所示，可选的，DIO控制模块100，还包括指令解析单元120和信号组合单元130；

指令解析单元120的输入端分别与各DIO通道接口111相连，指令解析单元120的输出端与信号组合单元130的输入端相连；

指令解析单元120，用于接收各DIO通道110的控制指令后，解析接收的各控制指令，生成各数字信号传输至信号组合单元130；

信号组合单元130，用于将各数字信号组合成一个整体信号。

在上述实施例的基础上，可选的，如图2所示，指令解析单元120包括：至少两个解析子单元121，解析子单元121的数量与DIO通道接口111的数量相匹配，不同解析子单元121的输入端分别与不同的DIO通道接口111相连；每个解析子单元121的输出端，分别与信号组合单元130的输入端相连；

每个解析子单元121，用于接收对应DIO通道110的控制指令，解析对应DIO通道110的控制指令，生成各对应DIO通道110的数字信号传输至信号组合单元130；

其中，各解析子单元121处于同一时序模块中，以使各解析子单元121保持时钟同步。

在上述实施例的基础上，可选的，如图2所示，在每个解析子单元121中，内置有相同的指令解析代码。

可选的，信号组合单元130包括组合逻辑电路；

组合逻辑电路，用于将各数字信号在同一时钟域组合成一个整体信号。

在本发明实施例的一个实施方式中，可选的，如图2所示，该系统还包括DIO顶层模块150；DIO顶层模块150的输入端与FIFO模块140的输出端相连；

DIO顶层模块150，包括触发信号输入端；DIO顶层模块150用于根据DIO信号与其他目标信号之间的时间差，对整体信号进行延时处理，根据从触发信号输入端接收到的触发信号，将整体信号输出。

本发明实施例所提供的FPGA模块可包括本发明任意实施例所提供的基于指令集的数字信号控制系统，具备该系统相应的功能模块和有益效果。

实施例三

图3是本发明实施例三提供的一种基于指令集的数字信号控制方法的流程图，该方法可以应用于本发明任意实施例所提供的基于指令集的数字信号控制系统中，如图3所示，本发明实施例的方法具体包括：

S310，通过DIO控制模块中的DIO通道接口，接收各DIO通道的控制指令后，解析接收的各控制指令，生成各数字信号，并将各数字信号组合成一个整体信号传输至FIFO模块；

其中，DIO控制模块包括至少两个DIO通道接口，各DIO通道接口分别与对应的DIO通道相连，DIO控制模块的输出端和FIFO模块的输入端相连；DIO通道可以一端与对应的存储器连接，用于读取对应的存储器中的数字信号指令集，即控制指令，各控制指令可以采用同样的时钟，可以都采用片上时钟，但是各控制指令之间是相互独立的；另一端与DIO通道接口相连，用于将读取到的控制指令通过DIO通道接口传输到DIO控制模块；各控制指令的读取、传输均是分别进行的，其读取是相互独立的，传输也是相互独立的，互相没有任何影响。其中，一个控制指令可以对应地生成一个数字信号。控制指令、DIO通道以及DIO通道接口可以是多个，数量可以是相同的，且可以更改，可以简单地实现数字信号的个数增加或者减少。

S320，通过FIFO模块对整体信号进行跨时钟域处理，并输出处理后的整体信号。

其中，跨时钟域问题可以通过FIFO模块进行解决。本发明实施例由于DIO控制模块将各数字信号组合成一个整体信号，可以直接将整体信号传输至FIFO模块，解决数字信号的跨时钟域问题，从片上时钟跨越到实际DIO采样时钟；而无需对各数字信号均连接FIFO模块，解决各数字信号的跨时钟域问题。可以避免资源浪费，利于布局布线，利于系统扩展，可以在数字信号的个数增加时依然保持系统简洁，不臃肿。

上述实施例基础上，可选的，DIO控制模块中的DIO通道接口接收各DIO通道的控制指令后，解析接收的各控制指令，生成各数字信号，并将各数字信号组合成一个整体信号传输FIFO模块，包括：

通过指令解析单元接收各DIO通道的控制指令后，解析接收的各控制指令，生成各数字信号传输至信号组合单元；

通过信号组合单元将各数字信号组合成一个整体信号。

可选的，指令解析单元包括：至少两个解析子单元，解析子单元的数量与DIO通道接口的数量相匹配，不同解析子单元的输入端分别与不同的DIO通道接口相连；每个解析子单元的输出端，分别与信号组合单元的输入端相连；

通过每个解析子单元接收对应DIO通道的控制指令，解析对应DIO通道的控制指令，生成各对应DIO通道的数字信号传输至信号组合单元；

其中，各指令解析单元处于同一时序模块中，以使各指令解析单元间保持时钟同步。

可选的，在每个解析子单元中，内置有相同的指令解析代码。

可选的，信号组合单元包括组合逻辑电路；

通过组合逻辑电路将各数字信号在同一时钟域组合成一个整体信号。

可选的，DIO顶层模块，具体包括有触发信号输入端。

上述实施例基础上，在通过所述FIFO模块对所述整体信号进行跨时钟域处理，并输出处理后的所述整体信号之后，还可以包括：

通过DIO顶层模块根据DIO信号与其他目标信号之间的时间差，对整体信号进行延时处理，根据从所述DIO顶层模块的触发信号输入端接收到的触发信号，将整体信号输出。

本发明实施例提供的技术方案，通过DIO控制模块中的DIO通道接口接收各DIO通道的控制指令后，解析接收的各控制指令，生成各数字信号，并将各数字信号组合成一个整体信号传输至FIFO模块；通过FIFO模块对整体信号进行跨时钟域处理，并输出处理后的整体信号。该方法由于将各数字信号组合为整体信号，可以节省FIFO模块以及时钟线的使用，可以节省资源、保持系统简洁、不臃肿；由于各控制指令的传输以及解析是相互独立的，可以通过增加或者减少指令解析代码改变数字信号的个数，操作简单、利于扩展；使用同一FIFO模块可以使各数字信号同时输出，保证数字信号严格同步，避免了数字信号分别经过FIFO模块出现的错位现象；通过DIO顶层模块可以实现所有通道同时调节时间延迟，同时触发输出数字信号。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (6)

1.一种基于指令集的数字信号控制系统，其特征在于，包括：数字输入输出电路DIO控制模块和先入先出FIFO模块；

所述DIO控制模块，包括至少两个DIO通道接口，各所述DIO通道接口分别与对应的DIO通道相连，所述DIO控制模块的输出端和所述FIFO模块的输入端相连；

所述DIO控制模块，用于通过所述DIO通道接口接收各DIO通道的控制指令后，解析接收的各所述控制指令，生成各数字信号，并将各所述数字信号组合成一个整体信号传输至所述FIFO模块；

所述FIFO模块，用于对所述整体信号进行跨时钟域处理，并输出处理后的所述整体信号；

所述DIO控制模块，包括指令解析单元和信号组合单元；

所述指令解析单元的输入端分别与各所述DIO通道接口相连，所述指令解析单元的输出端与所述信号组合单元的输入端相连；

所述指令解析单元，用于接收各DIO通道的控制指令后，解析接收的各所述控制指令，生成各所述数字信号传输至所述信号组合单元；

所述信号组合单元，用于将各所述数字信号组合成一个整体信号；

所述指令解析单元包括：至少两个解析子单元，所述解析子单元的数量与所述DIO通道接口的数量相匹配，不同解析子单元的输入端分别与不同的DIO通道接口相连；每个所述解析子单元的输出端，分别与所述信号组合单元的输入端相连；

每个所述解析子单元，用于接收对应DIO通道的控制指令，解析对应DIO通道的所述控制指令，生成各对应DIO通道的数字信号传输至所述信号组合单元；

其中，各所述解析子单元处于同一时序模块中，以使各所述解析子单元保持时钟同步；在每个所述解析子单元中，内置有相同的指令解析代码。

2.根据权利要求1所述的系统，其特征在于，还包括：DIO顶层模块；所述DIO顶层模块的输入端与所述FIFO模块的输出端相连；

所述DIO顶层模块，包括触发信号输入端，所述DIO顶层模块用于根据DIO信号与其他目标信号之间的时间差，对所述整体信号进行延时处理，根据从所述触发信号输入端接收到的触发信号，将所述整体信号输出。

3.根据权利要求1所述的系统，其特征在于，所述信号组合单元包括组合逻辑电路；

所述组合逻辑电路，用于将各所述数字信号在同一时钟域组合成一个整体信号。

4.一种现场可编辑逻辑门阵列FPGA模块，其特征在于，包括如权利要求1-3任一项所述的基于指令集的数字信号控制系统。

5.一种基于指令集的数字信号控制方法，应用于如权利要求1-3任一项所述的基于指令集的数字信号控制系统中，其特征在于，包括：

通过数字输入输出电路DIO控制模块中的DIO通道接口，接收各DIO通道的控制指令后，解析接收的各所述控制指令，生成各数字信号，并将各所述数字信号组合成一个整体信号传输至先入先出FIFO模块；

通过所述FIFO模块对所述整体信号进行跨时钟域处理，并输出处理后的所述整体信号；

所述通过数字输入输出电路DIO控制模块中的DIO通道接口，接收各DIO通道的控制指令后，解析接收的各所述控制指令，生成各数字信号，并将各所述数字信号组合成一个整体信号传输至先入先出FIFO模块，包括：

通过指令解析单元接收各DIO通道的控制指令后，解析接收的各所述控制指令，生成各所述数字信号传输至所述信号组合单元；

通过信号组合单元将各所述数字信号组合成一个整体信号。

6.根据权利要求5所述的方法，其特征在于，在通过所述FIFO模块对所述整体信号进行跨时钟域处理，并输出处理后的所述整体信号之后，还包括：

通过DIO顶层模块根据DIO信号与其他目标信号之间的时间差，对所述整体信号进行延时处理，根据从所述DIO顶层模块的触发信号输入端接收到的触发信号，将所述整体信号输出。