CN110729989B - 迟滞比较器电路 - Google Patents

Abstract

本发明公开一种迟滞比较器电路，其中，该迟滞比较器电路包括比较器、反相器、第一阻抗器、第二阻抗器、第三阻抗器、第四阻抗器、第一开关、第二开关、第三开关、第四开关；比较器，用于根据其正输入端和负输入端的差值，分别控制第一开关和第二开关的开启/关断；反相器，用于根据比较器的输出，以分别控制第三开关和第四开关的开启/关断。本发明技术方案降低了迟滞比较器电路的成本。

Description

迟滞比较器电路

技术领域

本发明涉及集成电路计数领域，特别涉及一种迟滞比较器电路。

背景技术

比较器是集成电路中一种常用的电路模块。目前越来越多的应用领域采用差分输入，特别是对传感器电桥等应用，需要作为一个开关的作用，当外部施加如压力、磁场等达到阈值时，开关的状态由导通变为关断或由关断变为导通。由于外部作用的不稳定或是抖动，导致在临近状态会产生毛刺或亚稳态，对后续电路判断，降低了可靠性，甚至造成错误动作。而相关技术中解决这一问题的方案大多需要多个比较器，电路结构复杂，增大了成本。

发明内容

本发明的主要目的是提出一种迟滞比较器电路，旨在简化迟滞比较器电路的结构，降低迟滞比较器电路的成本。

为实现上述目的，本发明提出的迟滞比较器电路，，所述迟滞比较器电路包括比较器、反相器、第一阻抗器、第二阻抗器、第三阻抗器、第四阻抗器、第一开关、第二开关、第三开关、第四开关；

所述迟滞比较器电路具有差分输入正端、差分输入负端、参考电压端及输出端，所述第一阻抗器的第一端为所述迟滞比较器电路的差分输入正端，所述第二阻抗器的第一端分别与所述第一开关的第二端和所述第四开关的第二端连接，所述第一阻抗器的第二端和所述第二阻抗器的第二端分别与所述比较器的正输入端连接，所述第一开关的第一端和所述第三开关的第一端的公共端为所述迟滞比较器电路的参考电压端，所述第三开关的第二端和所述第二开关的第二端的公共端与所述第三阻抗器的第一端连接，所述第二开关的第一端和所述第四开关的第一端的公共端接地，所述第三阻抗器的第二端和所述第四阻抗器的第二端的公共端与所述比较器的负输入端连接，所述第四阻抗器的第一端为迟滞比较器电路的差分输入负端，所述第一开关的受控端、所述第二开关的受控端和所述反相器的输入端分别与所述比较器的输出端连接，所述第三开关的受控端和第四开关的受控端分别与所述反相器的输出端连接；

所述比较器，用于根据其正输入端和负输入端的差值，分别控制所述第一开关和所述第二开关的开启/关断；

所述反相器，用于根据所述比较器的输出，以分别控制所述第三开关和所述第四开关的开启/关断。

可选地，所述比较器为基于非补偿运算放大器的开环比较器。

可选地，所述反相器为CMOS反相器。

可选地，所述第一阻抗器、所述第二阻抗器、所述第三阻抗器及所述第四阻抗器为电阻或开关电容。

可选地，所述第一阻抗器、所述第二阻抗器、所述第三阻抗器和所述第四阻抗器的阻抗值一致。

可选地，所述第一开关、所述第二开关、所述第三开关和所述第四开关为开关管。

可选地，所述开关管为NMOS管。

本发明技术方案通过迟滞比较器电路包括一个比较器、一个反相器、多个阻抗器和多个开关，迟滞比较器电路的输入端输入差分信号，通过比较器的输出控制参考两个电压在状态改变时的交换，实现了可自由调节迟滞且迟滞中心在零点。相对于相关技术中实现迟滞窗口的值自由设置，需要两个比较器，导致电路结构设置复杂，可靠性较低；本方案适用于多种场合，减小了电路结构的复杂程度，降低了设计难度，以此降低了迟滞比较器电路的成本。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1为现有技术中迟滞比较器电路的迟滞示意图；

图2为本发明迟滞比较器电路一实施例的结构示意图；

图3为本发明迟滞比较器电路一实施例的迟滞示意图；

图4为本发明迟滞比较器电路反相器一实施例的结构示意图。

附图标号说明：

标号	名称	标号	名称
				Z1	第一阻抗器	S2	第二开关
Z2	第二阻抗器	S3	第三开关
				Z3	第三阻抗器	S4	第四开关
Z4	第四阻抗器	U	比较器
				S1	第一开关	Q	反相器
Q1	第一晶体管	Q2	第二晶体管

本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明，若本发明实施例中有涉及方向性指示（诸如上、下、左、右、前、后……），则该方向性指示仅用于解释在某一特定姿态（如附图所示）下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，若全文中出现的“和/或”的含义为，包括三个并列的方案，以 “A和/或B”为例，包括A方案，或B方案，或A和B同时满足的方案。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

本发明提出一种迟滞比较器电路。在现有的采用差分输入的比较器电路中，对传感器电桥等应用，需要作为一个开关的作用时，当外部施加如压力、磁场等达到阈值，开关状态会改变。具体地，开关状态由导通变为关断或由关断变为导通。由于外部作用的不稳定或是抖动，导致在临近状态会产生毛刺或亚稳态，对后续电路的判断产生极大不可靠性，甚至造成错误动作。而解决此问题，需要加入迟滞窗口。进一步地，迟滞是一种输入阈值是输入或输出电平的函数。如图1所示，当输入经过阈值时输出电平会发生变化，同时，输入阈值也会随之降低，所以在比较器U的输出又一次改变状态之前输入必须回到上一阈值。输入从负值开始向正值变化时，输出保持不变，为低电平，当达到正向转折阈值VTRP+时，比较器U输出变为高电平；一旦输出变高，阈值转折点改变，当输入向负值方向减小时，输出保持不变为高电平，当达到负向转折阈值VTRP-时，输出改变为低电平，即可以很好的抑制噪声以及输入信号的抖动。

然而随着应用的自由度越来越多，因此迟滞窗口的值也需要可自由设置，且所有的外部作用大多都是两个方向，因此迟滞窗口的中心值应该在零点处。目前需要实现迟滞窗口的值可调的电路大多需要两个比较器，电路结构复杂，继而导致成本的上升。

为了解决上述问题，在本发明一实施例中，如图2所示，该迟滞比较器电路包括比较器U、反相器Q、第一阻抗器Z1、第二阻抗器Z2、第三阻抗器Z3、第四阻抗器Z4、第一开关S1、第二开关S2、第三开关S3、第四开关S4；

所述迟滞比较器电路具有差分输入正端、差分输入负端、参考电压端及输出端，所述第一阻抗器Z1的第一端为所述迟滞比较器电路的差分输入正端，所述第二阻抗器Z2的第一端分别与所述第一开关S1的第二端和所述第四开关S4的第二端连接，所述第一阻抗器Z1的第二端和所述第二阻抗器Z2的第二端分别与所述比较器U的正输入端连接，所述第一开关S1的第一端和所述第三开关S3的第一端的公共端为所述迟滞比较器电路的参考电压端，所述第三开关S3的第二端和所述第二开关S2的第二端的公共端与所述第三阻抗器Z3的第一端连接，所述第二开关S2的第一端和所述第四开关S4的第一端的公共端接地，所述第三阻抗器Z3的第二端和所述第四阻抗器Z4的第二端的公共端与所述比较器U的负输入端连接，所述第四阻抗器Z4的第一端为迟滞比较器电路的差分输入负端，所述第一开关S1的受控端、所述第二开关S2的受控端和所述反相器Q的输入端分别与所述比较器U的输出端连接，所述第三开关S3的受控端和第四开关S4的受控端分别与所述反相器Q的输出端连接；

所述比较器U，用于根据其正输入端和负输入端的差值，分别控制所述第一开关S1和所述第二开关S2的开启/关断；

所述反相器Q，用于根据所述比较器U的输出，以分别控制所述第三开关S3和所述第四开关S4的开启/关断。

本实施例中，迟滞比较器电路的差分输入正端即是VIP端，差分输入负端即是VIN端，参考电压端即是VREF端，输出端即是OUT端。在本方案中，如图2所示，反向器的输入端连接着比较器U的输出端，所述的反相器Q的输出控制第三开关S3与第四开关S4。可以理解的是，比较器U的输出端即是迟滞比较器电路最终结果的输出，且直接控制第一开关S1和第二开关S2的开启/关断；比较器U的输出经过反相器Q控制第三开关S3和第四开关S4的开启/关断。进一步地，所述比较器U的输出初始状态为低电平，当比较器U的正输入端大于负输入端时，比较器U输出为高电平。

本实施例中，第一开关S1、第二开关S2、第三开关S3和第四开关S4在控制电平为高电平时，开启；在控制电平为低电平时，关断。

基于上述实施例，当第一开关S1、第二开关S2、第三开关S3和第四开关S4的控制信号都是高电平时开启，低电平时关断，且比较器U初始状态为低电平。此时，第一开关S1与第二开关S2在比较器U输出控制下关断，第三开关S3与第四开关S4开启，参考地电压接入到第二阻抗器Z2中，则比较器U正输入端的电压为第一阻抗器Z1与第二阻抗器Z2的分压，即为：1/2*（VIP）；参考电压VREF接入到第三阻抗器Z3中，则比较器U负输入端的电压为第三阻抗器Z3与第四阻抗器Z4的分压，即为：1/2*（VIN+VREF）。则比较器U正输入端与负输入端之间的差值为：1/2*（VIP-VIN-VREF），当差分输入电压（VIP-VIN）小于参考电压VREF时，比较器U输出维持低电平，当差分输入电压（VIP-VIN）大于或等于参考电压VREF时，比较器U输出改变为高电平，此时第一开关S1与第二开关S2在比较器U输出高电平的控制下开启，而第三开关S3与第四开关S4在比较器U输出高电平的控制下关断，参考电压端输入的参考电压VREF接入到第二阻抗器Z2的第一端，比较器U的正输入端的电压为：1/2*（VIP+VREF）；参考地电压接入到第三阻抗器Z3的第一端，比较器U的负输入端电压为：1/2（VIN）。则此时比较器U正输入端与负输入端之间的差值为：1/2*（VIP-VIN+VREF），差分输入的电压继续增大，输出依旧保持高电平；当差分输入电压开始减小时，直到负的参考电压VREF之前，比较器U输出依旧保持高电平。当差分输入电压减小到负的参考电压VREF时，此时差分输入负端VIN的电压大于差分输入正端VIP的电压，比较器U输出开始改变为低电平，第一开关S1与第二开关S2在比较器U输出低电平的控制下关断，而第三开关S3与第四开关S4在比较器U输出低电平的控制下开启，比较器U正输入端和负输入端的差值又变为1/2*（VIP-VIN-VREF），比较器U输出一直保持低电平。以通过一个比较器U、一个反相器Q、多个阻抗器及多个开关的相互配合，实现了差分输入的迟滞功能，形成了如图3所示的迟滞示意图；同时实现了迟滞窗口的中心值在零点处。

需要说明的是，所述第一阻抗器Z1、所述第二阻抗器Z2、所述第三阻抗器Z3和所述第四阻抗器Z4的阻抗值一致。可以理解的是，即是迟滞比较器电路中的多个阻抗器的阻抗值相等。

另外，对于所述第一阻抗器Z1、所述第二阻抗器Z2、所述第三阻抗器Z3和所述第四阻抗器Z4，也可以只保证第一阻抗器Z1和第三阻抗器Z3相等，即是Z1=Z3，第二阻抗器Z2和第四阻抗器Z4相等，即是Z2=Z4，第一阻抗器Z1无需等于第二阻抗器Z2。

本发明技术方案通过迟滞比较器电路包括一个比较器U、一个反相器Q、多个阻抗器和多个开关，迟滞比较器电路的输入端输入差分信号，通过比较器U的输出控制参考两个电压在状态改变时的交换，实现了可自由调节迟滞且迟滞中心在零点。相对于相关技术中实现迟滞窗口的值自由设置，需要两个比较器U，导致电路结构设置复杂，可靠性较低；本方案适用于多种场合，减小了电路结构的复杂程度，降低了设计难度，以此降低了迟滞比较器电路的成本。

在一实施例中，所述比较器U为基于非补偿运算放大器的开环比较器U。可以理解的是，差分输入单端输出，当比较器U的正输入端大于比较器U的负输入端时，比较器U输出高电平；反之，当比较器U的正输入端小于比较器U的负输入端时，比较器U输出低电平。这里比较器U特性增益与信号速度可根据实际应用设定，此处不做限制。本方案中，通过开环比较器U实现对反相器Q、第一开关S1及第二开关S2的控制。

在一实施例中，所述反相器Q为CMOS反相器。进一步地，如图4所示，反相器Q可以由第一晶体管Q1与第二晶体管Q2构成；第一晶体管Q1是P型晶体管，第二晶体管Q2是N型晶体管；第一晶体管Q1的栅极与第二晶体管Q2的栅极互相连接，且为反相器Q的输入端；第一晶体管Q1的漏极与第二晶体管Q2的漏极互相连接，且为反相器Q的输出端；第一晶体管Q1的源极连接电源，第二晶体管Q2的源极接地。本方案中，通过CMOS反相器，以实现反相器Q对第三开关S3和第四开关S4的开启/关闭的控制。

在一实施例中，所述第一阻抗器Z1、所述第二阻抗器Z2、所述第三阻抗器Z3及所述第四阻抗器Z4为电阻或开关电容。可以理解的是，在本方案中，阻抗器可以是电阻；此外，为了缓解带来的输入电阻降低的弊端，阻抗器也可以是采用电容与开关的配合变换。以此实现对迟滞比较器电路中迟滞可调节的设置，以降低迟滞比较器电路的抖动，提升了迟滞比较器电路的稳定性。

在一实施例中，所述第一开关S1、所述第二开关S2、所述第三开关S3和所述第四开关S4为开关管。

本实施例中，所述开关管为NMOS管。可以理解的是，NMOS管即是N型金属氧化物半导体，由NMOS组成的电路就是NMOS集成电路。本方案通过比较器U和反相器Q对NMOS管开启/关断的控制，以此实现对迟滞比较器电路中迟滞可调的控制。

以上所述仅为本发明的可选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。

Claims (7)

1.一种迟滞比较器电路，其特征在于，所述迟滞比较器电路包括比较器、反相器、第一阻抗器、第二阻抗器、第三阻抗器、第四阻抗器、第一开关、第二开关、第三开关、第四开关；

所述迟滞比较器电路具有差分输入正端、差分输入负端、参考电压端及输出端，所述第一阻抗器的第一端为所述迟滞比较器电路的差分输入正端，所述第二阻抗器的第一端分别与所述第一开关的第二端和所述第四开关的第二端连接，所述第一阻抗器的第二端和所述第二阻抗器的第二端分别与所述比较器的正输入端连接，所述第一开关的第一端和所述第三开关的第一端的公共端为所述迟滞比较器电路的参考电压端，所述第三开关的第二端和所述第二开关的第二端的公共端与所述第三阻抗器的第一端连接，所述第二开关的第一端和所述第四开关的第一端的公共端接地，所述第三阻抗器的第二端和所述第四阻抗器的第二端的公共端与所述比较器的负输入端连接，所述第四阻抗器的第一端为迟滞比较器电路的差分输入负端，所述第一开关的受控端、所述第二开关的受控端和所述反相器的输入端分别与所述比较器的输出端连接，所述第三开关的受控端和第四开关的受控端分别与所述反相器的输出端连接；

所述比较器，用于根据其正输入端和负输入端的差值，分别控制所述第一开关和所述第二开关的开启/关断；

所述反相器，用于根据所述比较器的输出，以分别控制所述第三开关和所述第四开关的开启/关断。

2.如权利要求1所述的迟滞比较器电路，其特征在于，所述比较器为基于非补偿运算放大器的开环比较器。

3.如权利要求1所述的迟滞比较器电路，其特征在于，所述反相器为CMOS反相器。

4.如权利要求1所述的迟滞比较器电路，其特征在于，所述第一阻抗器、所述第二阻抗器、所述第三阻抗器及所述第四阻抗器为电阻或开关电容。

5.如权利要求1所述的迟滞比较器电路，其特征在于，所述第一阻抗器、所述第二阻抗器、所述第三阻抗器和所述第四阻抗器的阻抗值一致。

6.如权利要求1所述的迟滞比较器电路，其特征在于，所述第一开关、所述第二开关、所述第三开关和所述第四开关为开关管。

7.如权利要求6所述的迟滞比较器电路，其特征在于，所述开关管为NMOS管。

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