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CN110650846B - 射流盒和可更换打印头 - Google Patents

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Abstract

一种射流片可以包括多个致动器。多个致动器形成多个基元。射流片可以包括数模转换器(DAC)，以驱动多个延迟电路。延迟电路延迟多个激活脉冲，这多个激活脉冲激活与基元相关联的致动器，以降低射流片的峰值功率需求。多个延迟电路可以耦接到每个基元。

Description

射流盒和可更换打印头
技术领域
本公开总体上涉及射流片。
背景技术
流体喷射打印系统包括打印头、向打印头供应诸如墨水之类的流体的流体供应装置以及用于控制打印头的控制器。打印头可以通过多个孔口或喷嘴朝向诸如纸张之类的打印介质喷射流体，以将流体打印到打印介质上。孔口可以布置成多个阵列，使得随着打印头和打印介质相对于彼此移动，墨水从孔口正确地按序喷射使字符或其他图像打印在打印介质上。
发明内容
根据本公开的一方面，公开了一种射流盒，所述射流盒包括：至少一个射流片，包括：多个致动器，所述多个致动器形成多个基元；多个延迟电路，包括耦接到每个基元的延迟电路；数模转换器DAC，用于驱动所述延迟电路，所述延迟电路延迟用于激活与所述基元相关联的致动器的多个激活脉冲，以降低所述射流片的峰值功率需求；以及所述射流片上的数据存储装置，所述数据存储装置存储多个寄存器位，所述多个寄存器位基于针对所述基元中的每个基元的延迟设置来控制由所述DAC输出的信号，其中，所述延迟电路基于定义的打印模式延迟每个基元，并且其中，所述DAC接收指示所述打印模式的数字信号，并且基于所述数字信号向所述延迟电路供应偏置所述延迟电路的模拟信号。
根据本公开的另一方面，公开了一种射流盒，所述射流盒包括：至少一个射流片，包括：多个致动器，所述多个致动器形成多个基元；多个延迟电路，包括耦接到每个基元的延迟电路；数模转换器DAC，用于驱动所述延迟电路，所述延迟电路延迟用于激活与所述基元相关联的致动器的多个激活脉冲，以降低所述射流片的峰值功率需求；以及其中，基于所述DAC的输出信号来将所述延迟电路中的每一个延迟电路内的多个晶体管调谐至所述延迟电路的工作点，以相对于所述DAC来校准所述延迟电路，其中，所述延迟电路基于定义的打印模式延迟每个基元，并且其中，所述DAC接收指示所述打印模式的数字信号，并且基于所述数字信号向所述延迟电路供应偏置所述延迟电路的模拟信号。
根据本公开的另一方面，公开了一种可更换打印头，包括：多个射流片，每个射流片包括：多个致动器，所述多个致动器形成多个基元；多个延迟电路，包括耦接到每个基元的延迟电路；数模转换器DAC，用于驱动所述多个延迟电路，所述延迟电路延迟用于激活与所述基元相关联的致动器的多个激活脉冲，以降低所述射流片的峰值功率需求；以及所述打印头的处理装置，用于向每个射流片的每个DAC提供不同的信号，每个信号基于针对相关联的单个射流片的优化延迟而被调谐，其中，所述延迟电路基于定义的打印模式延迟每个基元，并且其中，所述DAC接收指示所述打印模式的数字信号，并且基于所述数字信号向所述延迟电路供应偏置所述延迟电路的模拟信号。
附图说明
附图图示了本文描述的原理的各种示例，并且是说明书的一部分。所图示的示例仅用于图示的目的，而不限制权利要求的范围。
图1是根据本文描述的原理的示例的流体喷射装置的框图。
图2是根据本文描述的原理的示例的包括多个图1的射流片(fluidic die)的打印装置的框图。
图3是根据本文描述的原理的示例的基元(primitive)延迟设计的框图。
图4是根据本文描述的原理的示例的在激活多个基元期间以及与基元激活时相比的射流片内的总电流的线形图。
图5是根据本文描述的原理的示例的数模转换器(DAC)和控制电压生成器的框图。
图6是根据本文描述的原理的另一示例的受电压控制的延迟单元的框图。
图7是描绘了根据本文描述的原理的示例的降低至少一个流体喷射装置的峰值功率需求的方法的流程图。
图8是描绘了根据本文描述的原理的示例的校准射流片的方法的流程图。
图9是根据本文描述的原理的示例的流体盒的框图。
贯穿各图，相同的参考标号指定相似但未必相同的元件。各图不一定按比例绘制，并且一些零件的尺寸可能被夸大，以更清楚地图示所示出的示例。此外，附图提供了与描述一致的示例和/或实施方式；然而，描述不限于附图中供应的示例和/或实施方式。
具体实施方式
在一个示例中，通过激活多个流体致动器，打印头可以通过喷嘴喷射流体。在一个示例中，流体致动器可以包括热阻装置，其快速地加热位于汽化室中的少量流体以使流体汽化并从喷嘴中喷射。在另一示例中，流体致动器可以包括位于多个流体腔室中的压电材料，当向所述压电材料施加电场时，所述压电材料改变其形状以增大流体腔室内的压力，从而迫使流体从流体腔室流出。为了激活流体致动器，向流体致动器供应功率。流体致动器消耗的功率可以等于Vi，其中V是流体致动器两端的电压，并且i是通过流体致动器的电流。可以被定位为打印装置的处理电子设备的一部分的电子控制器控制从打印头外部的电源供应给流体致动器的功率。
在一种类型的流体喷射打印系统中，打印头从控制器接收包括多个激活脉冲的激活信号。控制器通过控制激活信号时序来控制打印头的墨滴生成器能量。与激活信号有关的时序包括激活脉冲的宽度和激活脉冲发生的时间点。控制器还可以通过控制流过流体致动器的电流来控制液滴生成器能量，控制流过流体致动器的电流是通过控制电源的电压水平。
打印头可以包括用于从打印头喷射流体的多个流体致动器，并且这些流体致动器可以组合在一起成为多个基元。在一个示例中，每个基元中的流体致动器的数量可以在基元之间变化。在另一示例中，流体致动器的数量对于每个基元可以是相同的。
每个流体致动器包括相关联的开关装置，诸如例如，场效应晶体管(FET)。在一个示例中，单根电源引线(power lead)为每个基元中的每个FET和流体致动器提供功率。在一个示例中，可以用耦接到FET的栅极的可单独通电的地址引线(address lead)来控制基元中的每个FET。在另一示例中，每个地址引线可以被多个基元共享。控制地址引线，以便在给定的时间仅一个FET被接通，从而使基元中的至多单个致动器有电流流过，以使对应腔室中的流体在给定的时间喷射流体。在一个示例中，基元可以以行和列的形式布置在打印头中。在打印头中可以存在任何数量的基元列和任何数量的基元行。
可以为基元中的每个流体致动器分配一个地址。在大多数情况下，基于提供给基元的地址来每次致动每个基元的仅一个流体致动器。在向一列基元传递激活脉冲时，可以使用基元延迟装置来使该激活脉冲在基元或基元组之间延迟。可以使用这些基元延迟元件来偏移(offset)一列中的致动器及其相关联的喷嘴激活的时间。还可以使用延迟元件来减小噪声、电流的最大时间变化率(dI/dt)和基位上升(ground rise)。延迟时间本质上可以是数字的或模拟的。
此延迟会降低峰值电流和最大dI/dt，以避免给打印头供电过多，并且以为打印头内的每个致动器提供足够的功率。基元延迟还充当这样一类虚拟基元：其中它充当未被致动或“关闭”的基元，从而导致活动或“打开”的基元的最大数量变少。这会导致功耗受限，并降低了打印头或射流片内的峰值电流。导致打印头利用基元延迟的一个代价在于，激活脉冲需要较长时间才能到达该列基元的底部并完成该列中的所有基元的激活脉冲。这等同于无法如原本可能的那样尽快地完成打印作业，这是因为只有在针对前一激活事件已在底部基元发起激活之后才能在第一个或顶部基元发起后一个或下一个激活脉冲。因此，在一些系统中，最大激活频率可能会受到激活脉冲沿该列基元向下传播所花费的时间的限制。换言之，可能要在dI与dt之间做出权衡。由于电流(I)随着时间(T)的增大而降低，因此dI/dt减小。以这种方式，可以将t调整为期望值以最大化性能。
在某些情况下，利用来自点火时钟的同步时钟信号的数字延迟电路可以用于在基元之间提供延迟。然而，在打印头中或在片上包括时钟装置会导致片上的有限的剩余空间，或导致片的尺寸增大以便适应于扩展时钟装置和其他相关硬件的添加。考虑到在某些情况下，该片可能由诸如硅之类的昂贵材料制成，并且制造起来极其困难且昂贵，因此从经济上来说添加数字时钟可能证实是不允许的。此外，可以在打印头内使用条状片。条状片可以包括薄的硅、玻璃或其他基板，该基板的厚度约为近似650微米(μm)或更小，并且长宽比(L/W)至少为三。考虑到这种条状片的尺寸非常小，添加数字装置可能并不可行。因此，本文描述的示例提供了这样的激活脉冲延迟系统：其可以被包括在片上而无需扩大片的尺寸，同时降低峰值电流和最大电流时间变化率(dI/dt)，以避免向打印头过度供电，并且以为打印头内的每个致动器提供足够的功率。同样，延迟时间本质上可以是数字的或模拟的。利用模拟延迟器而不是数字延迟器可以节省片上面积，并且虑及了不同的打印频率目标。与例如数字延迟系统相比，模拟延迟系统消耗基元列内的较小的面积，即使它可能消耗该列外部的至少一部分也是如此。这进而允许受到较少约束的打印掩模和半色调掩模。在一个示例中，可以通过视检和/或测量高端电源电压(VPP)电流来检测可变延迟。
一列中的致动器激活之间的延迟可以用于限制同时“打开”或激活的致动器数量。在一个示例中，可以使用数字延迟器来实现该延迟。然而，数字延迟器的面积较大，并且如果可编程选项需要一个以上的时钟周期，那么数字激活脉冲延迟系统可能变得非常大。
替代地，可以使用模拟延迟器来减轻空间问题，因为模拟激活脉冲延迟系统占用较小的片上空间。然而，模拟激活脉冲延迟系统可以是诸如数字延迟器之类的“固定”延迟器，并且该“固定”延迟器本身可能会基于过程、电压、温度(PVT)集成电路制造参数而变化，使得模拟激活脉冲延迟系统不太有用。
在生成多个模拟参考电压或数字控制信号并将其路由到基元的情况下，可以使用可变延迟元件。该延迟可以基于该模拟电压或数字值而变化。模拟电压可能由于比数字输入更少的导线而有效。当添加了从外部观察该延迟的方法、再加上写入数字寄存器以改变该延迟的能力时，外部系统可以将该延迟编程为最佳值，以便最小化同时打开的基元的数量，同时虑及了期望的激活频率和PVT。这可以代表针对该系统的最佳功率使用。此外，可以基于本地测量的温度或基于系统控制器测量的片温度通过移动时间来针对温度自动地调节数字延迟值。如果使用基于模拟电压的延迟元件，则延迟分辨率可以取决于延迟寄存器中数字位的数量以及相关联的数模转换器(DAC)的尺寸。
本文描述的示例提供了一种射流片。所述射流片包括多个致动器。所述多个致动器形成多个基元。所述射流片还包括数模转换器(DAC)，以驱动多个延迟电路。所述延迟电路延迟多个激活脉冲，所述多个激活脉冲激活与所述基元相关联的致动器，以降低所述射流片的峰值功率需求。所述射流片还包括耦接到每个基元的多个延迟电路。
所述DAC是电气耦接到每个基元的延迟电路的片全局(die-global)电路。所述射流片可以包括存储在所述射流片上的数据存储装置中的多个寄存器位。所述寄存器位基于针对所述基元中的每一个设置的延迟来控制所述DAC输出的信号。基于所述DAC的输出信号来将所述延迟电路中的每一个内的多个晶体管调谐至所述延迟电路的工作点，以相对于所述DAC校准所述延迟电路。
所述射流片还包括耦接到所述DAC以向所述DAC提供偏压的偏压生成器。基于所述延迟电路的工作点(operating point)来调谐所述偏压生成器输出的偏压。在所述射流片内可以包括多个补偿装置，以补偿所述射流片内的多个过程、电压和温度(PVT)变化。
本文描述的示例还提供了一种打印装置。所述打印装置包括多个射流片。所述射流片包括多个致动器。所述多个致动器形成多个基元。所述射流片还可以包括耦接到每个基元的多个延迟电路以及用于驱动所述多个延迟电路的数模转换器(DAC)。所述延迟电路延迟多个激活脉冲，所述多个激活脉冲激活与所述基元相关联的致动器，以降低所述射流片的峰值功率需求。通过所述打印装置的用户接口来定义打印功能，并且所述延迟电路基于所定义的打印功能来延迟每个基元。所述激活脉冲的长度是基于所述多个致动器、所述多个基元、打印功能、打印需求或其组合。所述激活脉冲可以包括包含多个所述激活脉冲的脉冲序列。所述激活脉冲的总和形成总激活能量。所述延迟电路和DAC位于所述射流片上。
本文描述的示例还提供了一种降低至少一个射流片的峰值功率需求的方法。所述方法包括利用处理装置基于从所述处理装置接收到的指令来确定所述射流片的基元延迟。所述处理装置使用耦接到每个基元的多个延迟电路和用于驱动多个所述延迟电路的数模转换器(DAC)来指令所述射流片针对一列致动器基元内的多个点火致动器延迟多个激活脉冲。所述方法还可以包括针对所述射流片的所述致动器基元中的每一个生成激活脉冲，以及经由所述激活脉冲基于所述基元延迟来激活与所述致动器基元相关联的多个致动器。
所述方法还可以包括通过基于所述DAC的输出信号将所述延迟电路中的每一个内的多个晶体管调谐到所述延迟电路的工作点来校准所述延迟电路。可以将多个寄存器位存储在所述射流片的数据存储装置上，并且利用所述寄存器位，可以基于针对所述基元中的每一个的延迟设置来控制由所述DAC输出的信号。所述方法可以包括，利用多个补偿装置来补偿所述射流片内的多个过程、电压和温度(PVT)变化。在一个示例中，所述射流片可以包括非易失性存储器装置，诸如例如ROM存储器装置，所述非易失性存储器装置将附加信息返回给控制器，其辅助指示需要什么种类的延迟。
如在本说明书中以及在所附权利要求书中使用的，术语“多个”或类似的语言意图被广义地理解为包括从1到无穷大的任何正数；零不是数字，而是不存在数字。
在以下描述中，出于解释的目的，阐述了众多具体细节以便提供对本系统和方法的透彻理解。然而，对于本领域技术人员来说将会显而易见的是，可以在没有这些具体细节的情况下实践本设备、系统和方法。说明书中对“一个示例”或类似语言的引用意指结合该示例描述的特定特征、结构或特性如所描述的那样被包括在内，但是其可以或可以不被包括在其他示例中。
现在转向附图，图1是根据本文描述的原理的示例的流体喷射装置(100)的框图。流体喷射装置(100)可以是能够从诸如例如喷嘴的孔口中喷射诸如墨水之类的流体的任何装置。尽管本文的描述涉及热喷墨或压电打印头，但是有关用于降低电源上抽吸(draw)的电流的基元延迟的描述可以适用于喷射流体的任何装置。
流体喷射装置(100)可以包括多个射流片(150)。图1的示例描绘了一个射流片(150)。然而，流体喷射装置(100)可以包括任何数量的射流片(150)。在一个示例中，流体喷射装置(100)可以包括沿着布置在打印杆中的多个射流片(150)，以形成射流片(150)的阵列。
射流片(150)可以包括多个流体致动器(102-0、102-1、102-2、102-3、102-4、102-5、102-6、102-7、102-n0、102-nl、102-n2、102-n3，在本文中统称为102)，其用于从射流片(150)喷射流体。致动器(102)可以是用于使流体以某一方向移动或迫使流体通过诸如喷嘴之类的孔口的任何装置。例如，致动器(102)可以是热阻装置、压电装置、泵、微型泵、微循环泵、其他喷射装置或其组合。在一个示例中，每个致动器(102)可以包括开关装置，诸如场效应晶体管(FET)。可以用耦接到FET的栅极的可单独通电的地址引线来控制FET。在一个示例中，每个地址引线可以被多个基元(101)共享。控制地址引线，以便在给定的时间仅一个FET被接通，从而使基元(101)中的至多单个致动器(102)有电流流过，以在给定的时间激活该致动器(102)。
致动器(102)可以被分组为多个基元(101-0、101-1、101-n，在本文中统称为101)。基元(101)是致动器(102)的阵列内的多个致动器(102)的任何分组。在一个示例中，每个基元(101)中的致动器(102)的数量可以随基元的不同而变化。在另一示例中，对于射流片(150)内的每个基元(101)，致动器(102)的数量可以相同。在本文描述的示例中，每个基元(101)可以各自包括四个致动器(102)。此外，遍布各附图描绘了各种数量的基元(101)，并且附图中包括的椭圆指示任何数量的基元(101)被包括在射流片(150)内的潜在可能。遍布各附图使用椭圆来表示射流片(150)内可以包括任何数量的该元件。
流体喷射装置(100)中的每个射流片(150)可以包括数模转换器(DAC)(120)以驱动多个延迟电路(105)。DAC(120)将从例如处理装置接收到的多个数字信号转换成模拟信号，并将该模拟信号发送到至少一个延迟电路(105)上。对于所生产的每个射流片(150)，可以在其相关联的DAC(120)内调谐不同的最佳延迟，以确保DAC(120)的性能尽可能一致。
此外，可以指令流体喷射装置(100)及其射流片(150)使用在不同频率下操作的不同打印模式进行打印。利用这些不同的频率，存在更多或更少的时间来散布电流并降低最大dI/dt。因此，在一个示例中，可以调谐DAC(120)以针对每种打印模式单独地优化功耗和功率抖动。在一个示例中，由于调谐DAC(120)并将其信号提供给延迟电路(105)而产生的延迟可以被最大化，以便降低最大dI/dt。在一个示例中，DAC(120)可以被调谐并且用作改变延迟电路(105)的偏置点的偏压。通过将DAC(120)调谐至针对其相关联的延迟电路(105)的最佳偏置点，可以沿着该列基元(101)向下传播最佳延迟。DAC(120)的这种调谐校准了DAC(120)和延迟电路(105)，以适合该特定的射流片(150)。
图1描绘了射流片(105)上的多个延迟电路(105)，每个基元(101)一个延迟(105)。然而，射流片(150)可以包括任何数量的延迟电路(105)，并且在一个示例中，射流片(150)可以在一列基元(101)内包括多个延迟电路(105)。在一个示例中，一组多个延迟电路(105)可以被包括在每个基元(101)之间，以随着向基元(101)中的每一个传输用于致动致动器(102)的激活脉冲而向每个基元(101)提供指令，所述指令是关于要使激活脉冲延迟到什么程度。延迟电路(105)可以是任何装置或电路，其延迟基元(101)对激活脉冲的使用或以其他方式更改后续基元(101)和其致动器(102)开始激活的时序。在一个示例中，延迟电路(105)可以导致每个延迟电路(105)的基元(101)激活之间的近似22纳秒(ns)的延迟，其中一列基元(101)内的累积延迟为近似1.5到3微秒(μs)之间。
在如图1中描绘的使用一个延迟电路(105)的示例中，DAC(120)将模拟信号供应给延迟电路(105)，并且延迟电路将该信号供应给该列基元(101)中的第一基元(101-0)。在第一基元(101-0)利用了该信号之后，第一基元(101-0)可以将信号传播到下一个基元(101-1)，依此类推，直到最后一个基元(101-n)接收到了延迟信号。激活脉冲按照处理装置(103)指令的那样激活与基元(101)相关联的致动器(102)中的每一个。经由至少一个延迟电路(105)在基元之间延迟激活脉冲，以降低射流片的峰值功率需求。以这种方式，在一个示例中，延迟电路(105)延迟多个激活脉冲，所述多个激活脉冲激活与基元(101)相关联的致动器(102)，以降低流体喷射装置(100)的峰值功率需求，并且在一个示例中，多个延迟电路(105)可以耦接到每个基元。
然而，在所有示例中，DAC(120)是片全局电路(die-global circuit)，其电气耦接到每个基元(101)的延迟电路(105)。如本文更详细地描述的，流体喷射装置(100)可以包括存储在流体喷射装置(100)上的数据存储装置中的多个寄存器位。寄存器位可以用于基于针对基元(101)中的每一个的延迟设置来控制由DAC(120)输出的信号。可以基于DAC(120)的输出信号来将延迟电路(105)内的多个晶体管调谐到延迟电路(105)的工作点，以相对于DAC(120)校准延迟电路(105)。偏压生成器可以耦接到DAC(120)或形成为DAC(120)的一部分，以便向DAC(120)提供偏压。可以基于(一个或多个)延迟电路(105)的工作点来调谐偏压生成器输出的该偏压。此外，在一个示例中，多个补偿装置可以与DAC(120)包括在一起或包括在DAC(120)内，以补偿流体喷射装置(100)内的多个过程、电压和温度(PVT)变化。
图2是根据本文描述的原理的示例的包括多个图1的射流片(150)的打印装置(200)的框图。图1中包括的并结合图1描述的类似编号的元件表示图2内的相似元件。打印装置(200)可以包括任何数量的射流片(150)。此外，打印装置(200)可以包括DAC(120)和至少一个延迟电路(105)。打印装置(200)中的每个射流片(100)包括至少一个延迟电路(105)和射流片(100)上的DAC(120)。因为DAC(120)和延迟电路(105)在物理上很小并且占用射流片(100)上的非常小的空间，因此DAC(120)和延迟电路(105)可以直接制造在射流片(100)上，而不会增大射流片(100)的尺寸，并且进而不会增大制造射流片(100)的成本。DAC(120)和延迟电路(105)也可以包括在条状片上而不会增大条状片的尺寸。
打印装置(200)还可以包括处理装置(103)和存储器装置(104)。处理装置(103)可以控制打印装置(200)内的所有射流片(150)。打印装置(200)可以包括多个射流片(150)，其中射流片(150)中的每一个都包括多个致动器(102)以从射流片(150)喷射流体。
在一个示例中，存储器装置(104)可以位于打印装置(200)内。在另一示例中，存储器装置(104)可以位于射流片(150)上。存储器装置(104)和本文描述的其他存储器装置可以包括各种类型的存储器模块，包括易失性和非易失性存储器。存储器装置(104)可以包括计算机可读介质、计算机可读存储介质或非暂时性计算机可读介质，等等。例如，存储器装置(104)可以是但不限于电子、磁性、光学、电磁、红外或半导体的系统、设备或装置、或者前述的任何合适的组合。计算机可读存储介质的更具体的示例可以包括例如以下：具有多条导线的电气连接、便携式计算机磁盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦可编程只读存储器(EPROM或闪存)、便携式紧凑盘只读存储器(CD-ROM)、光学存储装置、磁性存储装置或前述的任何合适的组合。在本文档的上下文中，计算机可读存储介质可以是任何有形介质，其可以包含或存储供指令执行系统、设备或装置使用或与其结合使用的计算机可用的程序代码。在另一示例中，计算机可读存储介质可以是可以包含或存储供指令执行系统、设备或装置使用或与其结合使用的程序的任何非暂时性介质。
在一个示例中，存储器装置(104)可以存储打印模式，所述打印模式包括定义由延迟电路(105)供应的时间延迟的寄存器。在一个示例中，处理装置(103)将任何数量的可用打印模式中的期望的打印模式存储在存储器装置(104)中，以便获得基元(101)之间的期望的时间延迟，并且作为结果，获得在该列基元(101)内的期望的峰值或最大电流以及期望的打印持续时间。射流片(150)和打印装置(200)可以在任何数量的模式下操作，并且这些模式可以定义任何数量的相关联的时间延迟，这些时间延迟可以依次存储在存储器装置(104)中并由延迟电路(105)使用。在一个示例中，延迟电路(105)可以是模拟延迟器。在另一示例中，延迟电路(105)可以是模拟延迟器，其中使用输入到DAC(120)的被转换为模拟信号的数字信号来选择延迟电路(105)。利用存储器装置(104)，可以通过使用存储在存储器装置(104)中的模式对延迟电路(105)进行编程来在打印装置(200)的射流片(150)进行打印之前选择期望的时间延迟。
在一个示例中，打印功能或模式可以由用户通过打印装置(200)的用户接口来定义。打印模式可以包括例如快速草稿模式、高质量模式和照片质量模式等。延迟电路(105)基于所定义的打印功能或模式来延迟每个基元(101)。例如，可以向DAC(120)提供指示快速草稿模式的数字信号，并基于该数字信号向延迟电路供应模拟信号，该模拟信号使延迟电路偏置以为每个基元(101)创建延迟信号，该延迟信号相对短于针对高质量或照片质量模式产生的延迟信号。
由DAC(120)和延迟电路(105)提供给基元(101)和其各自的致动器(102)的激活脉冲的长度可以是基于每个基元内的致动器的数量、射流片(150)内的致动器的数量、射流片(150)中的基元(101)的数量、打印功能、打印需求、射流片(150)的温度或其组合。激活脉冲可以包括包含多个激活脉冲的脉冲序列，其中，所述激活脉冲的总和形成总激活能量。
图3是根据本文描述的原理的示例的基元延迟设计(300)的框图。图1和图2中包括的并结合图1和2描述的类似编号的元件表示图3内的相似元件。基元延迟设计(300)可以包括多个基元(101)，其中每个基元(101)包括多个致动器(102)。为了以数字方式致动致动器(102)，可以为每个致动器(102)分配地址(301)，该地址对于在其相应基元(101)内的其他致动器(102)是唯一的，对于射流片(100)内的所有致动器(102)是唯一的，或对其组合是唯一的。在一个示例中，在基元(101)内并在给时间激活一个致动器(102)。在该示例中，提供给基元(101)的地址(301)标识哪个致动器(102)被激活。
激活脉冲(302)被输入到一列基元(101)的顶部。基元延迟设计(300)还可以包括由三角形表示的多个延迟块(303)，以选择性地将激活脉冲(302)发送到给定基元(101)，并延迟基元(101)内的致动器(102)的点火。延迟块(303)包括如本文描述的延迟电路(105)，并且每个延迟电路(105)由DAC(120)驱动。以这种方式，DAC(120)用作片全局电路，其向射流片(100)内的每个延迟电路(105)提供模拟信号。
当激活脉冲(302)被传送到该列基元(101)时，可以使用延迟块(303)在基元(101)或基元组之间延迟该激活脉冲(302)，以便降低峰值电流和最大dI/dt。在图3的示例中，激活脉冲(302)从顶部传播到底部，并且每个局部延迟的激活脉冲(302)被传送到相关联的基元(101)。
在一个示例中，可以在基元(101)中的每一个中包括存储器装置，以便允许先前的激活脉冲(302)传播到该列基元(101)中的至少最后一个基元(101)，同时下一或后一个激活脉冲(302)在该列基元(101)顶部的第一个基元(101)处发起。然而，只有在针对前一激活脉冲(302)的激活发起到了底部基元(101)中才能利用下一或后一个激活脉冲(302)发起对顶部基元(101)的激活。因此，在一个示例中，最大激活频率可能受到激活脉冲(302)沿该列基元(101)向下传播所花费的时间的限制。
图4是根据本文描述的原理的示例的在多个基元(101)的激活期间以及与基元(101)的激活(402-1、402-2、402-3、402-n，在本文中统称为402)相比的射流片(100)内的总电流(401)的线形图。可以执行基元(101)的多个致动器(102)的激活(402)，以使得后一基元(101)的激活(402-2、402-3)的前沿发生在前一基元(101)的先前激活(402-1)之后和期间，对于激活所有基元(402-n)以此类推。因此，在时间t1(403)处，随着第一(402-1)和后续(402-2、402-3)基元(101)致动，电流开始爬升。最终，在t2(404)与t3(405)之间，电流稳定，并且在最后几个基元(101)开始去激活之后，电流开始降低。电流降低，直到在t4(406)处，最后一个基元(101)完成其激活和去激活。以这种方式，延迟基元(101)及其相应致动器(102)的激活允许总的总电流随时间降低。
图5是根据本文描述的原理的示例的数模转换器(DAC)(120)和控制电压生成器的框图。DAC(120)用于生成具有适当偏压的模拟信号，该模拟信号被调谐至延迟电路(105)。延迟电路(105)可以具有最佳工作点。因此，DAC(120)可以包括多个校准位(501)。
图5的DAC(120)的设计还可以降低射流片(100)上的DAC(120)的尺寸。DAC(120)可以包括五个校准位(501)。尽管在图5的示例中包括五个位，但是可以包括任何数量的位(501)。正是通过这些位，数字信号被转换为模拟信号并且针对延迟电路(105)进行了优化。此外，取决于DAC(120)的位的设计，DAC(120)可以被设计为固定长度的DAC或缩放长度的DAC。例如，如果DAC(120)的五个位是固定长度的位，则这些位的栅极面积可以消耗射流片(100)上的约1248μm2的空间。相反，如果DAC(120)的五个位是比例缩放的长度位，则这些位的栅极面积可以消耗射流片(100)上的约132μm2的空间。即便固定长度的位与缩放长度的位之间存在一个数量级的尺寸缩减，相对较大的固定长度示例的尺寸也可能足够小，使得其不占据射流片(100)上的会使射流片(100)在尺寸上被制造得更大的空间。
可以将启用信号(504)提供给DAC(120)以启用DAC(120)。电源(Vdd)(505)可以向DAC(120)供电。此外，可以包括接地(GND)引脚(506)以将DAC(120)接地。由于可以基于DAC(120)内的诸如晶体管之类的电路元件(510)和位(501)的值来调谐DAC(120)的输出VCN(507)和VCP(508)，因此DAC(120)也可以称为偏置生成器。图5中标识了DAC(120)的几个电路元件(510)。然而，可以在DAC(120)内使用任何数量的电路元件(510)，以实现期望的输出。DAC(120)的VCN(507)和VCP(508)输出用作到延迟电路(105)的输入。
图6是根据本文描述的原理的另一示例的受电压控制的延迟单元(105)的框图。延迟电路(105)是受电压控制的延迟单元(105)，因为该控制是在从DAC(120)获得的VCN(507)和VCP(508)处确立的。电源(Vdd)(605)可以向延迟电路(105)供电。此外，可以包括接地(GND)引脚(606)以将延迟电路(105)接地。延迟电路(105)内可以包括多个电路元件(610)。图6中标识了延迟电路(105)的几个电路元件(610)。然而，可以在延迟电路(105)内使用任何数量的电路元件(610)，以实现期望的输出。
延迟电路(105)可以包括被输入以启用延迟电路(105)的启用信号(601)。在启用延迟电路(105)的情况下，VCN(507)和VCP(508)输入可以用于创建延迟信号输出(607)，该延迟信号输出被发送到射流片(100)内的基元(101)。
关于图5和图6，电路元件(510、610)可以在DAC(120)和/或延迟电路(105)内包括多个补偿电路，其补偿射流片(100)内的多个过程、电压和温度(VPT)变化。这些补偿电路可以降低PVT可变性的范围。例如，如果期望10ns的延迟，但是射流片(100)的操作可能导致温度升高，这会导致延迟被推到高于该目标的10ns的延迟。在该示例中，温度偏置电路可以被包括在DAC(120)和/或延迟电路(105)内以补偿温度的意外升高。以这种方式，补偿电路可以在提供目标延迟时允许更多余量。
基元(101)之间的延迟可以具有子打印频率的阶次。在一个示例中，打印频率可以在12至48千赫兹(kHz)之间。此外，在射流片(100)上的基元列内可以存在10至90个基元(101)。
图7是描绘了根据本文描述的原理的示例的降低至少一个流体喷射装置(100)的峰值功率需求的方法的流程图。处理装置(103)和存储器装置(104)可以用于执行图7的方法。该方法可以开始于基于从处理装置接收到的指令来确定(框701)流体喷射装置的基元延迟。该延迟可以是基于打印装置(200)的用户所录入的打印模式。处理装置(103)使用耦接到每个基元(101)的多个延迟电路(105)和用于驱动多个延迟电路(105)的DAC(120)来指令射流片(100)针对一列致动器基元(101)内的多个致动器(102)延迟多个激活脉冲。
DAC(120)和延迟电路(105)针对射流片(100)喷射装置的致动器基元(101)中的每一个生成(框702)激活脉冲。该方法可以通过基于由DAC(120)和延迟电路(105)供应的基元延迟、经由激活脉冲来激活(框703)与致动器基元(101)相关联的多个致动器(102)来继续。
图8是描绘了根据本文描述的原理的示例的校准射流片的方法的流程图。在制造了射流片(100)之后，可以相对于其DAC(120)和延迟电路(105)校准每个射流片(100)。在执行校准时，可以将射流片(100)置于(框801)测试模式中，并且观察(框802)来自延迟块(303)和基元(101)中的每一个的信号，所述延迟块(303)包括DAC(120)、延迟电路(105)。在一个示例中，观察至少一个基元(101)的最终输出。使用测试模式，使用由处理装置(103)执行的并且存储在存储器装置(104)上的测试模式寄存器位来控制射流片(100)。射流片(100)未使用的任何电垫可以用于观察基元(100)的最终输出延迟。
可以选择打印模式并将其用作在校准期间确定该列基元(101)内的延迟的基础。打印模式可以定义多个参数，诸如例如每秒英寸、打印介质速度、射流片(100)的温度、射流片(100)接收到的电压以及其他参数，并定义针对致动器(102)的每个激活事件的最大工作脉冲宽度空间。可以针对任何数量的打印模式执行此操作，并创建延迟表，其中包括针对每种打印模式的多个延迟值。该延迟表表征了DAC(120)到基元(101)的延迟。
测试模式(框801)指令射流片(100)激活基元(101)内的致动器(102)中的至少一个。关于激活脉冲(302)被发送到射流片(100)的时间以及射流片(100)开始激活致动器(102)的延迟的数据被存储在存储器装置(104)内的延迟表中。可以确定在发送激活脉冲(302)与射流片(100)开始激活致动器(102)的时间之间的时间以获得延迟时间段。延迟时间段可以被存储在存储器装置(104)中。可以将多个寄存器位存储在存储器装置(104)上，以控制由DAC(120)输出的值。由于每个射流片(100)相对于另一个射流片(100)被不同地校准或调谐，因此存储器装置(104)可以存储寄存器位。可以针对每种打印模式及其对应的延迟值存储一组寄存器位。
此外，可以针对每个基元(101)并针对片内的所有基元(101)获得(框803)延迟时间段，以分别获得单个基元延迟和所有基元(101)的总延迟。获得总基元(101)延迟，并且将该值除以(框804)射流片(100)中的基元(101)的总数，以获得每个基元的延迟值。
利用针对每种打印模式的已标识的最大脉冲宽度(PW)和该列中的基元数(101)，导致最优化的射流片(100)的被激活或处于打开状态的并发基元(concurrent primitive)数(101)等于最大脉冲宽度除以所标识的延迟。并发基元(101)激活数与延迟值成反比。因此，射流片(100)内的电流将以与基元(101)中的延迟成反比的方式缩放。一旦确定了包括每种打印模式中的针对所有基元(101)的延迟的延迟表，就将该值用于对DAC(120)进行编程(805)。在对DAC(120)进行编程时，使用延迟表来确定将什么数字值输入到DAC(120)中，以从延迟电路(105)获得期望的和最优化的延迟。因此，DAC(120)可以被调谐以输出用于延迟电路(105)的模拟信号，以用于延迟该列内的基元(101)。使用校准过程来优化射流片(100)内的延迟可以导致射流片(100)在打印期间经历的峰值电流降低30％。这通过降低在给定时间激活的并发基元(101)的数量来完成。
在一个示例中，校准可以在制造时并且在最终用户获得打印装置(200)或射流片(100)之前进行。在另一示例中，校准可以在将射流片(100)首次插入到打印装置(200)中时进行。在该示例中，打印装置(200)可以使用处理装置(103)和存储器装置(104)来执行校准过程并存储关于偏置的数据。在又一示例中，可以在每个打印作业之前进行校准。在又一示例中，可以在启动打印装置(200)时进行校准。
在一个示例中，关于校准的数据可以存储在打印装置(200)内的存储器装置(104)上。打印装置(200)可以执行校准的所有方面，包括与校准相关联的测量。在该示例中，一旦射流片(100)电气耦接到打印装置(200)，诸如当将射流片(100)插入到打印装置(200)中以准备进行打印时，打印装置(200)就可以发起校准过程。
图9是根据本文描述的原理的示例的流体盒(900)的框图。在一个示例中，本文描述的射流片(150)可以被包括在流体盒(900)内，诸如例如，用于将图像打印到介质上的打印盒。流体盒(fluidic cartridge)900可以包括壳体(901)。壳体(901)容纳流体地耦接到本文描述的射流片(150)的流体贮存器(902)。流体贮存器(902)向射流片(150)供应射流片(150)喷射的流体。射流片(150)包括本文描述的那些元件，以便提供针对打印条件优化了的延迟，以便最小化峰值功率使用。
在本文中参考根据本文描述的原理的示例的方法、设备(系统)和计算机程序产品的流程图和/或框图描述了本系统和方法的各方面。流程图图示和框图的每个框、以及流程图图示和框图中的各框的组合可以通过计算机可用的程序代码来实现；可以将程序代码供应给通用计算机、专用计算机或其他可编程数据处理设备的处理器以产生机器，使得所述计算机可用的程序代码当经由例如打印装置(200)的处理装置(103)或其他可编程数据处理设备来执行时实现所述流程图和/或框图中指定的功能或动作。在一个示例中，计算机可用的程序代码可以体现在计算机可读存储介质内；计算机可读存储介质是计算机程序产品的一部分。在一个示例中，计算机可读存储介质是非暂时性计算机可读介质。
说明书和附图描述了可以包括多个致动器的射流片。所述多个致动器形成多个基元。所述射流片可以包括数模转换器(DAC)，以驱动多个延迟电路。所述延迟电路延迟多个激活脉冲，所述多个激活脉冲激活与所述基元相关联的致动器，以降低所述射流片的峰值功率需求。多个延迟电路可以耦接到每个基元。
所述射流片可以检验(prove)基元延迟，该基元延迟是针对确切的打印条件优化了的，以最小化峰值功率使用。这使得能够实现更大的射流设计空间，包括电阻器尺寸、FET尺寸和电源线宽度等，以及更大的打印掩模空间和卤素掩模空间。射流片还提供了空间上非常紧凑的激活脉冲延迟系统，该系统消耗射流片上的很少的面积或不消耗额外面积。
已经呈现了前面的描述以图示和描述所描述的原理的示例。该描述并非旨在穷举这些原理或将这些原理限制为所公开的任何确切形式。根据上面的教导，许多修改和变型是可能的。

Claims (13)

1.一种射流盒，所述射流盒包括：
至少一个射流片，包括：
多个致动器，所述多个致动器形成多个基元；
多个延迟电路，包括耦接到每个基元的延迟电路；
数模转换器DAC，用于驱动所述延迟电路，所述延迟电路延迟用于激活与所述基元相关联的致动器的多个激活脉冲，以降低所述射流片的峰值功率需求；以及
所述射流片上的数据存储装置，所述数据存储装置存储多个寄存器位，所述多个寄存器位基于针对所述基元中的每个基元的延迟设置来控制由所述DAC输出的信号，
其中，所述延迟电路基于定义的打印模式延迟每个基元，并且
其中，所述DAC接收指示所述打印模式的数字信号，并且基于所述数字信号向所述延迟电路供应偏置所述延迟电路的模拟信号。
2.根据权利要求1所述的射流盒，其中，所述DAC是片全局电路，所述片全局电路电气耦接到每个基元的延迟电路。
3.一种射流盒，所述射流盒包括：
至少一个射流片，包括：
多个致动器，所述多个致动器形成多个基元；
多个延迟电路，包括耦接到每个基元的延迟电路；
数模转换器DAC，用于驱动所述延迟电路，所述延迟电路延迟用于激活与所述基元相关联的致动器的多个激活脉冲，以降低所述射流片的峰值功率需求；以及
其中，基于所述DAC的输出信号来将所述延迟电路中的每一个延迟电路内的多个晶体管调谐至所述延迟电路的工作点，以相对于所述DAC来校准所述延迟电路，
其中，所述延迟电路基于定义的打印模式延迟每个基元，并且
其中，所述DAC接收指示所述打印模式的数字信号，并且基于所述数字信号向所述延迟电路供应偏置所述延迟电路的模拟信号。
4.根据权利要求3所述的射流盒，包括偏压生成器，所述偏压生成器耦接到所述DAC以向所述DAC提供偏压，基于所述延迟电路的工作点来调谐由所述偏压生成器输出的偏压。
5.根据权利要求3所述的射流盒，包括多个补偿装置，所述多个补偿装置用于补偿所述射流片内的多个过程、电压和温度PVT变化。
6.根据权利要求3所述的射流盒，包括多个射流片。
7.一种可更换打印头，包括：
多个射流片，每个射流片包括：
多个致动器，所述多个致动器形成多个基元；
多个延迟电路，包括耦接到每个基元的延迟电路；
数模转换器DAC，用于驱动所述多个延迟电路，所述延迟电路延迟用于激活与所述基元相关联的致动器的多个激活脉冲，以降低所述射流片的峰值功率需求；以及
所述打印头的处理装置，用于向每个射流片的每个DAC提供不同的信号，每个信号基于针对相关联的单个射流片的优化延迟而被调谐，
其中，所述延迟电路基于定义的打印模式延迟每个基元，并且
其中，所述DAC接收指示所述打印模式的数字信号，并且基于所述数字信号向所述延迟电路供应偏置所述延迟电路的模拟信号。
8.根据权利要求7所述的打印头，其中，所述延迟电路基于所定义的打印功能来延迟每个基元。
9.根据权利要求7所述的打印头，其中，所述DAC是片全局电路，所述片全局电路电气耦接到每个基元的延迟电路。
10.根据权利要求7所述的打印头，包括所述射流片上的数据存储装置，所述数据存储装置存储多个寄存器位，所述多个寄存器位基于针对所述基元中的每个基元的延迟设置来控制由所述DAC输出的信号。
11.根据权利要求7所述的打印头，包括所述延迟电路中的每一个延迟电路内的多个晶体管，其中，基于所述DAC的输出信号来将所述多个晶体管调谐至所述延迟电路的工作点，以相对于所述DAC来校准所述延迟电路。
12.根据权利要求11所述的打印头，包括偏压生成器，所述偏压生成器耦接到所述DAC以向所述DAC提供偏压，基于所述延迟电路的工作点来调谐由所述偏压生成器输出的偏压。
13.根据权利要求11所述的打印头，包括多个补偿装置，所述多个补偿装置用于补偿所述射流片内的多个过程、电压和温度PVT变化。
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