CN110600537A - 一种具有pmos电流嵌位的分离栅cstbt及其制作方法 - Google Patents
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Abstract
本发明属于功率半导体器件技术领域，涉及一种具有PMOS电流嵌位的分离栅CSTBT及其制作方法。本发明通过在传统的CSTBT基础上引入PMOS结构，有效的改善器件正向导通时的饱和电流，提高了器件的短路安全工作能力，同时由于消除了N型电荷存储层14对器件击穿特性的影响，因此可以提高N型电荷存储层14的掺杂浓度来改善器件正向导通时的载流子分布，从而提高了漂移区的电导调制能力降低了器件正向导通压降，并且，L型分离的栅结构减小了器件的栅电容尤其是密勒电容，提高了器件的开关速度，减小了器件的开关损耗。并且由于分离栅和栅结构集成同一个沟槽内，节约了芯片的面积。
Description
技术领域
本发明属于功率半导体器件技术领域，涉及一种具有PMOS电流嵌位的分离栅CSTBT 及其制作方法。
背景技术
绝缘栅双极型晶体管(IGBT)兼具了场效应晶体管(MOSFET)和双极结晶型晶体管(BJT)的优点，既具有MOSFET易于驱动、输入阻抗低、开关速度快的优点，又具有BJT通态电流密度大、导通压降低、损耗小、稳定性好的优点。因而发展为现代电力电子电路中的核心电子元器件之一，被广泛应用于交通、通信、家用电器及航空航天各个领域。IGBT的运用极大地改善了电力电子系统的性能。
从二十世纪八十年代IGBT被发明以来，IGBT一直是沿着降低器件开关损耗、提高器件工作频率和提高器件可靠性的趋势发展。IGBT已经从第一代的平面栅穿通型IGBT(PT-IGBT) 发展到目前最新的第七代载流子存储型IGBT(CSTBT).第七代载流子存储型IGBT(CSTBT)是在第六代沟槽场阻止型IGBT(Trench FS-IGBT)的基础上在P型基区下方引入N型掺杂的载流子存储层制得。N型载流子存储层的引入改善了器件漂移区载流子分布，降低了器件的导通压降，优化了器件的导通压降与开关损耗之间的折中关系。然而，CSTBT(如图1所示)也存在一些问题，比如N型载流子存储层的引入虽然改善的漂移区的载流子分布，但是N型载流子的引入使器件的击穿特性发生了退化，限制了器件在高压领域的应用。另一个缺点是对于沟槽型IGBT来说，为了提高芯片的集成度，沟槽密度做的比较大，导通器件正向导通时的饱和电流较大，大的饱和电流使其短路安全工作能力变差，通过减小沟槽密度可以减小饱和电流，但这会使器件表面电流分布不均匀，影响器件的可靠性。
发明内容
为了改善载流子存储层的引入导致CSTBT击穿特性退化的影响和其正向导通时饱和电流过大的缺点，本发明提出了一种具有PMOS电流嵌位的分离栅CSTBT结构如图2所示。本发明在CSTBT结构的基础上集成了一个由P型埋层作为源极，N型掺杂层作为基区，P型掺杂层作为漏极，分离栅作为栅电极的PMOS结构。通过调节P埋层的浓度使得N型电荷存储层在被耗尽前N型电荷存储层下方的漂移区被耗尽从而使得N型电荷存储层被隔离，使得其电位在器件正向导通时电位被嵌位住，从而使得当器件集电极偏压进一步增大时，N型电荷存储层上的电势不会进一步增大，从而使得器件饱和电流减小。同时由于N型电荷层被隔离及分离栅电极对N型电荷存储层的屏蔽作用，消除了其对器件击穿电压的影响，因此可以进一步提高N型电荷存储层的浓度改善器件正向导通时的载流子分布从而降低器件正向导通压降，减小器件的开关损耗。器件的N型电荷存储层电位被嵌位住使得器件的导通电流不会进一步增大，从而达到降低器件饱和电流的目的并提高了器件短路安全工作能力，而且L型的分离栅电极减下了器件的密勒电容，提高了器件的开关速度，减小的器件的开关损耗。并且由于分离栅和栅结构集成同一个沟槽内，节约了芯片的面积。
本发明的技术方案如下：
一种具有PMOS电流嵌位的分离栅CSTBT结构，其元胞结构如图2所示，包括：从下至上依次层叠设置的背部集电极金属1、P型集电区2、N型场阻止层3和N-漂移区4；所述 N-漂移区4上层具有P型埋层5和N型电荷存储层14；所述P型埋层5上方具有N型掺杂层6；所述N型掺杂层6上层具有P型掺杂层7；所述N型电荷存储层14上层具有P型基区 13；所述P型基区13上层具有相互独立的N+发射区11和P+发射区12；所述P型埋层5上方、N型掺杂层6侧面、P型掺杂层7侧面、N型电荷存储层14侧面、P型基区13侧面、 N+发射区11侧面具有沟槽结构，所述沟槽结构包括绝缘介质层105、L型分离栅电极91、分离栅介质层101、栅电极92、多晶硅隔离介质层103、栅介质层102；所述多晶硅隔离介质层 103上方、栅电极92上方、栅介质层102上方具有介质层104；所述P型掺杂层7上方、分离栅介质层101上方、分离栅电极91上方、介质层104上方、N+发射区上方及P+发射区上方具有发射极金属8。
进一步的，一种具有PMOS电流嵌位的分离栅CSTBT，其半元胞结构如图3所示，在P型掺杂层7上方引入肖特基接触金属15。
进一步的，一种具有PMOS电流嵌位的分离栅CSTBT，其半元胞结构如图4所示，其特点是P型埋层5延伸到N型电荷存储层14下方。
进一步的，一种具有PMOS电流嵌位的分离栅CSTBT，其半元胞结构如图5所示，介质层105的厚度大于栅介质层102的厚度
进一步的，一种具有PMOS电流嵌位的分离栅CSTBT，其半元胞结构如图6所示，在N型场阻止层3上方、P型埋层5下方相互独立的超结P柱16、超结N柱17.所述超结P柱16、超结N柱17满足电荷平衡要求。
进一步的本发明中的IGBT器件半导体材料采用Si、SiC、GaAs或者GaN,沟槽填充材料采用多晶Si、SiC、GaAs或者GaN，且各部分可以采用相同的材料也可采用不同材料组合。
进一步的，所述器件结构不仅适用于IGBT器件，将器件背面的P型集电区2换为N+层，所述结构同样适用于MOSFET器件。
一种具有PMOS电流嵌位的分离栅CSTBT的制作方法，包括以下步骤：
步骤1：选取一定厚度和浓度的轻掺杂FZ硅片用以形成N-漂移区4；
步骤2：在硅片表面通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在硅片正面制作器件的终端结构；
步骤3：在硅片表面生长一层场氧化层，光刻得到有源区，在生长一层预氧化层，通过离子注入P型杂质制得P型埋层5，再在P型埋层5上方通过注入N型杂质制得N型电荷存储层14，在N型电荷存储层上通过P型离子注入制得P型基区13；
步骤4：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，进而在P型埋层5上刻蚀出沟槽。沟槽的深度大于N型电荷存储层14的深度，小于P型埋层5的深度；
步骤5：在所述沟槽内壁氧化生长一层介质层，在介质层上淀积多晶硅并反刻蚀掉表面多余多晶硅；
步骤6：氧化、光刻、刻蚀多晶硅和介质层制得栅沟槽；
步骤7：在栅沟槽里氧化生长介质层，淀积多晶硅并反刻表面多晶硅制得栅电极92及分离栅电极91；
步骤8：掩膜、光刻、离子注入N型杂质制得N+发射区11，离子注入P型杂质制得P+发射区12；
步骤9：在硅片正面淀积介质层，刻蚀并淀积金属制得发射极金属8；
步骤10：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并退火制作器件的N型场阻止层3，在N型场阻止层3的背面注入P型杂质形成P型集电极区；
步骤11：在硅片背面淀积金属制得集电极金属1。
进一步的，形成沟槽结构与形成N型电荷存储层14和P型基区13的顺序可以交换；
进一步的N型掺杂层6和N型电荷存储层14可以一起制作，P型掺杂层7和P型基区13可以一起制作。
进一步的，为了简化描述，上述器件结构和制备方法是以N沟道IGBT器件为例来说明，但本发明同样适用于P沟道IGBT器件的制备。
本发明的工作原理
对于CSTBT来说，电荷存储层的引入使得器件的击穿特性发生退化，另一个缺点是其正向导通时的饱和电流很大，这使得其短路安全工作能力变得很差，减下沟槽NMOS的沟道密度可以减小饱和电流，但这会导致器件表面电流分布不均匀从而降低器件工作时的可靠性。为此，本发明提出了一种具有PMOS电流嵌位的L型分离栅CSTBT。当器件工作在阻断状态时，P型埋层5和N-漂移区4之间PN结承担反向偏压并且P型埋层5使得N型电荷存储层14被隔离，屏蔽了N型电荷存储层14对器件击穿特性的影响，同时L型的分离栅结构辅助削弱N型电荷存储层14对器件击穿特性的影响。当器件正向导通时，P型埋层5、N型埋层6、P型掺杂7和分离栅电极91构成的PMOS结构为空穴提供额外的通路，此时N型电荷存储层14的电势由P型埋层5的的电势决定，通过调节P型埋层5的浓度使得N型电荷存储层14在被耗尽前被N型电荷存储层14下方的漂移区耗尽区隔离，此时，N型电荷存储层 14上的电势不在随着集电极1上的偏压增大而增大，使得IGBT的MOS沟道电流提前饱和从而降低了IGBT的饱和电流，提高了器件的短路安全工作能力。并且由于分离栅和栅结构集成同一个沟槽内，节约了芯片的面积。
本发明的有益效果表现在：
本发明通过在传统的CSTBT基础上引入PMOS结构，有效的改善器件正向导通时的饱和电流，提高了器件的短路安全工作能力，同时由于消除了N型电荷存储层14对器件击穿特性的影响，因此可以提高N型电荷存储层14的掺杂浓度来改善器件正向导通时的载流子分布，从而提高了漂移区的电导调制能力降低了器件正向导通压降，并且，L型分离的栅结构减小了器件的栅电容尤其是密勒电容，提高了器件的开关速度，减小了器件的开关损耗。并且由于分离栅和栅结构集成同一个沟槽内，节约了芯片的面积。
附图说明
图1是传统具有浮空P区的CSTBT器件半元胞结构图
图2是本发明实施例1提供的一种具有PMOS电流嵌位的分离栅CSTBT的半元胞结构示意图；
图3是本发明实施例2提供的一种具有PMOS电流嵌位的分离栅CSTBT的半元胞结构示意图；
图4是本发明实施例3提供的一种具有PMOS电流嵌位的分离栅CSTBT的半元胞结构示意图；
图5是本发明实施例4提供的一种具有PMOS电流嵌位的分离栅CSTBT的半元胞结构示意图；
图6是本发明实施例5提供的一种具有PMOS电流嵌位的分离栅CSTBT的半元胞结构示意图；
图7是本发明实施例6提供的一种具有PMOS电流嵌位的分离栅CSTBT的半元胞结构示意图；
图8是本发明实施例1提供的一种具有PMOS电流嵌位的分离栅CSTBT形成沟槽后的半元胞结构示意图；
图9是本发明实施例1提供的一种具有PMOS电流嵌位的分离栅CSTBT形成沟槽介质层后的半元胞结构示意图；
图10是本发明实施例1提供的一种具有PMOS电流嵌位的分离栅CSTBT的沟槽填充多晶硅后的半元胞结构示意图；
图11是本发明实施例1提供的一种具有PMOS电流嵌位的分离栅CSTBT形成栅沟槽后半元胞结构示意图；
图12本发明实施例1提供的一种具有PMOS电流嵌位的分离栅CSTBT的栅沟槽形成栅介质层后的半元胞结构示意图；
图13是本发明实施例1提供的一种具有PMOS电流嵌位的分离栅CSTBT的栅沟槽淀积多晶硅后的半元胞结构示意图；
图14是本发明实施例1提供的一种具有PMOS电流嵌位的分离栅CSTBT离子注入形成 N+发射区及P+发射区的半元胞结构示意图；
图15是本发明实施例1提供的一种具有PMOS电流嵌位的分离栅CSTBT正面形成介质层的半元胞结构示意图；
图16是本发明实施例1提供的一种具有PMOS电流嵌位的分离栅CSTBT正面形成发射极金属的半元胞结构示意图；
图17是本发明实施例1提供的一种具有PMOS电流嵌位的分离栅CSTBT背面形成N型场阻止层、P+集电区的半元胞结构示意图；
图18是本发明实施例1提供的一种具有PMOS电流嵌位的分离栅CSTBT背面形成集电极金属的半元胞结构示意图；
图1至图18中，1为集电极金属，2为P+集电区，3为N型场阻止层，4为N-漂移区， 5为P型埋层，6为N型掺杂层，7为P型掺杂层，8为发射极金属，91为分离栅电极，92 为栅电极，101为分离栅介质层，102为栅介质层，103为多晶硅隔离介质层，104为介质层， 105为分离栅介质层，11为N+发射区，12为P+发射区，13为P型基区，14为N型电荷存储层，15为肖特基接触金属，16为超结P柱，17为超结N柱，18为浮空P区，19为N型埋层。
具体实施方式
以下结合附图，对本发明的原理和特性做进一步的说明，本发明的具体实施例子以1200V 电压等级的IGBT为例进行说明，所举实例只用于解释本发明，并非用于限定本发明的范围。
实施例1
一种具有PMOS电流嵌位的分离栅CSTBT，其半元胞结构如图2所示，包括：背面集电极金属1、位于背部集电极金属1之上并与其连接的P型集电区2、位于P型集电区2之上并与其连接的N型场阻止层3和位于N型场阻止层3之上并与其连接的N-漂移区4；位于N- 漂移区4上部并与其连接的P型埋层5及位于N-漂移区4上部并与其连接的N型电荷存储层 14；位于P型埋层上部并与其连接的N型掺杂层6；位于N型掺杂层6上部并与其连接的P 型掺杂层7；位于N型电荷存储层上部并与其连接的P型基区13；位于P型基区上部相互独立且并排放置的N+发射区11及P+发射区12；位于P型埋层5上部、N型掺杂层6侧壁、P 型掺杂层7侧壁、N型电荷存储层14侧壁、P型基区13侧壁、N+发射区11侧壁的沟槽结构，所述沟槽结构包括L型分离栅电极91，分离栅介质层101，栅电极92，栅介质层102，多晶硅隔离介质层103，分离栅介质层105；位于栅电极92上部、栅介质层102上部、多晶硅隔离介质层103上部并与其连接的介质层104；位于P型掺杂区7上部、分离栅介质层101上部、分离栅91上部、介质层104上部、N+发射区11及P+发射区12上部并与其连接的发射极金属8；其特征在于，所述分离栅电极91通过分离栅介质层101与P型掺杂区7、N型掺杂区6、P型埋层5相连，所述分分离栅电极91通过分离栅介质层105与N型电荷存储层14、 N-漂移区4相连；所述分离栅电极91的深度大于N型电荷存储层14的深度小于或等于P型埋层5的深度；所述栅电极92通过多晶硅隔离介质层103与分离栅电极91相连，所述栅电极92通过栅介质层102与N+发射区11、P型基区13相连，所述栅电极92的深度大于P型基区13的深度小于N型电荷存储层14的深度；所述P型埋层5可从沟槽与N型掺杂层接触的侧边延伸到与沟槽和N型电荷存储层14交界面齐平；所述分离栅91与发射极金属1短接。
实施例2
一种具有PMOS电流嵌位的分离栅CSTBT，其半元胞结构如图3所示，本实施例在实施例1的基础上在P型掺杂区7上方引入与之相连的肖特基接触金属15，其余结构与实施例1相同。
本实施例引入的肖特基接触金属15与发射极金属1等电位，肖特基接触金属15的引入能够降低PMOS的导通压降，减小器件的开关损耗。
实施例3
一种具有PMOS电流嵌位分离栅CSTBT，其半元胞结构如图4所示，本实施例在实施例 1的基础上将P型埋层5延伸到N型电荷存储层14的下方，其余结构与实施例1相同。
本实施例将P型埋层5延伸到N型电荷存储层14的下方目的是当该结构的元胞台面增大时，P型埋层5仍能将N型电荷存储层14下方的漂移区耗尽，使得N型电荷存储层14的电位由P型埋层5的电位决定，通过调节P型埋层的浓度使得该结构能够起到降低饱和电流的作用。
实施例4
一种具有PMOS电流嵌位的分离栅CSTBT，其半元胞结构如图5所示，本实施例在实施例2的基础上增大分离栅介质层105的厚度，其余结构与实施例1相同。
本实施例增大分离栅介质层105的厚度，有效的改善了器件在阻断状态下沟槽底部电场集中的现象，提高了器件的耐压能力，同时增大分离栅介质层的厚度减小了器件的栅电容，提高了器件的开关速度，减小了器件的开关损耗。
实施例5
一种具有PMOS电流嵌位的分离栅CSTBT，其半元胞结构图如图6所示，本实施例实施例1的基础上在N-型漂移区4中引入超结P柱16及超结N柱17，所述超结P柱16与超结 N 17满足电荷平衡要求，所述超结N柱17的掺杂浓度大于或等于N-漂移区的掺杂浓度，其余结构与实施例1相同。
本实施例通过在漂移区4中引入超结P柱16和超结N柱17来将漂移区中一维耐压变成二维方向的耐压，改善了导通压降与器件击穿电压之间的折中关系，提高了器件的性能。
实施例6
一种具有PMOS电流嵌位的分离栅CSTBT，其半元胞结构图如图6所示，本实施例在实施例2的基础上通过在P型埋层5下方引入N型埋层19，N型埋层19的掺杂浓度大于N-漂移4的掺杂浓度。
本实施例通过在P型埋层5下方引入N型埋层19，为空穴的积累提供了额外的势垒，改善漂移以载流子浓度的分布，降低了器件的导通压降。
本实施例以1200V电压等级的具有PMOS电流嵌位的分离栅CSTBT为例进行说明，根据本领域常识可根据实际需求制备不同性能参数的器件。
步骤1：采用N型轻掺杂单晶硅片作为器件的N-漂移区4，所选硅片厚度为300～600um，掺杂浓度为1013～1014个/cm3；
步骤2：在硅片表面通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在硅片正面制作器件的终端结构；
步骤3：在硅片表面生长一层场氧化层，光刻得到有源区，在生长一层预氧化层，通过离子注入P型杂质制得P型埋层5，离子注入的能量为200～500keV，注入剂量为1013～1014个/cm2，再在P型埋层5上方通过注入N型杂质制得N型电荷存储层14，离子注入能量200～400keV，注入剂量为1013～1014个/cm2，在N型电荷存储层上通过P型离子注入制得P型基区13，粒子注入能量为200～400keV，注入剂量为1013～1014个/cm2；
步骤4：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，进而在P型埋层5上刻蚀出沟槽。沟槽的深度大于N型电荷存储层14的深度，小于P型埋层5的深度；
步骤5：在1050℃～1150℃的O2气氛下在所述沟槽内壁淀积介质层，而后在750℃～950℃在所述介质层上淀积多晶硅，然后反刻蚀掉表面多余多晶硅；
步骤6:掩膜、光刻、刻蚀多晶硅及介质层刻蚀出栅沟槽
步骤7：在1050℃～1150℃的O2气氛下在栅沟槽里氧化生长介质层，淀积多晶硅并反刻表面多晶硅制得栅电极92及分离栅电极91；
步骤8：掩膜、光刻、离子注入N型杂质的能量为30～60keV，注入剂量为1015～1016个/cm2，离子注入P型杂质的能量为60～80keV，注入剂量为1015～1016个/cm2，退火温度为900℃，时间为20～30分钟，制得相互接触且并排设置的N+发射区11和P+发射区12；步骤9：在硅片正面淀积介质层，刻蚀并淀积金属制得发射极金属8；
步骤10：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并退火制作器件的N型场阻止层3，N型场阻止层3的厚度为15～30微米，离子注入的能量为1500～2000keV，注入剂量为1013～1014个/cm2，退火温度为1200～1250℃，时间为300～600分钟；在N型场阻止层3背面注入P型杂质形成P型集电区13，注入能量为40～60keV，注入剂量为1012～1013个/cm2，在H2与N2混合的气氛下进行背面退火，温度为400～450℃，时间为20～30分钟；
步骤11：在硅片背面淀积金属制得集电极金属1。
进一步的，形成沟槽结构与形成N型电荷存储层14和P型基区13的顺序可以交换；
进一步的N型掺杂层6和N型电荷存储层14可以一起制作，P型掺杂层7和P型基区13可以一起制作。
进一步的，为了简化描述，上述器件结构和制备方法是以N沟道IGBT器件为例来说明，但本发明同样适用于P沟道IGBT器件的制备。
Claims (9)
1.一种具有PMOS电流嵌位的分离栅CSTBT，包括：背面集电极金属(1)、位于背部集电极金属(1)之上的P型集电区(2)、位于P型集电区(2)之上的N型场阻止层(3)和位于N型场阻止层(3)之上的N-漂移区(4)；N-漂移区(4)上层具有分别具有P型埋层(5)和N型电荷存储层(14)，且P型埋层(5)下表面的结深大于N型电荷存储层(14)下表面的结深；所述N型电荷存储层(14)上表面具有P型基区(13)，P型基区(13)上表面具有并列设置的N+发射区(11)及P+发射区(12)；其特征在于，所述P型埋层(5)的上表面具有N型掺杂层(6)，N型掺杂层(6)上表面具有P型掺杂层(7)；在N型掺杂层(6)、P型掺杂层(7)与N+发射区(11)、P型基区(13)、N型电荷存储层(14)之间具有沟槽栅结构，沟槽栅结构还延伸入P型埋层(5)中；P型埋层(5)、N型掺杂层(6)和P型掺杂层(7)通过分离栅介质层(101)与沟槽栅结构隔离；分离栅介质层(101)中包围有分离栅电极(91)，分离栅电极(91)通过分离栅介质层(105)与N-漂移区(4)和N型电荷存储层(14)隔离；沟槽栅结构中还具有栅电极(92)，栅电极(92)通过栅介质层(102)与N+发射区(11)、P型基区(13)和N型电荷存储层(14)隔离，栅电极(92)通过多晶硅隔离介质层(103)与分离栅电极(91)隔离；在P型掺杂层(7)、沟槽栅结构、N+发射区(11)和P+发射区(12)上表面覆盖有发射极金属(8)，栅电极(92)、栅介质层(102)和多晶硅隔离介质层(103)通过介质层(104)与发射极金属(8)隔离；
所述分离栅电极(91)的结深大于N型电荷存储层(14)的结深并小于或等于P型埋层(5)的结深；所述栅电极(92)的结深大于P型基区(13)的结深小并于N型电荷存储层(14)的结深；所述分离栅电极(91)与发射极金属(8)短接。
2.一种具有PMOS电流嵌位的分离栅CSTBT，包括：背面集电极金属(1)、位于背部集电极金属(1)之上并与其连接的P型集电区(2)、位于P型集电区(2)之上并与其连接的N型场阻止层(3)和位于N型场阻止层(3)之上并与其连接的N-漂移区(4)；所述N-漂移区(4)上部具有与其连接的P型埋层(5)及位于N-漂移区(4)上部并与其连接的N型电荷存储层(14)；所述P型埋层上部具有与其连接的N型掺杂层(6)；所述N型掺杂层(6)上部具有与其连接的P型掺杂层(7)；所述N型电荷存储层上部具有与其连接的P型基区(13)；所述P型基区上部具有相互独立且并排放置的N+发射区(11)及P+发射区(12)；所述P型埋层(5)上部、N型掺杂层(6)侧壁、P型掺杂层(7)侧壁、N型电荷存储层(14)侧壁、P型基区(13)侧壁、N+发射区(11)侧壁具有沟槽结构，所述沟槽结构包括L型分离栅电极(91)，分离栅介质层(101)，栅电极(92)，栅介质层(102)，多晶硅隔离介质层(103)，分离栅介质层(105)；位于栅电极(92)上部、栅介质层(102)上部、多晶硅隔离介质层(103)上部并与其连接的介质层(104)；位于分离栅介质层(101)上部、分离栅91上部、介质层(104)上部、N+发射区(11)及P+发射区(12)上部并与其连接的发射极金属8，位于P型掺杂区(7)上部的肖特基接触金属(15)；其特征在于，所述分离栅电极(91)通过分离栅介质层(101)与P型掺杂区(7)、N型掺杂区6、P型埋层(5)相连，所述分离栅电极(91)通过分离栅介质层(105)与N型电荷存储层(14)、N-漂移区(4)相连；所述分离栅电极(91)的深度大于N型电荷存储层(14)的深度小于P型埋层(5)的深度；所述栅电极(92)通过多晶硅隔离介质层(103)与分离栅电极(91)相连，所述栅电极(92)通过栅介质层(102)与N+发射区(11)、P型基区(13)相连，所述栅电极(92)的深度大于P型基区(13)的深度小于N型电荷存储层(14)的深度；所述P型埋层(5)延伸到与沟槽和N型电荷存储层(14)交界面齐平；所述分离栅电极(91)与发射极金属(8)等电位。
3.根据权利要求1所述的一种具有PMOS电流嵌位的分离栅CSTBT，其特征在于：P型埋层(5)延伸到N型电荷存储层(14)下方。
4.根据权利要求2所述的一种具有PMOS电流嵌位的分离栅CSTBT，其特征在于：介质层(105)的厚度可以大于等于栅介质层(102)的厚度。
5.根据权利要求1所述的一种具有PMOS电流嵌位的分离栅CSTBT，其特征在于：在N型场阻止层(3)上方、P型埋层(5)下方相互独立的超结P柱(16)、超结N柱(17).所述超结P柱(16)、超结N柱(17)满足电荷平衡要求。
6.根据权利要求2所述的一种具有PMOS电流嵌位的分离栅CSTBT，其特征在于：在N型场阻止层(3)上方、P型埋层(5)下方相互独立的超结P柱(16)、超结N柱(17).所述超结P柱(16)、超结N柱(17)满足电荷平衡要求。
7.根据权利要求1所述的一种具有PMOS电流嵌位的分离栅CSTBT，其特征在于：在P型埋层(5)下方引入N型埋层(19)，N型埋层(19)的掺杂浓度大于N-漂移区(4)的掺杂浓度，在P型埋层(5)下方引入N型埋层(19)，为空穴的积累提供了额外的势垒，改善漂移以载流子浓度的分布，降低了器件的导通压降。
8.根据权利要求1所述的一种具有PMOS电流嵌位的分离栅CSTBT，其特征在于：本发明中的IGBT器件半导体材料采用Si、SiC、GaAs或者GaN,沟槽填充材料采用多晶Si、SiC、GaAs或者GaN，且各部分可以采用相同的材料也可采用不同材料组合。
9.一种具有PMOS电流嵌位的分离栅CSTBT的制作方法，包括以下步骤：
步骤1：采用N型轻掺杂单晶硅片作为器件的N-漂移区(4)，所选硅片厚度为300～600um，掺杂浓度为1013～1014个/cm3；
步骤2：在硅片表面通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在硅片正面制作器件的终端结构；
步骤3：在硅片表面生长一层场氧化层，光刻得到有源区，在生长一层预氧化层，通过离子注入P型杂质制得P型埋层(5)，离子注入的能量为200～500keV，注入剂量为1013～1014个/cm2，再在P型埋层(5)上方通过注入N型杂质制得N型电荷存储层(14)，离子注入能量200～400keV，注入剂量为1013～1014个/cm2，在N型电荷存储层上通过P型离子注入制得P型基区(13)，粒子注入能量为200～400keV，注入剂量为1013～1014个/cm2；
步骤4：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，进而在P型埋层(5)上刻蚀出沟槽。沟槽的深度大于N型电荷存储层(14)的深度，小于P型埋层(5)的深度；
步骤5：在1050℃～1150℃的O2气氛下在所述沟槽内壁淀积介质层，而后在750℃～950℃在所述介质层上淀积多晶硅，然后反刻蚀掉表面多余多晶硅；
步骤6:掩膜、光刻、刻蚀多晶硅及介质层刻蚀出栅沟槽
步骤7：在1050℃～1150℃的O2气氛下在栅沟槽里氧化生长介质层，淀积多晶硅并反刻表面多晶硅制得栅电极(92)及分离栅电极(91)；
步骤8：掩膜、光刻、离子注入N型杂质的能量为30～60keV，注入剂量为1015～1016个/cm2，离子注入P型杂质的能量为60～80keV，注入剂量为1015～1016个/cm2，退火温度为900℃，时间为20～30分钟，制得相互接触且并排设置的N+发射区(11)和P+发射区(12)；
步骤9：在硅片正面淀积介质层，刻蚀并淀积金属制得发射极金属8；
步骤10：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并退火制作器件的N型场阻止层(3)，N型场阻止层(3)的厚度为15～30微米，离子注入的能量为1500～2000keV，注入剂量为1013～1014个/cm2，退火温度为1200～1250℃，时间为300～600分钟；在N型场阻止层(3)背面注入P型杂质形成P型集电区(13)，注入能量为40～60keV，注入剂量为1012～1013个/cm2，在H2与N2混合的气氛下进行背面退火，温度为400～450℃，时间为20～30分钟；
步骤11：在硅片背面淀积金属制得集电极金属(1)；
即完成一种具有PMOS电流嵌位的分离栅CSTBT的制备。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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