CN110021327B - 由差动存储器胞组成的非易失性存储器 - Google Patents

Abstract

本发明提供一种由差动存储器胞组成的非易失性存储器，包括存储器胞阵列、感测放大器、开关元件与电源切换电路。存储器胞内的选定存储器胞具有第一子存储器胞连接至字线、位线与该源极线，第二子存储器胞连接至字线、反相位线与反相源极线。在读取周期，字线的动作期间包括第一期间与第二期间。在第一期间，第一子存储器胞在第一电流路径上产生一第一读取电流，且该第二子存储器胞在该第二电流路径上产生一第二读取电流。当该第一读取电流大于该第二读取电流时，该第二电流路径在该第二期间呈现断开状态。当该第二读取电流大于该第一读取电流时，该第一电流路径在该第二期间呈现断开状态。

Description

由差动存储器胞组成的非易失性存储器

技术领域

本发明涉及一种非易失性存储器，且特别涉及一种由差动存储器胞组成的非易失性存储器。

背景技术

请参照图1A，其所绘示为已知差动存储器胞示意图。差动存储器胞(differentialcell)c1中包括二个子存储器胞(sub-cell)cx、cy，且每个子存储器胞cx、cy中皆包括一浮动栅晶体管(floating gate transistor)。因此，差动存储器胞c1为一种浮动栅型差动存储器胞(floating gate type differential cell)。

如图1A所示，子存储器胞cx中包括浮动栅晶体管M1，子存储器胞cy中包括浮动栅晶体管M2。浮动栅晶体管M1的控制栅极端(control gate)连接至字线(word line)WL，漏极端连接至位线BL，源极端连接至源极线SL。浮动栅晶体管M2的控制栅极端连接至字线WL，漏极端连接至反相位线BLb，源极端连接至反相源极线SLb。基本上，提供适当的偏压至字线WL、位线BL、反相位线BLb、源极线SL、反相源极线SLb后，可以对差动存储器胞c1进行编程动作(program action)或者读取动作(read action)。

一般来说，在编程动作时，差动存储器胞c1会被编程，并使得差动存储器胞c1中的二个子存储器胞cx、cy呈现互补的状态(complementary state)。举例来说，子存储器胞cx被编程为开启状态(on状态)，子存储器胞cy被编程为不开启状态(off状态)。或者，存储器胞cx被编程为off状态，子存储器胞cy被编程为on状态。

再者，对差动存储器胞c1进行读取动作时，需要动作(activate)字线WL。当字线WL动作时，on状态的子存储器胞可以产生较大的存储器胞电流(cell current)，off状态的子存储器胞产生的存储器胞电流几乎为零。而比较二个子存储器胞所产生的存储器胞电流，即可判定该存储器胞c1的存储状态。基本上，读取动作时的存储器胞电流即为读取电流(read current)。

举例来说，在编程动作时，子存储器胞cx被编程为on状态，子存储器胞cy被编程为off状态。在读取动作时，子存储器胞cx产生的读取电流Ix会大于子存储器胞cy所产生的读取电流Iy。所以存储器胞c1被判定为第一存储状态。

反之，在编程动作时，子存储器胞cx被编程为off状态，子存储器胞cy被编程为on状态。在读取动作时，子存储器胞cx产生的读取电流Ix会小于子存储器胞cy所产生的读取电流Iy。所以存储器胞c1被判定为第二存储状态。

再者，图1A中的二个子存储器胞cx、cy皆以n型浮动栅极晶体管M1、M2为例来进行说明。在实际的运用上，也可以有其他结构的差动存储器胞，例如由二个p型浮动栅极晶体管所构成的差动存储器胞，或者由二个反熔丝型晶体管(anti-fuse type transistor)所构成的反熔丝型差动存储器胞(anti-fuse type differential cell)。

参照图1B，其所绘示为差动存储器胞(differential cell)组成存储器胞阵列。存储器胞阵列110由m×n个差动存储器胞c11～cmn所组成。

存储器胞阵列110中，m条字线WL1～WLm连接至对应m行上的n个差动存储器胞。再者，同一行上的n个差动存储器胞对应地连接至n个位线对(bit line pair)BL1与BLb1～BLn与BLbn以及n个源极线对(source line pair)SL1与SLb1～SLn与SLbn。其中，每一个位线对包括位线与反相位线，每一个源极线对包括源极线与反相源极线。

以第一行的差动存储器胞c11为例，其连接至字线WL1、位线对BL1与BLb1以及源极线对SL1与SLb1。而其他的差动存储器胞c12～c1n的连接关系类似，此处不再赘述。

在编程动作时，m条字线WL1～WLm其中之一动作(activate)，而对应的行即为选定行(selected row)，此选定行中的n个差动存储器胞即为选定差动存储器胞，且n个选定差动存储器胞会被编程。换句话说，在编程动作时，选定行中的每一个选定差动存储器胞内的二个子存储器胞皆会被编程为互补的状态。

在读取动作时，m条字线WL1～WLm其中之一动作并决定一选定行。此时，选定行中的每一个选定差动存储器胞皆会在对应的位线对上产生读取电流。接着，比较位线对上的二个读取电流即可判定对应存储器胞的存储状态。

已知的存储器胞阵列在读取动作时，在一条字线动作的期间(activationperiod)，该选定行的选定差动存储器胞皆会在对应的位线与反相位线上产生读取电流。并且，当该字线的动作期间结束后，选定差动存储器胞才会停止产生读取电流。

发明内容

本发明涉及一种非易失性存储器，包括：一存储器胞阵列，连接至一字线、一位线、一反相位线、一源极线与一反相源极线，其中一选定差动存储器胞中的一第一子存储器胞连接至该字线、该位线与该源极线，且该选定差动存储器胞中的一第二子存储器胞连接至该字线、该反相位线与该反相源极线；一感测放大器，具有一数据线与一反相数据线，该感测放大器根据该数据线与该反相数据线的信号产生一输出信号与一反相输出信号；一开关元件，具有一第一开关电路连接在该数据线与该位线之间，以及一第二开关电路连接在该反相数据线与该反相位线之间；以及一电源切换电路，连接至该位线、该反相位线、该源极线与该反相源极线；其中，在一读取周期，该字线的一动作期间包括一第一期间与一第二期间；在该第一期间，该数据线、该第一开关电路、该位线、该第一子存储器胞、该源极线与该电源切换电路形成一第一电流路径，且该第一子存储器胞在该第一电流路径上产生一第一读取电流；在该第一期间，且该反相数据线、该第二开关电路、该反相位线、该第二子存储器胞、该反相源极线与该电源切换电路形成一第二电流路径，且该第二子存储器胞在该第二电流路径上产生一第二读取电流；以及其中，当该第一读取电流大于该第二读取电流时，该第二电流路径在该第二期间呈现断开状态；以及当该第二读取电流大于该第一读取电流时，该第一电流路径在该第二期间呈现断开状态。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下：

附图说明

图1A为已知差动存储器胞示意图。

图1B为差动存储器胞组成存储器胞阵列。

图2为本发明非易失性存储器示意图。

图3A为本发明非易失性存储器的第一实施例。

图3B与图3C为第一实施例非易失性存储器的相关信号示意图。

图4为本发明非易失性存储器的第二实施例。

图5为本发明非易失性存储器的第三实施例。

【符号说明】

110：存储器胞阵列

220：感测电路

221～22z：感测放大器

230、240、250：电源切换电路

232、234、243、245：与门

244、246：非门

具体实施方式

请参照图2，其所绘示为本发明非易失性存储器示意图。非易失性存储器包括：电源切换电路(power switching circuit)230、存储器胞阵列110、选择电路(selectingcircuit)210、感测电路(sensing circuit)220以及控制电路(未绘示)。其中，控制电路(未绘示)可在编程动作与读取动作时控制存储器胞阵列110、选择电路210与电源切换电路230。再者，存储器胞阵列110由差动存储器胞所组成，其结构类似于图1B，此处不再赘述。

电源切换电路230连接至存储器胞阵列110的源极线对SL1与SLb1～SLn与SLbn以及位线对BL1与BLb1～BLn与BLbn。电源切换电路230在非易失性存储器的编程动作与读取动作时，提供适当的偏压至存储器胞阵列110。

选择电路210包括n个开关元件(switching element)sw1～swn对应地连接至n个位线对BL1与BLb1～BLn与BLbn。

另外，感测电路220包括z个感测放大器(sense amplifier)221～22z。每个感测放大器221～22z皆具有一数据线对(data line pair)D1与Db1～Dz与Dbz。每个感测放大器221～22z根据数据线对D1与Db1～Dz与Dbz上的信号，产生互补的输出信号组OUT1与OUTb1～OUTz与OUTbz。

根据本发明的实施例，选择电路210可将n个位线对BL1与BLb1～BLn与BLbn区分为多个群(group)。而控制电路(未绘示)利用选择信号Y1～Yn，将n个位线对BL1与BLb1～BLn与BLbn中的其中一个群连接至感测电路220中的z个感测放大器221～22z。

举例来说，存储器胞阵列110中有32个位线对，感测电路220中包括8个感测放大器。因此，存储器胞阵列110的32个位线对可被区分为4个群。

再者，在读取动作的第一个读取周期(read cycle)时，选择电路210将选定行(selected row)中第一个群的8个位线对连接至感测电路220中的8个感测放大器，并产生8个互补的输出信号组。同理，在读取动作的第二个读取周期时，选择电路210将选定行中第二个群的8个位线对连接至感测电路220中包括8个感测放大器，并产生8个互补的输出信号组。因此，四个读取周期后，感测放大器220可依序连接至存储器胞阵列110的32个位线对，并决定选定行中32个差动存储器胞的存储状态。

请参照图3A，其所绘示为本发明非易失性存储器的第一实施例。图3A仅以存储器胞阵列110中的位线对BL1与BLb1、源极线对SL1与SLb1的连接方式为例来进行说明。其他位线对与源极线对的连接方式皆类似，此处不再赘述。

如图3A所示，开关元件sw1包括二个开关电路(switching circuit)。举例来说，开关电路为传输门(transmission gate)T1、T2。传输门T1的第一端连接至位线BL1，传输门T1的第二端连接至数据线DL1，传输门T1的控制端接收选择信号Y1，传输门T1的反相控制端接收反相选择信号Yb1。再者，传输门T2的第一端连接至反相位线BLb1，传输门T2的第二端连接至反相数据线DLb1，传输门T2的控制端接收选择信号Y1，传输门T2的反相控制端接收反相选择信号Yb1。

再者，传输门T1包括一p型开关晶体管(switch transistor)与一n型开关晶体管。其中，p型开关晶体管的栅极端作为传输门T1的反相控制端，n型开关晶体管的栅极端作为控制端，n型开关晶体管的第一端做为传输门T1的第一端，n型开关晶体管的第二端做为传输门T1的第二端，p型开关晶体管的第一端连接至n型开关晶体管的第一端，p型开关晶体管的第二端连接至n型开关晶体管的第二端。再者，传输门T2的结构相同于传输门T1，其结构不再赘述。

电源切换电路230包括二个开关电路、四个开关晶体管S1～S4以及与门232、234。举例来说，开关电路为传输门T3、T4。其中，开关晶体管S1的栅极端接收源极线致能信号ENSL1，漏极端连接至源极线SL1，源极端接收电源电压Vnn。开关晶体管S2的栅极端接收反相源极线致能信号ENSLb1，漏极端连接至反相源极线SLb1，源极端接收电源电压Vnn。再者，与门232二输入端接收输出信号OUT1与读取信号READ，输出端产生源极线致能信号ENSL1。与门234二输入端接收反相输出信号OUTb1与读取信号READ，输出端产生反相源极线致能信号ENSLb1。

开关晶体管S3的栅极端接收预充电信号Pch，源极端接收充电电压(chargingvoltage)V1，漏极端连接至位线BL1。开关晶体管S4的栅极端接收预充电信号Pch，源极端接收充电电压V1，漏极端连接至反相位线BLb1。

传输门T3的第一端连接至位线BL1，传输门T3的第二端连接至源极线SL1，传输门T3的反相控制端接收读取信号READ，传输门T3的控制端接收反相读取信号READb。再者，传输门T4的第一端连接至反相位线BLb1，传输门T4的第二端连接至反相源极线SLb1，传输门T4的反相控制端接收读取信号READ，传输门T4的控制端接收反相读取信号READb。同理，传输门T3、T4的结构相同于传输门T1，其结构不再赘述。

根据本发明的实施例，在读取动作时，感测放大器221尚未判断出数据线对DL1与DLb1上的信号之前，感测放大器221产生的二输出信号OUT1与OUTb1皆维持在高电平。再者，当感测放大器221判断出数据线对DL1与DLb1上的信号差异时，感测放大器221即产生互补的输出信号OUT1与OUTb1。以下详细介绍本发明非易失性存储器于读取动作时的详细动作。

请参照图3B，其所绘示为第一实施例非易失性存储器的相关信号示意图。其中，假设选定差动存储器胞中，连接于位线BL1与源极线SL1的第一子存储器胞为开启状态(on状态)，连接于反相位线BLb1与反相源极线SLb1的第二子存储器胞为不开启状态(off状态)。

在读取周期(red cycle)时，读取信号READ为高电平，反相读取信号READb为低电平。因此，传输门T3、T4为断开状态(open state)，源极线SL1与位线BL1未连接(disconnected)，且反相源极线SLb1与位线BLb1也未连接。

在时间点ta至时间点tb，由于输出信号OUT1、反相输出信号OUTb1以及读取信号READ皆为高电平。因此，源极线致能信号ENSL1、反相源极线致能信号ENSLb1皆为高电平，开关晶体管S1、S2皆为闭合状态(close state)，并使得源极线SL1与反相源极线SLb1连接至电源电压Vnn。再者，预充电信号Pch短暂地为低电平，开关晶体管S3、S4短暂地呈现闭合状态(close state)后再成为断开状态(open state)，使得位线BL1与反相位线BLb1被预充电至充电电压V1后呈现浮接状态(floating state)。

时间点tb至时间点td，字线WLx为高电平，此为字线WLx的动作期间(activationperiod)。其中，时间点tb至时间点tc为动作期间的第一期间(first period)，时间点tc至时间点td为动作期间的第二期间。再者，当字线WLx动作时，存储器胞阵列110中决定一选定差动存储器胞。且选定差动存储器胞的第一子存储器胞连接至位线BL1与源极线SL1，选定差动存储器胞的第二子存储器胞连接至反相位线BLb1与反相源极线SLb1。

时间点tb至时间点tc为动作期间的第一期间(first period)，选择信号Y1动作(高电平)，使得位线BL1连接至数据线DL1且反相位线BLb1连接至反相数据线DLb1。再者，由于位线WLx动作(高电平)，因此选定差动存储器胞中形成二条电流路径(current path)分别产生第一读取电流Ir1与第二读取电流Ir2。其中，第一条电流路径由数据线DL1经过传输门T1、位线BL1、第一子存储器胞、源极线SL1至电源切换电路230；第二条电流路径由反相数据线DLb1经过传输门T2、反相位线BLb1、第二子存储器胞、反相源极线SLb1至电源切换电路230。

如图3B所示，在时间点tb至时间点tc，由于第一读取电流Ir1与第二读取电流Ir2的产生，使得位线BL1与反相位线BLb1由充电电压V1开始放电(discharge)。再者，由于选定差动存储器胞中，第一子存储器胞为开启状态(on状态)且第二子存储器胞为不开启状态(off状态)，因此第一读取电流Ir1大于第二读取电流Ir2，并使得位线BL1的电压下降速度大于反相位线BLb1的电压下降速度。

在时间点tc时，位线BL1与反相位线BLb1上的电压差ΔV到达感测放大器221的临限值(threshold value)，输出信号OUT1为高电平且反相输出信号OUTb1为低电平。

另外，由于输出信号OUT1为高电平且反相输出信号OUTb1为低电平，电源切换电路230中的与门232输出高电平的源极线致能信号ENSL1使得开关晶体管S1维持在闭合状态(close state)。同时，电源切换电路230中的与门234输出低电平的反相源极线致能信号ENSLb1，使得开关晶体管S2改变为断开状态(open state)。

明显地，在时间点tc时，由于开关晶体管S2为断开状态(open state)，造成第二电流路径断开，所以反相位线BLb1为浮接状态且不再产生第二读取电流Ir2。再者，第一电流路径持续产生第一读取电流Ir1，并更快速地将位线BL1上的电压放电至电源电压Vnn。

在时间点td时，字线WLx的动作期间(activation period)结束。换句话说，虽然时间点tb至时间点td为字线WLx的动作期间，但是第二电流路径在时间点tc至时间点td之间为断开状态，且未产生第二读取电流Ir2。

由图3B的说明可知，在读取动作时，在字线WLx的动作期间，差动存储器胞中的二条电流路径中会有一条电流路径在第二期间被断开(open)，亦即第二电流路径在第二期间被断开。如此，将可以有效地降低读取动作时，非易失性存储器的能量损耗。根据图3B的实施例，读取电流较小的第二电流路径将被断开。

请参照图3C，其所绘示为本发明非易失性存储器的相关信号示意图。其中，假设选定差动存储器胞中，连接于位线BL1与源极线SL1的第一子存储器胞为不开启状态(off状态)，连接于反相位线BLb1与反相源极线SLb1的第二子存储器胞为开启状态(on状态)。

在时间点tw至时间点tx，源极线致能信号ENSL1、反相源极线致能信号ENSLb1皆为高电平，开关晶体管S1、S2皆为闭合状态(close state)，并使得源极线SL1与反相源极线SLb1连接至电源电压Vnn。再者，预充电信号Pch短暂地为低电平，开关晶体管S3、S4短暂地呈现闭合状态(close state)后再成为断开状态(open state)，使得位线BL1与反相位线BLb1被预充电至充电电压V1后呈现浮接状态。

时间点tx至时间点tz，字线WLx为高电平，此为字线WLx的动作期间(activationperiod)。其中，时间点tx至时间点ty为动作期间的第一期间(first period)，时间点ty至时间点tz为动作期间的第二期间。

在时间点tx至时间点ty，选择信号Y1动作(高电平)，使得位线BL1连接至数据线DL1且反相位线BLb1连接至反相数据线DLb1。再者，由于位线WLx动作(高电平)，因此选定差动存储器胞中形成二条电流路径(current path)。其中，第一条电流路径由数据线DL经过传输门T1、位线BL1、第一子存储器胞、源极线SL1、开关晶体管S1至电源电压Vnn；第二条电流路径由反相数据线DLb经过传输门T2、反相位线BLb1、第二子存储器胞、反相源极线SLb1、开关晶体管S2至电源电压Vnn。而第一子存储器胞在第一电流路径上产生第一读取电流Ir1，第二子存储器胞在第二电流路径上第二读取电流Ir2。

如图3C所示，在时间点tx至时间点ty，由于第一读取电流Ir1与第二读取电流Ir2的产生，使得位线BL1与反相位线BLb1由充电电压V1开始放电(discharge)。再者，由于选定差动存储器胞中，第一子存储器胞为不开启状态(off状态)且第二子存储器胞为开启状态(on状态)，因此第二读取电流Ir2大于第一读取电流Ir1，并使得反相位线BLb1的电压下降速度大于位线BL1的电压下降速度。

在时间点ty时，位线BL1与反相位线BLb1上的电压差ΔV到达感测放大器221的临限值(threshold value)，输出信号OUT1为低电平且反相输出信号OUTb1为高电平。

另外，由于输出信号OUT1为低电平且反相输出信号OUTb1为高电平，电源切换电路230中的与门232输出低电平的源极线致能信号ENSL1使得开关晶体管S1改变为断开状态。同时，电源切换电路230中的与门234输出高电平的反相源极线致能信号ENSLb1，使得开关晶体管S2维持在闭合状态。

明显地，在时间点ty时，由于开关晶体管S1为断开状态(open state)，造成第一电流路径断开，所以位线BL1为浮接状态且不再产生第一读取电流Ir1。再者，第二电流路径持续产生第二读取电流Ir2，并更快速地将反相位线BLb1上的电压放电至电源电压Vnn。

在时间点tz时，字线WLx的动作期间(activation period)结束。换句话说，虽然时间点tx至时间点tz为字线WLx的动作期间，但是第一电流路径在时间点ty至时间点tz之间为断开状态，且未产生第一读取电流Ir1。

由图3C的说明可知，在读取动作时，在字线WLx的动作期间，差动存储器胞中的二条电流路径中会有一条电流路径在第二期间被断开(open)，亦即第一电流路径在第二期间被断开。如此，将可以有效地降低读取动作时，非易失性存储器的能量损耗。根据图3C的实施例，读取电流较小的第一电流路径将被断开。

请参照图4，其所绘示为本发明非易失性存储器的第二实施例。相较于第一实施例，其差异在于电源切换电路240与开关元件sw1’。以下仅介绍电源切换器240与开关元件sw1’。

如图4所示，开关元件sw1’包括二个开关电路。举例来说，开关电路为传输门T1、T2。传输门T1的第一端连接至位线BL1，传输门T1的第二端连接至数据线DL1，传输门T1的控制端接收第一控制信号X1，传输门T1的反相控制端接收反相第一控制信号Xb1。再者，传输门T2的第一端连接至反相位线BLb1，传输门T2的第二端连接至反相数据线DLb1，传输门T2的控制端接收第二控制信号Z1，传输门T2的反相控制端接收反相第二控制信号Zb1。

另外，相较于第一实施例的电源切换电路230，第二实施例的切换电路240还包括与门243、245以及非门244、246。其中，与门243的三个输入端接收输出信号OUT1、选择信号Y1与读取信号READ，输出端产生第一控制信号X1。非门244的输入端接收第一控制信号X1，输出端产生反相第一控制信号Xb1。与门245的三个输入端接收反相输出信号OUTb1、选择信号Y1与读取信号READ，输出端产生第二控制信号Z1。非门246的输入端接收第二控制信号Z1，输出端产生反相第二控制信号Zb1。

相同地，于字线WLx的动作期间，选择信号Y1动作(高电平)，使得第一控制信号X1与第二控制信号Z1为高电平，反相第一控制信号Xb1与反相第二控制信号Zb1为低电平。因此，位线BL1连接至数据线DL1且反相位线BLb1连接至反相数据线DLb1。同时，选定差动存储器胞中形成二条电流路径(current path)。其中，第一条电流路径由数据线DL经过传输门T1、位线BL1、第一子存储器胞、源极线SL1至电源开关电路240；第二条电流路径由反相数据线DLb1经过传输门T2、反相位线BLb1、第二子存储器胞、反相源极线SLb1至电源开关电路240。而第一子存储器胞在第一电流路径上产生第一读取电流Ir1，第二子存储器胞在第二电流路径上第二读取电流Ir2。

根据本发明的第二实施例，当感测放大器221产生互补的输出信号OUT1与反相输出信号时OUTb1，二条电流路径的其中之一会改变为断开状态。举例来说，假设第一读取电流Ir1大于第二读取电流Ir2。当感测放大器221产生高电平的输出信号OUT1与低电平的反相输出信号时OUTb1时，反相源极线致能信号ENSLb1与第二控制信号Z1皆为低电平，开关晶体管S2与传输门T2皆为断开状态，使得读取电流较小的第二电流路径在第二期间呈现断开状态。

反之，假设第二读取电流Ir2大于第一读取电流Ir1。当感测放大器221产生低电平的输出信号OUT1与高电平的反相输出信号时OUTb1时，源极线致能信号ENSL1与第一控制信号X1皆为低电平，开关晶体管S1与传输门T1皆为断开状态，使得读取电流较小的第一电流路径在第二期间呈现断开状态。

由以上的说明可知，第二实施例的非易失性存储器在读取动作时，一条电流路径上的开关晶体管与传输门皆被断开，使得电流路径成为断开状态。如此，将可以有效地降低读取动作时，非易失性存储器的能量损耗。

请参照图5，其所绘示为本发明非易失性存储器的第三实施例。相较于第二实施例，其差异在于电源切换电路250。以下仅介绍电源切换器250。

相较于第二实施例的电源切换电路240，第三实施例的电源切换电路250中，源极线SL1与反相源极线SLb1直接接收电源电压Vnn。也就是说，电源切换电路250并未有电源切换电路240中的开关晶体管S1、S2与与门232、234。

相同地，在字线WLx的动作期间，选择信号Y1动作(高电平)，使得第一控制信号X1与第二控制信号Z1为高电平，反相第一控制信号Xb1与反相第二控制信号Zb1为低电平。因此，位线BL1连接至数据线DL1且反相位线BLb1连接至反相数据线DLb1。同时，选定差动存储器胞中形成二条电流路径(current path)。其中，第一条电流路径由数据线DL经过传输门T1、位线BL1、第一子存储器胞、源极线SL1至电源开关电路250；第二条电流路径由反相数据线DLb经过传输门T2、反相位线BLb1、第二子存储器胞、反相源极线SLb1至电源开端电路250。而第一子存储器胞在第一电流路径上产生第一读取电流Ir1，第二子存储器胞在第二电流路径上第二读取电流Ir2。

根据本发明的第三实施例，当感测放大器221产生互补的输出信号OUT1与反相输出信号时OUTb1，二条电流路径的其中之一会改变为断开状态。举例来说，假设第一读取电流Ir1大于第二读取电流Ir2。当感测放大器221产生高电平的输出信号OUT1与低电平的反相输出信号时OUTb1时，第二控制信号Z1为低电平，传输门T2为断开状态，使得读取电流较小的第二电流路径在第二期间呈现断开状态。

反之，假设第二读取电流Ir2大于第一读取电流Ir1。当感测放大器221产生低电平的输出信号OUT1与高电平的反相输出信号时OUTb1时，第一控制信号X1为低电平，传输门T1为断开状态，使得读取电流较小的第一电流路径在第二期间呈现断开状态。

由以上的说明可知，第三实施例的非易失性存储器在读取动作时，将一条电流路径上的传输门断开，使得电流路径成为断开状态。如此，将可以有效地降低读取动作时，非易失性存储器的能量损耗。

综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附权利要求书界定范围为准。

Claims (9)

1.一种非易失性存储器，包括：

存储器胞阵列，连接至字线、位线、反相位线、源极线与反相源极线，其中选定差动存储器胞中的第一子存储器胞连接至该字线、该位线与该源极线，且该选定差动存储器胞中的第二子存储器胞连接至该字线、该反相位线与该反相源极线；

感测放大器，具有数据线与反相数据线，该感测放大器根据该数据线与该反相数据线的信号产生输出信号与反相输出信号；

开关元件，具有第一开关电路连接在该数据线与该位线之间，以及第二开关电路连接在该反相数据线与该反相位线之间；以及

电源切换电路，连接至该位线、该反相位线、该源极线与该反相源极线；

其中，在读取周期，该字线的动作期间包括第一期间与第二期间；

其中，在该第一期间，该数据线、该第一开关电路、该位线、该第一子存储器胞、该源极线与该电源切换电路形成第一电流路径，且该第一子存储器胞在该第一电流路径上产生第一读取电流；以及，在该第一期间，该反相数据线、该第二开关电路、该反相位线、该第二子存储器胞、该反相源极线与该电源切换电路形成第二电流路径，且该第二子存储器胞在该第二电流路径上产生第二读取电流；以及

其中，在该第二期间，当该第一读取电流大于该第二读取电流时，该第一子存储器胞持续产生该第一读取电流，且该第二电流路径呈现断开状态使得该第二子存储器胞不再产生该第二读取电流；以及，在该第二期间，当该第二读取电流大于该第一读取电流时，该第二子存储器胞持续产生该第二读取电流，且该第一电流路径呈现断开状态使得该第一子存储器胞不再产生该第一读取电流。

2.如权利要求1所述的非易失性存储器，其中该开关元件的该第一开关电路为第一传输门且该第二开关电路为第二传输门；该第一传输门的第一端连接至该位线，该第一传输门的第二端连接至该数据线，该第一传输门的控制端接收选择信号，该第一传输门的反相控制端接收反相选择信号；以及，该第二传输门的第一端连接至该反相位线，该第二传输门的第二端连接至该反相数据线，该第二传输门的控制端接收该选择信号，该第二传输门的反相控制端接收该反相选择信号。

3.如权利要求2所述的非易失性存储器，其中该电源切换电路包括：

第一开关晶体管，具有第一端接收电源电压，第二端连接至该源极线，控制端接收源极线致能信号；

第二开关晶体管，具有第一端接收该电源电压，第二端连接至该反相源极线，控制端接收反相源极线致能信号；

第一与门，具有二输入端分别接收读取信号与该输出信号，输出端产生该源极线致能信号；

第二与门，具有二输入端分别接收该读取信号与该反相输出信号，输出端产生该反相源极线致能信号；

第三开关电路，连接在该位线与该源极线之间；

第四开关电路，连接在该反相位线与该反相源极线之间，其中，在该读取周期该第三开关电路与该第四开关电路呈现断开状态；

第三开关晶体管，具有第一端接收充电电压，第二端连接至该位线，控制端接收预充电信号；以及

第四开关晶体管，具有第一端接收该充电电压，第二端连接至该反相位线，控制端接收该预充电信号。

4.如权利要求3所述的非易失性存储器，其中，在该读取周期时，该读取信号为高电平；在该动作期间之前，该预充电信号控制该第三开关晶体管与该第四开关晶体管，使得该位线与该反相位线被预充电至该充电电压；以及在该动作期间时，该选择信号为该高电平。

5.如权利要求1所述的非易失性存储器，其中该开关元件的该第一开关电路为第一传输门且该第二开关电路为第二传输门；该第一传输门的第一端连接至该位线，该第一传输门的第二端连接至该数据线，该第一传输门的控制端接收第一控制信号，该第一传输门的反相控制端接收反相第一控制信号；以及，该第二传输门的第一端连接至该反相位线，该第二传输门的第二端连接至该反相数据线，该第二传输门的控制端接收第二控制信号，该第二传输门的反相控制端接收反相第二控制信号。

6.如权利要求5所述的非易失性存储器，其中该电源切换电路包括：

第一开关晶体管，具有第一端接收电源电压，第二端连接至该源极线，控制端接收源极线致能信号；

第二开关晶体管，具有第一端接收该电源电压，第二端连接至该反相源极线，控制端接收反相源极线致能信号；

第一与门，具有二输入端分别接收读取信号与该输出信号，输出端产生该源极线致能信号；

第二与门，具有二输入端分别接收该读取信号与该反相输出信号，输出端产生该反相源极线致能信号；

第三与门，具有三输入端分别接收该读取信号、选择信号与该输出信号，输出端产生该第一控制信号；

第四与门，具有三输入端分别接收该读取信号、该选择信号与该反相输出信号，输出端产生该第二控制信号；

第一非门，具有输入端接收该第一控制信号，输出端产生该反相第一控制信号；

第二非门，具有输入端接收该第二控制信号，输出端产生该反相第二控制信号；

第三开关电路，连接在该位线与该源极线之间；

第四开关电路，连接在该反相位线与该反相源极线之间，其中，在该读取周期该第三开关电路与该第四开关电路呈现断开状态；

第三开关晶体管，具有第一端接收充电电压，第二端连接至该位线，控制端接收预充电信号；以及

第四开关晶体管，具有第一端接收该充电电压，第二端连接至该反相位线，控制端接收该预充电信号。

7.如权利要求6所述的非易失性存储器，其中，在该读取周期时，该读取信号为高电平；在该动作期间之前，该预充电信号控制该第三开关晶体管与该第四开关晶体管，使得该位线与该反相位线被预充电至该充电电压；以及在该动作期间时，该选择信号为该高电平。

8.如权利要求5所述的非易失性存储器，其中该电源切换电路包括：

第一与门，具有三输入端分别接收读取信号、选择信号与该输出信号，输出端产生该第一控制信号；

第二与门，具有三输入端分别接收该读取信号、该选择信号与该反相输出信号，输出端产生该第二控制信号；

第一非门，具有输入端接收该第一控制信号，输出端产生该反相第一控制信号；

第二非门，具有输入端接收该第二控制信号，输出端产生该反相第二控制信号；

第三开关电路，连接在该位线与该源极线之间，且该源极线接收电源电压；

第四开关电路，连接在该反相位线与该反相源极线之间，且该反相源极线接收该电源电压，其中，在该读取周期该第三开关电路与该第四开关电路呈现断开状态；

第三开关晶体管，具有第一端接收充电电压，第二端连接至该位线，控制端接收预充电信号；以及

第四开关晶体管，具有第一端接收该充电电压，第二端连接至该反相位线，控制端接收该预充电信号。

9.如权利要求8所述的非易失性存储器，其中，在该读取周期时，该读取信号为高电平；在该动作期间之前，该预充电信号控制该第三开关晶体管与该第四开关晶体管，使得该位线与该反相位线被预充电至该充电电压；以及在该动作期间时，该选择信号为该高电平。

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