CN110010477B - 一种侧面散热型密闭射频芯片封装工艺 - Google Patents
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Abstract
本发明公开了一种侧面散热型密闭射频芯片封装工艺，包括如下步骤：101）载体上刻蚀步骤、102）制作RDL和焊盘步骤、103）制作空腔步骤、104）底座上制作凹坑步骤、105）底座上制作TSV步骤、106）底座上制作散热铜柱步骤、107）封装步骤；本发明提供了具有良好的散热作用的一种侧面散热型密闭射频芯片封装工艺。
Description
技术领域
本发明涉及半导体技术领域，更具体的说，它涉及一种侧面散热型密闭射频芯片封装工艺。
背景技术
电子产品的迅猛发展是当今封装技术进化的主要驱动力,小型化、高密度、高频高速、高性能、高可靠性和低成本是先进封装的主流发展方向。其中系统级封装是最重要也是最有潜力满足这种高密度系统集成的技术之一。
在各种系统级封装中，针对密闭射频芯片封装结构的硅转接板是硅基三维集成射频微系统的核心部件，为芯片到芯片和芯片到基板提供了最短的连接距离，最小的焊盘尺寸和中心间距。与其他互连技术如引线键合技术相比，硅转接板技术的优点包括：更好的电学性能、更高的带宽、更高的密度、更小的尺寸、更轻的重量。
但是对于较大尺寸的射频芯片来说，硅转接板埋置工艺需要用到较为苛刻的散热结构，一般是在密闭硅转接板模块的下面设置铜块，铜块跟基板或者PCB板上的镶铜结构，浪费了基板或PCB板上的面积。
发明内容
本发明克服了现有技术的不足，提供具有良好的散热作用的一种侧面散热型密闭射频芯片封装工艺。
本发明的技术方案如下：
一种侧面散热型密闭射频芯片封装工艺，具体包括如下步骤：
101)载体上刻蚀步骤：在载体正面通过干法刻蚀的方法制作出凹坑，凹坑内填铜；凹坑形状为立方形、倒梯形、圆柱形或者半球形均可，凹坑的尺寸范围在10um到10000um之间，此尺寸包括立方形、倒梯形的长宽高或者圆柱形、半球形的直径或高度；在载体上方设置绝缘层，绝缘层厚度范围在10nm到100um之间；在绝缘层上方设置种子层，种子层厚度范围在1nm到100um，种子层本身为是一层或多层结构，种子层采用是钛、铜、铝、银、钯、金、铊、锡、镍中的一种或者多种；其中凹坑内填铜采用电镀铜，使铜金属充满凹坑，并且在200到500度温度下进行密化，通过CMP工艺使载体表面的铜去除，只留下填铜；
102)制作RDL和焊盘步骤：在载体侧面制作RDL即重布线层，先设置绝缘层，该绝缘层厚度范围在10nm到1000um之间，通过光刻，电镀工艺在硅片表面制作RDL，RDL包括走线和键合，此中焊盘高度在10nm到1000um之间；
103)制作空腔步骤：在载体表面通过光刻和干法刻蚀工艺制作硅空腔，硅空腔深度在10nm到400um，硅空腔形状为方形、梯形或圆形，硅空腔的边长、最长边或者直径范围在10um到40000um之间；
104)底座上制作凹坑步骤：另一个作为底座的载体上进行步骤101)的处理，并设置相应的凹坑，并凹坑内填铜；
105)底座上制作TSV步骤：通过光刻，刻蚀工艺在步骤104的作为底座的载体表面制作TSV孔，孔直径范围在1um到1000um，深度在10um到1000um，并且进行步骤102)的处理，其中焊盘和RDL处于同一面的，且位于TSV铜柱露出的一端；对作为底座的载体的TSV铜柱的另一端进行减薄后，通过研磨、湿法腐蚀或干法刻蚀的工艺使铜柱另一端露出；在露出的铜柱表面覆盖绝缘层，通过光刻或刻蚀工艺在绝缘层表面开窗，开窗后使铜柱露出；
106)底座上制作散热铜柱步骤：通过光刻、电镀工艺在作为底座的载体表面制作散热柱，散热柱高度范围在10nm到1000um，散热柱采用铜、铝、镍、银、金、锡材料中的一种或几种，散热柱本身采用一层或多层结构，其高度范围为10nm到1000um；
107)封装步骤：把功能芯片焊接在作为底座的载体上，打线引出信号，把步骤101)的载体通过焊盘金属熔融键合，盖在底座晶圆上，键合温度范围在200到500度；切割键合载体成单个封装结构，通过焊接的形式置于基板或PCB板的凸出导电柱上。
进一步的，载体采用硅片，硅片包括4、6、8、12寸中的任意一种的晶圆，厚度范围为200um到2000um；载体也可以采用是玻璃、石英、碳化硅、氧化铝、环氧树脂，聚氨酯。
进一步的，在步骤102)中在RDL表面覆盖绝缘层，在绝缘层上开窗露出焊盘；此处RDL的金属采用铜，铝，镍，银，金，锡中的一种或多种，RDL本身为一层或多层结构，其厚度范围为10nm到1000um，焊盘的开窗为10um到10000um的直径。
进一步的，硅空腔设置在焊盘一面或填充铜的凹坑一面。
本发明相比现有技术优点在于：本发明通过转接板空腔埋置工艺对射频芯片进行密闭封装后，通过侧壁焊盘焊接的工艺把封装体放置于基板或者PCB板上，封装体的上下盖板设置散热结构，本工艺可以起到良好的散热作用。
附图说明
图1为本发明的载体上刻蚀图；
图2为本发明的载体上制作RDL和焊盘图；
图3为本发明的载体上制作空腔图；
图4为本发明的载体上制作凹坑图；
图5为本发明的载体上制作散热柱图；
图6为本发明的载体上焊接功能芯片图；
图7为本发明的焊接结构图；
图8为本发明的封装结构图；
图9为本发明的第二实施方式的刻蚀图；
图10为本发明的第二实施方式的载体上置球图；
图11为本发明的第二实施方式的载体上制作散热柱图；
图12为本发明的第二实施方式的封装结构图。
图中标识：载体101、填铜102、载体RDL103、空腔104、载体TSV孔105、散热金属块106、置球107、底座201、底座RDL202、底座TSV孔203、散热柱204、功能芯片301、PCB板401。
具体实施方式
下面详细描述本发明的实施方式，其中自始至终相同或类似的标号表示相同或类似的元件或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明而不能作为对本发明的限制。
本技术领域技术人员可以理解的是，除非另外定义，这里使用的所有术语(包括技术术语和科技术语)具有与本发明所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样的定义，不会用理想化或过于正式的含义来解释。
各实施方式中提到的有关于步骤的标号，仅仅是为了描述的方便，而没有实质上先后顺序的联系。各具体实施方式中的不同步骤，可以进行不同先后顺序的组合，实现本发明的发明目的。
下面结合附图和具体实施方式对本发明进一步说明。
实施例1：
如图1至图8所示，一种侧面散热型密闭射频芯片封装工艺，具体包括如下步骤：
101)载体101上刻蚀步骤：在载体101正面通过干法刻蚀的方法制作出凹坑，凹坑内填铜102。凹坑形状为立方形、倒梯形、圆柱形或者半球形均可，凹坑的尺寸范围在10um到10000um之间，此尺寸包括立方形、倒梯形的长宽高或者圆柱形、半球形的直径或高度。在载体101上方设置绝缘层，绝缘层厚度范围在10nm到100um之间。在绝缘层上方设置种子层，种子层厚度范围在1nm到100um，种子层本身为是一层或多层结构，种子层采用是钛、铜、铝、银、钯、金、铊、锡、镍中的一种或者多种。其中凹坑内填铜102采用电镀铜，使铜金属充满凹坑，并且在200到500度温度下进行密化，通过CMP工艺使载体101表面的铜去除，只留下填铜102。载体101采用硅片，硅片包括4、6、8、12寸中的任意一种的晶圆，厚度范围为200um到2000um。载体101也可以采用是玻璃、石英、碳化硅、氧化铝、环氧树脂，聚氨酯。
具体如图1所示，在载体101硅片表面通过干法刻蚀的方法制作出凹坑，凹坑可以是立方形，倒梯形也可以是圆柱形或者半球形。其尺寸范围在10um到10000um之间，此处尺寸包括立方形，倒梯形的长宽高或者圆柱形，半球形的直径或高度。此步骤的硅片包括4，6，8，12寸晶圆，厚度范围为200um到2000um，也可以是其他材质，包括玻璃，石英，碳化硅，氧化铝等无机材料，也可以是环氧树脂，聚氨酯等有机材料，其主要功能是提供支撑作用。
在硅片上方沉积氧化硅或者氮化硅等绝缘层，或者直接热氧化，绝缘层厚度范围在10nm到100um之间。通过物理溅射，磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，其可以是一层也可以是多层，金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等。
凹坑填铜102采用电镀铜，使铜金属充满凹坑，200到500度温度下密化使铜更致密。铜CMP工艺使硅片表面铜去除，使硅片表面只剩下填铜102。硅片表面绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除。硅片表面绝缘层也可以保留。
102)制作载体RDL103和焊盘步骤：在载体101侧面制作载体RDL103即重布线层，先设置绝缘层，该绝缘层厚度范围在10nm到1000um之间，通过光刻，电镀工艺在硅片表面制作载体RDL103，载体RDL103包括走线和键合，此中焊盘高度在10nm到1000um之间。在载体RDL103表面覆盖绝缘层，在绝缘层上开窗露出焊盘。此处载体RDL103的金属采用铜，铝，镍，银，金，锡中的一种或多种，载体RDL103本身为一层或多层结构，其厚度范围为10nm到1000um，焊盘的开窗为10um到10000um的直径。
即如图2所示，在硅片的表面制作载体RDL103，其过程包括制作绝缘层，绝缘层厚度范围在10nm到1000um，其材质可以是氧化硅或者氮化硅。通过光刻，电镀工艺在硅片表面制作载体RDL103。载体RDL103包括走线和键合功能。也可以在载体RDL103表面覆盖绝缘层，在绝缘层上开窗露出焊盘。此处载体RDL103金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。焊盘开窗10um到10000um直径。
其后通过光刻，电镀工艺在硅片表面制作键合金属，焊盘高度范围在10nm到1000um，金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。此处焊盘可以是一面的也可以是两面都有。载体RDL103可以是一面的，也可以是两面都有。
103)制作空腔104步骤：在载体101表面通过光刻和干法刻蚀工艺制作硅空腔104，硅空腔104深度在10nm到400um，硅空腔104形状为方形、梯形或圆形，硅空腔104的边长或者直径范围在10um到40000um之间。硅空腔104设置在焊盘一面或填充铜的凹坑一面。
104)底座201上制作凹坑步骤：另一个作为底座201的载体上进行步骤101)的处理，并设置相应的凹坑，并凹坑内填铜102。即如图4所示，在另一片底座201硅片表面通过干法刻蚀的方法制作出凹坑，凹坑可以是立方形，倒梯形也可以是圆柱形或者半球形。其尺寸范围在10um到10000um之间，此处尺寸包括立方形，倒梯形的长宽高或者圆柱形，半球形的直径或高度。此步骤的硅片包括4，6，8，12寸晶圆，厚度范围为200um到2000um，也可以是其他材质，包括玻璃，石英，碳化硅，氧化铝等无机材料，也可以是环氧树脂，聚氨酯等有机材料，其主要功能是提供支撑作用。
在硅片上方沉积氧化硅或者氮化硅等绝缘层，或者直接热氧化，绝缘层厚度范围在10nm到100um之间。通过物理溅射，磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，其可以是一层也可以是多层，金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等。
凹坑填铜102采用电镀铜，使铜金属充满凹坑，200到500度温度下密化使铜更致密。铜CMP工艺使硅片表面铜去除，使硅片表面只剩下填铜102。硅片表面绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除。硅片表面绝缘层也可以保留。
105)底座201上制作TSV步骤：通过光刻，刻蚀工艺在步骤104)的作为底座201的载体表面制作底座TSV孔203，底座TSV孔203直径范围在1um到1000um，深度在10um到1000um，并且进行步骤102)的处理，其中焊盘和底座RDL202处于同一面的，且位于TSV铜柱露出的一端。对作为底座201的载体的TSV铜柱的另一端进行减薄后，通过研磨、湿法腐蚀或干法刻蚀的工艺使铜柱另一端露出。在露出的铜柱表面覆盖绝缘层，通过光刻或刻蚀工艺在绝缘层表面开窗，开窗后使铜柱露出。
即如图4所示，通过光刻，刻蚀工艺在硅片表面制作底座TSV孔203，底座TSV孔203直径范围在1um到1000um，深度在10um到1000um。在硅片上方沉积氧化硅或者氮化硅等绝缘层，或者直接热氧化，绝缘层厚度范围在10nm到100um之间。通过物理溅射，磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，其可以是一层也可以是多层，金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等。
通过电镀铜，使铜金属充满底座TSV孔203，200到500度温度下密化使铜更致密。铜CMP工艺使硅片表面铜去除，使硅片表面只剩下填铜102。硅片表面绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除。硅片表面绝缘层也可以保留。
在硅片的表面制作底座RDL202，其过程包括制作绝缘层，绝缘层厚度范围在10nm到1000um，其材质可以是氧化硅或者氮化硅。通过光刻，干法刻蚀工艺开窗，使底座RDL202和TSV铜柱一端连接。通过光刻，电镀工艺在硅片表面制作底座RDL202。底座RDL202包括走线和键合功能。也可以在底座RDL202表面覆盖绝缘层，在绝缘层上开窗露出焊盘。此处底座RDL202金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。焊盘开窗10um到10000um直径。
通过光刻，电镀工艺在硅片表面制作键合金属，焊盘高度范围在10nm到1000um，金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。此处焊盘和底座RDL202是一面的，位于TSV铜柱露出的一端。
对底座201晶圆的TSV铜柱没有露出的一端进行减薄后制作金属焊盘，底座RDL202和键合焊盘。即对底座201晶圆没有制作金属工艺的一面进行减薄，通过研磨，湿法腐蚀或干法刻蚀的工艺使铜柱另一端露出。在露出的铜柱表面覆盖绝缘层，绝缘层厚度范围在10nm到1000um，其材质可以是氧化硅或者氮化硅。通过光刻，刻蚀工艺在绝缘层表面开窗，开窗后使铜柱露出。
在底座201硅片的表面制作底座RDL202，其过程包括制作绝缘层，绝缘层厚度范围在10nm到1000um，其材质可以是氧化硅或者氮化硅。通过光刻，电镀工艺在硅片表面制作底座RDL202。底座RDL202包括走线和键合功能。
也可以在底座RDL202表面覆盖绝缘层，在绝缘层上开窗露出焊盘。此处底座RDL202金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。焊盘开窗10um到10000um直径。
通过光刻，电镀工艺在硅片表面制作键合金属，焊盘高度范围在10nm到1000um，金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。
106)底座201上制作散热铜柱步骤：通过光刻、电镀工艺在作为底座201的载体表面制作散热柱204，散热柱204高度范围在10nm到1000um，散热柱204采用铜、铝、镍、银、金、锡材料中的一种或几种，散热柱204本身采用一层或多层结构，其高度范围为10nm到1000um。
107)封装步骤：把功能芯片301焊接在作为底座201的载体上，打线引出信号，把步骤101)的载体101通过焊盘金属熔融键合，盖在底座201晶圆上，键合温度范围在200到500度。切割键合后的载体成单个封装结构，通过焊接的形式置于基板或PCB板401的凸出导电柱上。
即如图6所示，把功能芯片301焊接在底座201晶圆上，打线引出信号。通过晶圆键合的工艺把载体101晶圆通过焊盘金属熔融键合盖在底座201晶圆上，此处键合温度范围在200到500度。切割键合晶圆成单个封装结构，通过焊接的形式置于基板或PCB板401的凸出导电柱上完成侧面散热型密闭射频芯片封装结构的联通。
如图7所示，先切割键合晶圆成单个的封装模组，切割位置位于载体101晶圆的凹坑填铜102位置的中间，切割方式可以是激光切割，也可以是刀具切割，其目的是把凹坑中的填铜102切成两部分，其露出的部分的侧面作为焊接焊盘。把单个封装模组竖起来放置于设有导电柱或者焊球的PCB板401401或者基板上，导电柱顶端为焊锡，通过原位加热或者回流焊的工艺完成模组和基板的联通。
实施例2为实施例1的简化版，具体包括如下步骤：
201)制作凹坑步骤：在晶圆上制作凹坑，凹坑内填充铜金属。然后通过光刻和电镀工艺制作焊盘，RDL。减薄硅片后，通过光刻，干法刻蚀和电镀工艺制作TSV结构，然后通过光刻和干法刻蚀工艺制作硅空腔104。
如图9所示，在硅片101表面通过干法刻蚀的方法制作出凹坑，凹坑可以是立方形，倒梯形也可以是圆柱形或者半球形。其尺寸范围在10um到10000um之间，此处尺寸包括立方形，倒梯形的长宽高或者圆柱形，半球形的直径或高度。此步骤的硅片包括4，6，8，12寸晶圆，厚度范围为200um到2000um，也可以是其他材质，包括玻璃，石英，碳化硅，氧化铝等无机材料，也可以是环氧树脂，聚氨酯等有机材料，其主要功能是提供支撑作用。
在硅片上方沉积氧化硅或者氮化硅等绝缘层，或者直接热氧化，绝缘层厚度范围在10nm到100um之间。通过物理溅射，磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，其可以是一层也可以是多层，金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等。
电镀铜，使铜金属充满凹坑，200到500度温度下密化使铜更致密。铜CMP工艺使硅片表面铜去除，使硅片表面只剩下填铜102。硅片表面绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除。硅片表面绝缘层也可以保留。
通过光刻，刻蚀工艺在硅片表面制作载体TSV孔105，载体TSV孔105直径范围在1um到1000um，深度在10um到1000um。在硅片上方沉积氧化硅或者氮化硅等绝缘层，或者直接热氧化，绝缘层厚度范围在10nm到100um之间。通过物理溅射，磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，其可以是一层也可以是多层，金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等。
电镀铜，使铜金属充满载体TSV孔105，200到500度温度下密化使铜更致密。铜CMP工艺使硅片表面铜去除，使硅片表面只剩下填铜102。硅片表面绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除。硅片表面绝缘层也可以保留。
在硅片的表面制作RDL，其过程包括制作绝缘层，绝缘层厚度范围在10nm到1000um，其材质可以是氧化硅或者氮化硅。通过光刻，干法刻蚀工艺开窗，使RDL和TSV的铜柱一端连接。通过光刻，电镀工艺在硅片表面制作RDL。RDL包括走线和键合功能。RDL可以包括散热金属块106，如果散热金属块106厚度要求特殊，则要再通过通过种子层溅射，光刻，电镀以及去种子层等工艺制作散热金属块106106，散热金属块106和TSV的铜柱一端连接。
也可以在RDL表面覆盖绝缘层，在绝缘层上开窗露出焊盘。此处RDL金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。焊盘开窗10um到10000um直径。通过光刻，电镀工艺在硅片表面制作键合金属，焊盘高度范围在10nm到1000um，金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。
此处焊盘可以是一面的也可以是两面都有，RDL可以是一面的，也可以是两面都有。
在硅片表面通过光刻和干法刻蚀工艺制作硅空腔104，硅空腔104深度在10nm到400um，空腔104形状可以是方形，梯形，圆形等，其边长或者直径范围在10um到40000um。硅空腔104可以开在焊盘一面，也可以开在填充铜的凹坑一面。
硅空腔104使TSV的底部铜柱露出来，露出来的高度在10um到200um。
202)制作散热铜柱步骤：在硅空腔104露出的铜柱表面置球107，在铜柱对应的另一面散热金属盘表面制作散热铜柱。
如图10所示，涂布助焊剂，通过置球107或者焊锡膏的方式在空腔104内部的铜柱表面置球107，回流后清洗助焊剂。焊球直径在1um到100um，高度在1um到100um，
如图11所示，如果有需要，还可以通过光刻电镀工艺在散热金属块106制作散热铜柱108，铜柱直径10um到100um，高度10um到400um。
203)封装步骤：把功能芯片301焊接在底座201晶圆上，打线引出信号，通过晶圆键合的工艺把晶圆101通过焊盘金属熔融键合盖在底座201晶圆上。
如图12所示，把功能芯片301焊接在底座201晶圆上，打线引出信号。通过晶圆键合的工艺把晶圆101通过焊盘金属熔融键合盖在底座201晶圆上，此处键合温度范围在200到500度。晶圆键合时，载体101晶圆的空腔104内的锡球跟晶圆表面金属焊盘接触，起到热量从表面传导出去的作用。
此处步骤201)中空腔104内可以不置球107，在功能芯片301上置球107，通过贴片工艺把功能芯片301焊接在空腔104底部的铜柱上。
切割键合晶圆成单个封装结构，通过焊接的形式置于基板或PCB板401的凸出导电柱上完成侧面散热型密闭射频芯片封装结构的联通。
切割键合晶圆成单个的封装模组，切割位置位于载体101晶圆的凹坑填铜102位置的中间，切割方式可以是激光切割，也可以是刀具切割，其目的是把凹坑中的填铜102切成两部分，其露出的部分的侧面作为焊接焊盘。
如图12所示，把单个封装模组竖起来放置于设有导电柱或者焊球的PCB板401或者基板上，导电柱顶端为焊锡，通过原位加热或者回流焊的工艺完成模组和基板的联通。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明构思的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明保护范围内。
Claims (4)
1.一种侧面散热型密闭射频芯片封装工艺，其特征在于，具体包括如下步骤：
101）载体上刻蚀步骤：在载体正面通过干法刻蚀的方法制作出凹坑，凹坑内填铜；凹坑形状为立方形、倒梯形、圆柱形或者半球形，凹坑的尺寸范围在10um到10000um之间，此尺寸包括立方形、倒梯形的长宽高或者圆柱形、半球形的直径或高度；在载体上方设置绝缘层，绝缘层厚度范围在10nm到100um之间；在绝缘层上方设置种子层，种子层厚度范围在1nm到100um，种子层本身为是一层或多层结构，种子层采用是钛、铜、铝、银、钯、金、铊、锡、镍中的一种或者多种；其中凹坑内填铜采用电镀铜，使铜金属充满凹坑，并且在200到500度温度下进行密化，通过CMP工艺使载体表面的铜去除，只留下填铜；
102）制作RDL和焊盘步骤：在载体侧面制作RDL即重布线层，先设置绝缘层，该绝缘层厚度范围在10nm到1000um之间，通过光刻，电镀工艺在硅片表面制作RDL，RDL包括走线和键合，此中焊盘高度在10nm到1000um之间；
103）制作空腔步骤：在载体表面通过光刻和干法刻蚀工艺制作硅空腔，硅空腔深度在10nm到400um，硅空腔形状为方形、梯形或圆形，硅空腔的边长、最长边或者直径范围在10um到40000um之间；
104）底座上制作凹坑步骤：另一个作为底座的载体上进行步骤101）的处理，并设置相应的凹坑，并凹坑内填铜；
105）底座上制作TSV步骤：通过光刻，刻蚀工艺在步骤104的作为底座的载体表面制作TSV孔，孔直径范围在1um到1000um，深度在10um到1000um，并且进行步骤102）的处理，其中焊盘和RDL处于同一面的，且位于TSV铜柱露出的一端；对作为底座的载体的TSV铜柱的另一端进行减薄后，通过研磨、湿法腐蚀或干法刻蚀的工艺使铜柱另一端露出；在露出的铜柱表面覆盖绝缘层，通过光刻或刻蚀工艺在绝缘层表面开窗，开窗后使铜柱露出；
106）底座上制作散热铜柱步骤：通过光刻、电镀工艺在作为底座的载体表面制作散热柱，散热柱高度范围在10nm到1000um，散热柱采用铜、铝、镍、银、金、锡材料中的一种或几种，散热柱本身采用一层或多层结构，其高度范围为10nm到1000um；
107）封装步骤：把功能芯片焊接在作为底座的载体上，打线引出信号，把步骤101）的载体通过焊盘金属熔融键合，盖在底座晶圆上，键合温度范围在200到500度；切割键合载体成单个封装结构，通过焊接的形式置于基板或PCB板的凸出导电柱上。
2.根据权利要求1所述的一种侧面散热型密闭射频芯片封装工艺，其特征在于：载体采用是玻璃、石英、碳化硅、氧化铝、环氧树脂，聚氨酯，载体包括4、6、8、12寸中的任意一种的晶圆，厚度范围为200um到2000um。
3.根据权利要求1所述的一种侧面散热型密闭射频芯片封装工艺，其特征在于：在步骤102）中在RDL表面覆盖绝缘层，在绝缘层上开窗露出焊盘；此处RDL的金属采用铜、铝、镍、银、金、锡中的一种或多种；RDL本身为一层或多层结构，其厚度范围为10nm到1000um，焊盘的开窗为10um到10000um的直径。
4.根据权利要求 1 所述的一种侧面散热型密闭射频芯片封装工艺，其特征在于：硅空腔设置在焊盘一面或填充铜的凹坑一面。
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Citations (2)
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