CN1195267C - 基于fpga和cpld实现的脉冲序列编程器 - Google Patents
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Abstract
一种基于FPGA和CPLD实现的脉冲序列编程器，由射频、梯度外电路逻辑接口电路、Forth语言处理单元控制电路、ISA接口控制电路、双口RAM、静态RAM和Forth语言处理单元组成，其电路联接是以Forth语言处理单元为核心，FPGA直接与Forth语言控制电路CPLD相联，Forth语言处理单元FPGA通过驱动电路和缓冲电路与射频、梯度及外电路逻辑接口相连，Forth语言处理单元通过驱动电路和静态RAM及双口RAM相联接；ISA接口控制电路CPLD与双口RAM及PIO相连接，双口RAM与PIO同ISA总线相连接，以本发明的脉冲序列编程器为基础，可以设计成适用于NMR、NQR、MRI系统的谱仪系统，以实现应用影像学的方法进行石油勘探、化学分析、水源寻找和医学临床诊断。
Description
所属技术领域
本发明属于核磁共振技术领域，特别涉及一种基于FPGA(现场可编程门阵列)和CPLD(复杂可编程逻辑器件)实现的脉冲序列编程器。
背景技术
脉冲序列编程器是MRI谱仪的核心部件，不同的MRI谱仪制造商对脉冲序列编程器采用不同的实现方法，有一部分厂商例如MRRS、Datalink、SeveNMR采用的是基于Forth语言处理技术的SMIS MR3020控制系统，其设计思想是：先通过编译器将用PPL语言编写的脉冲序列程序编译成Forth语言，然后再经过Forth语言处理单元形成二进制代码，实施对梯度、射频单元的控制。
HARRIS RTX2000芯片组是处理Forth语言的标准平台。上述MRI谱仪制造商均是将HARRIS RTX2000芯片组作为Forth语言处理器。
RTX2000处理器是基于两个堆栈结构的处理器，这两个堆栈都采用后进先出(Last-In-First-Out)结构。分别称为数据堆栈(Data Stack)和返回堆栈(Return Stack)。见图1所示。参数堆栈是一个256×16位的存储器结构，其最顶层的两个单元分别为TOP寄存器和NEXT寄存器；返回堆栈是一个256×21位宽的存储器结构，其最顶层单元被I寄存器所保留。RTX2000处理器核有8个16位内部寄存器、一个ALU(算术逻辑单元)单元、内部数据总线和执行指令译码与指令执行顺序的硬件控制单元。
RTX2000处理器在结构上采用的是高速并行结构，它的基本操作是通过指令译码器控制所有数据路径，包括程序计数器PC(Program Counter Register)、指令译码器，再通过指令寄存器IR(Instruction Register)的内容决定执行何种操作和决定各种操作的各种顺序。
RTX2000分为无存储器访问操作和有存储器访问操作的两种访问方式。无存储器访问指令是单时钟周期操作，首先，在时钟开始阶段，指令被锁存在指令寄存器IR中，然后指指令译码器完成指令译码，最后执行对应的各种操作，同时完成下一条指令的取指工作。有存储器访问指令是双时钟周期操作，在第一个时钟周期内，通过指令译码，把要访问的存储器地址放在地址总线上，存储器数据总线上出现要操作的数据；在第二个时钟周期，完成ALU操作，同时把下一条将要执行指令的地址放在存储器的地址总线上，为取下一条指令做准备。
RTX2000采用的是两套独立的地址总线和数据总线结构，由于RTX2000内部结构的并行性，它每秒完成的Forth操作最高可达40M/s，因为一条RTX2000指令可以包括多条Forth基本操作。除了包括适于Forth程序运行的硬件结构：CPU核、两个堆栈等外，RXT2000还包括一个硬件乘法器、3个计数定时器、通用I/O接口、中断控制器等，它们为系统的扩展提供了方便，例如处理器可以通过I/0接口访问外部设备。
尽管Forth语言在代码产生效率上优于同时代的其他语言，但由于Forth语言本身的复杂的语法结构和不能支持嵌套结构，所以不如其他语言易于被人接受，使得RTX2000芯片组的需求量不是很大，最终导致RTX2000芯片出现供货困难的状态。
发明内容
针对现有RTX2000处理器存在的问题，本发明提供一种基于FPGA和CPLD实现的脉冲序列编程器。
本发明的脉冲序列编程器虽然也是采用和上述各谱仪制造商相同的设计思想，即通过Forth编译器先将脉冲序列程序编译成Forth语言，然后经Forth编译器编译后下载到处理器中以实现对梯度及射频单元的控制，但我们所采用的Forth语言处理单元以及时序控制系统分别是基于FPGA(现场可编程门阵列)和CPLD(复杂可编程逻辑器件)实现的，而且基于FPGA实现的16位Forth语言处理单元在结构上和Forth语言专用处理器RTX2000完全不同，而在功能上却完全可以替代它，这使得我们的脉冲序列编程系统不受RTX2000芯片供货的限制并且电路结构比较简单，调试维护也很方便。
基于FPGA和CPLD实现的脉冲序列编程器的结构如图1所示。它是由接口电路、Forth语言处理单元控制电路、ISA接口控制电路、双口RAM(DPRAM)、静态RAM(SRAM)和Forth语言处理单元等部分组成。其电路联接是以Forth语言处理单元为核心，FPGA直接与Forth语言控制电路CPLD相联，Forth语言处理单元FPGA通过驱动电路和缓冲电路分别与射频电路接口、梯度电路接口以及外电路逻辑接口相连，Forth语言处理单元通过驱动电路和静态RAM及双口RAM相联接；ISA接口控制电路CPLD与双口RAM及PIO相连接，双口RAM与PIO同ISA总线相连接。
当脉冲序列编程器初始化的时候，主机通过脉冲序列编程器上的PIO口设置DPRAM地址，将一个名为BOOT.IMG文件拷贝到DPRAM中，这时由第一片基于CPLD实现的ISA接口控制电路负责处理ISA总线与DPRAM的硬件连接问题。拷贝结束后，启动Forth语言处理单元，开始执行DPRAM中的BOOT.IMG文件代码，BOOT.IMG实际上是一个引导Forth语言处理单元与主机建立通信的小程序。DPRAM还同时作为主机ISA和Forth语言处理单元之间的一个过渡设备存在，双方的通讯数据的传输就是通过其实现的，在DPRAM的协助下，主机将文件POWER.IMG下载脉冲序列编程器板上的静态RAM中，POWER.IMG包含Forth语言处理单元的可执行代码。下载完成后，Forth语言处理单元调转到静态RAM的地址空间并开始执行POWER.IMG，它包含了脉冲序列编程器上所有的控制命令，在Forth语言处理单元的作用下，这些控制命令得以执行，并通过输入输出口与梯度板和射频板进行数据交换，而Forth语言处理单元与DPRAM及外部设备的硬件接口问题由第二片基于CPLD实现的Forth语言处理单元控制电路完成。
建立起通信之后，主机便向脉冲序列编程器中的RAM传输一个具有30K字节大小的POWER.IMG文件。一旦传输完成，就开始执行RAM中的代码。POWER.IMG是MR3020的操作系统。
当以上的脉冲序列编程器初始化工作完成后，主机就可以向脉冲序列编程器传输一个以fth为后缀的已编译的PPL程序，并运行最新下载的已编译的PPL程序。
以下是基于FPGA和CPLD实现的脉冲序列编程器的各部分电路的功能描述。
梯度电路接口PL1是基于FPGA实现的Forth语言处理单元存储器映射寄存器的扩展口，通过该接口实现脉冲控制器对梯度信号波形频率、相位和增益的控制；外电路逻辑接口PL2口是基于FPGA实现的Forth语言处理单元的I/O总线扩展口，通过PL2接口，脉冲控制单元可以设置图像序列的采样间隔、开始地址和触发波形发生器；射频电路接口PL3为射频控制接口，通过该接口实现脉冲控制器对射频输出脉冲波形频率、相位和增益的控制。主机接口主要是解决计算机与脉冲序列编程器的数据通信。
Forth语言处理单元控制电路：此部分电路是基于CPLD实现的，用于完成存储器各控制信号、驱动电路与缓冲电路使能信号以及外围接口控制信号的译码等控制。
ISA接口控制电路：此部分电路也是基于CPLD实现的，用于完成脉冲序列编程器与主机的接口逻辑控制。
双口RAM(DPRAM)：通过双口RAM可以实现计算机(主机)与Forth语言处理单元的数据交换。
静态RAM(SRAM)：由于本设计的Forth语言处理单元没有片内存储器，所以需要采用静态RAM来扩展外部存储器。该Forth语言处理单元有20根地址信号线，能寻址1M字节的程序/数据存储器地址空间，其地址分配如下表所示。
表1 Forth语言处理单元地址分配表
| 存储器地址 | 用途 |
| 00000-7FFFF | 静态RAM(SRAM) |
| 80000-DFFFF | 没有使用 |
| E0000-EFFFF | EPROM扩展 |
| F0000-F7FFF | DPRAM |
| F8000-FFF7F | 存储器映射I/O，由扩展接口的/IOE控制 |
| FFF80-FFFFF | 没有使用 |
Forth语言处理单元：基于FPGA实现的Forth语言处理单元是脉冲序列编程器的核心，该单元由数据堆栈和返回堆栈、算术/逻辑单元、流指令控制器、中断控制器、时间控制器、取值译码电路、乘法器、I/O接口以及内部寄存器组成，其内部结构如图2所示，以上模块都是使用硬件描述语言—VHDL结合FPGA内部的专用资源实现的，该Forth语言处理单元中的每条指令的执行周期划分为以下四个阶段：取指—译码—按照时序要求执行相应操作—返回操作结果。
当指令周期开始时，首先发生取指操作，指令在第一个时钟周期的上升沿被从存储器中取出，随后根据具体指令，状态控制器和译码单元(这两者又称为控制模块)会产生相应的微操作命令；在时钟的同步作用下，各寄存器、数据堆栈(Data Stack)、返回堆栈(Return Stack)、ALU单元、乘法器、状态控制器和程序计数器开始动作，执行相应读、写、运算、计数等操作；在指令周期将结束时，还要将指令的处理结果写到相应的目的地，进而完成指令功能。在各内部资源执行操作的同时，在控制器的控制下，若当前指令是顺序指令，下一条指令的地址被写入程序计数器(program counter)，然后在适当的时刻又将其放在地址总线上；若当前指令是函数调用指令，那么在将下一条指令地址写入程序计数器前，需要将当前程序计数器的值保存到返回堆栈，以便程序在返回时能取得正确的返回地址。当有中断发生时，也需要保存当前程序计数值到返回堆栈。当前指令执行完毕后，系统会自动根据地址线上出现的值从存储器中取下一条指令，如此反复，系统得以稳定连续地进行。
以下是Forth语言处理单元的实现方法及其关键技术描述。
指令节拍控制的实现：在设计中为了控制指令和每个功能单元的运行节拍，有限状态机是最佳选择对象。基于FPGA实现的Forth语言处理单元的系统时钟是pclk，在非等待状态下，输入时钟iclk的频率是pclk的二倍。因此在VHDL实现中，对单周期指令而言，可以将其指令周期按iclk划分为″run1″和″fetch″两个状态；而双周期指令可以分为″run1″、″run2″、″run3″及″fetch″四个状态。当处于等待状态时，可加入″wait1″和″wait2″或″wait3″和″wait4″两个状态。复位状态定义为RESET1，Forth语言处理单元在复位后与第一次取指之间，有一个长度为两个iclk的准备过程，定义为RESET2和RESET3。状态机的状态转换过程如图3所示。这样″run1″一定是一指令的开始，″fetch″一定是其结束。
状态机采用双进程状态机的实现形式，在状态机的实现过程中定义的枚举类型是STATES，它包含11个枚举值，并定义currentstate和nextstate分别作为现态和次态。
Type STATES is (reset1，reset2，reset3，fetch，run1，run2，run3，wait1，wait2，wait3，wait4)；
Signal currentstate，nextstate：STATES；
上述等待状态是指引脚WAIT出现高电平时Forth语言处理单元所处的状态，WAIT信号一出现，Forth语言处理单元会在接下来的两个iclk处于等待状态(也不再检测WAIT信号)，然后在第三个iclk的上升沿继续检测WAIT信号，若仍有效，继续等待，如此反复，直至WAIT为低电平。
指令的读取：Forth语言处理单元复位后，PC的值为零，开始取第一条指令，此时currentstate为″RESET3″状态，若WAIT信号无效，指令在当前指令周期的第一个iclk的上升沿被读入到指令寄存器IR，若WAIT有效，则延迟取指，直至WAIT信号消失，此时currentstate为″WAIT2″。第二条以后的取指操作与第一条的基本相同，所不同的只是currentstate＝″FETCH″或″WAIT2″。对流指令，要暂停取指操作。由于需要将指令码锁存在IR寄存器中，所以指令的读取采用与状态同步的方式。
指令执行流程的控制：首先，将每个指令的操作划分为多个微操作，将每个寄存器、总线、堆栈、读取方式等都看作一种操作对象，对这些对象的每一种操作为一个微操作，译码器和时钟节拍发生器用来产生微操作命令序列。在本设计中，将每个操作对象的所有微命令定义为一种枚举类型信号，不同的枚举值表示不同的微操作，即每个对象的每种操作方式对应一个枚举信号的一种枚举值。在一个指令周期内，这些枚举信号不是固定不变的，它们在按时钟节拍变化着，包含着时间控制信息，即操作对象何时完成操作。译码器中全部是组合逻辑设计，step的作用相当于信号时钟节拍发生器，它控制着微命令信号在指令周期中的变化，即不同的时钟节拍取不同的操作类型，最终产生微命令序列。图4是控制模块实体的抽象框图，其中输入信号主要是指令代码和时钟节拍信号step，输出是各操作对象的操作控制信号。
流指令的实现：流指令是本设计的Forth语言处理单元中的一种特殊指令，但它并非是一种新的指令，而是以特定的连续方式执行指令集中已有的某条特定指令。这种指令的特点是，只在第一次执行时取指，以后的n次执行不再重新取指，因此流指令的执行中，取指操作是暂时停止的，直到流指令完成后才恢复。在本设计的Forth语言处理单元中没有除法和平方根指令，我们就是通过流指令方式并借助一定的算法实现的。
本发明的基于FPGA和CPLD实现的脉冲序列编程器，可以使得依赖Forth语言处理功能的用户，摆脱Forth语言处理专用芯片的制约，为社会创造更多的财富。
附图说明
图1为本发明的结构示意图，
图2为本发明基于FPGA实现的Forth语言处理单元结构框图，
图3为本发明状态机的状态转换过程图，
图4为本发明控制模块实体的抽象框图，
图5为本发明应用于谱仪系统结构框图。
具体实施方式
本发明的构成如图1所示：以基于FPGA实现的Forth语言处理单元为核心，Forth语言处理单元直接与控制电路CPLD相联接，Forth语言处理单元通过驱动电路和缓冲电路分别与射频电路接口、梯度电路接口及外电路逻辑接口相连，Forth语言处理单元通过驱动电路和静态RAM及双口RAM相联接；ISA接口控制电路CPLD与双口RAM及PIO相联接，双口RAM与PIO同ISA总线相联接。
以本发明的脉冲序列编程器为基础，可以设计成适用于NMR(核磁共振NuclearMagnetic Resonance)、NQR(核四极矩共振Nuclear Quadrupole Resonance)、MRI(核磁共振成像Magnetic Resonance Imaging)系统的谱仪系统，以实现应用影像学的方法进行石油勘探、化学分析、水源寻找和医学临床诊断等等。
采用该脉冲序列编程器设计谱仪系统的方法如下所述：
应用本脉冲序列编程器将脉冲序列解释成各种参数及控制命令，并通过该编程器将附加的图形序列发生单元、梯度波形信号发生单元、射频接收和发送单元以及DSP单元按一定的时序协同起来，使之能够按要求输出RF信号和梯度信号，并能够对接收到的RF信号进行DSP(数字信号处理)处理。各部分的连接关系如图5所示。
Claims (8)
1、一种基于FPGA和CPLD实现的脉冲序列编程器，其特征在于由接口电路、Forth语言处理单元控制电路、ISA接口控制电路、双口RAM、静态RAM和Forth语言处理单元组成，其电路联接是以Forth语言处理单元为核心，FPGA直接与Forth语言控制电路CPLD相联，Forth语言处理单元FPGA通过驱动电路和缓冲电路分别与射频电路接口、梯度电路接口以及外电路逻辑接口相连，Forth语言处理单元通过驱动电路和静态RAM及双口RAM相联接；ISA接口控制电路CPLD与双口RAM及PIO相连接，双口RAM与PIO同ISA总线相连接，当脉冲序列编程器初始化的时候，主机通过脉冲序列编程器上的PIO口设置DPRAM地址，将一个名为BOOT.IMG文件拷贝到DPRAM中，这时由第一片基于CPLD实现的ISA接口控制电路负责处理ISA总线与DPRAM的硬件连接问题，拷贝结束后，启动Forth语言处理单元，开始执行DPRAM中的BOOT.IMG文件代码，DPRAM还同时作为主机ISA和Forth语言处理单元之间的一个过渡设备存在，通过其实现双方的通讯数据的传输，在DPRAM的协助下，主机将文件POWER.IMG下载脉冲序列编程器板上的静态RAM中，POWER.IMG包含Forth语言处理单元的可执行代码，下载完成后，Forth语言处理单元调转到静态RAM的地址空间并开始执行POWER.IMG，它包含了脉冲序列编程器上所有的控制命令，在Forth语言处理单元的作用下，这些控制命令得以执行，而Forth语言处理单元与DPRAM及外部设备的硬件接口问题由第二片基于CPLD实现的Forth语言处理单元控制电路完成；建立起通信之后，主机便向脉冲序列编程器中的RAM传输一个具有30K字节大小的POWER.IMG文件，一旦传输完成，就开始执行RAM中的代码；当以上的脉冲序列编程器初始化工作完成后，主机就可以向脉冲序列编程器传输一个以fth为后缀的已编译的PPL程序，并运行最新下载的已编译的PPL程序。
2、根据权利要求1所述的基于FPGA和CPLD实现的脉冲序列编程器，其特征在于所述的Forth语言处理单元，是脉冲序列编程器的核心，该单元由数据堆栈和返回堆栈、算术/逻辑单元、流指令控制器、中断控制器、时间控制器、取值译码电路、乘法器、I/O接口以及内部寄存器组成，以上模块都是使用硬件描述语言—VHDL结合FPGA内部的专用资源实现的，该Forth语言处理单元中的每条指令的执行周期划分为以下四个阶段，取指—译码—按照时序要求执行相应操作—返回操作结果：当指令周期开始时，首先发生取指操作，指令在第一个时钟周期的上升沿被从存储器中取出；随后根据具体指令，状态控制器和译码单元会产生相应的微操作命令；在时钟的同步作用下，各寄存器、数据堆栈、返回堆栈、ALU单元、乘法器、状态控制器和程序计数器开始动作，执行相应读、写、运算、计数等操作；在指令周期将结束时，还要将指令的处理结果写到相应的目的地，进而完成指令功能，在各内部资源执行操作的同时，在控制器的控制下，若当前指令是顺序指令，下一条指令的地址被写入程序计数器，然后在适当的时刻又将其放在地址总线上，若当前指令是函数调用指令，那么在将下一条指令地址写入程序计数器前，需要将当前程序计数器的值保存到返回堆栈，以便程序在返回时能取得正确的返回地址，当有中断发生时，也需要保存当前程序计数值到返回堆栈，当前指令执行完毕后，系统会自动根据地址线上出现的值从存储器中取下一条指令，如此反复，系统得以稳定连续地进行。
3、根据权利要求1所述的基于FPGA和CPLD实现的脉冲序列编程器，其特征在于所述梯度电路接口PL1是基于FPGA实现的Forth语言处理单元存储器映射寄存器的扩展口，通过梯度电路接口PL1实现脉冲控制器对梯度信号波形频率、相位和增益的控制。
4、根据权利要求1所述的基于FPGA和CPLD实现的脉冲序列编程器，其特征在于所述外电路逻辑接口PL2是基于FPGA实现的Forth语言处理单元的I/O总线扩展口，通过PL2接口脉冲控制单元可以设置图像序列的采样间隔，开始地址和触发波形发生器。
5、根据权利要求1所述的基于FPGA和CPLD实现的脉冲序列编程器，其特征在于所述射频电路接口PL3为射频控制接口，通过该接口实现脉冲控制器对射频输出波形频率、相位和增益的控制。
6、根据权利要求1所述的基于FPGA和CPLD实现的脉冲序列编程器，其特征在于主机接口解决计算机与脉冲序列编程器的数据通信。
7、根据权利要求1所述的基于FPGA和CPLD实现的脉冲序列编程器，其特征在于所述Forth语言处理单元控制电路用于完成存储器各控制信号、驱动电路与缓冲电路使能信号以及外围接口控制信号的译码控制。
8、根据权利要求1所述的基于FPGA和CPLD实现的脉冲序列编程器，其特征在于ISA接口电路用于完成脉冲序列编程器与主机的接口逻辑控制；通过双口RAM实现计算机主机与Forth语言处理单元的数据交换；采用静态RAM扩展外部存储器。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: PHILLIPS( CHINA) INVESTMENT CO., LTD. Free format text: FORMER OWNER: DONGRUI DIGITAL MEDICAL SYSTEM CO., LTD., SHENYANG Effective date: 20041029 Owner name: PHILIPS ( CHINA )INVESTMENT CO., LTD. Free format text: FORMER OWNER: DONGRUI DIGITAL MEDICAL SYSTEM CO., LTD., SHENYANG Effective date: 20041029 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20041029 Address after: 200070, 218 West Tianmu Road, Shanghai, 20-22 floor, Ding Yong Applicant after: Fei Pu (China) Investment Co.,Ltd. Address before: 110179 Liaoning city of Shenyang province Shenyang Hunnan hi tech Industrial Development Zone, East Software Park Applicant before: Philips and Neusoft Medical Systems Co. Effective date of registration: 20041029 Address after: 200070, 218 West Tianmu Road, Shanghai, 20-22 floor, Ding Yong Applicant after: Philips (China) Investment Co.,Ltd. Address before: 110179 Liaoning city of Shenyang province Shenyang Hunnan hi tech Industrial Development Zone, East Software Park Applicant before: Philips and Neusoft Medical Systems Co. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: PHILIPS AND NEUSOFT MEDICAL SY Free format text: FORMER OWNER: PHILIPS ( CHINA )INVESTMENT CO., LTD. Effective date: 20050812 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20050812 Address after: 110179 Liaoning province Shenyang Nanxin District Century Road No. 16 Patentee after: Philips and Neusoft Medical System Co.,Ltd. Address before: 200070, 218 West Tianmu Road, Shanghai, 20-22 Patentee before: Philips (China) Investment Co.,Ltd. |
|
| ASS | Succession or assignment of patent right |
Owner name: DONGRUAN MEDICAL SYSTEMS CO., LTD., SHENYANG Effective date: 20140213 Owner name: PHILIPS (CHINA) INVESTMENT CO., LTD. Free format text: FORMER OWNER: DONGRUAN PHILIPS MEDICAL EQUIPMENT AND SYSTEM CO., LTD. Effective date: 20140213 |
|
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: 110179 SHENYANG, LIAONING PROVINCE TO: 200070 ZHABEI, SHANGHAI |
|
| TR01 | Transfer of patent right |
Effective date of registration: 20140213 Address after: Zhabei District Shanghai City, No. 218 West Tianmu Road 200070 Patentee after: Philips (China) Investment Co.,Ltd. Patentee after: SHENYANG NEUSOFT MEDICAL SYSTEMS Co.,Ltd. Address before: 110179 Liaoning province Shenyang Nanxin District Century Road No. 16 Patentee before: Philips and Neusoft Medical System Co.,Ltd. |
|
| TR01 | Transfer of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20050330 Termination date: 20160627 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |