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CN118922776A - 阵列基板及显示装置 - Google Patents

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CN118922776A
CN118922776A CN202380008020.0A CN202380008020A CN118922776A CN 118922776 A CN118922776 A CN 118922776A CN 202380008020 A CN202380008020 A CN 202380008020A CN 118922776 A CN118922776 A CN 118922776A
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CN
China
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line
sub
retaining wall
substrate
lines
Prior art date
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Pending
Application number
CN202380008020.0A
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English (en)
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张春旭
杜悦
戴珂
杨海鹏
周茂秀
程敏
姜晓婷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Hefei BOE Display Lighting Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Hefei BOE Display Lighting Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by BOE Technology Group Co Ltd, Hefei BOE Display Lighting Co Ltd filed Critical BOE Technology Group Co Ltd
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Abstract

本公开提供的阵列基板及显示装置，包括衬底基板，该衬底基板包括显示区，显示区包括阵列排布的多个子像素区，同行子像素区的颜色相同，同列中每相邻至少两个子像素区为一像素区，同一像素区内的各子像素区的颜色不同；多条栅线，位于子像素区的行间隙处，一条栅线与一行子像素区耦接；多条数据线，位于子像素区的列间隙处，一条数据线与两列子像素区耦接，同一数据线耦接的相邻行子像素区位于相邻列，至少部分数据线包括用于支撑隔垫物的基台，数据线在基台处加宽；至少一个挡墙，邻近基台设置；在由衬底基板垂直指向数据线所在层的方向上，挡墙远离衬底基板一侧的表面高于数据线远离衬底基板一侧的表面；挡墙至少部分包围基台。

Description

阵列基板及显示装置 技术领域
本公开涉及显示技术领域，尤其涉及一种阵列基板及显示装置。
背景技术
薄膜晶体管液晶显示器(Thin Film Transistor Liquid Crystal Display，TFT-LCD)具有体积小、功耗低、画质高、无辐射和携带方便等特点，近年来得到了迅速地发展，已逐渐取代传统的阴极射线管显示装置(Cathode Ray Tube display，CRT)，在当前的平板显示器市场中占据了主导地位。目前，TFT-LCD在各种大中小尺寸的产品上得到了广泛的应用，几乎涵盖了当今信息社会的主要电子产品，如液晶电视、高清晰度数字电视、电脑(台式和笔记本)、手机、平板电脑、导航仪、车载显示、投影显示、摄像机、数码相机、电子手表、计算器、电子仪器、仪表、公共显示和虚幻显示等。
发明内容
本公开提供的阵列基板及显示装置，具体方案如下：
一方面，本公开实施例提供的一种阵列基板，包括：
衬底基板，所述衬底基板包括显示区，所述显示区包括阵列排布的多个子像素区，同行所述子像素区的颜色相同，同列中每相邻至少两个所述子像素区为一像素区，同一所述像素区内的各所述子像素区的颜色不同；
多条栅线和多个像素电路，位于所述子像素区的行间隙处，一条所述栅线通过所述像素电路与一行所述子像素区耦接；
多条数据线，位于所述子像素区的列间隙处，一条所述数据线通过所述像素电路与两列所述子像素区耦接，同一所述数据线耦接的相邻行所述子像素区位于相邻列，至少部分所述数据线包括用于支撑隔垫物的基台，所述数 据线在所述基台处加宽；
至少一个挡墙，邻近所述基台设置；在由所述衬底基板垂直指向所述数据线所在层的方向上，所述挡墙远离所述衬底基板一侧的表面高于所述数据线远离所述衬底基板一侧的表面；所述挡墙至少部分包围所述基台。
在一些实施例中，在本公开实施例提供的上述阵列基板中，所述基台位于同行中至少部分相邻的所述子像素区之间，所述栅线包括第一栅线，所述第一栅线与所述基台所在行的所述子像素区耦接；
所述挡墙包括第一挡墙，所述第一挡墙自所述基台沿列方向延伸的一侧折向所述基台远离所述第一栅线的一侧。
在一些实施例中，在本公开实施例提供的上述阵列基板中，所述像素电路包括晶体管，所述晶体管分别与所述数据线、所述栅线、所述子像素区耦接，所述晶体管包括第一晶体管，所述第一晶体管与所述基台所在所述数据线耦接，且所述第一晶体管在所述基台沿列方向延伸的一侧与所述基台相邻设置；
所述第一挡墙包括第一子挡墙和第二子挡墙；所述第一子挡墙与所述第一晶体管设置在所述基台的同侧、且所述第一子挡墙位于所述第一晶体管远离所述第一栅线的一侧；所述第二子挡墙与所述第一晶体管分居在所述基台的两侧，所述第二子挡墙远离所述第一栅线的端部与所述第一子挡墙远离所述第一栅线的端部在行方向上大致齐平设置，所述第二子挡墙邻近所述第一栅线的端部相对于所述第一子挡墙邻近所述第一栅线的端部更靠近所述第一栅线。
在一些实施例中，在本公开实施例提供的上述阵列基板中，所述挡墙还包括第二挡墙，所述第二挡墙在所述第一挡墙远离所述基台的一侧沿列方向延伸；且在所述基台沿列方向延伸的同一侧，所述第二挡墙邻近所述第一栅线的端部与所述第一挡墙邻近所述第一栅线的端部在行方向上大致齐平设置，所述第二挡墙远离所述第一栅线的端部相对于所述第一挡墙远离所述第一栅线的端部更靠近所述第一栅线。
在一些实施例中，在本公开实施例提供的上述阵列基板中，所述像素电路包括晶体管，所述晶体管分别与所述数据线、所述栅线、所述子像素区耦接，所述晶体管包括第一晶体管，所述第一晶体管与所述基台所在所述数据线耦接，且所述第一晶体管在所述基台沿列方向延伸的一侧与所述基台相邻设置；
所述第二挡墙包括第三子挡墙和第四子挡墙；所述第三子挡墙与所述第一晶体管设置在所述基台的同侧、且所述第三子挡墙位于所述第一晶体管远离所述第一栅线的一侧；所述第四子挡墙与所述第一晶体管分居在所述基台的两侧，所述第四子挡墙远离所述第一栅线的端部与所述第三子挡墙远离所述第一栅线的端部在行方向上大致齐平设置，所述第四子挡墙邻近所述第一栅线的端部相对于所述第三子挡墙邻近所述第一栅线的端部更靠近所述第一栅线。
在一些实施例中，在本公开实施例提供的上述阵列基板中，还包括多个公共电极和多个转接线；其中，所述公共电极位于所述子像素区，同行所述公共电极一体设置，同列中相邻所述公共电极通过所述转接线相连；所述转接线与所述数据线同层设置，部分所述转接线在所述基台远离所述第一晶体管的一侧邻近所述基台设置。
在一些实施例中，在本公开实施例提供的上述阵列基板中，所述基台包括隔垫物站位区，所述隔垫物站位区的中心相对于所述基台的中心靠近所述第一栅线设置。
在一些实施例中，在本公开实施例提供的上述阵列基板中，所述挡墙包括层叠设置的第一挡墙部和第二挡墙部，所述第一挡墙部与所述栅线同层设置，所述第二挡墙部与所述数据线同层设置。
在一些实施例中，在本公开实施例提供的上述阵列基板中，还包括多个像素电极，所述像素电极位于所述子像素区，所述像素电极包括多个狭缝，所述狭缝在所述衬底基板上的正投影与所述挡墙在所述衬底基板上的正投影相互交叠。
在一些实施例中，在本公开实施例提供的上述阵列基板中，所述狭缝在所述衬底基板上的正投影与所述栅线在所述衬底基板上的正投影互不交叠。
在一些实施例中，在本公开实施例提供的上述阵列基板中，还包括多个公共电极和多条公共电极线，所述公共电极位于所述子像素区、一条所述公共电极线与一行所述公共电极耦接，所述狭缝在所述衬底基板上的正投影与所述公共电极线在所述衬底基板上的正投影相互交叠。
在一些实施例中，在本公开实施例提供的上述阵列基板中，所述像素电极在行方向的长度大于所述像素电极在列方向的长度。
在一些实施例中，在本公开实施例提供的上述阵列基板中，还包括多个公共电极和多条公共电极线，所述像素电路包括晶体管，所述晶体管分别与所述数据线、所述栅线、所述子像素区耦接，所述公共电极位于所述子像素区、一条所述公共电极线与一行所述公共电极耦接，所述公共电极线包括避让部，所述避让部朝向远离所述晶体管的一侧凹陷。
在一些实施例中，在本公开实施例提供的上述阵列基板中，所述像素电路包括晶体管，所述晶体管分别与所述数据线、所述栅线、所述子像素区耦接，所述晶体管包括栅极，所述晶体管的第一极为W形结构，所述晶体管的第二极为U形结构，所述W形结构在所述衬底基板上的正投影位于所述栅极在所述衬底基板上的正投影内，所述U型结构的平行边分别位于所述W形结构的两个开口内。
在一些实施例中，在本公开实施例提供的上述阵列基板中，所述衬底基板还包括位于所述显示区一侧的至少一个扇出区；
所述阵列基板还包括位于所述扇出区的多条扇出线和多条第一虚设线，所述扇出线与所述数据线耦接，至少部分所述扇出线之间具有所述第一虚设线，所述第一虚设线在所述扇出线的间隙内沿所述间隙的边界进行布线。
在一些实施例中，在本公开实施例提供的上述阵列基板中，所述间隙为被所述扇出线包围的封闭空间，所述封闭空间内具有沿所述封闭空间的边界进行布线的多条闭合所述第一虚设线。
在一些实施例中，在本公开实施例提供的上述阵列基板中，所述封闭空间包括朝向所述封闭空间的中心延伸的第一凸起，至少邻近所述封闭空间的边界设置的所述第一虚设线包括绕设于所述第一凸起的第二凸起。
在一些实施例中，在本公开实施例提供的上述阵列基板中，所述封闭空间内的全部所述第一虚设线包括所述第二凸起。
在一些实施例中，在本公开实施例提供的上述阵列基板中，邻近所述封闭空间的边界设置的所述第一虚设线包括所述第二凸起，位于所述封闭空间中心区域的所述第一虚设线为“口”字型虚设线。
在一些实施例中，在本公开实施例提供的上述阵列基板中，所述封闭空间为“口”字型，所述第一虚设线为“口”字型。
在一些实施例中，在本公开实施例提供的上述阵列基板中，所述间隙为在朝向所述显示区的一侧开口的半封闭空间，所述半封闭空间位于所述封闭空间远离所述扇出区沿列方向延伸的对称轴的一侧，所述半封闭空间内至少具有沿所述半封闭空间的边界进行布线的多条半封闭所述第一虚设线。
在一些实施例中，在本公开实施例提供的上述阵列基板中，所述半封闭空间内的全部所述第一虚设线均为沿所述半封闭空间的边界进行布线的半封闭虚设线。
在一些实施例中，在本公开实施例提供的上述阵列基板中，邻近所述半封闭空间的边界设置的所述第一虚设线为半封闭虚设线，位于所述半封闭空间中心区域的所述第一虚设线为闭合虚设线。
在一些实施例中，在本公开实施例提供的上述阵列基板中，至少部分所述扇出线包括在远离所述显示区的方向上依次相连的蛇形线、直线和斜线，至少部分所述直线与所述蛇形线、以及所述斜线围成封闭空间，所述封闭空间内具有矩形、蛇形、与所述直线平行、与所述直线大致垂直的所述第一虚设线中的至少一种。
在一些实施例中，在本公开实施例提供的上述阵列基板中，所述扇出区具有至少两个，所述阵列基板还包括位于相邻两个扇出区之间的第一公共电 极总线、以及位于所述扇出区与所述第一公共电极总线之间的多条第二虚设线，所述第一公共电极总线包括并联设置的多条子公共电极线，所述子公共电极线与两个所述扇出区相邻边缘处的所述扇出线大致平行，所述多条第二虚设线并联或独立设置，所述第二虚设线与相邻的单个所述扇出区边缘处的所述扇出线大致平行。
在一些实施例中，在本公开实施例提供的上述阵列基板中，还包括位于相邻两个所述扇出区之间的第一并联线、第二并联线、以及位于非显示区且沿栅线延伸方向延伸的第二公共电极总线，所述第一并联线耦接在所述多条子公共电极线的中间部与所述第二公共电极总线之间，所述第二并联线耦接所述多条子公共电极线的端部。
在一些实施例中，在本公开实施例提供的上述阵列基板中，所述第一公共电极总线与所述第二虚设线的间距大于所述第二虚设线与所述扇出线的间距。
在一些实施例中，在本公开实施例提供的上述阵列基板中，所述第一虚设线的线宽、所述第二虚设线的线宽、所述子公共电极线的线宽与所述扇出线的线宽大致相同，所述第一虚设线的线距、所述第二虚设线的线距、所述子公共电极线的线距是所述扇出线的线距的1～10倍。
另一方面，本公开实施例提供了一种显示装置，包括：相对而置的阵列基板和对向基板，以及位于所述阵列基板与所述对向基板之间的液晶层，所述阵列基板为本公开实施例提供的上述阵列基板。
在一些实施例中，在本公开实施例提供的上述显示装置中，所述对向基板包括黑矩阵，所述挡墙在所述衬底基板上的正投影位于所述黑矩阵在所述衬底基板上的正投影内。
在一些实施例中，在本公开实施例提供的上述显示装置中，所述阵列基板包括公共电极线，在所述子像素区内，所述黑矩阵在所述衬底基板上的正投影相对于所述公共电极线在所述衬底基板上的正投影超出3μm～7μm。
在一些实施例中，在本公开实施例提供的上述显示装置中，所述阵列基 板包括像素电极，所述像素电极包括狭缝，至少部分所述狭缝包括靠近所述公共电极线的第一端、以及远离所述公共电极线的第二端，其中，所述第一端在所述衬底基板上的正投影与所述黑矩阵在所述衬底基板上的正投影相互交叠，所述第二端在所述衬底基板上的正投影与所述黑矩阵在所述衬底基板上的正投影互不交叠。
在一些实施例中，在本公开实施例提供的上述显示装置中，所述数据线包括基台，所述基台包括隔垫物站位区；所述对向基板包括隔垫物，在由所述对向基板指向所述液晶层的方向上，所述隔垫物的尺寸逐渐减小，所述隔垫物靠近所述阵列基板的端部在所述衬底基板上的正投影与所述隔垫物站位区在所述衬底基板上的正投影大致重合。
附图说明
图1为本公开实施例提供的阵列基板的示意图；
图2为图1中z1区域的放大示意图；
图3为图2中z2区域的结构示意图；
图4为沿图3中I-II线的截面图；
图5为图2中公共电极所在层的结构示意图；
图6为图2中栅线所在层的结构示意图；
图7为图2中有源层的结构示意图；
图8为图2中数据线所在层的结构示意图；
图9为图2中绝缘层的结构示意图；
图10为图2中像素电极的结构示意图；
图11为图1中z区域的放大示意图；
图12为图1中z3区域的放大示意图；
图13为图1中z4区域的放大示意图；
图14为图1中z5区域的放大示意图；
图15为图1中z6区域的一种放大示意图；
图16为图1中z6区域的又一种放大示意图；
图17为图1中z6区域的又一种放大示意图；
图18为图1中z6区域的又一种放大示意图；
图19为图1中z'区域的放大示意图；
图20为图1中z7区域的放大示意图；
图21为本公开实施例提供的显示装置的示意图；
图22为沿图21中III-IV线的截面图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。需要注意的是，为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。需要注意的是，在附图中，为了清楚，放大了层、膜、面板、区域等的厚度。在本公开中参照作为理想化实施方式的示意图的横截面图描述示例性实施方式。这样，将预计到作为例如制造技术和/或公差的结果的与图的形状的偏差。因而，本公开中描述的实施方式不应解释为限于如本公开中所示的区域的具体形状，而是包括由例如制造所导致的形状方面的偏差。例如，图示或描述为平坦的区域可典型地具有粗糙的和/或非线性的特征；所图示的尖锐的角可为圆形的等。因而，图中所示的区域在本质上是示意性的，并且它们的尺寸和形状不意图图示区域的精确形状、不反映真实比例，目的只是示意说明本公开内容。并且自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。为了保持本公开实施例的以下说明清楚且简明，本公开省略了已知功能和已知部件的详细说明。
除非另作定义，此处使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性， 而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“内”、“外”、“上”、“下”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在下面的描述中，当元件或层被称作“在”另一元件或层“上”或“连接到”另一元件或层时，该元件或层可以直接在所述另一元件或层上、直接连接到所述另一元件或层，或者可以存在中间元件或中间层。当元件或层被称作“设置于”另一元件或层“的一侧”时，该元件或层可以直接在所述另一元件或层的一侧，直接连接到所述另一元件或层，或者可以存在中间元件或中间层。然而，当元件或层被称作“直接在”另一元件或层“上”、“直接连接到”另一元件或层时，不存在中间元件或中间层。术语“和/或”包括一个或更多个相关列出项的任意和全部组合。
目前显示领域竞争日益激烈，低成本思维贯彻整个显示领域。相较于同一像素的三个子像素由三条数据线和一条栅线控制的常规方案，三栅(Tri-Gate)方案中两个像素的六个子像素由两条数据线和三根栅线控制，由此使得数据线减少至原来的三分之一，相应地，减少了源极驱动电路的数量，大幅降低了材料成本，尤其适用于车载显示屏、电视等中大尺寸液晶显示产品。
为了控制液晶盒厚的均一性并使液晶显示产品受力时具有良好的抗压性，在液晶显示产品的两基板之间通常会设置隔垫物(PS)，但是在搬运液晶显示产品及对其进行压力测试时，隔垫物受力而发生偏移可能划伤配向层(PI)，进而造成划伤部位的液晶紊乱出现漏光，影响显示效果。针对三栅产品，由于子像素倒过来后栅线方向变为了子像素的长边方向，数据线方向变为了子像素的短边方向，狭缝(slit)电极的开口朝向也随之变化，导致漏光区由栅线方向变为了数据线方向；为解决漏光不良，需要较宽的黑矩阵(BM)遮挡 隔垫物，降低了开口率。
为了改善相关技术中存在的上述技术问题，本公开实施例提供的一种阵列基板，如图1至图4所示，包括：
衬底基板101，该衬底基板101包括显示区AA，显示区AA包括阵列排布的多个子像素区SP，同行子像素区SP的颜色相同，同列中每相邻至少两个子像素区SP为一像素区P，同一像素区P内的各子像素区SP的颜色不同；这里“行”指的是与栅线102延伸方向为行方向，“列”指的是与数据线103延伸方向为列方向，示例性地，子像素区P包括红色子像素区R、绿色子像素区G、蓝色子像素区B，同列相邻的红色子像素区R、绿色子像素区G、蓝色子像素区B构成一个像素区P，需要说明的是，本案中以一个像素包括三个子像素示意，可选的，也可以包括四个或其他数量的子像素，例如还包括白色子像素，在此不限定；另外，子像素区SP的颜色可理解为：在对向基板与阵列基板对盒后，对向基板上设置的色阻对应子像素的颜色，或者在阵列基板上设置的色阻结构对应子像素的颜色(即COA技术)；
多条栅线102和像素电路(包括晶体管105)，位于子像素区PS的行间隙处，一条栅线102通过像素电路与一行子像素区SP耦接(即与子像素区SP的像素电极109耦接)，在一些实施例中，一个晶体管105与一个像素电极109耦接；可选地，栅线102的材料可以包括钼(Mo)、铝(Al)、铜(Cu)、钛(Ti)、铬(Cr)、镍(Ni)等金属，栅线102可以为单层结构或叠层结构，例如栅线102为由钼金属层构成的单层结构；在本公开中的“耦接”可以是直接电连接，也可以是间接电连接，例如通过其他线路或元器件(晶体管等)实现电连接；
多条数据线103，位于子像素区SP的列间隙处，一条数据线103通过像素电路与两列子像素区SP耦接，同一数据线103耦接的相邻行子像素区SP位于相邻列，至少部分数据线103包括用于支撑隔垫物PS的基台1031，为提高支撑稳定性，可在基台1031处将数据线103加宽设置；可选地，隔垫物PS的形状可为八边形，在隔垫物PS的形状基础上可将基台1031扩大一圈，例 如扩大3μm～7μm；在一些实施例中，数据线103的材料可以包括钼(Mo)、铝(Al)、铜(Cu)、钛(Ti)、铬(Cr)、镍(Ni)等金属，数据线103可以为单层结构或叠层结构，例如数据线103为由钛金属层/铝金属层/钛金属层构成的叠层结构；
至少一个挡墙104，邻近基台1031设置、且挡墙104至少部分包围基台1031；在由衬底基板101垂直指向数据线103所在层的方向Z上，挡墙104远离衬底基板101一侧的表面高于数据线103远离衬底基板101一侧的表面，换言之，挡墙104会高出数据线103；可选地，挡墙104包括层叠设置的第一挡墙部104'和第二挡墙部104"，第一挡墙部104'与栅线102同层、同材料设置，第二挡墙部104"与数据线103同层、同材料设置，使得因位于栅线102所在层的第一挡墙部104'的垫高作用，与数据线103同层的第二挡墙部104"会高出数据线103。
在本公开实施例提供的上述阵列基板中，通过在基台1031附近设置高出基台1031的挡墙104，可有效防止隔垫物PS滑出挡墙104，从而避免了隔垫物PS划伤配向层造成漏光。并且，通过设置挡墙104至少部分包围基台1031，即挡墙104的形状随隔垫物PS的可能滑动方向做出弯折，这样挡墙104与基台1031就可以共用遮挡基台1031的黑矩阵，而不会进一步占用开口区；若挡墙104设计为沿数据线103方向(即列方向Y)延伸的常规直条型，则需要增加相应的黑矩阵来防止挡墙104漏出造成金属反光；因此，本公开通过将挡墙104至少部分包围基台1031设置，利于提升开口率。
在本公开中，“同层”指的是采用同一成膜工艺形成用于制作特定图形的膜层，然后利用同一掩模板通过一次构图工艺形成的层结构。即一次构图工艺对应一道掩模板(mask，也称光罩)。根据特定图形的不同，一次构图工艺可能包括多次曝光、显影或刻蚀工艺，而所形成层结构中的特定图形可以是连续的也可以是不连续的，这些特定图形可能处于相同的高度或者具有相同的厚度、也可能处于不同的高度或者具有不同的厚度。基于此，通过将第一挡墙部104'与栅线102同层、将第二挡墙部104"与数据线103同层，可以减少掩 膜次数，提高生产效率，并减少膜层数量，利于产品轻薄化设计。
在一些实施例中，在本公开实施例提供的上述阵列基板中，如图2、图3、图6和图8所示，基台1031位于同行中至少部分相邻的子像素区SP之间，栅线102包括第一栅线1021，第一栅线1021与基台1031所在行的子像素区SP耦接；挡墙104包括第一挡墙1041，第一挡墙1041自基台1031沿列方向Y延伸的一侧折向基台1031远离第一栅线1021的一侧，以阻挡隔垫物PS斜向左上和右上的滑动，同时又可以不进一步占用开口区。
在一些实施例中，在本公开实施例提供的上述阵列基板中，如图2、图3、图6至图8所示，晶体管105分别与数据线103、栅线102、子像素区SP耦接(即与子像素区SP的像素电极109耦接)，晶体管105包括第一晶体管1051，第一晶体管1051与基台1031所在数据线103耦接，且第一晶体管1051在基台1031沿列方向Y延伸的一侧与基台1031相邻设置，例如第一晶体管1051位于基台1031的左下角；第一挡墙1041包括第一子挡墙411和第二子挡墙412；第一子挡墙411与第一晶体管1051设置在基台1031的同侧、且第一子挡墙411位于第一晶体管1051远离第一栅线1021的一侧，第二子挡墙412与第一晶体管1051分居在基台1031的两侧，这样就可以利用第一子挡墙411阻挡隔垫物PS向基台1031的左侧和左上滑动，利用第二子挡墙412阻挡隔垫物PS向基台1031的右侧和右上滑动，同时第一晶体管1051可阻挡隔垫物PS向基台1031的左下滑动。
并且，为有效防止隔垫物PS向基台1031的左上、右上滑动，可设置第二子挡墙412远离第一栅线1021的端部与第一子挡墙411远离第一栅线1021的端部在行方向X上大致齐平(即齐平或在因制作、测量等因素造成的误差范围内)设置；同时，因第一晶体管1051的存在，导致基台1031设置有第一晶体管1051的基台1031的左侧布线空间小于基台1031的右侧布线空间，因此，基台1031右侧的第二子挡墙412邻近第一栅线1021的端部可以相对于基台1031左侧的第一子挡墙411邻近第一栅线1021的端部更靠近第一栅线1021，这样还可以在一定程度上利用第二子挡墙412防止隔垫物PS朝向基 台1031的右下滑动。
考虑到如果第一挡墙1041距离隔垫物PS本身较近，例如距离隔垫物PS靠近阵列基板的端部的边缘小于20μm，则在第一挡墙1041外可增加第二挡墙1042，这样可以在隔垫物PS遭受按压可能冲出第一挡墙1041后，利用第二挡墙1042进行进一步阻挡；而若第一挡墙1041距离隔垫物PS本身较远，例如隔垫物PS靠近阵列基板的端部的边缘大于20μm时，可不设计第二挡墙1042。例如第一挡墙1041的弯折部分因为距离隔垫物PS较远，因此第一挡墙1041的弯折部分外侧不设置第二挡墙1042；而第一挡墙1041的直线部分因为距离隔垫物PS较近，因此第一挡墙1041的直线部分外侧设置了第二挡墙1042。
基于此，在本公开实施例提供的上述阵列基板中，如图2至图4、图6至图8所示，挡墙104还可以包括第二挡墙1042，第二挡墙1042在第一挡墙1041远离基台1031的一侧沿列方向Y延伸；且在基台1031沿列方向Y延伸的同一侧，第二挡墙1042邻近第一栅线1021的端部与第一挡墙1041邻近第一栅线1021的端部在行方向X上大致齐平(即齐平或在因制作、测量等因素造成的误差范围内)设置，第二挡墙1042远离第一栅线1021的端部相对于第一挡墙1041远离第一栅线1021的端部更靠近第一栅线1021；在一些实施例中，第二挡墙1042远离第一栅线1021的端部相对于第一挡墙1041沿列方向Y延伸的直线部分远离第一栅线1021的端部更靠近第一栅线1021。
在一些实施例中，为了在基台1031左右两侧进一步防止隔垫物PS滑出，如图3、图6和图8所示，可以设置第二挡墙1042包括第三子挡墙421和第四子挡墙422；第三子挡墙421与第一晶体管1051位于基台1031的同侧、且第三子挡墙421位于第一晶体管1051远离第一栅线1021的一侧；第四子挡墙422与第一晶体管1051分居在基台1031的两侧，第四子挡墙422远离第一栅线1021的端部与第三子挡墙421远离第一栅线1021的端部在行方向X上大致齐平(即齐平或在因制作、测量等因素造成的误差范围内)设置，第四子挡墙422邻近第一栅线1021的端部相对于第三子挡墙421邻近第一栅线 1021的端部更靠近第一栅线1021，可选地，第三子挡墙421邻近第一栅线1021的端部与第一子挡墙411邻近第一栅线1021的端部大致齐平(即齐平或在因制作、测量等因素造成的误差范围内)设置，第四子挡墙422邻近第一栅线1021的端部与第二子挡墙412邻近第一栅线1021的端部大致齐平(即齐平或在因制作、测量等因素造成的误差范围内)设置。
在一些实施例中，在本公开实施例提供的上述阵列基板中，如图2、图3、图5和图8所示，还可以包括多个公共电极106和多个转接线107；其中，公共电极106位于子像素区SP，同行公共电极106一体设置，同列中相邻公共电极106通过转接线107相连，使得转接线107跨越栅线102；转接线107与数据线103同层设置，部分转接线107可以在基台1031远离第一晶体管1051的一侧邻近基台1031设置，以利用转接线107在基台1031右下防止隔垫物PS滑出。可选地，如图8至图10所示，转接线107可通过贯穿绝缘层的第一过孔h1连接公共电极106和转接电极108，即转接线107实现相邻行公共电极106之间的电连接，在h1过孔位置，通过与像素电极109同层设置的转接电极108，实现对与源漏金属同层的转接线107与公共电极106之间电连接，具体的，转接电极108与像素电极109同层设置，参考图10，与转接电极108相邻的像素电极109设置有与转接电极108至少部分围绕设置的凹陷部，便于在像素电极109尽量设置较大的情况下避免与转接电极108实现电连接，第一过孔h1在转接线107的位置贯穿钝化层(PVX)，第一过孔h1在公共电极106的位置贯穿钝化层(PVX)和栅绝缘层(GI)。在一些实施例中，公共电极106、像素电极109的材料包括氧化铟锡(ITO)、氧化铟锌(IZO)等透明导电材料；栅绝缘层(GI)和钝化层(PVX)的材料均可以为氧化硅、氮化硅、氮氧化硅等无机绝缘材料中的至少一种。另外，通过将转接线107与数据线103同层、将转接电极108与像素电极109同层，可以减少掩膜次数，提高生产效率，并减少膜层数量，利于产品轻薄化设计。
在一些实施例中，在本公开实施例提供的上述阵列基板中，如图3所示，基台1031包括隔垫物站位区311，隔垫物站位区311在衬底基板101上的正 投影与隔垫物PS朝向阵列基板的端部在衬底基板101上的正投影大致重合(即重合或在因制作、测量等因素造成的误差范围内)，可选地，隔垫物站位区311的中心O1相对于基台1031的中心O2靠近第一栅线1021设置，相当于隔垫物站位区311远离第一栅线1021的边界与基台1031远离第一栅线1021一侧的边界之间的距离d1大于隔垫物站位区311靠近第一栅线1021的边界与基台1031靠近第一栅线1021一侧的边界之间的距离d2，以尽可能多的将遮挡基台1031所需的黑矩阵与遮挡与第一栅线1021耦接的晶体管105所需的黑矩阵重合，从而提升开口率。同时在确保开口率不受影响的情况下适当增大距离d1，还可以减小数据线103的电阻，可选地，10μm≤d1≤80μm，例如d1为10μm、20μm、30μm、40μm、50μm、60μm、70μm、80μm等。
在一些实施例中，在本公开实施例提供的上述阵列基板中，如图2、图3、图8至图10所示，像素电极109位于子像素区SP，像素电极109在行方向X上的长度大于其在列方向Y上的长度，且像素电极109可通过贯穿绝缘层(例如钝化层PVX)的第二过孔h2与晶体管105的第二极513耦接；像素电极109可以包括多个狭缝1091，部分狭缝1091在衬底基板101上的正投影与挡墙104在衬底基板101上的正投影相互交叠。由于人眼对绿色较为敏感，面板透过率与绿色子像素区G的开口率强相关，故本公开可将隔垫物PS置于红色子像素区R或蓝色子像素区B之间列间隙处的数据线102上，以尽量减小对绿色子像素区G开口率的影响；同时为了保证红色子像素区R、蓝色子像素区B和绿色子像素区G内公共电极106与像素电极109构成的存储电容Cst的一致性，红色子像素区R、蓝色子像素区B和绿色子像素区G内像素电极109的狭缝1091开设情况可以相同，且由于需要在红色子像素区R的开口区之间或蓝色子像素区B的开口区之间设置黑矩阵来遮挡承载隔垫物PS的基台1031，致使红色子像素区R或蓝色子像素区B内的部分狭缝1091会在垂直衬底基板101的方向Z上与基台1031附近的挡墙104相互交叠。
继续参见图2、图3、图6和图10可知，狭缝1091在衬底基板101上的正投影可以与栅线102在衬底基板101上的正投影互不交叠，这样设置，可 以保证在邻近栅线102的位置像素电极109下方的膜层较平坦，使得该位置处位于像素电极109上方的配向层的取向较好，不会出现漏光问题，因此无需采用黑矩阵进行遮挡，利于提升开口率。
另外，由图2、图3、图6和图10可见，本公开还可以具有多条公共电极线110，公共电极线110与栅线102同层、同材料设置，一条公共电极线110与一行公共电极106耦接，可选地，公共电极106与公共电极线110层叠接触电连接，狭缝1091在衬底基板101上的正投影与公共电极线110在衬底基板101上的正投影相互交叠；在此情况下，因为有公共电极线110遮挡背光，故公共电极线110处的狭缝1091不会存在光学不良(例如液晶紊乱造成显示发黑的现象)；但是公共电极线110的存在会导致该位置相对于开口区偏高，使得配向层在该位置的取向(rubbing)不好，进而造成该位置的液晶紊乱，故需要采用黑矩阵进行遮挡；为保证较好的遮挡效果，黑矩阵超出公共电极线110的尺寸在对位精度范围内(例如3μm～7μm)即可。现有技术一般设计超出10μm，因此和现有相比本公开增加了出光面积，提高了透过率。
在一些实施例中，可利用一张掩膜板制作公共电极106所在层与栅线102所在层的图案，在工艺上，首先用掩膜板制备公共电极106所在层的图案，如图5所示，接下来制备栅线102所在层的图案，接下来制备栅绝缘层，如氮化硅层，可选的本案中，公共电极106所在层与栅线102所在层用相同的掩膜板制备，可以降低成本，因此在制备公共电极106所在层图案化后，形成子像素区域对应的公共电极图案和在栅线102所在区域对应的公共电极层图案，其中在栅线102所在区域对应的公共电极图案层和栅线102直接接触，实现电连接；换言之，在栅线102对应的位置，垂直于衬底基板101的方向上，公共电极106所在层和栅线102相互交叠。在此情况下，如图5和图6所示，在公共电极106所在层存在与栅线102所在层中的栅线102、公共电极线110、挡墙104(包括第一挡墙1041、第二挡墙1042、第一子挡墙411、第二自挡墙412、第三子挡墙421、第四自挡墙422)相似的图案，对应标记为102'、110'、104'、1041'、1042'、411'、412'、421'、422'。因公共电极106为 块状电极，故在公共电极106所在区域内与公共电极线110、挡墙104(包括第一挡墙1041、第二挡墙1042、第一子挡墙411、第二自挡墙412、第三子挡墙421、第四自挡墙422)对应的图案110'、104'、1041'、1042'、411'、412'、421'、422'是一体设置而非相互独立的。
在一些实施例中，在本公开实施例提供的上述阵列基板中，如图2、图3、图6和图8所示，晶体管105的栅极511可以为矩形结构且与栅线102一体设置，晶体管105的第一极512为W形结构，晶体管105的第二极513为U形结构，W形结构在衬底基板101上的正投影位于矩形结构在衬底基板101上的正投影内，U型结构的平行边分别位于W形结构的两个开口内。采用此种结构的晶体管105，利于提高像素充电率，尤其适用于分辨率(PPI)小，子像素尺寸大，像素电极109和公共电极106的面积大，二者之间的存储电容Cst比较大(例如2.3pF)的产品。为适配较大的存储电容Cst，晶体管105的沟道宽长比可以为83/3.8；远大于现有技术中单晶体管的沟道宽长比40/4。在一些实施例中，如图3所示，第二极513具有与栅极511至多部分交叠的开孔h，这样可以在保证第二极513的U型结构中平行边连接性的情况下，尽可能考虑对位偏差(OVL)后使得第二极513与栅线102有更少的交叠，以减少栅线102与第二极513的寄生电容Cgs。在一些实施例中，为避免公共电极线110与晶体管105的栅极511短接，可以设置公共电极线110包括朝向远离晶体管105的一侧凹陷的避让部1101，如图3所示。
在一些实施例中，晶体管105可以为P型晶体管或N型晶体管，晶体管105可以为底栅型晶体管、顶栅型晶体管或双栅型晶体管等，在此不做限定。晶体管105的第一极512可以为源极、第二极513为漏极，或者晶体管105的第一极512为漏极、第二极513为源极；晶体管105的有源层514的材料可以为非晶硅(a-Si)、多晶硅(poly)、氧化物(Oxide，如铟镓锌氧化物IGZO)等。
在一些实施例中，可利用一张掩膜板制作数据线103所在层与晶体管105的有源层514的图案，具体可先涂布半导体层，然后涂布数据线层，接下来 在用一张掩膜板分别对数据线层图案化形成数据线103、晶体管105的第一极512和第二极513、挡墙104(包括第一挡墙1041、第二挡墙1042、第一子挡墙411、第二自挡墙412、第三子挡墙421、第四自挡墙422)、以及转接线107，然后对半导体层图案化形成有源层154，接下来涂布钝化层PVX，例如氮化硅层，然后再涂布像素电极层，对像素电极层进行图案化形成像素电极109。在此情况下，如图7和图8所示，有源层154存在与数据线103所在层中的数据线103、挡墙104(包括第一挡墙1041、第二挡墙1042、第一子挡墙411、第二自挡墙412、第三子挡墙421、第四自挡墙422)、以及转接线107相似的图案，可对应标记为103”、104”、1041”、1042”、411”、412”、421”、422”、107”。
在一些实施例中，在本公开实施例提供的上述阵列基板中，如图1、图11至图14所示，衬底基板101还可以包括位于显示区AA一侧的至少一个扇出区FA；阵列基板还可以包括位于扇出区FA的多条扇出线111，扇出线111在FA1区为斜线，一般由覆晶薄膜COF引至其需要连接的数据线103的位置，扇出线111在FA2区左右两侧为直线，扇出线111在FA2区下方的布线为蛇形线，蛇形线与数据线103相连；为保证每条扇出线111的阻值相同，与覆晶薄膜COF在列方向Y上的对称轴MN越近的扇出线111绕线越短，不同的绕线长度导致出现了FA2区空白(即间隙S)。发明人发现，布线区金属密度差异在53％以下时，刻蚀均一性差异导致的刻蚀量不同现象较小。且线宽越小，刻断的可能性就越高，一般线宽在4.5μm及以上时，良率差异不大。但本公开中FA1区与FA2区金属密度分别为68.13％和1.4％，差异在66.7％左右，大于53％，且FA2区的金属线宽为3.9μm，断线不良风险就会很高。本公开可在该间隙S处设置第一虚设线112，且第一虚设线112在扇出线111的间隙S内沿间隙S的边界进行布线，以使得间隙S周围的扇出线111都能得到相同方向的第一虚设线112来做防护，保证刻蚀的均一性，降低断线风险。
发明人发现，在间隙S内布设4条或5条第一虚设线112即可有效防止周围的扇出线111断线，因此，本公开中第一虚设线112可以设置4条或5 条，在此情况下，若间隙S较大，则在全部第一虚设线112远离扇出线111的内侧仍会具有空白区；当然，在一些实施例中，可设置5条以上的第一虚设线112，并使得第一虚设线112在间隙S处均匀排布。
在一些实施例中，在本公开实施例提供的上述阵列基板中，如图11至图13所示，至少部分扇出线111包括在远离显示区AA的方向上依次相连的蛇形线1111、直线1112和斜线1113，在本公开中，直线1112与数据线103延伸方向相同，斜线1113相对于栅线102延伸方向有夹角；至少部分直线1112与蛇形线1111、以及斜线1113围成的间隙S为封闭空间S'，封闭空间S'内具有沿封闭空间S'的边界进行布线的多条闭合的第一虚设线112；在一些实施例中，如图12和图13所示，封闭空间S'包括朝向封闭空间S'的中心延伸的第一凸起c，相应地，至少部分第一虚设线112可以包括绕设于第一凸起c的第二凸起c'；例如在图13左起第二个封闭空间S'内，邻近封闭空间S'的边界设置的第一虚设线112包括第二凸起c'，位于封闭空间S'中心区域的第一虚设线112可以为不具有第二凸起c'的“口”字型虚设线；在图12、以及图13左起第一个封闭空间S'内，全部第一虚设线112包括第二凸起c'。在一些实施例中，如图11所示，左起第一个和第四个封闭空间S'为“口”字型，相应地，其内部的第一虚设线112为“口”字型。可选的，本案中虚设线的密度小于扇出线的排布密度。
应当理解的是，如图15至图18所示，本公开中封闭空间S'内第一虚设线112还可以设置为矩形、蛇形、与直线1112平行、与直线1112大致垂直等至少一种形式，但这些形式的第一虚设线112仅可对其邻近的扇出线111进行保护，因此，本公开优选以图12和图13所示整圈布线的方式在封闭空间S'设置第一虚设线112。
在一些实施例中，在本公开实施例提供的上述阵列基板中，如图11和图14所示，间隙S可为半封闭空间S"，例如至少部分直线1112与斜线1113围成在朝向显示区AA的一侧开口且近似为“门”字型的半封闭空间S"，半封闭空间S"位于封闭空间S'远离扇出区FA沿列方向Y延伸的对称轴MN的一侧， 半封闭空间S"内至少具有沿半封闭空间S"的边界进行布线的多条半封闭的第一虚设线112。例如在图14中，半封闭空间S"内的全部第一虚设线112均为沿半封闭空间S"的边界进行布线的半封闭虚设线；在图11中左起第三个半封闭空间S"内，邻近半封闭空间S"的边界设置的所述第一虚设线112为半封闭虚设线，位于半封闭空间S"中心区域的第一虚设线112为闭合虚设线。
在一些实施例中，在本公开实施例提供的上述阵列基板中，如图1、图19和图20所示，扇出区FA具有至少两个，阵列基板还包括位于相邻两个扇出区FA之间的第一公共电极总线113、以及位于扇出区FA与第一公共电极总线113之间的多条第二虚设线114，第一公共电极总线113包括并联设置的多条子公共电极线1131，子公共电极线1131与两个扇出区AA相邻边缘处的扇出线111大致平行(即平行或在因制作、测量等因素造成的误差范围内)，多条第二虚设线114并联或独立设置，第二虚设线114与相邻的单个扇出区FA边缘处的扇出线111大致平行(即平行或在因制作、测量等因素造成的误差范围内)，这样在增加与边缘的扇出线111形状相同的第二虚设线114的同时，直接将扇出区FA边缘外的子公共电极线1131的形状也设计成类似扇出线111的形状，更利于增加扇出区FA边缘扇出线111的刻蚀均一性。考虑到相对于第一公共电极总线113，第二虚设线114更靠近扇出线111，因此，第一虚设线114对扇出线111的刻蚀均一性影响更大，基于此，在本公开中第一公共电极总线113与第二虚设线114的间距可以大于第二虚设线114与扇出线111的间距。
继续参见图19可知，在相邻两个扇出区FA之间可以具有第一并联线115和第二并联线116，在非显示区内可具有沿栅线102延伸方向延伸的第二公共电极总线117，其中，第一并联线115耦接在多条子公共电极线1131的中间部与第二公共电极总线117之间，第二并联线116耦接多条子公共电极线1131的端部，这样就可以利用第一并联线115和第二并联线116实现多条子公共电极线1131的并联，同时，第二并联线116未耦接子公共电极线1131的一端可以与电路板(可选的是柔性电路板或者印刷电路板)耦接，以使得电路板 等电路提供的公共电压信号依次经第二并联线116、子公共电极线1131和第一并联线115传递给非显示区且沿栅线102延伸方向延伸的第二公共电极总线117。可选的，电路板上设置有源极驱动芯片(source IC)。继续参考图19，显示区AA设置在第二公共电极总线117远离第一并联线115的一侧，显示区AA包括的公共电极可以与第二公共电极总线117实现电连接，具体可以通过过孔实现电连接，例如第二公共电极总线117与栅线102同层，公共电极通过过孔实现电极层与栅极线层的电连接。可选的，在第一并联线115两侧设置有多条与数据线103延伸方向相同的信号线(图19中共设置了4条，具体设置数目不限定，可以在第一并联线115两侧设置数量相同的信号线)，实现将多条子公共电极线1131连接到一起，可选的，第二公共电极总线117，第一并联线115，以及第一并联线115两侧的信号线同层同材料设置，例如可以是栅线层。继续参考图19，在非显示区还包括焊盘HP结构，焊盘HP用于和数据线103电连接，当电路板(例如柔性电路板)与焊盘HP绑定，用于给数据线103传输数据信号，本案中第二并联线116可以将多根子公共电极线1131电连接后，用于与电路板实现电连接，传输公共电极信号。图19示意的扇出线111和第二虚设线114的数量可以是多根，扇出线111的一端与焊盘HP电连接，另外一端与显示区AA的数据线103电连接。
在一些实施例中，在本公开实施例提供的上述阵列基板中，第一虚设线112的线宽、第二虚设线114的线宽、子公共电极线1131的线宽与扇出线111的线宽可以大致相同(即相同、或在因制作、测量等因素造成的误差范围内)，第一虚设线112的线距、第二虚设线114的线距、子公共电极线1131的线距是扇出线111的线距的1～10倍，例如扇出线111的线距为3.5μm～5.5μm，第一虚设线112的线距、第二虚设线114的线距、子公共电极线1131的线距为3.5μm～30μm，例如3.5μm、5μm、10μm、15μm、20μm、25μm、30μm等；在此范围内，既可以防止断线、又可以避免制程中静电积累过多而造成短接；可选地，为保证刻蚀均一性最好，第一虚设线112的线距、第二虚设线114的线距、子公共电极线1131的线距可与扇出线111的线距相同。
基于同一发明构思，本公开实施例提供了一种显示装置，如图21和图22所示，包括相对而置的阵列基板001和对向基板002，以及位于阵列基板001与对向基板002之间的液晶层003，其中，阵列基板001为本公开实施例提供的上述阵列基板，对向基板002包括黑矩阵201和色阻202等。由于该显示装置解决问题的原理与上述阵列基板解决问题的原理相似，因此，该显示装置的实施可以参见上述阵列基板的实施例，重复之处不再赘述。
在一些实施例中，在本公开实施例提供的上述显示装置中，如图21和图22所示，挡墙104在衬底基板101上的正投影位于黑矩阵201在衬底基板101上的正投影内，以防止挡墙104漏出造成金属反光。继续参见图21可知，黑矩阵201在衬底基板101上的正投影可相对于公共电极线110在衬底基板101上的正投影超出3μm～7μm，以提高开口率；并且，至少部分狭缝1091包括靠近公共电极线110的第一端、以及远离公共电极线110的第二端，可选地，为避免第一端处因公共电极线110的存在造成液晶紊乱而漏光，可使得第一端在衬底基板101上的正投影与黑矩阵201在衬底基板101上的正投影相互交叠，第二端在衬底基板101上的正投影与黑矩阵201在衬底基板101上的正投影互不交叠。
在一些实施例中，在本公开实施例提供的上述显示装置中，还可以包括位于阵列基板001入光侧的背光模组，该背光模组可以为直下式背光模组，也可以为侧入式背光模组。可选地，侧入式背光模组可以包括灯条、层叠设置的反射片、导光板、扩散片、棱镜组等，灯条位于导光板厚度方向的一侧。直下式背光模组可以包括矩阵光源、在矩阵光源出光侧层叠设置的反射片、扩散板和增亮膜等，反射片包括与矩阵光源中各灯珠的位置正对设置的开孔。灯条中的灯珠、矩阵光源中的灯珠可以为发光二极管(LED)，例如微型发光二极管(Mini LED、Micro LED等)。
亚毫米量级甚至微米量级的微型发光二极管和有机发光二极管(OLED)一样属于自发光器件。其与有机发光二极管一样，有着高亮度、超低延迟、超大可视角度等一系列优势。并且由于无机发光二极管发光是基于性质更加 稳定、电阻更低的金属半导体实现发光，因此它相比基于有机物实现发光的有机发光二极管来说，有着功耗更低、更耐高温和低温、使用寿命更长的优势。且在微型发光二极管作为背光源时，能够实现更精密的动态背光效果，在有效提高屏幕亮度和对比度的同时，还能解决传统动态背光在屏幕亮暗区域之间造成的眩光现象，优化视觉体验。
在一些实施例中，本公开实施例提供的上述显示装置可以为：投影仪、3D打印机、虚拟现实设备、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪、智能手表、健身腕带、个人数字助理等任何具有显示功能的产品或部件。可选地，本公开提供的显示装置包括但不限于：射频单元、网络模块、音频输出&输入单元、传感器、显示单元、用户输入单元、接口单元以及控制芯片等部件。可选地，控制芯片为中央处理器、数字信号处理器、系统芯片(SoC)等。例如，控制芯片还可以包括存储器，还可以包括电源模块等，且通过另外设置的导线、信号线等实现供电以及信号输入输出功能。例如，控制芯片还可以包括硬件电路以及计算机可执行代码等。硬件电路可以包括常规的超大规模集成(VLSI)电路或者门阵列以及诸如逻辑芯片、晶体管之类的现有半导体或者其它分立的元件；硬件电路还可以包括现场可编程门阵列、可编程阵列逻辑、可编程逻辑设备等。另外，本领域技术人员可以理解的是，上述结构并不构成对本公开实施例提供的上述显示装置的限定，换言之，在本公开实施例提供的上述显示装置中可以包括上述更多或更少的部件，或者组合某些部件，或者不同的部件布置。
尽管本公开已描述了优选实施例，但应当理解的是，本领域的技术人员可以对本公开实施例进行各种改动和变型而不脱离本公开实施例的精神和范围。这样，倘若本公开实施例的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。

Claims (33)

  1. 一种阵列基板，其中，包括：
    衬底基板，所述衬底基板包括显示区，所述显示区包括阵列排布的多个子像素区，同行所述子像素区的颜色相同，同列中每相邻至少两个所述子像素区为一像素区，同一所述像素区内的各所述子像素区的颜色不同；
    多条栅线和多个像素电路，位于所述子像素区的行间隙处，一条所述栅线通过所述像素电路与一行所述子像素区耦接；
    多条数据线，位于所述子像素区的列间隙处，一条所述数据线通过所述像素电路与两列所述子像素区耦接，同一所述数据线耦接的相邻行所述子像素区位于相邻列，至少部分所述数据线包括用于支撑隔垫物的基台，所述数据线在所述基台处加宽；
    至少一个挡墙，邻近所述基台设置；在由所述衬底基板垂直指向所述数据线所在层的方向上，所述挡墙远离所述衬底基板一侧的表面高于所述数据线远离所述衬底基板一侧的表面；所述挡墙至少部分包围所述基台。
  2. 如权利要求1所述的阵列基板，其中，所述基台位于同行中至少部分相邻的所述子像素区之间，所述栅线包括第一栅线，所述第一栅线与所述基台所在行的所述子像素区耦接；
    所述挡墙包括第一挡墙，所述第一挡墙自所述基台沿列方向延伸的一侧折向所述基台远离所述第一栅线的一侧。
  3. 如权利要求2所述的阵列基板，其中，所述像素电路包括晶体管，所述晶体管分别与所述数据线、所述栅线、所述子像素区耦接，所述晶体管包括第一晶体管，所述第一晶体管与所述基台所在所述数据线耦接，且所述第一晶体管在所述基台沿列方向延伸的一侧与所述基台相邻设置；
    所述第一挡墙包括第一子挡墙和第二子挡墙；所述第一子挡墙与所述第一晶体管设置在所述基台的同侧、且所述第一子挡墙位于所述第一晶体管远离所述第一栅线的一侧；所述第二子挡墙与所述第一晶体管分居在所述基台 的两侧，所述第二子挡墙远离所述第一栅线的端部与所述第一子挡墙远离所述第一栅线的端部在行方向上大致齐平设置，所述第二子挡墙邻近所述第一栅线的端部相对于所述第一子挡墙邻近所述第一栅线的端部更靠近所述第一栅线。
  4. 如权利要求2或3所述的阵列基板，其中，所述挡墙还包括第二挡墙，所述第二挡墙在所述第一挡墙远离所述基台的一侧沿列方向延伸；且在所述基台沿列方向延伸的同一侧，所述第二挡墙邻近所述第一栅线的端部与所述第一挡墙邻近所述第一栅线的端部在行方向上大致齐平设置，所述第二挡墙远离所述第一栅线的端部相对于所述第一挡墙远离所述第一栅线的端部更靠近所述第一栅线。
  5. 如权利要求4所述的阵列基板，其中，所述像素电路包括晶体管，所述晶体管分别与所述数据线、所述栅线、所述子像素区耦接，所述晶体管包括第一晶体管，所述第一晶体管与所述基台所在所述数据线耦接，且所述第一晶体管在所述基台沿列方向延伸的一侧与所述基台相邻设置；
    所述第二挡墙包括第三子挡墙和第四子挡墙；所述第三子挡墙与所述第一晶体管设置在所述基台的同侧、且所述第三子挡墙位于所述第一晶体管远离所述第一栅线的一侧；所述第四子挡墙与所述第一晶体管分居在所述基台的两侧，所述第四子挡墙远离所述第一栅线的端部与所述第三子挡墙远离所述第一栅线的端部在行方向上大致齐平设置，所述第四子挡墙邻近所述第一栅线的端部相对于所述第三子挡墙邻近所述第一栅线的端部更靠近所述第一栅线。
  6. 如权利要求3或5所述的阵列基板，其中，还包括多个公共电极和多个转接线；其中，所述公共电极位于所述子像素区，同行所述公共电极一体设置，同列中相邻所述公共电极通过所述转接线相连；所述转接线与所述数据线同层设置，部分所述转接线在所述基台远离所述第一晶体管的一侧邻近所述基台设置。
  7. 如权利要求2～6任一项所述的阵列基板，其中，所述基台包括隔垫物 站位区，所述隔垫物站位区的中心相对于所述基台的中心靠近所述第一栅线设置。
  8. 如权利要求1～7任一项所述的阵列基板，其中，所述挡墙包括层叠设置的第一挡墙部和第二挡墙部，所述第一挡墙部与所述栅线同层设置，所述第二挡墙部与所述数据线同层设置。
  9. 如权利要求1～8任一项所述的阵列基板，其中，还包括多个像素电极，所述像素电极位于所述子像素区，所述像素电极包括多个狭缝，所述狭缝在所述衬底基板上的正投影与所述挡墙在所述衬底基板上的正投影相互交叠。
  10. 如权利要求9所述的阵列基板，其中，所述狭缝在所述衬底基板上的正投影与所述栅线在所述衬底基板上的正投影互不交叠。
  11. 如权利要求9或10所述的阵列基板，其中，还包括多个公共电极和多条公共电极线，所述公共电极位于所述子像素区、一条所述公共电极线与一行所述公共电极耦接，所述狭缝在所述衬底基板上的正投影与所述公共电极线在所述衬底基板上的正投影相互交叠。
  12. 如权利要求9～11任一项所述的阵列基板，其中，所述像素电极在行方向的长度大于所述像素电极在列方向的长度。
  13. 如权利要求1～12任一项所述的阵列基板，其中，还包括多个公共电极和多条公共电极线，所述像素电路包括晶体管，所述晶体管分别与所述数据线、所述栅线、所述子像素区耦接，所述公共电极位于所述子像素区、一条所述公共电极线与一行所述公共电极耦接，所述公共电极线包括避让部，所述避让部朝向远离所述晶体管的一侧凹陷。
  14. 如权利要求1～13任一项所述的阵列基板，其中，所述像素电路包括晶体管，所述晶体管分别与所述数据线、所述栅线、所述子像素区耦接，所述晶体管包括栅极，所述晶体管的第一极为W形结构，所述晶体管的第二极为U形结构，所述W形结构在所述衬底基板上的正投影位于所述栅极在所述衬底基板上的正投影内，所述U型结构的平行边分别位于所述W形结构的两个开口内。
  15. 如权利要求1～14任一项所述的阵列基板，其中，所述衬底基板还包括位于所述显示区一侧的至少一个扇出区；
    所述阵列基板还包括位于所述扇出区的多条扇出线和多条第一虚设线，所述扇出线与所述数据线耦接，至少部分所述扇出线之间具有所述第一虚设线，所述第一虚设线在所述扇出线的间隙内沿所述间隙的边界进行布线。
  16. 如权利要求15所述的阵列基板，其中，所述间隙为被所述扇出线包围的封闭空间，所述封闭空间内具有沿所述封闭空间的边界进行布线的多条闭合所述第一虚设线。
  17. 如权利要求16所述的阵列基板，其中，所述封闭空间包括朝向所述封闭空间的中心延伸的第一凸起，至少邻近所述封闭空间的边界设置的所述第一虚设线包括绕设于所述第一凸起的第二凸起。
  18. 如权利要求17所述的阵列基板，其中，所述封闭空间内的全部所述第一虚设线包括所述第二凸起。
  19. 如权利要求17所述的阵列基板，其中，邻近所述封闭空间的边界设置的所述第一虚设线包括所述第二凸起，位于所述封闭空间中心区域的所述第一虚设线为“口”字型虚设线。
  20. 如权利要求16所述的阵列基板，其中，所述封闭空间为“口”字型，所述第一虚设线为“口”字型。
  21. 如权利要求15所述的阵列基板，其中，所述间隙为在朝向所述显示区的一侧开口的半封闭空间，所述半封闭空间位于所述封闭空间远离所述扇出区沿列方向延伸的对称轴的一侧，所述半封闭空间内至少具有沿所述半封闭空间的边界进行布线的多条半封闭所述第一虚设线。
  22. 如权利要求21所述的阵列基板，其中，所述半封闭空间内的全部所述第一虚设线均为沿所述半封闭空间的边界进行布线的半封闭虚设线。
  23. 如权利要求22所述的阵列基板，其中，邻近所述半封闭空间的边界设置的所述第一虚设线为半封闭虚设线，位于所述半封闭空间中心区域的所述第一虚设线为闭合虚设线。
  24. 如权利要求15所述的阵列基板，其中，至少部分所述扇出线包括在远离所述显示区的方向上依次相连的蛇形线、直线和斜线，至少部分所述直线与所述蛇形线、以及所述斜线围成封闭空间，所述封闭空间内具有矩形、蛇形、与所述直线平行、与所述直线大致垂直的所述第一虚设线中的至少一种。
  25. 如权利要求15～24任一项所述的阵列基板，其中，所述扇出区具有至少两个，所述阵列基板还包括位于相邻两个所述扇出区之间的第一公共电极总线、以及位于所述扇出区与所述第一公共电极总线之间的多条第二虚设线，所述第一公共电极总线包括并联设置的多条子公共电极线，所述子公共电极线与两个所述扇出区相邻边缘处的所述扇出线大致平行，所述多条第二虚设线并联或独立设置，所述第二虚设线与相邻的单个所述扇出区边缘处的所述扇出线大致平行。
  26. 如权利要求25所述的阵列基板，其中，还包括位于相邻两个所述扇出区之间的第一并联线、第二并联线、以及位于非显示区且沿栅线延伸方向延伸的第二公共电极总线，所述第一并联线耦接在所述多条子公共电极线的中间部与所述第二公共电极总线之间，所述第二并联线耦接所述多条子公共电极线的端部。
  27. 如权利要求25或26所述的阵列基板，其中，所述第一公共电极总线与所述第二虚设线的间距大于所述第二虚设线与所述扇出线的间距。
  28. 如权利要求25～27任一项所述的阵列基板，其中，所述第一虚设线的线宽、所述第二虚设线的线宽、所述子公共电极线的线宽与所述扇出线的线宽大致相同，所述第一虚设线的线距、所述第二虚设线的线距、所述子公共电极线的线距是所述扇出线的线距的1～10倍。
  29. 一种显示装置，其中，包括：相对而置的阵列基板和对向基板，以及位于所述阵列基板与所述对向基板之间的液晶层，所述阵列基板为如权利要求1～28任一项所述的阵列基板。
  30. 如权利要求29所述的显示装置，其中，所述对向基板包括黑矩阵， 所述挡墙在所述衬底基板上的正投影位于所述黑矩阵在所述衬底基板上的正投影内。
  31. 如权利要求30所述的显示装置，其中，所述阵列基板包括公共电极线，在所述子像素区内，所述黑矩阵在所述衬底基板上的正投影相对于所述公共电极线在所述衬底基板上的正投影超出3μm～7μm。
  32. 如权利要求31所述的显示装置，其中，所述阵列基板包括像素电极，所述像素电极包括狭缝，至少部分所述狭缝包括靠近所述公共电极线的第一端、以及远离所述公共电极线的第二端，其中，所述第一端在所述衬底基板上的正投影与所述黑矩阵在所述衬底基板上的正投影相互交叠，所述第二端在所述衬底基板上的正投影与所述黑矩阵在所述衬底基板上的正投影互不交叠。
  33. 如权利要求29～32任一项所述的显示装置，其中，所述数据线包括基台，所述基台包括隔垫物站位区；所述对向基板包括隔垫物，在由所述对向基板指向所述液晶层的方向上，所述隔垫物的尺寸逐渐减小，所述隔垫物靠近所述阵列基板的端部在所述衬底基板上的正投影与所述隔垫物站位区在所述衬底基板上的正投影大致重合。
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