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CN118284033A - 半导体装置及其制造方法 - Google Patents

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CN118284033A
CN118284033A CN202311211601.2A CN202311211601A CN118284033A CN 118284033 A CN118284033 A CN 118284033A CN 202311211601 A CN202311211601 A CN 202311211601A CN 118284033 A CN118284033 A CN 118284033A
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CN
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electrode
layer
horizontal
function electrode
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CN202311211601.2A
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金承焕
郭峻河
赵镇先
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SK Hynix Inc
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SK Hynix Inc
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Publication date
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Abstract

本发明涉及一种半导体装置及其制备方法。所述半导体装置，包括：水平层，其与下部结构间隔开并且在平行于所述下部结构的方向上延伸；垂直导电线，其在垂直于所述下部结构的方向上延伸并耦接至所述水平层的一端；数据存储元件，其耦接至所述水平层的另一端；以及水平导电线，其在与所述水平层交叉的方向上延伸，其中所述水平导电线包括：第一功函数电极；第二功函数电极，其与所述垂直导电线相邻并且具有比所述第一功函数电极低的功函数；第三功函数电极，其具有比所述第一功函数电极低的功函数；第一阻挡层，其在第一功函数电极和第三功函数电极之间；以及第二阻挡层，其在第一功函数电极和第二功函数电极之间。

Description

半导体装置及其制造方法
相关申请的交叉引用
本申请要求于2022年12月30日提交的韩国专利申请第10-2022-0190597号的优先权，其全部内容通过引用合并入本文中。
技术领域
本发明的各种实施例涉及半导体装置及其制造方法，更具体地，涉及包括三维布置的存储单元的半导体装置及其制造方法。
背景技术
为了满足最近对存储装置的大容量和小型化的需求，已经提出了包括三维堆叠的存储单元的三维存储装置。
发明内容
本发明的实施例涉及一种包括高度集成的存储单元的半导体装置以及制造该半导体装置的方法。
根据本发明的一个实施例，一种半导体装置包括：下部结构；水平层，其与所述下部结构间隔开并且在与所述下部结构平行的方向上延伸；垂直导电线，其在垂直于所述下部结构的方向上延伸并耦接至所述水平层的第一侧端；数据存储元件，其耦接至所述水平层的第二侧端；以及水平导电线，其在与所述水平层交叉的方向上延伸，其中，所述水平导电线包括：第一功函数电极；第二功函数电极，其设置为与所述垂直导电线相邻并且具有比所述第一功函数电极低的功函数；第三功函数电极，其与所述数据存储元件相邻设置并且具有比所述第一功函数电极低的功函数；第一阻挡层，其在所述第一功函数电极和所述第三功函数电极之间；以及第二阻挡层，其在第一功函数电极和第二功函数电极之间。
根据本发明的另一个实施例，一种用于制造半导体装置的方法包括：形成堆叠体，其中电介质层、第一牺牲层、半导体层和第二牺牲层交替地堆叠在下部结构之上；通过刻蚀所述堆叠体来形成开口；通过从所述开口凹陷所述第一牺牲层和所述第二牺牲层来形成水平凹陷；以及在所述水平凹陷中形成包括不同功函数电极的组合的水平导电线，其中所述水平导电线的形成包括：形成第一低功函数电极；在所述第一低功函数电极之上形成第一阻挡层；在所述第一阻挡层之上形成具有比第一低功函数电极高的功函数的高功函数电极；在所述高功函数电极之上形成第二阻挡层；以及在所述第二阻挡层之上形成具有比所述高功函数电极低的功函数的第二低功函数电极。
根据本发明的又一个实施例，一种半导体装置包括：半导体层，其与下部结构间隔开并且在平行于下部结构的方向上延伸；垂直导电线，其在垂直于所述衬底的方向上延伸并且耦接至所述半导体层的第一侧端；数据存储元件，其耦接至所述半导体层的第二侧端；以及字线，其在与所述半导体层交叉的方向上延伸，其中，所述字符线包括：金属电极；第一多晶硅电极，其设置为与所述垂直导电线相邻并且具有比所述金属电极低的功函数；以及第二多晶硅电极，其设置为与数据存储元件相邻并且具有比金属电极低的功函数。
根据本发明的又一实施例，一种半导体装置包括：下部结构；三维阵列，其包括在所述下部结构之上的垂直堆叠的晶体管的列阵列；垂直导电线，其在所述下部结构之上垂直定向并且共同耦接至所述三维阵列的晶体管的第一侧；以及数据存储元件，其耦接至三维阵列的晶体管的第二侧，其中，所述三维阵列的列阵列的晶体管包括：水平层；以及水平导电线，其具有在与水平层交叉的方向上水平延伸的三重功函数电极结构。三重功函数电极结构的水平导电线可以包括第一低功函数电极、第二低功函数电极以及在第一低功函电极和第二低功函数电极之间的高功函数电极。
附图说明
图1A是图示根据本发明的一个实施例的存储单元的示意性立体图。
图1B是图示图1A的存储单元的示意性截面图。
图2A是图示存储单元阵列的示意性平面图。
图2B是沿着图1的线A-A’截取的截面图。
图3是图示根据本发明的另一实施例的半导体装置的示意性截面图。
图4是图示根据本发明的又一实施例的半导体装置的示意性截面图。
图5至图24图示了根据本发明的又一实施例的用于制造半导体装置的方法的示例。
具体实施方式
下面将参照附图更详细地描述本发明的各种实施例。然而，本发明可以以不同的形式体现，并且不应被解释为限于本文中所阐述的实施例。确切地说，提供这些实施例使得本公开将是充分和完整的，并且将向本领域技术人员传达本发明的范围。在整个公开内容中，在本发明的各个附图和实施例中，相同的附图标记指代相同的部分。
附图不一定是按比例绘制的，并且在一些情况下，为了清楚地示出实施例的特征，比例可能被放大处理。当提及第一层在第二层“上”或衬底“上”时，它不仅指第一层直接形成在第二层或衬底上的情况，还指第三层存在于第一层和第二层之间或衬底之间的情况。
根据下面描述的本发明的以下实施例，存储单元可以垂直堆叠以增加存储单元密度并减少寄生电容。
以下描述的本发明的以下实施例涉及三维存储单元，并且水平导电线(其为字线或栅电极)可以包括低功函数电极和高功函数电极。低功函数电极可以设置为与数据存储元件(例如，电容器)和垂直导电线(或位线)相邻，并且高功函数电极可以与水平层的沟道重叠。
由于低功函数电极的低功函数，可以在水平导电线和数据存储元件之间形成低电场，从而减少泄漏电流。
高功函数电极的高功函数不仅可以形成开关元件的高阈值电压，而且可以形成低电场，这允许降低存储单元的高度。这在器件集成度方面是有利的。
图1A是图示根据本发明的一个实施例的存储单元的示意性立体图。图1B是图示图1A的存储单元的示意性截面图。
参见图1A和图1B，存储单元MC可以包括垂直导电线BL、开关元件TR和数据存储元件CAP。开关元件TR可以包括水平层HL、栅电介质层GD和水平导电线DWL。数据存储元件CAP可以包括诸如电容器的存储器元件。垂直导电线BL可以包括位线。水平导电线DWL可以包括字线，并且水平层HL可以包括有源层。数据存储元件CAP可以包括第一电极SN、电介质层DE和第二电极PN。开关元件TR可以包括晶体管，并且在这种情况下，水平导电线DWL可以用作栅电极。开关元件TR也可以称为存取元件或选择元件。
垂直导电线BL可以在第一方向D1上垂直延伸。水平层HL可以在与第一方向D1交叉的第二方向D2上延伸。水平导电线DWL可以在与第一方向D1和第二方向D2交叉的第三方向D3上延伸。第一方向D1可以是垂直方向，第二方向D2可以是第一水平方向，第三方向D3可以是第二水平方向。
垂直导电线BL可以在第一方向D1上垂直定向。垂直导电线BL可以称为垂直定向的位线、垂直延伸的位线或柱形位线。垂直导电线BL可以包括导电材料。垂直导电线BL可以包括基于硅的材料、基于金属的材料或其组合。垂直导电线BL可以包括例如多晶硅、金属、金属氮化物、金属硅化物或其组合。垂直导电线BL可以包括例如多晶硅、氮化钛、钨或其组合。在一个示例中，垂直导电线BL可以包括掺杂有N型杂质的多晶硅或氮化钛(TiN)。垂直导电线BL可以包括氮化钛和钨的堆叠(TiN/W)。
开关元件TR可以包括晶体管，因此，水平导电线DWL可以称为水平栅极线或水平字线。
水平导电线DWL可以在第三方向D3上延伸，水平层HL可以在第二方向D2上延伸。水平层HL可以从垂直导电线BL水平地布置。水平导电线DWL可以具有双重结构。例如，水平导电线DWL可以包括第一水平导电线WL1和第二水平导电线WL2，它们彼此面对，其中水平层HL介于其间。栅电介质层GD可以形成在水平层HL的上表面和下表面上。第一水平导电线WL1可以设置在水平层HL之上，第二水平导电线WL2可以设置在该水平层HL之下。水平导电线DWL可以包括一对第一水平导电线WL1和第二水平导电线WL2。在水平导电线DWL中，第一水平导电线WL1和第二水平导电线WL2可以具有相同的电势。例如，第一水平导电线WL1和第二水平导电线WL2可以形成一对以耦接至一个存储单元MC。可以向第一水平导电线WL1和第二水平导电线WL2施加相同的驱动电压(或不同的驱动电压)。
水平层HL可以在第二方向D2上延伸。水平层HL可以包括半导体材料。例如，水平层HL可以包括例如多晶硅、单晶硅、锗或硅锗。根据本发明的另一实施例，水平层HL可以包括氧化物半导体材料。在一个示例中，氧化物半导体材料可以包括氧化铟镓锌(IGZO)。
水平层HL的上表面和下表面可以具有平坦的表面。换言之，水平层HL的上表面和下表面可以在第二方向D2上彼此平行。
水平层HL可以包括沟道CH、在沟道CH和垂直导电线BL之间的第一掺杂区SR、以及在沟道CH和数据存储元件CAP之间的第二掺杂区DR。当水平层HL由氧化物半导体材料形成时，沟道CH可以由氧化物半导体物质形成，并且可以省略第一掺杂区SR和第二掺杂区DR。水平层HL也可以称为有源层或薄体。
第一掺杂区SR和第二掺杂区DR可以掺杂有相同导电类型的杂质。第一掺杂区SR和第二掺杂区DR可以掺杂有N型杂质或P型杂质。第一掺杂区SR和第二掺杂区DR可以例如包括选自砷(As)、磷(P)、硼(B)、铟(In)及其组合中的至少一种杂质。第一掺杂区SR可以耦接至垂直导电线BL，并且第二掺杂区DR可以耦接至数据存储元件CAP的第一电极SN。第一掺杂区SR和第二掺杂区DR可以分别称为第一源极/漏极区和第二源极/漏极区。
栅电介质层GD可以包括例如氧化硅、氮化硅、金属氧化物、金属氮氧化物、金属硅酸盐、高k材料、铁电材料、反铁电材料或其组合。栅电介质层GD可以包括例如SiO2、Si3N4、HfO2、Al2O3、ZrO2、AlON、HfON、HfSiO、HfSiON或其组合。
水平导电线DWL可以包括金属、金属混合物、金属合金或半导体材料。水平导电线DWL可以包括例如氮化钛、钨、多晶硅或其组合。在一个示例中，水平导电线DWL可以包括其中氮化钛和钨顺序堆叠的TiN/W堆叠。水平导电线DWL可以包括N型功函数材料或P型功函数材料。所述N型功函数材料可以具有大约4.5eV或更小的低功函数，而所述P型功函数材料可以具有大约4.5eV或更大的高功函数。
第一水平导电线WL1和第二水平导电线WL2中的每一个可以包括第一功函数电极G1、第二功函数电极G2和第三功函数电极G3。第一功函数电极G1、第二功函数电极G2和第三功函数电极G3可以在第二方向D2水平设置。第一功函数电极G1、第二功函数电极G2和第三功函数电极G3可以彼此平行，同时彼此直接接触。第二功函数电极G2可以设置为与垂直导电线BL相邻(或者以其他方式设置在第一功函数电极G1和垂直导电线BL之间)，并且第三功函数电极G3可以设置为与数据存储元件CAP相邻(或在第一功函电极G1和数据存储元件CAP之间)。水平层HL可以具有小于第一功函数电极G1、第二功函数电极G2和第三功函数电极G3的厚度的厚度。
在一个实施例中，尽管第二功函电极G2和第三功函电极G3可以由相同的功函材料形成，但第一功函数电极G1、第二功函数电极G2和第三功函数电极G3可以由不同的功函数材料形成。第一功函数电极G1可以具有比第二功函数电极G2和第三功函数电极G3高的功函数。第一功函数电极G1可以包括高功函数材料。第一功函数电极G1可以具有比硅的中间间隙功函数高的功函数。第二功函数电极G2和第三功函数电极G3可以包括低功函数材料。第二功函数电极G2和第三功函数电极G3可以具有比硅的中间间隙功函数低的功函数。换言之，高功函数材料可以具有高于约4.5eV的功函数，而低功函数材料可以具有低于约4.5eV的功函数。第一功函数电极G1可以包括基于金属的材料，第二功函数电极G2和第三功函数电极G3可以包括半导体材料。
第二功函数电极G2和第三功函数电极G3可以包括掺杂有N型掺杂剂的掺杂多晶硅。第一功函数电极G1可以包括金属、金属氮化物或其组合。第一功函数电极G1可以包括例如钨、氮化钛或其组合。阻挡材料可以进一步形成在第二功函数电极G2和第三功函数电极G3与第一功函数电极G1之间。
根据本发明的一个实施例，水平导电线DWL的第一水平导电线WL1和第二水平导电线WL2中的每一个可以包括在第二方向D2上按下述顺序水平布置的第二功函数电极G2、第一功函数电极G1、第三功函数电极G3。第一功函数电极G1可以包括金属，第二功函数电极G2和第三功函数电极G3可以包括多晶硅。
在另一个实施例中，水平导电线DWL的第一水平导电线WL1和第二水平导电线WL2中的每一个可以具有在第二方向D2上水平布置的多晶硅-金属-多晶硅(PMP)结构。在PMP结构中，第一功函数电极G1可以是基于金属的材料，并且第二功函数电极G2和第三功函数电极G3可以是掺杂有N型掺杂剂的掺杂多晶硅。N型掺杂剂可以包括磷或砷。
第一功函数电极G1可以包括其中第一阻挡层G1L和体层G1B顺序堆叠的堆叠。第一阻挡层G1L可以包括例如氮化钛、氮化钽、氮化钨或氮化钼。体层G1B可以包括例如钨、钼或铝。在一个示例中，第一功函数电极G1可以包括“氮化钛/钨(TiN/W)堆叠”。氮化钛(TiN)可以对应于第一阻挡层G1L，钨(W)可以对应于体层G1B。
在一个实施例中，第一功函数电极G1可以具有比第二功函数电极G2和第三功函数电极G3大的体积，因此，水平导电线DWL可以具有低电阻。第一水平导电线WL1和第二水平导电线WL2的第一功函数电极G1可以在第一方向D1上彼此垂直重叠，水平层HL介于其间。第一水平导电线WL1和第二水平导电线WL2的第二功函数电极G2和第三功函数电极G3可以在第一方向D1上彼此垂直重叠，其中水平层HL介于第一水平导电线WL1和第二水平导电线WL2之间。第一功函数电极G1与水平层HL之间的重叠面积可以大于第二功函数电极G2和第三功函数电极G3与水平层HL的重叠面积。第二功函数电极G2和第三功函数电极G3以及第一功函数电极G1可以在第三方向D3上延伸。
水平导电线DWL还可以包括第二阻挡层G2L，其设置在第一功函数电极G1和第二功函数电极G2之间。第二阻挡层G2L可以包括例如氮化钛、氮化钽、氮化钨或氮化钼。
第三功函数电极G3可以具有弯曲形状或杯形状。第三功函数电极G3可以包括覆盖第一阻挡层G1L的内表面和接触第一电极SN的外表面。第三功函数电极G3可以包括弯曲的低功函数材料。第一阻挡层G1L可以围绕体层G1B的一部分。第一阻挡层G1L可以具有弯曲形状或杯形状。第一阻挡层G1L可以包括覆盖体层G1B的内表面和接触第三功函数电极G3的外表面。第一阻挡层G1L可以具有填充第一功函数电极G1的内表面的突出形状(如例如图1B所示)。第二阻挡层G2L可以具有垂直或扁平(flat)的形状(如例如图1B所示)。
如上所述，第一水平导电线WL1和第二水平导电线WL2中的每一个可以具有包括第一功函数电极G1、第二功函数电极G2和第三功函数电极G3的三重电极结构。水平导电线DWL可以包括一对第一功函数电极G1、一对第二功函数电极G2和一对第三功函数电极G3，它们与水平层HL交叉的第三方向D3上延伸，水平层HL介于其间。水平导电线DWL的第一功函数电极G1可以与沟道CH垂直重叠，并且水平导电线DWL的第二功函数电极G2可以与水平层HL的第一掺杂区SR垂直重叠，并且水平导电线DWL的第三功函数电极G3可以与水平层HL的第二掺杂区DR垂直重叠。
高功函数的第一功函数电极G1可以设置在水平导电线DWL的中心，并且由于低功函数的第二功函数电极G2和第三功函数电极G3设置在水平导电线DWL的两端，可以改善诸如栅致漏极泄漏(GIDL)的泄漏电流。
由于高功函数的第一功函数电极G1设置在水平导电线DWL的中心，所以开关元件TR的阈值电压可以增加。由于水平导电线DWL的第二功函数电极G2具有低功函数，所以可以在垂直导电线BL和水平导电线DWL之间形成低电场。由于水平导电线DWL的第三功函数电极G3具有低功函数，所以可以在数据存储元件CAP和水平导电线DWL之间形成低电场。
数据存储元件CAP可以从开关元件TR水平地设置在第二方向D2上。数据存储元件CAP可以包括在第二方向D2上从水平层HL水平延伸的第一电极SN。数据存储元件CAP还可以包括在第一电极SN之上的第二电极PN以及在第一电极SN和第二电极PN之间的电介质层DE。第一电极SN、电介质层DE和第二电极PN可以在第二方向D2上水平布置。第一电极SN可以具有水平定向的筒形形状。电介质层DE可以共形地覆盖第一电极SN的筒体的内壁和外壁。第二电极PN可以在电介质层DE之上覆盖第一电极SN的筒形内壁和筒形外壁。第一电极SN可以电连接至第二源极/漏极区DR。
第一电极SN可以具有3D结构，并且3D结构的第一电极SN可具有在第二方向D2上水平定向的3D结构。作为3D结构的示例，第一电极SN可以具有筒形形状。根据本发明的另一个实施例，第一电极SN可以具有柱形状或柱筒(pylinder)形状。柱筒形状可以是指柱形状和筒形状融合的结构。
第一电极SN和第二电极PN可以包括金属、贵金属、金属氮化物、导电金属氧化物、导电贵金属氧化物、金属碳化物、金属硅化物或其组合。在一个实施例中，例如第一电极SN和第二电极PN可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)或氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)、钼(Mo)、氧化钼(MoO)、氮化钛/钨(TiN/W)堆叠、氮化钨/钨(WN/W)堆叠或其组合。第二电极PN可以包括基于金属的材料和基于硅的材料的组合。在一个示例中，第二电极PN可以是氮化钛/硅锗/氮化钨(TiN/SiGe/WN)的堆叠。在氮化钛/硅锗/氮化钨(TiN/SiGe/WN)堆叠中，硅锗可以是填充第一电极SN的筒形内部的间隙填充材料，并且氮化钛(TiN)可以用作数据存储元件CAP的第二电极PN，并且氮化钨可以是低电阻材料。
电介质层DE可以称为电容器电介质层或存储器层。电介质层DE可以包括氧化硅、氮化硅、高k材料或其组合。高k材料可以具有比氧化硅高的介电常数。氧化硅(SiO2)可以具有大约3.9的介电常数，并且电介质层DE可以包括具有大约4或更大的介电系数的高k材料。在一个实施例中，高k材料可以具有大约20或更大的介电常数。例如，高k材料可以包括氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)或氧化锶钛(SrTiO3)。根据本发明的另一个实施例，电介质层DE可以由包括两层或更多层的上述高k材料的复合层形成。
电介质层DE可以由基于锆(Zr)的氧化物形成。电介质层DE可以具有包括氧化锆(ZrO2)的堆叠结构。电介质层DE可以包括ZA(ZrO2/Al2O3)堆叠或ZAZ(ZrO2/Al2O3/ZrO2)堆叠。ZA堆叠可以具有氧化铝(Al2O3)堆叠在氧化锆(ZrO2)之上的结构。ZAZ堆叠可以具有氧化锆(ZrO2)、氧化铝(Al2O3)和氧化锆(ZrO2)顺序堆叠的结构。ZA堆叠和ZAZ堆叠中的任一个可以称为基于氧化锆(ZrO2)的层。根据本发明的另一个实施例，电介质层DE可以由基于铪(Hf)的氧化物形成。电介质层DE可以具有包括氧化铪(HfO2)的堆叠结构。电介质层DE可以包括HA(HfO2/Al2O3)堆叠或HAH(HfO2/Al2O3/HfO2)堆叠。HA堆叠可以具有氧化铝(Al2O3)堆叠在氧化铪(HfO2)之上的结构。HAH堆叠可以具有其中氧化铪(HfO2)、氧化铝(Al2O3)和氧化铪(HfO2)顺序堆叠的结构。HA堆叠和HAH堆叠中的任一个可以称为基于氧化铪(HfO2)的层。在ZA堆叠、ZAZ堆叠、HA堆叠和HAH堆叠中，氧化铝(Al2O3)可以具有比氧化锆(ZrO2)和氧化铪(HfO2)大的带隙能量。氧化铝(Al2O3)可以具有比氧化锆(ZrO2)和氧化铪(HfO2)低的介电常数。因此，电介质层DE可以包括高k材料和具有比高k材料更大带隙的高带隙材料的堆叠。除了氧化铝(Al2O3)之外，电介质层DE可以包括氧化硅(SiO2)作为高带隙材料。由于电介质层DE包括高带隙材料，所以可以抑制泄漏电流。高带隙材料可以比高k材料薄。根据本发明的另一个实施例，电介质层DE可以包括层压结构，其中高k材料和高带隙材料交替地堆叠。在一个示例中，电介质层DE可以包括ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)堆叠、ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2)堆叠、HAHA(HfO2/Al2O3/HfO2/Al2O3)堆叠或HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)堆叠。在上述堆叠结构中，氧化铝(Al2O3)可以比氧化锆(ZrO2)和氧化铪(HfO2)薄。
根据本发明的另一个实施例，电介质层DE可以包括堆叠结构、层压结构或包括氧化锆、氧化铪和氧化铝的混合结构。
根据本发明的另一个实施例，用于改善泄漏电流的界面控制层可以进一步形成在第一电极SN和电介质层DE之间。例如，界面控制层可以包括氧化钛(TiO2)、氧化钽(Ta2O5)或氧化铌(Nb2O5)。界面控制层也可以形成在第二电极PN和电介质层DE之间。
数据存储元件CAP可以包括金属-绝缘体-金属(Metal-Insulator-Metal，MIM)电容器。第一电极SN和第二电极PN可以包括基于金属的材料。
数据存储元件CAP可以用其他数据存储材料代替。例如，数据存储材料可以是相变材料、磁隧道结(MTJ)或可变电阻材料。
如上所述，存储单元MC可以包括具有三重功函数电极结构的水平导电线DWL。水平导电线DWL的第一水平导电线WL1和第二水平导电线WL2中的每一个可以包括第一功函数电极G1、第二功函数电极G2和第三功函数电极G3。第一功函数电极G1可以与沟道CH重叠并且第二功函数电极G2可以设置为与垂直导电线BL和第一掺杂区SR相邻(或者以其他方式设置在第一功函数电极G1与垂直导电线BL和第一掺杂区SR之间)，并且第三功函数电极G3可以设置为与数据存储元件CAP和第二掺杂区DR相邻(或者以其他方式设置在第一功函数电极G1与数据存储元件CAP和第二掺杂区DR之间)。由于第二功函数电极G2的低功函数，可以在水平导电线DWL和垂直导电线BL之间形成低电场，从而减少泄漏电流。此外，由于第三功函数电极G3的低功函数，可以在水平导电线DWL和数据存储元件CAP之间形成低电场，从而改善泄漏电流。由于第一功函数电极G1的高功函数，不仅可以形成开关元件TR的高阈值电压，而且可以由于低电场的形成而减小存储单元MC的高度，这在器件集成方面是有利的。
作为比较性示例1，当第一水平导电线WL1和第二水平导电线WL2仅由基于金属的材料形成时，由于基于金属的材料的高功函数，可以在第一水平导电线WL1和第二水平导电线WL2与数据存储元件CAP之间形成高电场，这可能使存储单元MC的泄漏电流变差。随着沟道CH变薄，由于高电场导致的泄漏电流变差可能会加速。
作为比较性示例2，当第一水平导电线WL1和第二水平导电线WL2仅由低功函数材料形成时，开关元件TR的阈值电压可能由于低功函数而降低，从而产生泄漏电流。
根据本发明的一个实施例，由于水平导电线DWL的第一水平导电线WL1和第二水平导电线WL2中的每一个都具有三重电极结构，所以可以改善泄漏电流。因此，可以确保存储单元MC的刷新特性，这可以降低功耗。
此外，根据本发明的另一个实施例，由于水平导电线DWL的第一水平导电线WL1和第二水平导电线WL2中的每一个都具有三重电极结构，即使为了高集成度而减小沟道CH的厚度，对于增加电场也可以是相对有利的，这使得可以堆叠大量的层。
图2A是示出根据本发明的另一实施例的半导体装置100的示意性平面图。图2B是沿图2A所示的线A-A’截取的截面图。
参见图2A和图2B，半导体装置100可以包括下部结构LS和存储单元阵列MCA。存储单元阵列MCA可以包括存储单元MC的3D阵列。存储单元MC的3D阵列可以包括存储单元MC的列阵列和存储单元MC的行阵列。存储单元MC的列阵列可以包括在第一方向D1上堆叠的多个存储单元MC，并且存储单元的行阵列MC可以包括在第三方向D3上水平设置的多个存储单元MC。根据本发明的一些实施例，单元电介质层可以设置在沿第一方向D1堆叠的存储单元MC之间。隔离层ISO可以设置在沿第三方向D3彼此相邻设置的存储单元MC之间。隔离层ISO可以包括第一隔离材料ISO1和第二隔离材料ISO2。第一隔离材料ISO1可以包括氧化硅，第二隔离材料ISO2可以包括氧化硅碳(SiCO)。存储单元阵列MCA可以设置在下部结构LS之上。
每个存储单元MC可以包括垂直导电线BL、开关元件TR和数据存储元件CAP。每个开关元件TR可以是晶体管，并且可以包括水平层HL、栅电介质层GD和水平导电线DWL。每个水平层HL可以包括第一掺杂区SR、第二掺杂区DR以及在第一掺杂区SR和第二掺杂区DR之间的沟道CH。每个水平导电线DWL可以包括一对第一水平导电线WL1和第二水平导电线WL2。第一水平导电线WL1和第二水平导电线WL2中的每一个可以包括第一功函数电极G1、第二功函数电极G2和第三功函数电极G3。每个数据存储元件CAP可以包括第一电极SN、第二电极PN以及在第一电极SN和第二电极PN之间的电介质层DE。
存储单元MC的列阵列可以包括在第一方向D1上堆叠的多个开关元件TR，并且存储单元MC的行阵列可以包括在第三方向D3上水平设置的多个开关元件TR。
水平层HL可以在第一方向D1上堆叠在下部结构LS之上，并且水平层HL可以与下部结构LS间隔开以在平行于下部结构LS的表面的第二方向D2上延伸。
垂直导电线BL可以在垂直于下部结构LS的表面的第一方向D1上延伸，以耦接至水平层HL的第一侧端。
数据存储元件CAP可以分别耦接至水平层HL的第二侧端。
水平导电线DWL可以在第一方向D1上堆叠在下部结构LS之上，并且水平导电线DWL可以与下部结构LS间隔开以在平行于下部结构LS的表面的第三方向D3上延伸。
数据存储元件CAP的第二电极PN可以耦接至公共板PL。在第三方向D3上水平设置的开关元件TR的水平层HL可以共享一个水平导电线DWL。在第三方向D3上水平设置的开关元件TR的水平层HL可以耦接至不同的垂直导电线BL。在第一方向D1上堆叠的开关元件TR可以共享一个垂直导电线BL。在第三方向D3上水平设置的开关元件TR可以共享一个水平导电线DWL。
下部结构LS可以包括半导体衬底或外围电路单元。下部结构LS可以设置在比存储单元阵列MCA低的水平。这可以称为外围设备上的单元(Cell-Over-Peripheral，COP)结构。外围电路单元可以包括用于驱动存储单元阵列MCA的至少一个控制电路。例如，外围电路单元的至少一个控制电路可以包括N沟道晶体管、P沟道晶体管、CMOS电路或其组合。外围电路单元的至少一个控制电路可以包括例如地址解码器电路、读取电路、写入电路等。例如，外围电路单元的至少一个控制电路可以包括平面沟道晶体管、凹陷沟道晶体管、掩埋栅晶体管、鳍型沟道晶体管(FinFET)等。
在一个示例中，外围电路单元可以包括子字线驱动器和感测放大器。水平导电线DWL可以耦接至该子字线驱动器。垂直导电线BL可以耦接至该感测放大器。
根据本发明的另一个实施例，外围电路单元可以设置在比存储单元阵列MCA高的水平。这可以称为单元上的外围设备(Peripheral-Over-Cell，POC)结构。
存储单元阵列MCA可以包括在第一方向D1上堆叠的水平导电线DWL。每个水平导电线DWL可以包括一对第一水平导电线WL1和第二水平导电线WL2。
第一水平导电线WL1和第二水平导电线WL2中的每一个可以包括第一功函数电极G1、第二功函数电极G2和第三功函数电极G3。第一功函数电极G1、第二功函数电极G2和第三功函数电极G3可以在第二方向D2上水平设置。第一功函数电极G1、第二功函数电极G2和第三功函数电极G3可以彼此平行，同时彼此直接接触。第二功函数电极G2可以设置为与垂直导电线BL相邻(或者以其他方式设置在第一功函数电极G1和垂直导电线BL之间)，并且第三功函数电极G3可以设置为与数据存储元件CAP相邻(或者以其它方式设置在第一功函电极G1和数据存储元件CAP之间)。在一个实施例中，尽管第二功函电极G2和第三功函电极G3可以用相同的功函材料形成，但第一功函数电极G1、第二功函数电极G2和第三功函数电极G3可以由不同的功函数材料形成。第一功函数电极G1可以具有比第二功函数电极G2和第三功函数电极G3高的功函数。第一功函数电极G1可以包括高功函数材料。第一功函数电极G1可以具有比硅的中间间隙功函数高的功函数。第二功函数电极G2和第三功函数电极G3可以包括低功函数材料。第二功函数电极G2和第三功函数电极G3可以具有比硅的中间间隙功函数低的功函数。换言之，高功函数材料可以具有高于约4.5eV的功函数，而低功函数材料可以具有低于约4.5eV的功函数。
第一功函数电极G1可以包括基于金属的材料，第二功函数电极G2和第三功函数电极G3可以包括半导体材料。第二功函数电极G2和第三功函数电极G3可以包括掺杂有N型掺杂剂的掺杂多晶硅。第一功函数电极G1可以包括金属、金属氮化物或其组合。例如，第一功函数电极G1可以包括钨、氮化钛或其组合。阻挡材料可以进一步形成在第二功函数电极G2和第三功函数电极G3与第一功函数电极G1之间。
第一功函数电极G1可以具有比第二功函数电极G2和第三功函数电极G3大的体积，因此，当第一功函电极G1具有更大体积时，水平导电线DWL可以具有低的电阻。第一水平导电线WL1和第二水平导电线WL2的第一功函数电极G1可以在第一方向D1上彼此垂直重叠，其中水平层HL介于其间。第一水平导电线WL1和第二水平导电线WL2的第二功函数电极G2和第三功函数电极G3可以在第一方向D1上彼此垂直重叠，其中水平层HL介于第一水平导电线WL1和第二水平导电线WL2之间。第一功函数电极G1与水平层HL之间的重叠面积可以大于第二功函数电极G2和第三功函数电极G3与水平层HL之间的重叠面积。第二功函数电极G2和第三功函数电极G3以及第一功函数电极G1可以在第三方向D3上延伸，并且第二功函电极G2和第三功函数电极G3与第一功函电极G1可以直接接触。
水平导电线DWL的第一水平导电线WL1和第二水平导电线WL2中的每一个可以具有多晶硅金属多晶硅(Polysilicon Metal Polysilicon，PMP)结构，其中WL1和WL2在第二方向D2上水平设置。第一功函数电极G1可以是“TiN/W堆叠”，第二功函数电极G2和第三功函数电极G3可以是掺杂有N型掺杂剂的掺杂多晶硅。
水平导电线DWL的第一功函数电极G1可以包括第一阻挡层G1L和体层G1B顺序堆叠的堆叠，并且还可以包括设置在第一功函电极G1和第二功函数电极G2之间的第二阻挡层G2L。例如，第一阻挡层G1L和第二阻挡层G2L可以包括氮化钛、氮化钽、氮化钨或氮化钼。
第一阻挡层G1L可以包括在第三方向D3上延伸的连续材料，第二阻挡层G2L可以包括被隔离层ISO切割的不连续材料。第一阻挡层G1L可以在同时接触第三功函数电极G3和隔离层ISO的同时延伸。第二阻挡层G2L可以设置在沿第三方向D3设置的隔离层ISO之间。
如上所述，第一水平导电线WL1和第二水平导电线WL2中的每一个可以具有包括第一功函数电极G1、第二功函数电极G2和第三功函数电极G3的三重电极结构。水平导电线DWL可以包括一对第一功函数电极G1、一对第二功函数电极G2和一对第三功函数电极G3，它们在与水平层HL交叉的第三方向D3上延伸，水平层HL介于其间。
图3和图4是图示根据本发明的其它实施例的半导体装置的示意性截面图。至于同样出现在图1A、图1B、图2A和图2B中的图3和4的构成元件，对它们将不再赘述。
参见图3，半导体装置200可以包括存储单元阵列MCA1，并且存储单元阵列MCA1可以具有共享垂直导电线BL的镜象型结构。参见图4，半导体装置300可以包括存储单元阵列MCA2，并且存储单元阵列MCA2可以具有共享公共板PL的镜象型结构。
存储单元阵列MCA1和MCA2图示了包括四个存储单元MC的三维存储单元阵列。每个存储单元MC可以包括开关元件TR、垂直导电线BL和数据存储元件CAP，开关元件TR包括水平层HL和水平导电线DWL。水平导电线DWL可以包括第一功函数电极G1、第二功函数电极G2和第三功函数电极G3。数据存储元件CAP可以包括第一电极SN、电介质层DE和第二电极PN。栅电介质层GD可以设置在水平导电线DWL和水平层HL之间。如图1B和图2B所示以及如图3和图4所示，水平层HL可以包括第一掺杂区SR、沟道CH和第二掺杂区DR。在水平导电线DWL中，第一功函数电极G1可以包括高功函数材料，第二功函数电极G2和第三功函数电极G3可以包括低功函数材料。第一功函数电极G1可以包括基于金属的材料，第二功函数电极G2和第三功函数电极G3可以包括半导体材料。如图1B所示，也如图4所示，水平导电线DWL的第一功函数电极G1可以包括第一阻挡层G1L和体层G1B。水平导电线DWL还可以包括在第一功函数电极G1和第二功函数电极G2之间的第二阻挡层G2L。
在第一方向D1上彼此相邻的存储单元MC的水平层HL可以接触一个垂直导电线BL。数据存储元件CAP可以分别耦接至水平层HL。
半导体装置200和300还可以包括在存储单元阵列MCA1之下的下部结构LS，并且下部结构LS可以包括外围电路单元。外围电路单元可以设置在比存储单元阵列MCA1低的水平。这可以称为外围设备上的单元(Cell-Over-Peripheral，COP)结构。外围电路单元可以包括用于驱动存储单元阵列MCA1的至少一个控制电路。
根据本发明的另一个实施例，外围电路单元可以设置在比存储单元阵列MCA1高的水平。这可以称为POC结构。
图5至图24图示了根据本发明的各种实施例的用于制造半导体装置的方法的示例。
参见图5，堆叠体SB可以形成在下部结构11之上。堆叠体SB可以包括交替地堆叠的多个子堆叠。每个子堆叠可以包括按下述顺序堆叠的电介质层12’、第一牺牲层13’、半导体层14’和第二牺牲层15’。电介质层12’可以包括氧化硅，第一牺牲层13’和第二牺牲层15’可以包括氮化硅。半导体层14’可以包括半导体材料或氧化物半导体材料。例如，半导体层14’可以包括单晶硅、多晶硅或氧化铟镓锌(IGZO)。如前述实施例中所述的，当堆叠存储单元时，堆叠体SB可以堆叠多次。
随后，可以通过刻蚀堆叠体SB的一部分来形成第一开口16。第一开口16可以从下部结构11的表面垂直地延伸。在形成第一开口16之前，如图2A和图2B所示，堆叠体SB可以基于存储单元被图案化。
参见图6，可以通过第一开口16选择性地刻蚀第一牺牲层13’和第二牺牲层15’来形成凹陷17。半导体层14’的一部分可以通过凹陷17暴露出来。凹陷17可以设置在电介质层12’之间。
参见图7，可以在半导体层14’的暴露部分之上形成栅电介质层18。例如，栅电介质层18可以包括氧化硅、氮化硅、金属氧化物、金属氮氧化物、金属硅酸盐、高k材料、铁电材料、反铁电材料或其组合。例如，栅电介质层18可以包括SiO2、Si3N4、HfO2、Al2O3、ZrO2、AlON、HfON、HfSiO、HfSiON或其组合。
根据本发明的一个实施例，栅电介质层18可以通过氧化工艺形成，并且半导体层14’的一部分14T可以被减薄。半导体层14’的减薄部分14T可以称为薄体14T。
参见图8，第一功函数材料19A可以共形地形成在凹陷17中。第一功函数材料19A可以共形地覆盖栅电介质层18之上的凹陷17。第一功函数材料19A可以包括导电材料。第一功函数材料19A可以具有低于硅的中间间隙功函数的功函数。在一个示例中，第一功函数材料19A可以包括掺杂有N型掺杂剂的掺杂多晶硅。N型掺杂剂可以包括磷(P)或砷(As)。
参见图9，第一低功函数电极19可以形成在凹陷17中。为了形成第一低功函数电极19，可以选择性地刻蚀第一功函数材料19A。例如，可以在第一功函数材料19A上执行湿法刻蚀工艺。
可以形成一对第一低功函数电极19，其中半导体层14’的薄体14T介于这对电极之间。第一低功函数电极19可以具有杯形状或弯曲形状。
参见图10，第一阻挡材料20A和第二功函数材料21A可以顺序地形成在第一低功函数电极19之上，以间隙填充凹陷17的剩余部分。第一阻挡材料20A可以包括基于金属的材料。第一阻挡材料20A可以包括金属氮化物。第二功函数材料21A可以具有比硅的中间间隙功函数高的功函数。第二功函数材料21A可以具有比第一低功函数电极19高的功函数。第二功函数材料21A可以具有比第一低功函数电极19低的电阻。第二功函数材料21A可以包括基于金属的材料。第二功函数材料21A可以包括金属氮化物、金属或其组合。第二功函数材料21A可以包括氮化钛、钨或其组合。在第一阻挡材料20A和第二功函数材料21A的堆叠中，氮化钛和钨可以顺序堆叠。
参见图11，第一阻挡层20和高功函数电极21可以形成在凹陷17中。为了形成第一阻挡层20和高功函数电极21，可以选择性地刻蚀第一阻挡材料20A和第二功函数材料21A。例如，可以分别干法刻蚀或湿法刻蚀第一阻挡材料20A和第二功函数材料21A。
第一阻挡层20可以具有杯形状或弯曲形状。高功函数电极21可以设置在第一阻挡层20的内表面上。高功函数电极21可以设置为与第一低功函数电极19的第一侧表面相邻，第一阻挡层20介于高功函数电极21和第一低功函数电极19之间。高功函数电极21可以具有比第一低功函数电极19高的功函数。高功函数电极21可以包括基于金属的材料。例如，高功函数电极21可以包括氮化钛、钨或其组合。
可以形成一对高功函数电极21，其中半导体层14’的薄体14T介于一对高功函数电极21之间。第一低功函数电极19和高功函数电极21可以部分地填充凹陷17。在形成高功函数电极21之后，可以限定第一牺牲凹陷21R。
参见图12，第二阻挡材料22A可以形成在第一牺牲凹陷21R中。第二阻挡材料22A可以共形地覆盖第一牺牲凹陷21R。第二阻挡材料22A可以包括基于金属的材料。第二阻挡材料22A可以包括金属氮化物。第二阻挡材料22A可以包括氮化钛。
牺牲阻挡件23可以形成在第二阻挡材料22A之上。牺牲阻挡件23可以包括多晶硅。为了形成牺牲阻挡件23，可以进行多晶硅沉积和回蚀。
参见图13，可以利用牺牲阻挡件23作为刻蚀停止件来选择性地刻蚀第二阻挡材料22A。因此，可以形成接触高功函数电极21和第一阻挡层20的第二阻挡层22。
参见图14，可以去除牺牲阻挡件23。当去除牺牲阻挡件23时，可以限定暴露出第二阻挡层22的第二牺牲凹陷23R。
参见图15，可以形成接触第二阻挡层22的第二低功函数电极24。形成第二低功函数电极24可以包括在第二阻挡层22上沉积第三功函数材料以填充第二牺牲凹陷23R，以及刻蚀该第三功函材料以形成第二低功函数电极24。第二低功函数电极24可以包括掺杂有N型掺杂剂的掺杂多晶硅。第一低功函数电极19和第二低功函数材料24可以是相同的材料。
可以形成一对第二低功函数电极24，其中半导体层14’的薄体14T介于一对第二低功函数电极24之间。
作为如上所述的一系列工艺的结果，可以形成一对第一低功函数电极19、一对高功函数电极21和一对第二低功函数电极24，其中半导体层14’的薄体14T介于它们之间。一对第一低功函数电极19、一对高功函数电极21和一对第二低功函数电极24可以是双重结构化的水平导电线DWL。如图1A至图3中所示的第一功函数电极G1可以对应于高功函数电极21，并且如图1A至图3所示的第二功函数电极G2可以对应于第二低功函数电极24。如图1A至图3所示的第三功函数电极G3可以对应于第一低功函数电极19。高功函数电极21可以与第一低功函数电极19平行，但可以具有比第一低功函电极19高的功函数。第二低功函数电极24可以与高功函数电极21平行，但是可以具有比高功函数电极21低的功函数。第一阻挡层20可以设置在第一低功函数电极19和高功函数电极21之间，第二阻挡层22可以设置在第二低功函数电极24和高功函数电极21之间。第一阻挡层20和第二阻挡层22可以防止高功函数电极21与第一低功函数电极19和第二低功函数电极24之间的扩散。
第一低功函数电极19可以具有弯曲形状或杯形状。第一低功函数电极19可以包括覆盖第一阻挡层20的内表面。第一功函数电极19可以包括弯曲的低功函数材料。第一阻挡层20可以围绕高功函数电极21的一部分。第一阻挡层20可以具有弯曲形状或杯形状。第一阻挡层20可以包括覆盖高功函数电极21的内表面和接触第一低功函数电极19的外表面。第一阻挡层20可以具有填充第一低功函数电极19的内表面的突出形状。第二阻挡层22可以具有垂直或扁平的形状。
第一低功函数电极19、高功函数电极21和第二低功函数电极24可以具有三重功函数电极结构，并且可以形成如图1A至图2B所示的水平导电线DWL。
参见图16，第一覆盖层25可以形成在第二低功函数电极24的侧表面上。第一覆盖层25可以包括氧化硅或氮化硅。
随后，可以刻蚀由第一覆盖层25暴露出的栅电介质层18的一部分，以暴露出半导体层14’的薄体14T的第一侧端。
参见图17，第一接触节点26可以形成为耦接至半导体层14’的薄体14T的第一侧端。第一接触节点26可以包括掺杂有N型杂质的多晶硅。
在形成第一接触节点26之后，可以执行热处理以在半导体层14’的薄体14T中形成第一掺杂区27。第一掺杂区27可以包括从第一接触节点26扩散的杂质。根据本发明的另一个实施例，可以通过掺杂杂质的工艺来形成第一掺杂区27。
根据本发明的另一个实施例，可以部分地切割第一接触节点26的底部。
参见图18，垂直导电线28可以形成在第一接触节点26之上。垂直导电线28可以填充第一开口16。垂直导电线28可以包括氮化钛、钨或其组合。
根据本发明的另一个实施例，在形成垂直导电线28之前，可以形成耦接至半导体层14’的薄体14T的第一侧端的第一欧姆接触。第一欧姆接触可以包括金属硅化物。例如，可以通过顺序地执行沉积金属层的工艺并执行退火工艺来形成金属硅化物，并且可以去除未反应的金属层。可以通过使半导体层14’的薄体14T的硅与金属层反应来形成金属硅化物。
参见图19，可以通过刻蚀堆叠体SB的另一部分来形成第二开口29。第二开口29可以从下部结构11的表面垂直地延伸。
参见图20，可以通过第二开口29选择性地凹陷第一牺牲层13’和第二牺牲层15’以及半导体层14’。因此，可以在电介质层12’之间形成宽开口30。包括薄体14T的半导体层14’可以保留为水平层14，如附图标记14所示，并且水平层14的第二侧端可以被宽开口30暴露出。第二覆盖层13和15可以分别通过第一牺牲层13’和第二牺牲层15’的选择性凹陷工艺形成在第一低功函数电极19的侧表面上。
水平层14可以比第一低功函数电极19、高功函数电极21和第二低功函数电极24薄。水平层14可以称为薄体有源层。
参见图21，可以形成第二接触节点31。第二接触节点31可以包括含有杂质的多晶硅。形成第二接触节点31可以包括在宽开口30之上形成掺杂多晶硅并且刻蚀该掺杂多晶硅。
随后，可以形成第二掺杂区32。第二掺杂区32可以通过执行随后的热处理将杂质从第二接触节点31扩散到水平层14的第二侧端。因此，第二掺杂区32可以形成在水平层14的第二侧端中。沟道33可以限定在第一掺杂区27和第二掺杂区32之间。第一掺杂区27、沟道33和第二掺杂区32可以对应于图1B中所示的第一掺杂区SR、沟道CH和第二掺杂区DR。
根据本发明的另一个实施例，在形成宽开口30之后，可以在水平层14的第二侧端中形成第二掺杂区32。可以通过杂质掺杂工艺来形成第二掺杂区32。
根据本发明的另一个实施例，可以形成耦接至水平层14的第二侧端的第二欧姆接触。第二欧姆接触可以包括金属硅化物。例如，可以通过顺序地执行金属层沉积工艺和退火工艺来形成金属硅化物，并且可以去除未反应的金属层。可以通过使水平层14的硅与金属层反应来形成金属硅化物。
参见图22，可以形成接触水平层14的各个第二侧端的第一电极34。为了形成第一电极34，可以执行沉积导电材料的工艺以及回蚀工艺。第一电极34可以包括氮化钛。第一电极34可以是水平定向的筒体形状。
参见图23，电介质层12可以是部分凹陷的35。因此，第一电极34的外壁可以被暴露出。剩余的电介质层12可以接触水平导电线DWL。剩余的电介质层12可以称为单元电介质层或单元隔离层。
参见图24，电介质层36和第二电极37可以顺序地形成在第一电极34之上。第一电极34、电介质层36和第二电极37可以成为数据存储元件CAP。
根据本发明的另一个实施例，水平导电线DWL可以具有单个结构。例如，单个结构的水平导电线可以包括第一水平导电线WL1和第二水平导电线WL2之间的一个水平导电线。单个结构化的水平导电线可以包括三重功函数结构。
根据本发明的一个实施例，可以通过形成三重电极结构的字线来高度集成存储单元。
根据本发明的一个实施例，可以通过形成三重电极结构的字线来改善泄漏电流。因此，可以确保刷新特性，这可以减少功耗。
本发明公开的实施例在增加当为了更高的器件集成度而减小沟道的厚度时形成的电场的方式方面是相对有利的。因此，当形成更大量的堆堆叠时，本发明的技术对于更高的器件集成是有利的。
根据本发明的一个实施例，由于在高功函数电极和低功函数电极之间形成阻挡层，因此可以改善字线的电特性。
根据本发明的一个实施例，可以实现3D存储单元的低功耗和高集成度。
尽管已经针对具体实施例描述了本发明，但对于本领域技术人员来说显而易见的是，在不偏离本文公开的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (20)

1.一种半导体装置，包括：
下部结构；
水平层，其与所述下部结构间隔开并且在与所述下部结构平行的方向上延伸；
垂直导电线，其在垂直于所述下部结构的方向上延伸并耦接至所述水平层的第一侧端；
数据存储元件，其耦接至所述水平层的第二侧端；以及
水平导电线，其在与所述水平层交叉的方向上延伸，
其中，所述水平导电线包括：
第一功函数电极；
第二功函数电极，其设置为与所述垂直导电线相邻并且具有比所述第一功函数电极低的功函数；
第三功函数电极，其与所述数据存储元件相邻设置并且具有比所述第一功函数电极低的功函数；
第一阻挡层，其在所述第一功函数电极和所述第三功函数电极之间；以及
第二阻挡层，其在所述第一功函数电极和所述第二功函数电极之间。
2.根据权利要求1所述的半导体装置，其中，所述第二功函数电极和所述第三功函数电极具有比硅的中间间隙功函数低的功函数，以及
所述第一功函数电极具有比硅的中间间隙功函数高的功函数。
3.根据权利要求1所述的半导体装置，其中，所述第二功函数电极和所述第三功函数电极包括掺杂有N型掺杂剂的掺杂多晶硅。
4.根据权利要求1所述的半导体装置，其中，所述第一功函数电极包括基于金属的材料。
5.根据权利要求1所述的半导体装置，其中，所述第一功函数电极包括金属、金属氮化物或其组合。
6.根据权利要求1所述的半导体装置，其中，所述第一功函数电极具有比所述第二功函数电极和所述第三功函数电极大的体积。
7.根据权利要求1所述的半导体装置，其中，所述第一功函数电极、所述第二功函数电极和所述第三功函数电极中的每一个与所述水平层垂直重叠。
8.根据权利要求1所述的半导体装置，其中，所述第二功函数电极和所述第三功函数电极具有相同的功函数。
9.根据权利要求1所述的半导体装置，其中，所述水平层具有比所述第一功函数电极、所述第二功函数电极和所述第三功函数电极的厚度小的厚度。
10.根据权利要求1所述的半导体装置，其中，所述水平层包括单晶半导体材料、多晶半导体材料或氧化物半导体材料。
11.根据权利要求1所述的半导体装置，其中，所述水平层包括：
第一掺杂区，其耦接至所述垂直导电线；
第二掺杂区，其耦接至所述数据存储元件；以及
沟道，其在所述第一掺杂区和所述第二掺杂区之间。
12.根据权利要求1所述的半导体装置，其中，所述水平导电线包括双重结构的水平导电线，两个水平导电线彼此面对并且所述水平层介于其间。
13.根据权利要求1所述的半导体装置，其中，所述数据存储元件包括电容器，并且
所述电容器包括筒形的第一电极、第二电极以及在所述第一电极和所述第二电极之间的电介质层。
14.根据权利要求1所述的半导体装置，进一步包括：
第一接触节点，其在所述垂直导电线和所述水平层的第一侧端之间；以及
第二接触节点，其在所述数据存储元件和所述水平层的第二侧端之间。
15.根据权利要求1所述的半导体装置，其中，所述第一阻挡层和所述第二阻挡层包括金属氮化物。
16.一种用于制造半导体装置的方法，包括：
形成堆叠体，其中电介质层、第一牺牲层、半导体层和第二牺牲层交替地堆叠在下部结构之上；
通过刻蚀所述堆叠体来形成开口；
通过从所述开口凹陷所述第一牺牲层和所述第二牺牲层来形成水平凹陷；以及
在所述水平凹陷中形成包括不同功函数电极的组合的水平导电线，
其中，所述水平导电线的形成包括：
形成第一低功函数电极；
在所述第一低功函数电极之上形成第一阻挡层；
在第一阻挡层之上形成具有比第一低功函数电极高的功函数的高功函数电极；
在所述高功函数电极之上形成第二阻挡层；以及
在所述第二阻挡层之上形成具有比所述高功函数电极低的功函数的第二低功函数电极。
17.根据权利要求16所述的方法，其中，所述第一低功函数电极和第二低功函数电极中的每一个包括掺杂有N型掺杂剂的掺杂多晶硅。
18.根据权利要求16所述的方法，其中，所述高功函数电极包括基于金属的材料。
19.根据权利要求16所述的方法，其中，所述第一阻挡层和所述第二阻挡层包括金属氮化物。
20.根据权利要求16所述的方法，进一步包括：
在形成所述水平导电线之后，
形成填充所述开口的垂直导电线；以及
形成耦接至所述水平层的第二侧端的数据存储元件。
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