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CN118262772A - 存储器件、电子设备以及存储器件的操作方法 - Google Patents

存储器件、电子设备以及存储器件的操作方法 Download PDF

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CN118262772A
CN118262772A CN202311547317.2A CN202311547317A CN118262772A CN 118262772 A CN118262772 A CN 118262772A CN 202311547317 A CN202311547317 A CN 202311547317A CN 118262772 A CN118262772 A CN 118262772A
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丁珉洙
卞辰瑫
金周焕
申殷昔
赵泫润
崔桢焕
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

公开了一种存储器件，包括：上拉驱动器，连接在电源电压和第一节点之间；T线圈电路，连接在第一节点和第二节点之间；外部电阻器；以及ZQ控制器，为对上拉驱动器执行ZQ校准操作。ZQ控制器包括：路径选择电路，选择第一节点和第二节点之中的一个节点；比较电路，将由路径选择电路选择的一个节点的电压与上拉参考电压进行比较，并输出比较结果；以及代码生成电路，基于比较结果来生成用于驱动上拉驱动器的上拉代码。当生成上拉代码时，外部电阻器连接在第二节点和地电压之间。

Description

存储器件、电子设备以及存储器件的操作方法
相关申请的交叉引用
本申请基于并且要求于2022年12月26日向韩国知识产权局提交的韩国专利申请No.10-2022-0185047的优先权，其全部公开内容通过引用并入本文。
技术领域
本文描述的本公开的实施例涉及半导体存储器，并且更具体地，涉及存储器件、电子器件以及存储器件的操作方法。
背景技术
半导体存储器被分类为：易失性存储器(例如，静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM))，其中，当电源关闭时，存储的数据消失；或非易失性存储器(例如，闪存器件、相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)或铁电RAM(FRAM))，其中，即使在电源关闭时，也可以保留存储的数据。
近来，正在使用高速存储器件，其中，存储器件的输入/输出速度由于驱动器的输入/输出电容而受到限制。在这种情况下，使用T线圈电路来减少输入/输出电容。然而，T线圈电路可以充当相对于驱动器的电阻，这导致驱动器与存储器件的沟道之间的阻抗失配。
发明内容
本公开的实施例提供了一种具有提高的可靠性和提高的性能的存储器件、包括该存储器件的电子设备以及该存储器件的操作方法。
根据本公开的一方面，提供了一种存储器件，包括：上拉驱动器，连接在电源电压和第一节点之间；T线圈电路，连接在第一节点和第二节点之间；外部电阻器；以及ZQ控制器，被配置为对上拉驱动器执行ZQ校准操作，其中，ZQ控制器包括：路径选择电路，被配置为选择第一节点和第二节点之中的一个节点；比较电路，被配置为：将由路径选择电路选择的一个节点的电压与上拉参考电压进行比较，并且基于由路径选择电路选择的一个节点的电压和上拉参考电压之间的比较，输出比较结果；以及代码生成电路，被配置为基于比较结果来生成用于驱动上拉驱动器的上拉代码，并且其中，在生成所述上拉代码时，所述外部电阻器连接在第二节点和地电压之间。
根据本公开的另一方面，提供了一种存储器件的操作方法，该方法包括：通过将上拉驱动器和T线圈电路之间的第一节点处的第一电压与上拉参考电压进行比较来生成第一上拉代码；通过将T线圈电路和外部电阻器之间的第二节点处的第二电压与上拉参考电压进行比较来生成第二上拉代码；基于第一上拉代码和第二上拉代码，生成与T线圈电路的电阻相对应的偏移代码；以及基于偏移代码和上拉驱动器的目标电阻来生成补偿上拉代码，其中，上拉驱动器、T线圈电路和外部电阻器串联连接在电源电压和地电压之间。
根据本公开的另一方面，提供了一种电子设备，包括：输入/输出焊盘；驱动器，被配置为通过输入/输出焊盘来输出数据信号；信号线，包括电连接到驱动器的第一端和电连接到输入/输出焊盘的第二端；以及ZQ控制器，被配置为基于外部电阻器对驱动器执行ZQ校准操作，其中，驱动器包括：上拉驱动器，连接在电源电压与信号线的第一端之间；以及下拉驱动器，连接在信号线的第一端与地电压之间，其中，ZQ控制器被配置为：将外部电阻器与信号线的第二端连接；通过将信号线的第一端的第一电压与上拉参考电压进行比较来生成第一上拉代码；通过将信号线的第二端的第二电压与上拉参考电压进行比较来生成第二上拉码；以及基于第一上拉代码和第二上拉代码来生成与信号线的电阻相对应的偏移代码。
附图说明
通过参考附图详细描述本公开的实施例，本公开的以上和其他目的和特征将变得清楚。
图1是示出了根据本公开的实施例的存储系统的框图。
图2是示出了图1的存储器件的框图。
图3是用于描述图2的ZQ控制器的操作的图。
图4是示出了图3的ZQ控制器的配置的框图。
图5是示出了图3的ZQ控制器的操作的流程图。
图6至图8是用于描述图4的ZQ控制器对上拉驱动器执行的ZQ校准操作的图。
图9A和图9B是用于描述根据图4的ZQ控制器对上拉驱动器执行的ZQ校准操作的效果的图。
图10是用于描述图3的ZQ控制器对下拉驱动器执行的ZQ校准操作的图。
图11是用于描述图2的存储器件的ZQ校准操作的图。
图12是示出了图11的存储器件的操作的流程图。
图13A和图13B是示出了图11的偏移补偿器的框图。
图14是示出了图11的存储器件的操作的流程图。
图15是示出被配置为执行根据图14的流程图的操作的偏移补偿器的框图。
图16是用于描述图15的偏移补偿器的操作的图。
图17是用于描述图2的ZQ控制器的操作的图。
图18是示出了根据本公开的实施例的存储封装的示例的图。
图19是示出了根据本公开的实施例的存储封装的示例的图。
图20是用于描述根据本公开的实施例的存储器件的图。
具体实施方式
下面将以使本领域普通技术人员容易实现本发明的程度详细并清楚地描述本公开的实施例。这些实施例是示例实施例，因此，本公开不限于此，并且可以以各种其他形式来实现。如在本领域中常见的，可以围绕执行所描述的功能的块(如附图所示)来描述和示出实施例。这些块(在本文中可以被称为单元或模块等，或者通过诸如设备、逻辑、电路、计数器、比较器、发生器、转换器等的名称)可以由模拟和/或数字电路(包括逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件等中的一个或多个)物理地实现，并且还可以由软件和/或固件(被配置为执行本文描述的功能或操作)来实现或驱动。
根据本公开的实施例，存储器件的被配置为驱动数据线的驱动器可以包括用于高速操作的T线圈电路。T线圈电路可以充当相对于驱动器的电阻，并且T线圈电路的电阻可能引起阻抗失配。根据本公开的实施例的存储器件可以通过在包括T线圈电路的电阻的状态下执行第一ZQ校准操作来生成第一上拉代码，并且可以通过在不包括T线圈电路的电阻的状态下执行第二ZQ校准操作来生成第二上拉代码。存储器件可以基于第一上拉代码和第二上拉代码来计算与T线圈电路的电阻相对应的偏移代码。存储器件可以基于所计算的偏移代码来生成补偿上拉代码和补偿下拉代码。可以通过补偿上拉代码和补偿下拉代码来补偿T线圈电路的电阻。因此，提供了一种具有提高的可靠性和提高的性能的存储器件及其操作方法。
图1是示出了根据本公开的实施例的存储系统的框图。参考图1，存储系统10可以包括存储控制器11和存储器件100。在实施例中，存储系统10可以是信息处理设备、存储设备或图形处理设备之一。然而，本公开不限于此，并因此，存储系统10可以以各种形式实现。根据实施例，信息处理设备可以是被配置为处理各种信息并存储经处理的信息的设备。例如，信息处理设备可以包括但不限于个人计算机(PC)、膝上型计算机、服务器、工作站、智能电话、平板PC、数码相机或黑匣子。例如，存储设备可以是诸如固态驱动器(SSD)等的存储介质，并且存储器件100可以用作SSD的缓冲存储器。例如，图形处理设备可以被配置为执行各种图形处理或各种操作。
存储控制器11可以将数据存储在存储器件100中或者可以读取存储器件100中存储的数据。例如，存储控制器11可以向存储器件100发送时钟信号CK和命令/地址信号CA，并且可以与存储器件100交换数据信号DQ和数据选通信号DQS。例如，存储控制器11可以与存储器件100交换数据信号DQ和数据选通信号DQS，这可以意味着：通过数据信号DQ和数据选通信号DQS，数据“DATA”可以从存储控制器11发送到存储器件100或者可以从存储器件100发送到存储控制器11。在实施例中，存储控制器11可以是诸如应用处理器(AP)等的片上系统(SoC)。
存储器件100可以在存储控制器11的控制下操作。在实施例中，存储器件100可以是动态随机存取存储器(DRAM)器件，但本公开不限于此。例如，存储器件100可以包括易失性存储器(例如SRAM)或非易失性存储器(例如PRAM、MRAM和/或RRAM)。
在实施例中，存储控制器11和存储器件100可以通过接口彼此通信。该接口可以是符合预定协议的接口。例如，该接口可以是诸如双倍数据速率(DDR)接口、低功率DDR(LPDDR)接口或图形DDR(GDDR)接口等的高速接口，但本公开不限于此。例如，该接口可以包括各种接口中的至少一种，例如通用串行总线(USB)接口、多媒体卡(MMC)接口、外围组件互连(PCI)接口、PCI快速(PCI-)接口、高级技术附件(ATA)接口、串行ATA(SATA)接口、并行ATA(PATA)接口、小型计算机系统接口(SCSI)接口、增强型小磁盘接口(ESDI)、集成驱动电子(IDE)接口、移动工业处理器接口(MIPI)和非易失性存储器快速(NVM-e)接口。
在实施例中，存储器件100可以包括ZQ控制器11O。ZQ控制器110可以在存储控制器11的控制下执行ZQ校准操作。例如，ZQ校准操作可以指以下操作：出于减少存储控制器11与存储器件100之间的信号发送/接收沟道中的阻抗失配的目的，调整存储器件100的输入/输出驱动器的阻抗或强度。
在实施例中，存储器件100可以与存储控制器11执行高速输入/输出操作。在这种情况下，存储器件100和存储控制器11之间的输入/输出速度(或数据传输速度)可能由于存储器件100的输入/输出驱动器的输入/输出电容而受到限制。为了解决上述问题，存储器件100可以包括被配置为补偿输入/输出电容的T线圈电路。T线圈电路可以充当存储器件100的输入/输出驱动器中的电阻，而由于T线圈而产生的电阻可能引起输入/输出驱动器中的阻抗失配。
根据本公开的实施例的存储器件100的ZQ控制器110可以通过补偿由于T线圈引起的电阻的偏移来防止由T线圈电路引起的阻抗失配。将参考附图详细描述根据本公开的实施例的存储器件100的配置。
图2是示出了图1的存储器件的框图。参考图1和图2，存储器件100可以包括ZQ控制器110、存储单元阵列120、命令/地址(CA)缓冲器130、地址解码器140、命令解码器150、控制逻辑电路160、读出放大器(S/A)和写入驱动器(W/D)170、以及输入/输出(I/O)电路180。
存储单元阵列120可以包括多个存储单元。例如，存储单元阵列120可以是DRAM单元阵列。多个存储单元可以连接到多条字线和多条位线。在实施例中，多条字线可以由X解码器(或行解码器)X-DEC驱动，并且多条位线可以由Y解码器(或列解码器)Y-DEC驱动。
CA缓冲器130可以被配置为接收命令/地址(CA)信号并存储CA信号。例如，CA缓冲器130可以临时存储或缓冲所接收的信号。地址解码器140可以对CA缓冲器130中存储的地址信号ADDR进行解码。地址解码器140可以基于对地址信号ADDR进行解码的解码结果来控制X解码器和Y解码器。命令解码器150可以对CA缓冲器130中存储的命令CMD进行解码。
控制逻辑电路160可以基于命令解码器150的解码结果来控制存储器件100的组件。例如，在CA缓冲器130中存储的命令信号对应于写入命令的情况下(即，在从存储控制器11接收的命令是写入命令的情况下)，控制逻辑电路160可以基于命令解码器150的解码结果来控制读出放大器和写入驱动器170的操作(即，可以激活写入驱动器)，使得通过输入/输出电路180接收的数据“DATA”被写入到存储单元阵列120。备选地，在CA缓冲器130中存储的命令信号对应于读取命令的情况下(即，在从存储控制器11接收的命令是读取命令的情况下)，控制逻辑电路160可以基于命令解码器150的解码结果来控制读出放大器和写入驱动器170的操作(即，可以激活读出放大器)，使得存储单元阵列120中存储的数据被读出。
在控制逻辑电路160的控制下，读出放大器和写入驱动器170可以通过多条位线从存储单元阵列120读取数据，或者可以通过多条位线将数据写入存储单元阵列120。
通过数据信号DQ和数据选通信号DQS，输入/输出电路180可以从存储控制器11接收数据或者可以向存储控制器11发送数据。在实施例中，输入/输出电路180可以包括：数据信号(DQ)驱动器，被配置为通过数据线接收数据信号DQ或者驱动数据信号DQ。
ZQ控制器110可以被配置为在控制逻辑电路160的控制下执行ZQ校准操作。例如，ZQ控制器110可以基于电阻器RZQ来执行ZQ校准操作，并且可以生成与输入/输出电路180中包括的驱动器相关联的上拉代码CODE_PU和下拉代码CODE_PD。例如，电阻器RZQ可以是外部电阻器。在实施例中，ZQ控制器110可以从控制逻辑电路160接收信号，并且基于电阻器RZQ和从控制逻辑电路160接收的信号，ZQ控制器110可以生成与输入/输出电路180中包括的驱动器相关联的上拉代码CODE_PU和下拉代码CODE_PD。将参考以下附图详细描述ZQ控制器110的操作。
图3是用于描述图2的ZQ控制器的操作的图。为了便于描述，将针对被配置为驱动一个数据信号DQ的驱动器DQD来描述ZQ控制器110的操作。然而，本公开不限于此。例如，存储器件100的输入/输出电路180还可以包括：多个驱动器(DQD)，被配置为分别控制多个数据信号。根据实施例，多个驱动器中的每个驱动器可以基于由ZQ控制器110生成的上拉代码CODE_PU和下拉代码CODE_PD来操作。
参考图2和图3，输入/输出电路180可以包括：驱动器DQD，连接到被配置为发送/接收数据信号DQ的DQ焊盘。驱动器DQD可以包括发送器TX、接收器RX和T线圈电路TC。驱动器DQD可以被配置为通过DQ焊盘接收数据信号DQ或者通过DQ焊盘输出/驱动数据信号DQ。为了便于描述，图2和图3中可以省略(输入电路180中的)DQD和S/A和W/D 170之间的组件和连接。
发送器TX可以被配置为驱动要通过DQ焊盘输出的数据信号DQ。例如，发送器TX可以包括上拉驱动器PUD和下拉驱动器PDD。上拉驱动器PUD可以连接在电源电压VDDQ和第一节点n1之间，并且下拉驱动器PDD可以连接在第一节点n1和地电压VSSQ之间。当通过DQ焊盘输出的数据信号DQ处于高电平时，上拉驱动器PUD可以被激活，并且当通过DQ焊盘输出的数据信号DQ处于低电平时，下拉驱动器PDD可以被激活。接收器RX可以对通过DQ焊盘接收的数据信号DQ进行采样并将其输出。
在实施例中，T线圈电路TC可以连接在DQ焊盘与发送器TX的第一节点n1之间。T线圈电路TC可以被配置为抵消输入/输出电容。例如，发送器TX可以包括寄生电容，寄生电容增加输入/输出电容。寄生电容可能限制数据信号DQ的高速驱动。驱动器DQD的输入/输出电容可以通过连接在DQ焊盘与发送器TX的第一节点n1之间的T线圈电路TC来抵消或减少。相应地，T线圈电路TC可以允许数据信号DQ以高速输入/输出。
ZQ控制器110可以通过ZQ校准操作来生成发送器TX中的上拉驱动器PUD的上拉代码CODE_PU和发送器TX中的下拉驱动器PDD的下拉代码CODE_PD。在实施例中，驱动器DQD中包括的T线圈电路TC可以由电阻RTC表示。T线圈电路TC的电阻RTC可以影响驱动器DQD的信号可靠性(即，阻抗失配的发生)。
在这种情况下，ZQ控制器110可以基于ZQ校准模式，通过施加T线圈电路TC的电阻RTC来执行ZQ校准操作，从而最小化由于T线圈电路TC的电阻RTC而引起的阻抗失配。例如，在第一模式下，ZQ控制器110可以通过包括T线圈电路TC的电阻RTC的第一路径来执行第一ZQ校准操作。在第二模式下，ZQ控制器110可以通过不包括T线圈电路TC的电阻RTC的第二路径来执行第二ZQ校准操作。
在实施例中，第一ZQ校准操作和第二ZQ校准操作的结果可以依赖于是否包括T线圈电路TC的电阻RTC而改变。例如，基于第一ZQ校准操作和第二ZQ校准操作生成的上拉代码和下拉代码可以依赖于是否包括T线圈电路TC的电阻RTC而改变。即，可以基于通信环境或者数据信号DQ的参考电阻和目标电阻来选择ZQ校准模式，从而提高信号可靠性。例如，ZQ校准模式可以被选择为使得T线圈电路TC的电阻RTC被最小化。在实施例中，ZQ校准模式可以由存储器件100的控制逻辑电路160来选择或确定。备选地，ZQ校准模式可以由存储控制器11来选择或确定，并且可以通过模式寄存器设置来设置给存储器件100。然而，本公开不限于此，并因此，可以以不同的方式选择或配置ZQ校准模式。
在实施例中，为了便于描述，使用术语“参考电阻”和“目标电阻”。参考电阻可以指在ZQ校准操作中设置给上拉驱动器的电阻值。例如，在ZQ校准操作中，当上拉驱动器使用四个上拉电路时，参考电阻可以具有60Ω的电阻值，上拉电路和外部电阻器具有240Ω的电阻值，并且上拉参考电压VREF_PU是电源电压VDDQ的0.8倍(即，0.8*VDDQ)。参考电阻可以依赖于ZQ校准操作方式或设置值来进行各种改变和修改。目标电阻可以指当在ZQ校准操作之后实际驱动存储器件100时设置给驱动器DQD的电阻值。例如，在理想情况下，可以通过ZQ校准操作来设置上拉代码，使得上拉驱动器PUD中包括的每个上拉电路具有240Ω的电阻值。根据上面的描述，当目标电阻具有240Ω的电阻值时，可以激活多个上拉电路之中的一个上拉电路，并且当目标电阻具有60Ω的电阻值时，可以激活多个上拉电路之中的四个上拉电路。目标电阻可以依赖于存储器件100的驱动环境来进行各种改变或修改。在实施例中，目标电阻可以由存储控制器11来设置/指定。在实施例中，关于目标电阻的信息可以存储在存储器件100的模式寄存器中。
图4是示出了图3的ZQ控制器的配置的框图。参考图3和图4，ZQ控制器110可以包括路径选择电路111、参考电压生成电路112、比较电路113和代码生成电路114。然而，本公开不限于此，并因此，根据另一实施例，图4所示的一个或多个组件可以被省略或者与另一组件组合，而不背离本公开。此外，根据另一实施例，附加组件可以包括在图4所示的ZQ控制器中。
路径选择电路111可以被配置为选择其中将基于ZQ校准模式来执行ZQ校准操作的路径。例如，当ZQ校准模式是第一模式时，路径选择电路111可以选择第一路径，在第一路径中包括T线圈电路TC的电阻RTC并且可以输出输出电压。备选地，当ZQ校准模式是第二模式时，路径选择电路111可以选择第二路径，在第二路径中不包括T线圈电路TC的电阻RTC并且可以输出输出电压。
参考电压生成电路112可以被配置为生成参考电压VREF。在实施例中，参考电压VREF可以基于上拉驱动器PUD和下拉驱动器PDD的参考电阻来确定。参考电阻可以指上拉驱动器PUD和下拉驱动器PDD的通过ZQ校准操作设置的电阻值。即，在理想情况下，上拉驱动器PUD可以通过ZQ校准操作生成的上拉代码CODE_PU而具有参考电阻的电阻值。在实施例中，当外部电阻器RZQ具有240Ω的电阻值并且上拉驱动器PUD的参考电阻具有60Ω的电阻值时，参考电压VREF可以是电源电压VDDQ的0.8倍(即，0.8*VDDQ)。然而，本公开不限于此。
比较电路113可以将路径选择电路111的输出电压与参考电压VREF进行比较，并且可以输出比较结果。
代码生成电路114可以基于比较电路113的比较结果来生成上拉代码CODE_PU和下拉代码CODE_PD。在实施例中，代码生成电路114可以生成上拉代码CODE_PU和下拉代码CODE_PD，使得路径选择电路111的输出电压与参考电压VREF相同。
上拉驱动器PUD和下拉驱动器PDD的阻抗可以通过ZQ控制器110的上述操作来调整，使得驱动器DQD的阻抗失配减少。
图5是示出了图3的ZQ控制器的操作的流程图。参考图3至图5，在操作S110中，ZQ控制器110可以确定ZQ校准模式。例如，如上所述，是否包括T线圈电路TC的电阻RTC可以依赖于ZQ校准模式来确定。
当ZQ校准模式是第一模式时，在操作S121中，ZQ控制器110可以通过基于第一节点n1处的电压对上拉驱动器PUD执行第一ZQ校准操作，生成第一上拉代码CODE_PU1。例如，在ZQ校准操作中，ZQ控制器110的路径选择电路111可以将外部电阻器RZQ与DQ焊盘(或第二节点)连接。在这种情况下，上拉驱动器PUD、T线圈电路TC和外部电阻器RZQ可以串联连接在电源电压VDDQ和地电压VSSQ之间。第一节点n1可以指示上拉驱动器PUD和T线圈电路TC之间的节点。即，当ZQ校准模式是第一模式时，T线圈电路TC的电阻RTC可以不包括在上拉驱动器PUD中，但可以包括在外部电阻器RZQ中。在上述状态(或条件)下，可以对上拉驱动器PUD执行ZQ校准操作。
当ZQ校准模式是第二模式时，在操作S122中，ZQ控制器110可以通过基于第二节点对上拉驱动器PUD执行第二ZQ校准操作，生成第二上拉代码CODE_PU2。例如，在ZQ校准操作中，ZQ控制器110的路径选择电路111可以将外部电阻器RZQ与DQ焊盘(或第二节点n2(参见图6))连接。在这种情况下，上拉驱动器PUD、T线圈电路TC和外部电阻器RZQ可以串联连接在电源电压VDDQ和地电压VSSQ之间。第二节点n2可以指示T线圈电路TC和外部电阻器RZQ之间的节点。即，当ZQ校准模式是第二模式时，可以在T线圈电路TC的电阻RTC包括在上拉驱动器PUD中的状态下对上拉驱动器PUD执行ZQ校准操作。
在操作S130中，ZQ控制器110可以通过使用上拉代码CODE_PU(例如，CODE_PU1或CODE_PU2)来计算下拉驱动器PDD的下拉代码CODE_PD。例如，在操作S121或操作S122完成之后，ZQ控制器110可以对下拉驱动器PDD执行ZQ校准操作。在这种情况下，上拉驱动器PUD和下拉驱动器PDD串联连接在电源电压VDDQ和地电压VSSQ之间。ZQ控制器110可以向上拉驱动器PUD提供在操作S121或操作S122中生成的上拉代码(例如，CODE_PU1或CODE_PU2)，并且可以计算下拉驱动器PDD的下拉代码CODE_PD。
在操作S140中，ZQ控制器110可以基于上拉代码CODE_PU和下拉代码CODE_PD来控制上拉驱动器PUD和下拉驱动器PDD。
在实施例中，如上所述，ZQ控制器110可以基于ZQ校准模式(即，在包括T线圈电路TC的电阻RTC的状态下或者在不包括T线圈电路TC的电阻RTC的状态下)执行ZQ校准操作。相应地，ZQ校准操作的结果可以依赖于每个状态而改变。然而，T线圈电路TC的电阻RTC的根据ZQ校准操作的结果的偏移可以依赖于ZQ校准操作的参考电阻和驱动器的目标电阻而改变。换言之，T线圈偏移可以依赖于ZQ校准模式、参考电阻和目标电阻而改变。根据本公开的实施例，ZQ校准模式可以被选择为使得T线圈偏移被最小化，并且ZQ控制器110可以基于所选择的ZQ校准模式来执行ZQ校准操作。
在实施例中，ZQ校准模式可以由存储器件100的控制逻辑电路160基于参考电阻或目标电阻来选择或确定。备选地，ZQ校准模式可以由存储控制器11基于参考电阻或目标电阻来选择或确定。
图6至图8是用于描述由图4的ZQ控制器对上拉驱动器执行的ZQ校准操作的图。图9A和图9B是用于描述根据由图4的ZQ控制器对上拉驱动器执行的ZQ校准操作的效果的图。为了便于描述，将参考图6至图8描述关于对驱动器DQD的上拉驱动器PUD执行的ZQ校准操作的细节。另外，假设外部电阻器RZQ具有240Ω的电阻值，并且上拉驱动器PUD的参考电阻具有60Ω的电阻值。即，在理想情况下，可以通过上拉驱动器PUD的ZQ校准操作来生成上拉代码CODE_PU，使得上拉驱动器PUD具有60Ω的电阻值。然而，本公开不限于此。例如，ZQ控制器110的驱动方案可以进行各种改变和修改。即，外部电阻器RZQ可以具有不同于240Ω的电阻值，并且上拉驱动器PUD的参考电阻可以不同于60Ω的电阻值。
参考图2至图8，在上拉驱动器PUD的ZQ校准操作中，外部电阻器RZQ可以通过ZQ控制器110的路径选择电路111连接到第二节点n2。在实施例中，第二节点n2可以对应于T线圈电路TC的一端。备选地，第二节点n2可以对应于被配置为接收数据信号DQ的DQ焊盘。
上拉驱动器PUD可以包括多个上拉电路PU1、PU2、PU3和PU4。多个上拉电路PU1、PU2、PU3和PU4中的每个上拉电路可以指被配置为基于上拉代码CODE_PU来操作的电路。例如，多个上拉电路PU1、PU2、PU3和PU4中的每个上拉电路可以响应于由代码生成电路114输出的上拉代码CODE_PU而操作。在实施例中，多个上拉电路PU1、PU2、PU3和PU4中的每个上拉电路可以通过具有240Ω电阻值的上拉腿来实现。在实施例中，可以依赖于上拉代码CODE_PU的代码值来调整多个上拉电路PU1、PU2、PU3和PU4中的每个上拉电路的电阻值。尽管图6至图8示出了包括四个上拉电路PU1、PU2、PU3和PU4的上拉驱动器PUD，但本公开不限于此，并因此，根据另一实施例，上拉驱动器PUD中包括的上拉电路的数量可以小于四或大于四。
路径选择电路111可以包括第一开关SW1和第二开关SW2。第一开关SW1可以连接在第一节点n1与比较电路113的反相输入端子(-)之间，并且第二开关SW2可以连接在第二节点n2与比较电路113的反相输入端子(-)之间。当第一开关SW1接通时，第一节点n1的电压可以提供给比较电路113的反相输入端子(-)，并且当第二开关SW2接通时，第二节点n2的电压可以提供给比较电路113的反相输入端子(-)。路径选择电路111可以基于ZQ校准模式来选择性地接通第一开关SW1和第二开关SW2之一。例如，基于ZQ校准模式是第一模式，路径选择电路111可以选择性地接通第一开关SW1，并且基于ZQ校准模式是第二模式，路径选择电路111可以选择性地接通第二开关SW2。
比较电路113可以将路径选择电路111的输出电压(即，第一节点n1的电压或第二节点n2的电压)与上拉参考电压VREF_PU进行比较。在实施例中，当外部电阻器RZQ具有240Ω的电阻值并且上拉驱动器PUD的参考电阻具有60Ω的电阻值时，上拉参考电压VREF_PU可以是电源电压VDDQ的0.8倍(即，0.8*VDDQ)。比较电路113可以基于比较来输出比较结果CMP。
代码生成电路114可以基于比较电路113的比较结果CMP来生成上拉代码CODE_PU1或CODE_PU2。例如，当比较结果CMP指示上拉参考电压VREF_PU低于路径选择电路111的输出电压时，代码生成电路114可以减小上拉代码CODE_PU1或CODE_PU2的代码值(即，使得上拉驱动器PUD的电阻减小)。当比较结果CMP指示上拉参考电压VREF_PU高于路径选择电路111的输出电压时，代码生成电路114可以增加上拉代码CODE_PU1或CODE_PU2的代码值(即，使得上拉驱动器PUD的电阻增加)。
通过上面的操作，ZQ控制器110可以通过对上拉驱动器PUD执行ZQ校准操作来生成上拉代码CODE_PU1或CODE_PU2。
例如，当ZQ校准模式是第一模式时，路径选择电路111可以接通第一开关SW1，因此，第一节点nl的电压被提供给比较电路113的反相输入端子(-)。在这种情况下，代码生成电路114可以生成第一上拉代码CODE_PU1。当ZQ校准模式为第二模式时，路径选择电路111可以接通第二开关SW2，因此，第二节点n2的电压提供给比较电路113的反相输入端子(-)。在这种情况下，代码生成电路114可以生成第二上拉代码CODE_PU2。即，上拉驱动器PUD的实际电阻可以依赖于ZQ校准模式(或者路径选择电路111是否选择任何节点)而改变。
例如，如图7所示，路径选择电路111可以接通第一开关SW1。在这种情况下，第一节点n1的电压可以提供给比较电路113的反相输入端子，并且比较电路113可以通过将第一节点n1的电压与上拉参考电压VREF_PU进行比较来输出第一比较结果CMP1。代码生成电路114可以基于第一比较结果CMP1来生成第一上拉代码CODE_PU1。上拉驱动器PUD可以基于第一上拉代码CODE_PU1来操作。
在这种情况下，第一上拉代码CODE_PU1可以基于第一节点n1处的电压来生成，使得电阻值(R12)是第一节点n1和地电压VSSQ之间的电阻值(R11)的1/4。电阻值(R12)是电阻值(R11)的1/4的原因是因为上拉参考电压VREF_PU为0.8*VDDQ。电阻值R11可以由外部电阻器RZQ的电阻值(240Ω)和T线圈电路TC的电阻RTC(RTCΩ)的电阻值之和(即，(240+RTC)Ω)来表示。
电阻值R12可以指电源电压VDDQ和第一节点n1之间的电阻值，对应于上拉驱动器PUD的第一电阻值RPuD1。由于电阻值R11是(240+RTC)Ω，因此第一上拉代码CODE_PU1可以被生成为使得电阻值R12(即，上拉驱动器PUD的第一电阻值RPUD1)具有(60+1/4*RTC)Ω的值。
由于上拉驱动器PUD包括并联连接的四个上拉电路PU1、PU2、PU3和PU4，因此四个上拉电路PU1、PU2、PU3和PU4中的每个上拉电路可以由第一上拉代码CODE_PU1驱动以具有(240+RTC)Ω的电阻值。
接下来，如图8所示，路径选择电路111可以接通第二开关SW2。在这种情况下，第二节点n2的电压可以提供给比较电路113的反相输入端子，并且比较电路113可以通过将第二节点n2的电压与上拉参考电压VREF_PU进行比较来输出第二比较结果CMP2。代码生成电路114可以基于第二比较结果CMP2来生成第二上拉代码CODE_PU2。上拉驱动器PUD可以基于第二上拉代码CODE_PU2来操作。
在这种情况下，第二上拉代码CODE_PU2可以基于第二节点n2处的电压来生成，使得电阻值R22是第二节点n2和地电压VSSQ之间的电阻值R21的1/4，该电阻值R21由外部电阻器RZQ的电阻值(即，240Ω)表示。电阻值R22是电阻值R21的1/4的原因是因为上拉参考电压VREF_PU为0.8*VDDQ。
电阻值R22可以指电源电压VDDQ和第二节点n2之间的电阻值，由上拉驱动器PUD的第二电阻值RPUD2和T线圈电路TC的电阻RTC的电阻值之和(即，(RPUD2+RTC)Ω)来表示。由于电阻值R21是240Ω，因此第二上拉代码CODE_PU2可以被生成为使得电阻值R22具有60Ω。在这种情况下，上拉驱动器PUD的第二电阻值RPUD2可以通过第二上拉代码CODE_PU2而具有(60-RTC)Ω的电阻值。
由于上拉驱动器PUD包括并联连接的四个上拉电路PU1、PU2、PU3和PU4，因此四个上拉电路PU1、PU2、PU3和PU4中的每个上拉电路可以由第二上拉代码CODE_PU2驱动以具有(240-4RTC)Ω的电阻值。
如上所述，上拉驱动器PUD的实际电阻可以依赖于ZQ校准模式(即，路径选择电路111是否选择任何节点)而改变。T线圈电路TC的电阻RTC的影响(即，阻抗失配的程度)可以依赖于上拉驱动器PUD的电阻值之间的差异而变化。相应地，可以选择第一模式和第二模式之一作为ZQ校准模式，使得T线圈电路TC的电阻RTC的影响减小。
例如，图9A示出了在参考电阻被设置为60Ω(即，使用均具有240Ω的电阻值的四个上拉电路并且上拉参考电压VREF_PU被设置为0.8*VDDQ)的条件下在第一模式下(即，当路径选择电路111选择第一节点nl时)执行第一ZQ校准操作的结果。图9B示出了在参考电阻被设置为60Ω(即，使用均具有240Ω的电阻值的四个上拉电路并且上拉参考电压VREF_PU被设置为0.8*VDDQ)的条件下在第二模式下(即，当路径选择电路111选择第二节点n2时)执行第二ZQ校准操作的结果。
首先，如图9A所示，上拉驱动器PUD可以基于第一上拉代码CODE_PU1来操作。上拉驱动器PUD的目标电阻可以依赖于存储器件100的操作状态而改变。例如，当上拉驱动器PUD的目标电阻被设置为具有240Ω的电阻值时，可以激活上拉驱动器PUD中包括的多个上拉电路之一。在这种情况下，上拉驱动器PUD的电阻值可以是(240+RTC)Ω。当上拉驱动器PUD的目标电阻被设置为具有120Ω的电阻值时，上拉驱动器PUD中包括的多个上拉电路中的两个上拉电路可以被激活。在这种情况下，上拉驱动器PUD的电阻值可以是(120+1/2*RTC)Ω。同样地，当上拉驱动器PUD的目标电阻被设置为具有60Ω的电阻值时，上拉驱动器PUD中包括的多个上拉电路中的四个上拉电路可以被激活。在这种情况下，上拉驱动器PUD的电阻值可以是(60+1/4*RTC)Ω。当上拉驱动器PUD的目标电阻被设置为具有48Ω的电阻值时，上拉驱动器PUD中包括的多个上拉电路中的五个上拉电路可以被激活。在这种情况下，上拉驱动器PUD的电阻值可以是(48+1/5*RTC)Ω。当上拉驱动器PUD的目标电阻被设置为具有40Ω的电阻值时，上拉驱动器PUD中包括的多个上拉电路中的六个上拉电路可以被激活。在这种情况下，上拉驱动器PUD的电阻值可以是(40+1/6*RTC)Ω。
在图9A中，当驱动驱动器DQD时，可以添加T线圈电路TC的电阻RTC。根据上面的描述，上拉驱动器PUD的实际电阻可以改变，如图9A所示。例如，当上拉驱动器PUD的目标电阻被设置为240Ω、120Ω、60Ω、48Ω或40Ω时，被施加T线圈电路TC的电阻RTC的上拉驱动器PUD的电阻分别具有(240+2*RTC)Ω、(120+3/2*RTC)Ω、(60+5/4*RTC)Ω、(48+6/5*RTC)Ω或(40+7/6*RTC)Ω的值。
接下来，如图9B所示，上拉驱动器PUD可以基于第二上拉代码CODE_PU2来操作。上拉驱动器PUD的目标电阻可以依赖于存储器件100的操作状态而改变。例如，当上拉驱动器PUD的目标电阻被设置为具有240Ω的电阻值时，可以激活上拉驱动器PUD中包括的多个上拉电路之一。在这种情况下，上拉驱动器PUD的电阻值可以是(240-4RTC)Ω。当上拉驱动器PUD的目标电阻被设置为具有120Ω的电阻值时，上拉驱动器PUD中包括的多个上拉电路中的两个上拉电路可以被激活。在这种情况下，上拉驱动器PUD的电阻值可以是(120-2*RTC)Ω。同样地，当上拉驱动器PUD的目标电阻被设置为具有60Q的电阻值时，上拉驱动器PUD中包括的多个上拉电路中的四个上拉电路可以被激活。在这种情况下，上拉驱动器PUD的电阻值可以是(60-RTC)Ω。当上拉驱动器PUD的目标电阻被设置为具有48Ω的电阻值时，上拉驱动器PUD中包括的多个上拉电路中的五个上拉电路可以被激活。在这种情况下，上拉驱动器PUD的电阻值可以是(48-4/5*RTC)Ω。当上拉驱动器PUD的目标电阻被设置为具有40Ω的电阻值时，上拉驱动器PUD中包括的多个上拉电路中的六个上拉电路可以被激活。在这种情况下，上拉驱动器PUD的电阻值可以是(40-2/3*RTC)Ω。
在图9B中，当驱动驱动器DQD时，可以添加T线圈电路TC的电阻RTC。根据上面的描述，上拉驱动器PUD的实际电阻可以改变，如图9B所示。例如，当上拉驱动器PUD的目标电阻被设置为240Ω、120Ω、60Ω、48Ω或40Ω时，被施加T线圈电路TC的电阻RTC的上拉驱动器PUD的电阻具有(240-3*RTC)Ω、(120-RTC)Ω、60Ω、(48+1/5*RTC)Ω或(40+1/3*RTC)Ω的值。
如图9A和图9B所示，T线圈电路TC的电阻RTC的偏移可以依赖于ZQ校准模式、参考电阻和目标电阻而改变。例如，当参考电阻被设置为具有60Ω的电阻值并且目标电阻被设置为具有60Q的电阻值时，T线圈电路TC的电阻RTC的偏移可以是(5/4*RTC)Ω，但T线圈电路TC的整个电阻RTC可以被第二上拉代码CODE_PU2抵消。即，当将参考电阻设置为具有60Ω的电阻值并且将目标电阻设置为具有60Ω的电阻值时，可以将ZQ校准模式设置为第二模式，因此，可以最小化阻抗失配。
相反，当将参考电阻设置为具有60Ω的电阻值并且将目标电阻设置为具有240Ω的电阻值时，第一上拉代码CODE_PU1可以引起2*RTCΩ的偏移，并且第二上拉代码CODE_PU2可以引起-3*RTCΩ的偏移。即，当将参考电阻设置为具有60Ω的电阻值并且将目标电阻设置为具有240Ω的电阻值时，可以将ZQ校准模式设置为第一模式，因此，可以通过第一上拉代码CODE_PU1来最小化T线圈电路TC的电阻RTC的偏移。
如上所述，T线圈电路TC的电阻RTC的偏移可以依赖于ZQ校准模式、驱动器DQD的参考电阻和驱动器DQD的目标电阻而改变。相应地，可以基于驱动器DQD的参考电阻和驱动器DQD的目标电阻来选择其中T线圈电路TC的电阻RTC的偏移被最小化的ZQ校准模式。这可以意味着存储器件100的操作可靠性得到提高。
在上述实施例中，给出了关于ZQ控制器110基于ZQ校准模式来选择第一节点n1和第二节点n2之一并执行ZQ校准操作的描述。然而，本公开不限于此。例如，在ZQ校准操作中，ZQ控制器110可以通过基于第一节点n1处的电压执行第一ZQ校准操作，生成第一上拉代码CODE_PU1，并且可以通过基于第二节点n2处的电压执行第二ZQ校准操作，生成第二上拉代码CODE_PU2。如此生成的第一上拉代码CODE_PU1和第二上拉代码CODE_PU2可以存储在ZQ寄存器中。此后，当在驱动存储器件100时改变驱动器的目标电阻或者依赖于设定的目标电压来改变驱动器的目标电阻时，可以选择第一上拉代码CODE_PU1和第二上拉代码CODE_PU2之一，并且可以基于所选择的上拉代码来驱动驱动器。
图10是用于描述由图3的ZQ控制器对下拉驱动器执行的ZQ校准操作的图。参考图3和图10，ZQ控制器110可以对下拉驱动器PDD执行ZQ校准操作。例如，当对下拉驱动器PDD执行ZQ校准操作时，上拉驱动器PUD和下拉驱动器PDD可以串联连接在电源电压VDDQ和地电压VSSQ之间。
上拉驱动器PUD可以基于由代码生成单元111d生成的上拉代码CODE_PU来操作。在实施例中，上拉代码CODE_PU可以是参考图5至图9B描述的第一上拉代码CODE_PU1和第二上拉代码CODE_PU2之一。在实施例中，当上拉驱动器PUD基于第一上拉代码CODE_PU1来操作时，上拉驱动器PUD可以具有(60+1/4*RTC)Ω的电阻值。备选地，当上拉驱动器PUD基于第二上拉代码CODE_PU2来操作时，上拉驱动器PUD可以具有(60-RTC)Ω的电阻值。
上拉驱动器PUD和下拉驱动器PDD之间的第一节点n1的电压可以提供给比较电路111c的反相输入端子(-)。比较电路111c可以将第一节点n1的电压与下拉参考电压VREF_PD进行比较，并且可以输出比较结果CMP3。在实施例中，下拉参考电压VREF_PD可以是0.8*VDDQ，但本公开不限于此。
代码生成电路111d可以基于比较结果CMP3来生成或调整下拉代码CODE_PD。例如，当比较结果CMP3指示第一节点n1的电压低于下拉参考电压VREF_PD时，代码生成电路111d可以减小下拉代码CODE_PD的代码值。例如，代码生成电路111d可以减小下拉代码CODE_PD的代码值，使得下拉代码CODE_PD的电阻增加。当比较结果CMP3指示第一节点n1的电压高于下拉参考电压VREF_PD时，代码生成电路111d可以增加下拉代码CODE_PD的代码值，使得下拉代码CODE_PD的电阻减小。即，代码生成电路111d可以生成下拉代码CODE_PD，使得上拉驱动器PUD的电阻和下拉驱动器PDD的电阻具有一定的比率。该比率可以是预定比率。例如，该比率可以是1/4。
图11是用于描述图2的存储器件的ZQ校准操作的图。为了附图的简洁和为了便于描述，图11中仅示出了存储器件100的一些组件。然而，本公开不限于此。
同样，为了附图的简洁和为了便于描述，图11中省略了ZQ控制器110的一些组件及其连接关系，但本公开不限于此。例如，ZQ控制器110可以基于参考图5至图9B描述的方法对驱动器DQD执行ZQ校准操作。
参考图2和图11，驱动器DQD可以包括发送器TX、接收器RX和T线圈电路TC。上面描述了驱动器DQD的组件，因此，将省略附加描述以避免冗余。
ZQ控制器110可以对驱动器DQD执行ZQ校准操作。在实施例中，ZQ控制器110可以基于参考图6至图9B描述的操作方法来执行ZQ校准操作。在实施例中，ZQ控制器110可以通过执行被施加T线圈电路TC的电阻RTC的第一ZQ校准操作来生成第一上拉代码CODE_PU1，并且可以通过执行未被施加T线圈电路TC的电阻RTC的第二ZQ校准操作来生成第二上拉代码CODE_PU2。
第一上拉代码CODE_PU1和第二上拉代码CODE_PU2可以提供给偏移比较器190。偏移比较器190可以基于第一上拉代码CODE_PU1和第二上拉代码CODE_PU2来计算T线圈电路TC的电阻RTC的值。例如，如参考图7和图8所述，第一上拉代码CODE_PU1可以通过施加T线圈电路TC的电阻RTC的第一ZQ校准操作来获得，并且第二上拉代码CODE_PU2可以通过未被施加T线圈电路TC的电阻RTC的第二ZQ校准操作来获得。在这种情况下，上拉驱动器PUD可以通过第一上拉代码CODE_PU1而具有(60+1/4*RTC)Ω的电阻值。由于上拉驱动器PUD包括四个上拉电路PU1、PU2、PU3和PU4，并且四个上拉电路PU1、PU2、PU3和PU4中的每个上拉电路响应于第一上拉代码CODE_PU1来操作，因此第一上拉代码CODE_PU1可以对应于(240+RTC)Ω的电阻值。
上拉驱动器PUD可以通过第二上拉代码CODE_PU2而具有(60-RTC)Ω的电阻值。由于上拉驱动器PUD包括四个上拉电路PU1、PU2、PU3和PU4，并且四个上拉电路PU1、PU2、PU3和PU4中的每个上拉电路响应于第二上拉代码CODE_PU2来操作，因此第二上拉代码CODE_PU2可以对应于(240-4*RTC)Ω的电阻值。
如上所述，第一上拉代码CODE_PU1和第二上拉代码CODE_PU2的代码值差对应于5*RTC的电阻值差。相应地，偏移比较器190可以基于第一上拉代码CODE_PU1和第二上拉代码CODE_PU2的代码值差来检测与T线圈电路TC的电阻RTC相对应的代码值。
偏移比较器190可以基于所检测的代码值来补偿T线圈电路TC的电阻RTC的偏移。例如，当驱动器DQD的目标电阻被设置为具有40Ω的电阻值时，上拉代码CODE_PU可以被补偿为使得上拉代码CODE_PU对应于(40-RTC)Ω的电阻值，该电阻值是从目标电阻的电阻值减去T线圈电路TC的电阻RTC的电阻值的结果。在这种情况下，可以将上拉代码CODE_PU设置为对应于(240-6*RTC)的值。
如上所述，偏移比较器190可以基于第一上拉代码CODE_PU1和第二上拉代码CODE_PU2来检测与T线圈电路TC的电阻RTC相对应的偏移代码值。偏移比较器190可以基于偏移代码值和驱动器DQD的目标电阻来生成补偿上拉代码CODE_PUc和补偿下拉代码CODE_PDc。驱动器DQD可以基于补偿上拉代码CODE_PUc和补偿下拉代码CODE_PDc来操作。在这种情况下，可以防止由于T线圈电路TC的电阻RTC引起的阻抗失配。
图12是示出了图11的存储器件的操作的流程图。参考图2、图11和图12，在操作S210中，存储器件100可以基于第一节点对上拉驱动器PUD执行第一ZQ校准操作。例如，如参考图7所述，存储器件100的ZQ控制器110可以通过基于第一节点n1处的电压对上拉驱动器PUD执行第一ZQ校准操作，生成第一上拉代码CODE_PU1。参考图5和图7描述了基于第一节点n1处的电压的第一ZQ校准操作，因此，将省略附加描述以避免冗余。
在操作S220中，存储器件100可以基于第二节点对上拉驱动器PUD执行第二ZQ校准操作。例如，如参考图8所述，存储器件100的ZQ控制器110可以通过基于第二节点n2处的电压对上拉驱动器PUD执行第二ZQ校准操作，生成第二上拉代码CODE_PU2。参考图5和图8描述了基于第二节点n2处的电压的第二ZQ校准操作，因此，将省略附加描述以避免冗余。
在操作S230中，存储器件100可以基于第一ZQ校准操作和第二ZQ校准操作的结果(例如，第一上拉代码CODE_PU1和第二上拉代码CODE_PU2)来计算与T线圈电路TC的电阻RTC相对应的偏移代码。例如，如上所述，作为基于第一节点n1处的电压的第一ZQ校准操作的结果的第一上拉代码CODE_PU1可以对应于(240+RTC)，并且作为基于第二节点n2处的电压的第二ZQ校准操作的结果的第二上拉代码CODE_PU2可以对应于(240-4*RTC)。在这种情况下，第一上拉代码CODE_PU1和第二上拉代码CODE_PU2的差可以对应于5*RTC，因此，可以计算与T线圈电路TC的电阻RTC相对应的偏移代码。
在操作S240中，存储器件100可以通过基于偏移代码和驱动器DQD的目标电阻补偿T线圈电路TC的电阻RTC，生成补偿上拉代码CODE_PUc。例如，当将驱动器DQD的目标电阻设置为具有40Ω的电阻值时，可以调整补偿上拉代码CODE_PUc以对应于(240-6RTC)，如上所述。因此，将省略附加的描述以避免冗余。
在操作S250中，存储器件100可以通过使用补偿上拉代码CODE_PUc对下拉驱动器PDD执行ZQ校准操作。除了上拉代码是补偿上拉代码CODE_PUc之外，操作S250与参考图10描述的操作类似，因此，将省略附加描述以避免冗余。
图13A和图13B是示出了图11的偏移补偿器的框图。参考图11和图13A，偏移补偿器190-1可以包括偏移计算电路191和偏移抵消电路192-1。偏移计算电路191可以被称为RTC偏移计算电路。偏移计算电路191可以从ZQ控制器110接收第一上拉代码CODE_PU1和第二上拉代码CODE_PU2。偏移计算电路191可以基于第一上拉代码CODE_PU1和第二上拉代码CODE_PU2来生成偏移代码CODE_offset。偏移代码CODE_offset可以是与T线圈电路TC的电阻RTC相对应的代码值。上面描述了偏移代码CODE_offset，因此，将省略附加描述以避免冗余。
偏移抵消电路192-1可以基于偏移代码CODE_offset和目标电阻RTG来生成补偿上拉代码CODE_PUc。例如，如上所述，当将驱动器DQD的目标电阻RTG设置为具有40Ω的电阻值时，可以将补偿上拉代码CODE_PUc设置为对应于(240-6*RTC)。即，当将驱动器DQD的目标电阻RTG设置为具有40Ω的电阻值时，上拉驱动器PUD的多个上拉电路中的六个上拉电路被激活，并且六个上拉电路中的每个上拉电路响应于补偿上拉代码CODE_PUc来操作。在这种情况下，上拉驱动器PUD可以具有(40-RTC)Ω的电阻值；当施加T线圈电路TC的电阻RTC时，上拉驱动器PUD的电阻值可以与目标电阻RTG的电阻值相同。即，T线圈电路TC的电阻RTC可以被补偿或抵消。
即，偏移抵消电路192-1可以通过基于上拉驱动器PUD的目标电阻或激活的上拉电路PU的数量调整偏移代码CODE_offset的补偿电平，生成补偿上拉代码CODE_PUc。
在实施例中，ZQ控制器110可以通过基于补偿上拉代码CODE_PUc驱动上拉驱动器PUD并对上拉驱动器PUD执行ZQ校准操作，生成下拉代码。
参考图11和图13B，偏移补偿器190-2可以包括偏移计算电路191和偏移抵消电路192-2。偏移计算电路191可以基于第一上拉代码CODE_PUl和第二上拉代码CODE_PU2来生成偏移代码CODE_offset。这在上面进行了描述，因此，将省略附加描述以避免冗余。
偏移抵消电路192-2可以通过基于偏移代码CODE_offset和目标电阻RTG对上拉代码CODE_PU和下拉代码CODE_PD执行补偿操作，生成补偿上拉代码CODE_PUc和补偿下拉代码CODE_PDc。例如，上拉代码CODE_PU和下拉代码CODE_PD可以通过第一ZQ校准操作或第二ZQ校准操作来获得。偏移抵消电路192-2可以通过基于偏移代码CODE_offset和目标电阻RTG对上拉代码CODE_PU执行补偿操作，生成补偿上拉代码CODE_PUc，并且可以通过基于偏移代码CODE_offset和目标电阻RTG对下拉代码CODE_PD执行补偿操作，生成补偿下拉代码CODE_PDc。
在实施例中，出于补偿每个目标电阻的偏移的目的，需要对每个目标电阻进行ZQ校准操作。即，需要执行与目标电阻的数量一样多的ZQ校准操作。相反，根据本公开的上述实施例，可以通过针对第一节点nl和第二节点n2中的每个节点的ZQ校准操作来生成与T线圈电路TC的电阻RTC相对应的偏移代码CODE_offset，并且可以基于偏移代码CODE_offset针对各种目标电阻中的每个目标电阻执行偏移补偿。即，通过减少了次数的ZQ校准操作可以准确地检测与T线圈电路TC的电阻RTC相对应的偏移代码CODE_offset。
图14是示出了图11的存储器件的操作的流程图。参考图11和图14，在操作S301中，将变量“k”设置为“1”。在实施例中，变量“k”用于描述存储器件100的迭代操作并且不被解释为具有任何其他技术含义。
在操作S310中，存储器件100可以基于第k补偿权重来生成第k补偿上拉代码CODE_PUk和第k补偿下拉代码CODE_PDk。例如，如参考图11至图13B所述，可以基于偏移代码CODE_offset和目标电阻RTG来执行对上拉代码CODE_PU和下拉代码CODE_PD的偏移补偿。然而，由于驱动器DQD中实际出现的各种寄生电阻和各种寄生电容，阻抗失配仍然可能存在。这样，存储器件100可以通过将第k补偿权重应用于偏移代码CODE_offset来生成第k补偿上拉代码CODE_PUk和第k补偿下拉代码CODE_PDk。在实施例中，第k补偿上拉代码CODE_PUk可以包括在补偿之前的上拉代码CODE_PU和未应用权重的补偿上拉代码CODE_PUc的范围内，并且第k补偿下拉代码CODE_PDk可以包括在补偿之前的下拉代码CODE_PD和未应用权重的补偿下拉代码CODE_PDc的范围内。
在操作S320中，存储器件100可以通过使用第k补偿上拉代码CODE_PUk和第k补偿下拉代码CODE_PDk来获得数据眼(data eye)。例如，存储器件100可以通过使用第k补偿上拉代码CODE_PUk和第k补偿下拉代码CODE_PDk来驱动驱动器DQD。存储器件100可以获得由驱动器DQD驱动的数据信号DQ的数据眼。在实施例中，获得数据眼的操作(即，操作S320)可以由存储控制器11来执行。
在操作S330中，可以确定变量“k”是否是最大值。当变量“k”不是最大值时(即，当存在迭代操作时)，在操作S302中，变量“k”可以增加“1”那么多，并且存储器件100可以再次执行操作S310。
当变量“k”是最大值时(即，当迭代操作完成时)，在操作S340中，存储器件100可以基于所获得的数据眼，确定多个补偿上拉代码之中的最佳上拉代码和多个补偿下拉代码之中的最佳下拉代码。例如，数据眼的大小可以依赖于上拉代码CODE_PU和下拉代码CODE_PD的偏移补偿量而改变。存储器件100可以确定最佳上拉代码和最佳下拉代码，使得数据眼的大小被最大化。
在实施例中，比较数据眼的大小的操作(即，操作S340)可以由存储控制器11来执行。
在操作S350中，存储器件100可以基于在操作S340中确定的最佳上拉代码CODE_PU和最佳下拉代码CODE_PD，执行正常操作(即，可以驱动多个驱动器)。
图15是示出被配置为执行根据图14的流程图的操作的偏移补偿器的框图。图16是用于描述图15的偏移补偿器的操作的图。在图16的图中，横轴表示上拉代码和下拉代码的偏移补偿量，并且纵轴表示数据信号的数据眼的大小。
参考图11、图14和图15，偏移比较器190a可以包括偏移计算电路191、偏移抵消电路192a和补偿权重控制电路193。偏移计算电路191与上述类似，因此，将省略附加描述以避免冗余。
偏移抵消电路192a可以基于目标电阻RTG和偏移代码CODE_offset对上拉代码CODE_PU和下拉代码CODE_PD执行偏移补偿。在这种情况下，偏移抵消电路192a可以基于第k补偿权重CWk来调整上拉代码CODE_PU和下拉代码CODE_PD的偏移补偿量。例如，偏移抵消电路192a可以基于目标电阻RTG和偏移代码CODE_offset来确定要施加给上拉代码CODE_PU和下拉代码CODE_PD的偏移补偿量。偏移抵消电路192a可以通过将第k补偿权重CWk应用于所确定的偏移补偿量来计算第k偏移补偿量，并且可以通过将如此计算的第k偏移补偿量应用于上拉代码CODE_PU和下拉代码CODE_PD来生成第k补偿上拉代码CODE_PUk和第k补偿下拉代码CODE_PDk。
第k补偿权重CWk可以由补偿权重控制电路193来管理。
在实施例中，数据眼的大小可以依赖于偏移补偿量而改变。例如，如图16所示，数据眼的大小可以依赖于偏移补偿量而增大或减小。在这种情况下，存储器件100(或存储控制器11)可以确定最佳偏移值(或补偿权重)，使得数据眼被最大化。偏移比较器190a可以基于最佳偏移值(或补偿权重)来生成最佳上拉代码CODE_PU和最佳下拉代码CODE_PD。
图17是用于描述图2的ZQ控制器的操作的图。参考图2和图17，ZQ控制器180a可以对驱动器DQD执行ZQ校准操作。在这种情况下，如参考图1至图16所述，ZQ控制器180a可以基于第一节点n1处的电压来执行第一ZQ校准操作，或者可以基于第二节点n2处的电压来执行第二ZQ校准操作。备选地，ZQ控制器180a可以被配置为通过基于第一节点n1处的电压的第一ZQ校准操作和基于第二节点n2处的电压的第二ZQ校准操作，补偿根据寄生电阻RPR的偏移。
在实施例中，参考图1至图16描述的驱动器DQD包括用于高速操作的T线圈电路TC，并且ZQ控制器180a和偏移比较器190被配置为补偿T线圈电路TC的电阻RTC。相反，图17的驱动器DQD可以不包括T线圈电路TC。在这种情况下，ZQ控制器180a(或偏移补偿器)可以被配置为基于参考图1至图16描述的方法来补偿能够在驱动器DQD和驱动器DQD之间出现的寄生电阻RPR或寄生电容。
为了容易地描述本公开的实施例，上述实施例基于一个驱动器进行描述。然而，本公开不限于此。例如，存储器件100还可以包括多个其他驱动器(即，多个其他上拉驱动器和多个其他下拉驱动器)，并且多个其他驱动器中的每个驱动器可以基于在上述实施例中生成的上拉代码CODE_PU和下拉代码CODE_PD来操作。
图18是示出了根据本公开的实施例的存储封装的示例的图。参考图18，存储封装2000可以包括多个存储管芯2110、2120、2130和2140以及缓冲管芯2200。多个存储管芯2110至2140中的每个存储管芯可以是DRAM器件。多个存储管芯2110至2140和缓冲管芯2200可以被实现为堆叠结构，可以通过TSV(硅通孔)彼此电连接，并且可以彼此通信。
在实施例中，存储封装2000可以通过以下方式的封装来提供为一个半导体封装：层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、蜂窝封装的管芯、晶片形式的管芯、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、小外形(SOIC)、紧缩小外形封装(SSOP)、薄型小外形(TSOP)、薄型四方扁平封装(TQFP))、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)或晶片级处理堆叠封装(WSP)。
缓冲管芯2200可以与外部主机设备(或存储控制器)进行通信。缓冲管芯2200可以被配置为临时存储要写入多个存储管芯2110至2140中的数据或者临时存储从多个存储管芯2110至2140读取的数据。
在实施例中，缓冲管芯2200可以包括ZQ控制器2210。ZQ控制器2210可以基于参考图1至图17描述的操作方法来操作。例如，缓冲管芯2200可以包括：多个驱动器，被配置为驱动与外部主机设备电连接的数据线。多个驱动器中的每个驱动器可以包括用于高速操作的T线圈电路。ZQ控制器2210可以基于参考图1至图19描述的操作方法来对多个驱动器执行阻抗失配的ZQ校准操作，并且可以被配置为补偿T线圈电路的电阻或任何其他寄生电阻。
图19是示出了根据本公开的实施例的存储封装的示例的图。参考图19，存储封装3000可以包括多个存储管芯3110、3120、3130和3140以及主机管芯3200。多个存储管芯3110至3140可以通过微凸块MCB彼此电连接，可以具有堆叠的结构，并且可以直接堆叠在主管芯3200上。主机管芯3200可以是SoC、CPU或GPU。在实施例中，多个存储管芯3110至3140中的每个存储管芯或主机管芯3200可以包括参考图1至图17描述的ZQ控制器，并且可以基于参考图1至图17描述的操作方法来操作。
在实施例中，可以理解的是，参考图18和图19描述的存储封装仅是示例，本发明的范围不限于此，并且根据本公开的存储器件或存储封装可以以各种形式实现。
图20是示出了根据本发明构思的一些实施例的存储器件500的图。
参考图20，存储器件500可以具有芯片到芯片(C2C)结构。可以分别制造包括单元区的至少一个上芯片和包括外围电路区PERI的下芯片，然后可以通过接合方法将该至少一个上芯片和下芯片彼此连接以实现C2C结构。例如，接合方法可以指将形成在上芯片的最上面金属层中的接合金属图案电连接或物理连接到形成在下芯片的最上面金属层中的接合金属图案的方法。例如，在接合金属图案由铜(Cu)形成的情况下，接合方法可以是Cu-Cu接合方法。备选地，接合金属图案可以由铝(Al)或钨(W)形成。
存储器件500可以包括包含单元区的至少一个上芯片。例如，如图20所示，存储器件500可以包括两个上芯片。然而，上芯片的数量不限于此。在存储器件500包括两个上芯片的情况下，可以单独制造包括第一单元区CELL1的第一上芯片、包括第二单元区CELL2的第二上芯片和包括外围电路区PERI的下芯片，然后，可以通过接合方法将第一上芯片、第二上芯片和下芯片彼此连接以制造存储器件500。第一上芯片可以被翻转并然后可以通过接合方法连接到下芯片，并且第二上芯片也可以被翻转并然后可以通过接合方法连接到第一上芯片。在下文中，将基于在第一上芯片和第二上芯片中的每个上芯片被翻转之前来定义第一上芯片和第二上芯片中的每个上芯片的上部和下部。换言之，下芯片的上部可以表示基于图20中的+Z轴方向定义的上部，并且第一上芯片和第二上芯片中的每个上芯片的上部可以表示基于图20中的-Z轴方向定义的上部。然而，本发明构思的实施例不限于此。在某些实施例中，第一上芯片和第二上芯片之一可以被翻转，然后可以通过接合方法连接到对应的芯片。
存储器件500的外围电路区PERI以及第一单元区CELL1和第二单元区CELL2中的每一个可以包括外部焊盘接合区PA、字线接合区WLBA和位线接合区BLBA。
外围电路区PERI可以包括第一衬底210和形成在第一衬底210上的多个电路元件220a、220b和220c。包括一个或多个绝缘层的层间绝缘层215可以设置在多个电路元件220a、220b和220c上，并且电连接到多个电路元件220a、220b和220c的多条金属线可以设置在层间绝缘层215中。例如，多条金属线可以包括连接到多个电路元件220a、220b和220c的第一金属线230a、230b和230c以及形成在第一金属线230a、230b和230c上的第二金属线240a、240b和240c。多条金属线可以由各种导电材料中的至少一种形成。例如，第一金属线230a、230b和230c可以由具有相对高电阻率的钨形成，并且第二金属线240a、240b和240c可以由具有相对低电阻率的铜形成。
本实施例中示出和描述了第一金属线230a、230b和230c以及第二金属线240a、240b和240c。然而，本发明构思的实施例不限于此。在某些实施例中，至少一个或多条附加金属线还可以形成在第二金属线240a、240b和240c上。在这种情况下，第二金属线240a、240b和240c可以由铝形成，并且形成在第二金属线240a、240b和240c上的至少一些附加金属线可以由电阻率比第二金属线240a、240b和240c的铝的电阻率低的铜形成。
层间绝缘层215可以设置在第一衬底210上并且可以包括诸如氧化硅和/或氮化硅等的绝缘材料。
第一单元区CELL1和第二单元区CELL2中的每个单元区可以包括至少一个存储块。第一单元区CELL1可以包括第二衬底310和公共源极线320。多条字线330(331至338)可以在与第二衬底310的顶表面垂直的方向(即，Z轴方向)上堆叠在第二衬底310上。串选择线和地选择线可以设置在字线330上和之下，并且多条字线330可以设置在串选择线和地选择线之间。同样，第二单元区CELL2可以包括第三衬底410和公共源极线420，并且多条字线430(431至438)可以在与第三衬底410的顶表面垂直的方向(即，Z轴方向)上堆叠在第三衬底410上。第二衬底310和第三衬底410中的每个衬底可以由各种材料中的至少一种形成，并且可以是例如硅衬底、硅锗衬底、锗衬底、或具有在单晶硅衬底上生长的单晶外延层的衬底。多个沟道结构CH可以形成在第一单元区CELL1和第二单元区CELL2中的每个单元区中。
在一些实施例中，如区域“A1”所示，沟道结构CH可以设置在位线结合区BLBA中，并且可以在与第二衬底310的顶表面垂直的方向上延伸以贯穿字线330、串选择线和地选择线。沟道结构CH可以包括数据存储层、沟道层和填充绝缘层。沟道层可以电连接到位线接合区BLBA中的第一金属线350c和第二金属线360c。例如，第二金属线360c可以是位线并且可以通过第一金属线350c连接到沟道结构CH。位线360c可以在与第二衬底310的顶表面平行的第一方向(例如，Y轴方向)上延伸。
在一些实施例中，如区域“A2”所示，沟道结构CH可以包括彼此连接的下沟道LCH和上沟道UCH。例如，沟道结构CH可以通过形成下沟道LCH的工艺和形成上沟道UCH的工艺来形成。下沟道LCH可以在与第二衬底310的顶表面垂直的方向上延伸以贯穿公共源极线320以及下字线331和332。下沟道LCH可以包括数据存储层、沟道层和填充绝缘层，并且可以连接到上沟道UCH。上沟道UCH可以贯穿上字线333至338。上沟道UCH可以包括数据存储层、沟道层和填充绝缘层，并且上沟道UCH的沟道层可以电连接到第一金属线350c和第二金属线360c。随着沟道的长度增加，由于制造工艺的特性，可能难以形成具有基本均匀宽度的沟道。根据本实施例的存储器件500可以包括由于通过顺序地执行的工艺形成的下沟道LCH和上沟道UCH而具有提高的宽度均匀性的沟道。
在沟道结构CH包括如区域“A2”所示的下沟道LCH和上沟道UCH的情况下，位于下沟道LCH和上沟道UCH之间的边界附近的字线可以是虚设字线。例如，与下沟道LCH和上沟道UCH之间的边界相邻的字线332和333可以是虚设字线。在这种情况下，数据可以不存储在与虚设字线连接的存储单元中。备选地，与连接到虚设字线的存储单元相对应的页面的数量可以小于与连接到普通字线的存储单元相对应的页面的数量。施加给虚设字线的电压的电平可以与施加给普通字线的电压的电平不同，因此能够减少下沟道LCH和上沟道UCH之间的不均匀沟道宽度对存储器件的操作的影响。
同时，在区域“A2”中，被下沟道LCH贯穿的下字线331和332的数量小于被上沟道UCH贯穿的上字线333至338的数量。然而，本发明构思的实施例不限于此。在某些实施例中，被下沟道LCH贯穿的下字线的数量可以等于或大于被上沟道UCH贯穿的上字线的数量。另外，设置在第二单元区CELL2中的沟道结构CH的结构特征和连接关系可以与设置在第一单元区CELL1中的沟道结构CH的结构特征和连接关系基本相同。
在位线接合区BLBA中，第一贯通电极THV1可以设置在第一单元区CELL1中，并且第二贯通电极THV2可以设置在第二单元区CELL2中。如图20所示，第一贯通电极THV1可以贯穿公共源极线320和多条字线330。在某些实施例中，第一贯通电极THV1还可以贯穿第二衬底310。第一贯通电极THV1可以包括导电材料。备选地，第一贯通电极THV1可以包括被绝缘材料围绕的导电材料。第二贯通电极THV2的形状和结构可以与第一贯通电极THV1的形状和结构相同。
在一些实施例中，第一贯通电极THV1和第二贯通电极THV2可以通过第一贯通金属图案372d和第二贯通金属图案472d彼此电连接。第一贯通金属图案372d可以形成在包括第一单元区CELL1的第一上芯片的底端处，并且第二贯通金属图案472d可以形成在包括第二单元区CELL2的第二上芯片的顶端处。第一贯通电极THV1可以电连接到第一金属线350c和第二金属线360c。下过孔371d可以形成在第一贯通电极THV1和第一贯通金属图案372d之间，并且上过孔471d可以形成在第二贯通电极THV2和第二贯通金属图案472d之间。第一贯通金属图案372d和第二贯通金属图案472d可以通过接合方法彼此连接。
另外，在位线接合区BLBA中，上金属图案252可以形成在外围电路区PERI的最上面金属层中，并且形状与上金属图案252的形状相同的上金属图案392可以形成在第一单元区CELLl的最上面金属层中。第一单元区CELL1的上金属图案392和外围电路区PERI的上金属图案252可以通过接合方法彼此电连接。在位线接合区BLBA中，位线360c可以电连接到包括在外围电路区PERI中的页缓冲器。例如，外围电路区PERI的一些电路元件220c可以构成页缓冲器，并且位线360c可以通过第一单元区CELLl的上接合金属图案370c和外围电路区PERI的上接合金属图案270c电连接到构成页缓冲器的电路元件220c。
继续参考图20，在字线接合区WLBA中，第一单元区CELL1的字线330可以在与第二衬底310的顶表面平行的第二方向(例如，X轴方向)上延伸，并且可以连接到多个单元接触插塞340(341至347)。第一金属线350b和第二金属线360b可以顺序地连接到与字线330连接的单元接触插塞340上。在字线接合区WLBA中，单元接触插塞340可以通过第一单元区CELL1的上接合金属图案370b和外围电路区PERI的上接合金属图案270b连接到外围电路区PERI。
单元接触插塞340可以电连接到包括在外围电路区PERI中的行解码器。例如，外围电路区PERI的一些电路元件220b可以构成行解码器，并且单元接触插塞340可以通过第一单元区CELLl的上接合金属图案370b和外围电路区PERI的上接合金属图案270b电连接到构成行解码器的电路元件220b。在一些实施例中，构成行解码器的电路元件220b的操作电压可以不同于构成页缓冲器的电路元件220c的操作电压。例如，构成页缓冲器的电路元件220c的操作电压可以大于构成行解码器的电路元件220b的操作电压。
同样，在字线接合区WLBA中，第二单元区CELL2的字线430可以在平行于第三衬底410的顶表面的第二方向(例如，X轴方向)上延伸，并且可以连接到多个单元接触插塞440(441至447)。单元接触插塞440可以通过第二单元区CELL2的上金属图案、以及第一单元区CELL1的下金属图案和上金属图案以及单元接触插塞348连接到外围电路区PERI。
在字线接合区WLBA中，上接合金属图案370b可以形成在第一单元区CELL1中，并且上接合金属图案270b可以形成在外围电路区PERI中。第一单元区CELL1的上接合金属图案370b和外围电路区PERI的上接合金属图案270b可以通过接合方法彼此电连接。上接合金属图案370b和上接合金属图案270b可以由铝、铜或钨形成。
在外部焊盘接合区PA中，下金属图案371e可以形成在第一单元区CELL1的下部中，并且上金属图案472a可以形成在第二单元区CELL2的上部中。在外部焊盘接合区PA中，第一单元区CELL1的下金属图案371e和第二单元区CELL2的上金属图案472a可以通过接合方法彼此连接。同样，上金属图案372a可以形成在第一单元区CELL1的上部中，并且上金属图案272a可以形成在外围电路区PERI的上部中。第一单元区CELL1的上金属图案372a和外围电路区PERI的上金属图案272a可以通过接合方法彼此连接。
公共源极线接触插塞380和480可以设置在外部焊盘接合区PA中。公共源极线接触插塞380和480可以由诸如金属、金属化合物和/或掺杂多晶硅等的导电材料形成。第一单元区CELL1的公共源极线接触插塞380可以电连接到公共源极线320，并且第二单元区CELL2的公共源极线接触插塞480可以电连接到公共源极线420。第一金属线350a和第二金属线360a可以顺序地堆叠在第一单元区CELL]的公共源极线接触插塞380上，并且第一金属线450a和第二金属线460a可以顺序地堆叠在第二单元区CELL2的公共源极线接触插塞480上。
输入/输出焊盘205、405和406可以设置在外部焊盘接合区PA中。参考图20，下绝缘层201可以覆盖第一衬底210的底表面，并且第一输入/输出焊盘205可以形成在下绝缘层201上。第一输入/输出焊盘205可以通过第一输入/输出接触插塞203连接到设置在外围电路区PERI中的多个电路元件220a中的至少一个电路元件，并且可以通过下绝缘层201与第一衬底210分开。此外，侧绝缘层可以设置在第一输入/输出接触插塞203和第一衬底210之间，以将第一输入/输出接触插塞203与第一衬底210电隔离。
覆盖第三衬底410的顶表面的上绝缘层401可以形成在第三衬底410上。第二输入/输出焊盘405和/或第三输入/输出焊盘406可以设置在上绝缘层401上。第二输入/输出焊盘405可以通过第二输入/输出接触插塞403和303连接到设置在外围电路区PERI中的多个电路元件220a中的至少一个电路元件，并且第三输入/输出焊盘406可以通过第三输入/输出接触插塞404和304连接到设置在外围电路区PERI中的多个电路元件220a中的至少一个电路元件。
在一些实施例中，第三衬底410可以不设置在其中设置有输入/输出接触插塞的区域中。例如，如区域“B”所示，第三输入/输出接触插塞404可以在平行于第三衬底410的顶表面的方向上与第三衬底410分开，并且可以贯穿第二单元区CELL2的层间绝缘层415以连接到第三输入/输出焊盘406。在这种情况下，第三输入/输出接触插塞404可以通过各种工艺中的至少一种工艺来形成。
在一些实施例中，如区域“B1”所示，第三输入/输出接触插塞404可以在第三方向(例如，Z轴方向)上延伸，并且第三输入/输出接触插塞404的直径可以朝向上绝缘层401逐渐变大。换言之，区域“A1”中描述的沟道结构CH的直径可以朝向上绝缘层401逐渐变得更小，但第三输入/输出接触插塞404的直径可以朝向上绝缘层401逐渐变大。例如，第三输入/输出接触插塞404可以在第二单元区CELL2和第一单元区CELL1通过接合方法彼此接合之后形成。
在某些实施例中，如区域“B2”所示，第三输入/输出接触插塞404可以在第三方向(例如，Z轴方向)上延伸，并且第三输入/输出接触插塞404的直径可以朝向上绝缘层401逐渐变小。换言之，与沟道结构CH类似，第三输入/输出接触插塞404的直径可以朝向上绝缘层401逐渐变小。例如，第三输入/输出接触插塞404可以在第二单元区CELL2和第一单元区CELL1彼此接合之前与单元接触插塞440一起形成。
在某些实施例中，输入/输出接触插塞可以与第三衬底410重叠。例如，如区域‘C’所示，第二输入/输出接触插塞403可以在第三方向(例如，Z轴方向)上贯穿第二单元区CELL2的层间绝缘层415，并且可以通过第三衬底410电连接到第二输入/输出焊盘405。在这种情况下，第二输入/输出接触插塞403和第二输入/输出焊盘405的连接结构可以通过各种方法来实现。
在一些实施例中，如区域“C1”所示，开口408可以形成为贯穿第三衬底410，并且第二输入/输出接触插塞403可以通过形成在第三衬底410中的开口408直接连接到第二输入/输出焊盘405。在这种情况下，如区域“C1”所示，第二输入/输出接触插塞403的直径可以朝向第二输入/输出焊盘405逐渐变大。然而，本发明构思的实施例不限于此，并且在某些实施例中，第二输入/输出接触插塞403的直径可以朝向第二输入/输出焊盘405逐渐变小。
在某些实施例中，如区域‘C2’所示，可以形成贯穿第三衬底410的开口408，并且接触部407可以形成在开口408中。接触部407的一端可以连接到第二输入/输出焊盘405，并且接触部407的另一端可以连接到第二输入/输出接触插塞403。因此，第二输入/输出接触插塞403可以通过开口408中的接触部407电连接到第二输入/输出焊盘405。在这种情况下，如区域“C2”所示，接触部407的直径可以朝向第二输入/输出焊盘405逐渐变大，并且第二输入/输出接触插塞403的直径可以朝向第二输入/输出焊盘405逐渐变小。例如，第二输入/输出接触插塞403可以在第二单元区CELL2和第一单元区CELL1彼此接合之前与单元接触插塞440一起形成，并且接触部407可以在第二单元区CELL2和第一单元区CELL1彼此接合之后形成。
在区域“C3”中示出的某些实施例中，与区域“C2”的实施例相比，还可以在第三衬底410的开口408的底端上形成止挡件409。止挡件409可以是与公共源极线420形成在同一层中的金属线。备选地，止挡件409可以是与字线430中的至少一条字线形成在同一层中的金属线。第二输入/输出接触插塞403可以通过接触部407和止挡件409电连接到第二输入/输出焊盘405。
与第二单元区CELL2的第二输入/输出接触插塞403和第三输入/输出接触插塞404类似，第一单元区CELLl的第二输入/输出接触插塞303和第三输入/输出接触插塞304中的每个输入/输出接触插塞的直径可以朝向下金属图案371e逐渐变小或者可以朝向下金属图案371e逐渐变大。
同时，在一些实施例中，可以在第三衬底410中形成狭缝411。例如，狭缝411可以形成在外部焊盘接合区PA的特定位置处。例如，如区域“D”所示，当在平面图中观察时，狭缝411可以位于第二输入/输出焊盘405和单元接触插塞440之间。备选地，当在平面图中观察时，第二输入/输出焊盘405可以位于狭缝411和单元接触插塞440之间。
在一些实施例中，如区域“D1”所示，狭缝411可以形成为贯穿第三衬底410。例如，狭缝411可以用于防止在形成开口408时第三衬底410细微破裂。然而，本发明构思的实施例不限于此，并且在某些实施例中，狭缝411可以形成为具有范围从第三衬底410的厚度的约60％至约70％的深度。
在某些实施例中，如区域‘D2’所示，可以在狭缝411中形成导电材料412。例如，导电材料412可以用于将在驱动外部焊盘接合区PA中的电路元件时发生的漏电流释放到外部。在这种情况下，导电材料412可以连接到外部地线。
在某些实施例中，如区域“D3”所示，可以在狭缝411中形成绝缘材料413。例如，绝缘材料413可以用于将设置在外部焊盘接合区PA中的第二输入/输出焊盘405和第二输入/输出接触插塞403与字线接合区WLBA电隔离。由于绝缘材料413形成在狭缝411中，因此能够防止通过第二输入/输出焊盘405提供的电压影响字线接合区WLBA中第三衬底410上设置的金属层。
同时，在某些实施例中，可以选择性地形成第一输入/输出焊盘至第三输入/输出焊盘205、405和406。例如，存储器件500可以被实现为仅包括设置在第一衬底210上的第一输入/输出焊盘205、仅包括设置在第三衬底410上的第二输入/输出焊盘405、或仅包括设置在上绝缘层401上的第三输入/输出焊盘406。
在一些实施例中，第一单元区CELL1的第二衬底310或第二单元区CELL2的第三衬底410中的至少一个衬底可以用作牺牲衬底，并且可以在接合工艺之前或之后被完全或部分去除。在去除衬底之后可以堆叠附加层。例如，可以在外围电路区PERI和第一单元区CELL1的接合工艺之前或之后去除第一单元区CELLl的第二衬底310，然后可以形成覆盖公共源极线320的顶表面的绝缘层或用于连接的导电层。同样，可以在第一单元区CELLl和第二单元区CELL2的接合工艺之前或之后去除第二单元区CELL2的第三衬底410，然后可以形成覆盖公共源极线420的顶表面的上绝缘层401或者用于连接的导电层。
在实施例中，参考图1至图19描述的存储器件可以是DRAM器件。然而，本公开不限于此。例如，根据本公开的存储器件可以是如图20所示的闪存器件。例如，图20的存储器件可以包括：多个驱动器，被配置为驱动电连接到外部器件的数据线。多个驱动器中的每个驱动器可以包括用于高速操作的T线圈电路。存储器件500可以包括参考图1至图17描述的ZQ控制器，并且可以被配置为通过参考图1至图17描述的ZQ校准操作和偏移补偿操作来补偿T线圈电路的电阻的偏移。
根据本公开的实施例，提供了一种具有提高的可靠性和提高的性能的存储器件、包括该存储器件的电子设备以及该存储器件的操作方法。
虽然已经参考本公开的实施例描述了本公开，但对于本领域普通技术人员清楚的是，在不脱离如所附权利要求中阐述的本公开的精神和范围的情况下，可以对其进行各种改变和修改。

Claims (20)

1.一种存储器件，包括：
上拉驱动器，连接在电源电压和第一节点之间；
T线圈电路，连接在所述第一节点和第二节点之间；
外部电阻器；以及
ZQ控制器，被配置为对所述上拉驱动器执行ZQ校准操作，
其中，所述ZQ控制器包括：
路径选择电路，被配置为选择所述第一节点和所述第二节点之中的一个节点；
比较电路，被配置为：
将由所述路径选择电路选择的所述一个节点的电压与上拉参考电压进行比较，以及
基于由所述路径选择电路选择的所述一个节点的电压和所述上拉参考电压之间的比较，输出比较结果；以及
代码生成电路，被配置为基于所述比较结果来生成用于驱动所述上拉驱动器的上拉代码，并且
其中，在生成所述上拉代码时，所述外部电阻器连接在所述第二节点和地电压之间。
2.根据权利要求1所述的存储器件，其中，所述路径选择电路被配置为基于ZQ校准模式的指定来选择所述第一节点和所述第二节点之中的所述一个节点。
3.根据权利要求2所述的存储器件，其中，所述ZQ校准模式由外部存储控制器基于对应于当生成所述上拉代码时设置给所述上拉驱动器的参考电阻和对应于当驱动所述上拉驱动器时设置给所述上拉驱动器的目标电阻来指定。
4.根据权利要求1所述的存储器件，其中，当所述路径选择电路选择所述第一节点时，所述代码生成电路被配置为生成第一上拉代码，并且
其中，当所述路径选择电路选择所述第二节点时，所述代码生成电路被配置为生成第二上拉代码。
5.根据权利要求4所述的存储器件，其中，所述ZQ控制器还包括：
ZQ寄存器，被配置为存储所述第一上拉代码和所述第二上拉代码。
6.根据权利要求5所述的存储器件，其中，所述ZQ控制器被配置为基于所述上拉驱动器的目标电阻来选择所述第一上拉代码和所述第二上拉代码之中的一个代码，并且
其中，所述上拉驱动器被配置为基于所述第一上拉代码和所述第二上拉代码之中的所选择的一个代码来操作。
7.根据权利要求4所述的存储器件，还包括：
偏移补偿器，配置为：
基于所述第一上拉代码和所述第二上拉代码，生成与所述T线圈电路的电阻相对应的偏移代码；以及
基于所述偏移代码来生成补偿上拉代码。
8.根据权利要求7所述的存储器件，其中，所述偏移补偿器还被配置为通过基于所述上拉驱动器的目标电阻调整所述偏移代码的补偿量，生成所述补偿上拉代码。
9.根据权利要求7所述的存储器件，其中，所述上拉驱动器包括多个上拉电路，并且
其中，所述偏移补偿器还被配置为通过基于所述多个上拉电路之中的在驱动所述上拉驱动器期间激活的上拉电路的数量调整所述偏移代码的补偿量，生成所述补偿上拉代码。
10.根据权利要求7所述的存储器件，其中，所述ZQ控制器还被配置为：
向所述上拉驱动器提供所述补偿上拉代码；以及
针对连接在所述上拉驱动器和所述地电压之间的下拉驱动器生成下拉代码。
11.根据权利要求10所述的存储器件，其中，在所述存储器件的数据传输操作中，所述上拉驱动器和所述下拉驱动器串联连接在所述电源电压和所述地电压之间，
其中，所述T线圈电路设置在所述上拉驱动器和所述下拉驱动器之间的第一节点与输入/输出焊盘之间，并且
其中，当所述上拉驱动器基于所述补偿上拉代码来操作并且所述下拉驱动器基于所述下拉代码来操作时，通过所述输入/输出焊盘输出数据信号。
12.根据权利要求10所述的存储器件，还包括：
多个第二上拉驱动器；以及
多个第二下拉驱动器，
其中，所述多个第二上拉驱动器中的每一个基于所述补偿上拉代码来操作，并且
其中，所述多个第二下拉驱动器中的每一个基于所述下拉代码来操作。
13.根据权利要求1所述的存储器件，其中，所述ZQ控制器被配置为：
基于对应于当生成所述上拉代码时设置给所述上拉驱动器的参考电阻来生成所述上拉参考电压。
14.根据权利要求1所述的存储器件，还包括：
接收器，被配置为通过所述T线圈电路从外部存储控制器接收数据信号。
15.根据权利要求1所述的存储器件，还包括：
存储单元阵列，包括多个动态随机存取存储器DRAM单元；
命令和地址缓冲器，被配置为接收并缓冲来自外部存储控制器的命令/地址信号CA；
地址解码器，被配置为从所述命令和地址缓冲器接收地址信号并对所述地址信号进行解码；
命令解码器，被配置为从所述命令和地址缓冲器接收命令信号并对所述命令信号进行解码；
行解码器，被配置为依赖于所述地址解码器的地址解码结果来控制与所述存储单元阵列连接的多条字线；
列解码器，被配置为依赖于所述地址解码器的地址解码结果来控制与所述存储单元阵列连接的多条位线；
输入/输出电路，包括所述上拉驱动器和所述T线圈电路，并被配置为与所述外部存储控制器交换数据；以及
控制逻辑电路，被配置为基于所述命令解码器的解码结果来控制所述输入/输出电路和所述ZQ控制器。
16.一种存储器件的操作方法，所述方法包括：
通过将上拉驱动器和T线圈电路之间的第一节点处的第一电压与上拉参考电压进行比较来生成第一上拉代码；
通过将所述T线圈电路和外部电阻器之间的第二节点处的第二电压与所述上拉参考电压进行比较来生成第二上拉代码；
基于所述第一上拉代码和所述第二上拉代码，生成与所述T线圈电路的电阻相对应的偏移代码；以及
基于所述偏移代码和所述上拉驱动器的目标电阻来生成补偿上拉代码，
其中，所述上拉驱动器、所述T线圈电路和所述外部电阻器串联连接在电源电压和地电压之间。
17.根据权利要求16所述的方法，还包括：
基于所述补偿上拉代码来驱动所述上拉驱动器；以及
通过将所述上拉驱动器和下拉驱动器之间的第三节点的第三电压与下拉参考电压进行比较来生成下拉代码，
其中，所述上拉驱动器和所述下拉驱动器串联连接在所述电源电压和所述地电压之间。
18.根据权利要求17所述的方法，还包括：
通过基于所述补偿上拉代码来驱动所述上拉驱动器并基于所述下拉代码来驱动所述下拉驱动器，通过所述T线圈电路来输出数据信号，
其中，所述T线圈电路在所述第三节点和DQ焊盘之间。
19.一种电子设备，包括：
输入/输出焊盘；
驱动器，被配置为通过所述输入/输出焊盘来输出数据信号；
信号线，包括电连接到所述驱动器的第一端和电连接到所述输入/输出焊盘的第二端；以及
ZQ控制器，被配置为基于外部电阻器对所述驱动器执行ZQ校准操作，
其中，所述驱动器包括：
上拉驱动器，连接在电源电压与所述信号线的所述第一端之间；以及
下拉驱动器，连接在所述信号线的所述第一端与地电压之间，其中，所述ZQ控制器被配置为：
将所述外部电阻器与所述信号线的所述第二端连接；
通过将所述信号线的所述第一端的第一电压与上拉参考电压进行比较来生成第一上拉代码；
通过将所述信号线的所述第二端的第二电压与所述上拉参考电压进行比较来生成第二上拉代码；以及
基于所述第一上拉代码和所述第二上拉代码来生成与所述信号线的电阻相对应的偏移代码。
20.根据权利要求19所述的电子设备，其中，所述ZQ控制器还被配置为：
通过基于所述上拉驱动器的目标电阻将所述偏移代码应用于所述第一上拉代码或所述第二上拉代码，生成补偿上拉代码。
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