CN117995253A - 存储器测试方法、测试电路及存储器 - Google Patents

Abstract

本公开实施例提供一种存储器测试方法、测试电路及存储器。其中，所述方法包括：获取待写入测试数据的第一写入列地址；将第一写入列地址中的至少两位信号置为预设的有效值，得到第二写入列地址，并基于第二写入列地址向存储器的存储阵列中写入测试数据；获取用于读取测试数据的读取地址，并基于读取地址，从存储阵列中读取测试数据；对读取的测试数据进行压缩处理，得到存储阵列的测试结果。

Description

存储器测试方法、测试电路及存储器

技术领域

本公开涉及但不限于半导体技术领域，尤其涉及一种存储器测试方法、测试电路及存储器。

背景技术

存储器是电子设备中的广泛应用的器件，例如动态随机存取存储器(DynamicRandom Access Memory，DRAM)。存储器中通常包括至少一个存储块，每一存储块中可以包括阵列排布的多个存储单元。在实际应用中，可以通过对存储器中的每一存储单元的读写功能进行测试，以得到存储器的测试结果。但是，相关技术中对存储器进行测试的过程耗时较长，测试效率较低。

发明内容

本公开实施例提供一种存储器测试方法、测试电路及存储器。

一方面，本公开实施例提供一种存储器测试方法，所述存储器包括至少一个存储块，所述存储块中包括存储阵列，所述方法包括：

获取待写入测试数据的第一写入列地址；

将所述第一写入列地址中的至少两位信号置为预设的有效值，得到第二写入列地址，并基于所述第二写入列地址向所述存储阵列中写入所述测试数据；

获取用于读取所述测试数据的读取地址，并基于所述读取地址，从所述存储阵列中读取所述测试数据；

对读取的所述测试数据进行压缩处理，得到所述存储阵列的测试结果。

另一方面，本公开实施例提供一种测试电路，包括：

写入模块，用于将获取的第一写入列地址中的至少两位信号置为预设的有效值，得到第二写入列地址，并基于所述第二写入列地址向存储器的存储阵列中写入所述测试数据；

读取模块，用于获取用于读取所述测试数据的读取地址，并基于所述读取地址，从所述存储阵列中读取所述测试数据；

校验模块，对读取的所述测试数据进行压缩处理，得到所述存储阵列的测试结果。

再一方面，本公开实施例提供一种存储器，包括：至少一个存储块，所述存储块中包括存储阵列；上述任一实施例中所述的测试电路。

本公开实施例中，一方面，将第一写入列地址中的至少两位信号置为预设的有效值，得到第二写入列地址，并基于第二写入列地址向存储阵列中写入测试数据，这样，第二写入列地址中可以包括至少两位取值为有效值的信号，因此基于第二写入列地址可以向多列存储单元中同时写入测试数据，从而可以提高测试数据的写入效率，进而可以提高对存储器进行测试的效率，减少测试耗时；另一方面，基于用于读取测试数据的读取地址，从存储阵列中读取测试数据，并对读取的测试数据进行压缩处理，得到存储阵列的测试结果，这样，通过对读取的测试数据进行压缩处理，可以更加快速地得到存储阵列的测试结果，从而可以进一步提升测试效率，减少测试耗时。

附图说明

在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。

图1为本公开实施例提供的一种存储器测试方法的实现流程示意图；

图2为本公开实施例提供的一种存储器测试方法的实现流程示意图；

图3为本公开实施例提供的一种存储器测试方法的实现流程示意图；

图4A为本公开实施例提供的一种测试电路的组成结构示意图；

图4B为本公开实施例提供的一种测试电路中级联连接的一组第一与非门和第二与非门的连接结构示意图；

图5为本公开实施例提供的一种存储器测试方法的实现流程示意图；

图6为本公开实施例提供的一种存储器的组成结构示意图。

具体实施方式

下面将参照附图更详细地描述本公开实施例公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开实施例公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。下文的描述中涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。在以下的描述中，所涉及的术语“第一\第二\第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。

在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

本公开实施例提供一种存储器测试方法，该方法可以由对存储器进行测试的测试设备例如测试机台来执行，也可以由存储器中的测试电路执行，本公开实施例对此并不限定。存储器中可以包括至少一个存储块，存储块中包括存储阵列。图1为本公开实施例提供的一种存储器测试方法的实现流程示意图，如图1所示，该方法包括如下步骤S101和步骤S104：

步骤S101，获取待写入测试数据的第一写入列地址。

这里，测试数据可以是任意合适的用于写入待测试的存储阵列中以对存储阵列进行测试的数据。在实施时，测试数据可以是由测试机台生成的，也可以是由存储器中内建的内存测试逻辑电路生成的，本公开实施例对此并不限定。

在一些实施方式中，该方法可以由存储器中的内存内建自测试(Memory Bulid-In-Self Test，Mbist)电路执行，在对存储器进行Mbist测试的过程中，测试数据可以是由存储器中内建的内存测试逻辑电路(如Mbist电路中的测试向量生成模块)生成的。

第一写入列地址为待测试的存储阵列中待写入测试数据的存储单元对应的列地址。在实施时，第一写入列地址可以是从测试机台的外部或存储器的外部获取的，第一写入列地址也可以是由测试机台内部或存储器内部的测试电路生成的，本公开实施例对此并不限定。

步骤S102，将所述第一写入列地址中的至少两位信号置为预设的有效值，得到第二写入列地址，并基于所述第二写入列地址向所述存储阵列中写入所述测试数据。

将第一写入列地址中的至少两位信号置为预设的有效值，得到第二写入列地址，因此基于第二写入列地址就可以向多列存储单元中同时写入测试数据，从而可以提高测试数据的写入效率，进而可以提高对存储器进行测试的效率，减少测试耗时。这里，有效值可以是根据实际情况预先设定的，可以为1或者0，也可以为高电平或低电平，本公开实施例对此并不限定。

在一些实施方式中，第一写入列地址中的各位信号之间可以是互相独立的。

在一些实施方式中，第一写入列地址中的各位信号中可以包括至少一位列地址信号和每一位列地址信号的反相信号。在实施时，可以将至少一位列地址信号作为目标列地址信号，并将第一写入列地址中的目标列地址信号和目标列地址信号的反相信号置为有效值，得到第二写入列地址。

例如，假设第一写入列地址包括列地址信号C0、C1、C2、C3，以及与列地址信号C0、C1、C2、C3分别对应的反相信号C0’、C1’、C2’、C3’；存储器中可以包括16个解码电路，以解码电路为4输入的与门电路为例，每个解码电路接收C0与C0’中的一位、C1与C1’中的一位、C2与C2’中的一位、以及C3与C3’中的一位，并且，每个解码电路分别对接收到的4位信号进行与运算，以根据与运算的结果控制得到写入列选择控制信号；也即，在解码电路接收到的4位信号均为1的情况下，与运算的结果为1，该解码电路输出的写入列选择控制信号为有效值，该写入列选择控制信号对应控制的至少一列存储单元被选中；在解码电路接收到的4位信号中有至少一位为0的情况下，与运算的结果为0，该解码电路输出的写入列选择控制信号为有效值，该写入列选择控制信号对应控制的至少一列存储单元未被选中；若C0是目标列地址信号，则可以将C0和C0’均置为1，那么得到的第二写入列地址中，C0C1C2C3会变为1xxx，C0’也变为1，C1’、C2’、C3’仍分别为C1、C2、C3的反相信号，这样，在对当前的第二写入列地址进行解码之后，将会有两个解码电路各自接收到的4位信号均为1，从而这两个解码电路分别对应的写入列选择控制信号都为有效值，因此有两个写入列选择控制信号控制的多列存储单元会被同时写入测试数据。

步骤S103，获取用于读取所述测试数据的读取地址，并基于所述读取地址，从所述存储阵列中读取所述测试数据。

这里，读取测试数据的读取地址可以是根据实际的测试场景确定的。在一些实施方式中，读取地址可以包括存储器中部分存储块的存储阵列中部分存储单元的地址，也可以包括存储器中部分存储块的存储阵列中全部存储单元的地址，还可以包括存储器中全部存储块的存储阵列中全部存储单元的地址，本公开实施例对此并不限定。

在一些实施方式中，读取地址中可以包括但不限于用于标识待读取的存储单元所在存储块的读取块地址、用于标识待读取的存储单元所在行的读取行地址、用于标识待读取的存储单元所在列的读取列地址等中的至少一种。例如，在读取地址包括读取块地址的情况下，可以读取该读取块地址对应的存储块中的全部存储单元中的测试数据；在读取地址包括读取行地址的情况下，可以读取该存储器中全部存储块中对应于该读取行地址的各存储单元中的测试数据；在读取地址包括读取列地址的情况下，可以读取该存储器中全部存储块中对应于该读取列地址的各存储单元中的测试数据；在读取地址包括读取块地址和读取行地址的情况下，可以读取该存储器中该读取块地址对应的存储块中对应于该读取行地址的各存储单元中的测试数据；在读取地址包括读取块地址、读取行地址和读取列地址的情况下，可以读取该存储器中由该读取块地址、该读取行地址和该读取列地址确定的存储单元中的测试数据。

在实施时，读取地址可以是从测试机台的外部或存储器的外部获取的，读取地址也可以是由测试机台内部或存储器内部的测试电路生成的，读取地址还可以是默认的，本公开实施例对此并不限定。

步骤S104，对读取的所述测试数据进行压缩处理，得到所述存储阵列的测试结果。

这里，通过压缩处理可以将读取的多比特数的测试数据压缩至更少的比特数，得到存储阵列的测试结果，使得得到的测试结果的比特数比读取的测试数据的比特数更少，从而根据比特数较少的测试结果可以更加快速地确定当前测试的存储阵列是否存在异常。

在一些实施方式中，测试结果可以是任意合适的能够表征当前测试的存储阵列是否存在异常的信息，根据测试结果可以直接确定当前测试的存储阵列是否存在异常。例如，测试结果可以是表征当前测试的存储阵列存在异常的信号“1”或者表征当前测试的存储阵列未存在异常的信号“0”。又如，测试结果可以是表征当前测试的存储阵列存在异常的信息“false”或者表征当前测试的存储阵列未存在异常的信息“true”。

在一些实施方式中，测试结果可以是对读取的测试数据进行压缩处理后的至少一比特的压缩数据，通过将该压缩数据与预设的目标数据进行比较，可以确定当前测试的存储阵列是否存在异常。例如，在该压缩数据与预设的目标数据一致的情况下，可以确定当前测试的存储阵列未存在异常；在该压缩数据与预设的目标数据不一致的情况下，可以确定当前测试的存储阵列存在异常。

在实施时，可以采用任意合适的方式对读取的测试数据进行压缩处理，本公开实施例对此并不限定。在一些实施方式中，可以通过对读取的测试数据中各比特位的数据按照设定的逻辑处理，实现对测试数据的压缩，得到测试结果。设定的逻辑处理可以包括但不限于异或处理、逻辑与处理等中的至少一种。

需要说明的是，由于存储器中的存储单元以及数据写入电路、数据读取电路可能会存在异常，导致读取的测试数据与写入的测试数据存在差异，因此上述读取的测试数据并不一定与写入的测试数据完全相同，而测试结果即可以表征读取的测试数据是否正确，也即测试的存储阵列是否存在异常。

本公开实施例中，一方面，将第一写入列地址中的至少两位信号置为预设的有效值，得到第二写入列地址，基于第二写入列地址可以向多列存储单元中同时写入测试数据，从而可以提高测试数据的写入效率，进而可以提高对存储器进行测试的效率，减少测试耗时；另一方面，基于用于读取测试数据的读取地址，从存储阵列中读取测试数据，并对读取的测试数据进行压缩处理，得到存储阵列的测试结果，这样，通过对读取的测试数据进行压缩处理，可以更加快速地得到存储阵列的测试结果，从而可以进一步提升测试效率，减少测试耗时。

在一些实施例中，所述第一写入列地址包括至少一位列地址信号和每一所述列地址信号的反相信号，其中，至少一位所述列地址信号为目标列地址信号。上述步骤S102中所述的将所述第一写入列地址中的至少两位信号置为预设的有效值，得到第二写入列地址，可以包括如下步骤S111至步骤S112：

步骤S111，获取压缩写指令。

这里，压缩写指令可以是任意合适的用于指示是否一次向存储阵列中的多列存储单元中写入测试数据(即压缩写入)的指令。例如，可以用指令“1”指示进行压缩写入，用指令“0”指示不进行压缩写入；或者，用指令“0”指示进行压缩写入，用指令“1”指示不进行压缩写入。又如，可以用指令“11”指示进行压缩写入，用指令“00”、“01”或“10”指示不进行压缩写入；或者，可以用指令“11”、“01”或“10”指示进行压缩写入，用指令“00”指示不进行压缩写入。

在实施时，压缩写指令可以是预先设置在寄存器中的，也可以从是测试机台的外部或存储器的外部获取的，还可以是由测试机台内部或存储器内部的测试电路生成的，本公开实施例对此并不限定。

步骤S112，基于所述压缩写指令，将所述第一写入列地址中的所述目标列地址信号和所述目标列地址信号的反相信号置为所述有效值，得到第二写入列地址。

这里，第一写入列地址可以包括至少一位列地址信号和每一列地址信号的反相信号。例如，第一写入列地址包括列地址信号C0、C1、C2、C3，以及与列地址信号C0、C1、C2、C3分别对应的反相信号C0’、C1’、C2’、C3’；若C0是目标列地址信号，则会将C0和C0’均置为1，那么得到的第二写入列地址中，C0C1C2C3会变为1xxx，C0’也变为1，C1’、C2’、C3’仍分别为C1、C2、C3的反相信号。

第一写入列地址中的目标列地址信号可以是各列地址信号中的任意列地址信号。在实施时，本领域技术人员可以根据实际情况从第一写入列地址的各列地址信号中选择合适的目标列地址信号，本公开实施例对此并不限定。

在一些实施例中，可以在压缩写指令指示进行压缩写入的情况下，将第一写入列地址中的目标列地址信号和该目标列地址信号的反相信号置为有效值。

在一些实施例中，可以在压缩写指令指示不进行压缩写入的情况下，不改变第一写入列地址中的各列地址信号和每一列地址信号的反相信号，直接将第一写入列地址作为第二写入列地址。

上述实施例中，基于压缩写指令，将第一写入列地址中的目标列地址信号和目标列地址信号的反相信号置为有效值，这样，可以通过压缩写指令方便灵活地控制是否一次向存储阵列中的多列存储单元中写入测试数据，从而提高对存储器进行测试的灵活性。例如，可以在对存储器进行测试的过程中，利用指示进行压缩写入的压缩写指令开启压缩写入的模式，提高测试效率；也可以在对存储器进行测试的过程中，利用指示不进行压缩写入的压缩写指令关闭压缩写入的模式，提高测试数据写入的稳定性，从而提高测试结果的可靠性。

图2为本公开实施例提供的一种存储器测试方法的实现流程示意图，如图2所示，该方法可以包括如下步骤S201至步骤S206：

步骤S201，获取待写入测试数据的第一写入列地址。

步骤S202，将所述第一写入列地址中的至少两位信号置为预设的有效值，得到第二写入列地址。

这里，上述步骤S201至步骤S202对应于前述步骤S101至步骤S102，在实施时可以参照前述步骤S101至步骤S102的实施方式。

步骤S203，对所述第二写入列地址进行解码，得到至少两个写入列选择控制信号。

这里，第二写入列地址中至少两位信号为预设的有效值，对第二写入列地址进行解码后可以同时得到至少两个有效的写入列选择控制信号，每一写入列选择控制信号可以控制至少一列存储单元的选择状态(即选中或未选中)；写入列选择控制信号为有效值，选中对应的至少一列存储单元，从而可以向该至少一列存储单元中写入测试数据；写入列选择控制信号为无效值，未选中对应的至少一列存储单元，从而无法向该写入列选择控制信号对应控制的至少一列存储单元中写入测试数据。这样，由于第二写入列地址中的至少两位信号均为有效值，因此，对第二写入列地址进行解码后可以同时得到至少两个有效的写入列选择控制信号，从而在写入过程中可以一次向至少两个有效的写入列选择控制信号控制的多列存储单元中写入测试数据。

在实施时，可以利用测试机台中的列地址解码器或者存储器中的列地址解码电路对第二写入列地址进行解码，得到第二写入列地址对应的至少两个写入列选择控制信号。

步骤S204，基于所述至少两个写入列选择控制信号向所述存储阵列中写入所述测试数据。

这里，可以向第二写入列地址对应的至少两个写入列选择控制信号所控制的至少两列存储单元中写入测试数据。在实施时，可以向第二写入列地址对应的至少两个写入列选择控制信号所控制的至少两列存储单元中的部分行或全部行中写入测试数据，本公开实施例对此并不限定。

步骤S205，获取用于读取所述测试数据的读取地址，并基于所述读取地址，从所述存储阵列中读取所述测试数据。

步骤S206，对读取的所述测试数据进行压缩处理，得到所述存储阵列的测试结果。

这里，上述步骤S205至步骤S206对应于前述步骤S103至步骤S104，在实施时可以参照前述步骤S103至步骤S104的实施方式。

本公开实施例中，对第二写入列地址进行解码，可以得到第二写入列地址对应的至少两个写入列选择控制信号，基于第二写入列地址对应的至少两个写入列选择控制信号，可以简单快速地向存储阵列中的至少两列存储单元中写入测试数据，从而可以提高测试过程中数据写入的效率，节省测试时间。

在一些实施例中，上述步骤S201可以包括如下步骤S211：

步骤S211，获取待写入测试数据的写入地址，所述写入地址包括写入行地址和所述第一写入列地址。

上述步骤S204可以包括步骤S212：

步骤S212，基于所述写入行地址和所述至少两个写入列选择控制信号，向所述存储阵列中写入所述测试数据。

这里，写入行地址可以用于确定待写入测试数据的存储单元所在的行。这样，基于写入行地址和至少两个写入列选择控制信号，可以简单快速地向存储阵列中对应该至少两个写入列选择控制信号和写入行地址的多个存储单元中写入测试数据。

在一些实施例中，上述步骤S212可以包括如下步骤S221至步骤S222：

步骤S221，基于所述写入行地址开启当前字线。

这里，每一写入行地址可以对应存储器中的至少一条字线，基于获取的写入行地址可以开启与该写入行地址对应的至少一条字线。

步骤S222，向所述当前字线上由所述至少两个写入列选择控制信号控制的多个存储单元中写入所述测试数据。

这里，每一条字线上可以连接存储阵列中的至少一行存储单元，每一行存储单元中的每一存储单元位于不同的列中，存储阵列中的每一写入列选择控制信号可以控制存储阵列中的至少一列存储单元。这样，在存储阵列中的当前字线为开启状态的情况下，基于第二写入列地址对应的至少两个写入列选择控制信号，可以一次向该当前字线连接的至少一行存储单元中由该至少两个写入列选择控制信号控制的多个存储单元中写入测试数据。

在一些实施例中，上述方法还可以包括如下步骤S231：

步骤S231，更新所述第一写入列地址，直至在所述当前字线上的所有存储单元中均写入所述测试数据。

这里，可以对第一写入列地址进行至少一次更新，以将更新后的第一写入列地址中的至少两位信号置为预设的有效值，得到更新后的第二写入列地址，并基于更新后的第二写入列地址向存储阵列中写入测试数据，直至在写入行地址对应的当前字线上的所有存储单元中均写入测试数据。

在实施时，本领域技术人员可以根据实际情况采用任意合适的更新方式对第一写入列地址进行更新，本公开实施例对此并不限定。

在一些实施方式中，第一写入列地址中的至少两位信号包括至少一位列地址信号和每一位列地址信号的反相信号；在将第一写入列地址中的至少两位信号置为有效值的过程中，可以将第一写入列地址中的至少一位目标列地址信号和每一目标列地址信号的反相信号置为有效值。这样，可以通过更新第一写入列地址中除各目标列地址信号之外的其他列地址信号，得到更新后的第一写入列地址，进而得到更新后的第二写入列地址，从而可以不重复地遍历存储阵列中在当前字线上的所有存储单元，以实现不重复地向存储阵列中在当前字线上的每一存储单元中写入测试数据，继而可以进一步提高测试过程中测试数据的写入效率，节省测试时间。

图3为本公开实施例提供的一种存储器测试方法的实现流程示意图，如图3所示，该方法可以包括如下步骤S301至步骤S304：

步骤S301，获取待写入测试数据的第一写入列地址。

步骤S302，将所述第一写入列地址中的至少两位信号置为预设的有效值，得到第二写入列地址，并基于所述第二写入列地址向所述存储阵列中写入所述测试数据。

步骤S303，获取用于读取所述测试数据的读取地址，并基于所述读取地址，从所述存储阵列中读取所述测试数据。

这里，上述步骤S301至步骤S303对应于前述步骤S101至步骤S103，在实施时可以参照前述步骤S101至步骤S103的实施方式。

步骤S304，对读取的所述测试数据进行异或处理，得到所述存储阵列的测试结果。

这里，可以将测试数据中的各比特位的数据进行异或处理，得到存储阵列的测试结果。这样，可以简单高效地实现对读取的测试数据的压缩，从而可以提高测试效率。

在一些实施例中，上述步骤S304可以包括如下步骤S311：

步骤S311，将读取的所述测试数据以每预设比特数的数据为一组进行异或处理，并将每组异或处理之后的结果再次进行异或处理，直至得到一比特的所述测试结果。

这里，预设比特数可以是本领域技术人员根据实际情况预先设定的。例如，预设比特数可以是8、16、32或64等。

在实施时，可以将读取的测试数据以每预设比特数的数据为一组；针对每组预设比特数的数据，将该组数据中的各比特位的数据进行异或处理，得到该组数据异或处理之后的结果；将每组异或处理之后的结果再次进行异或处理，直至得到一比特的测试结果。

在一些实施方式中，所述预设比特数为32比特。

上述实施例中，通过将读取的测试数据以每预设比特数的数据为一组进行异或处理，并将每组异或处理之后的结果再次进行异或处理，直至得到一比特的测试结果，这样，可以高效地实现对读取的测试数据的压缩，从而进一步提高测试效率。

本公开实施例提供一种测试电路，图4A为本公开实施例提供的一种测试电路的组成结构示意图，如图4A所示，该测试电路400包括：写入模块410、读取模块420和校验模块430，其中：

写入模块410，用于将获取的第一写入列地址中的至少两位信号置为预设的有效值，得到第二写入列地址，并基于所述第二写入列地址向存储器的存储阵列中写入所述测试数据；

读取模块420，用于获取用于读取所述测试数据的读取地址，并基于所述读取地址，从所述存储阵列中读取所述测试数据；

校验模块430，用于对读取的所述测试数据进行压缩处理，得到所述存储阵列的测试结果。

本公开实施例中，一方面，通过写入模块将第一写入列地址中的至少两位信号置为预设的有效值，得到第二写入列地址，并基于第二写入列地址向存储阵列中写入测试数据，这样，第二写入列地址中可以包括至少两位取值为有效值的信号，因此基于第二写入列地址可以向存储阵列中的至少两列存储单元中同时写入测试数据，从而可以提高测试数据的写入效率，进而可以提高对存储器进行测试的效率，减少测试耗时；另一方面，通过读取模块基于用于读取测试数据的读取地址，从存储阵列中读取测试数据，并通过校验模块对读取的测试数据进行压缩处理，得到存储阵列的测试结果，这样，可以更加快速地得到存储阵列的测试结果，从而可以进一步提升测试效率，减少测试耗时。

在一些实施例中，所述第一写入列地址包括至少一位列地址信号和每一所述列地址信号的反相信号，其中，至少一位所述列地址信号为目标列地址信号；所述写入模块包括：地址转换单元，用于：获取压缩写指令，并基于所述压缩写指令，将所述第一写入列地址中的所述目标列地址信号和所述目标列地址信号的反相信号置为所述有效值，得到第二写入列地址。

在一些实施例中，所述有效值为1，所述地址转换单元包括分别对应于每一目标列地址信号的至少一组转换子单元，每一所述转换子单元包括级联连接的第一与非门和第二与非门；其中，

所述第一与非门用于：接收压缩写指令对应的指令信号、以及与所述第一与非门所属的转换子单元对应的目标列地址信号，并将对所述指令信号和所述目标列地址信号进行与非处理后输出的值确定为所述目标列地址信号的转换后的反相信号；

所述第二与非门用于：接收所述指令信号、以及所述第一与非门输出的所述目标列地址信号的转换后的反相信号，并将所述指令信号和所述目标列地址信号的转换后的反相信号进行与非处理后的值确定为转换后的所述目标列地址信号。

这里，第一写入列地址中包括至少一个目标列地址信号，对于每一目标列地址信号，可以采用一组级联连接的第一与非门和第二与非门，将第一写入列地址中的一位目标列地址信号和该目标列地址信号的反相信号置为有效值1，从而得到转换后的第一写入列地址，也即第二写入列地址。

图4B为本公开实施例提供的一种测试电路中级联连接的一组第一与非门和第二与非门的连接结构示意图，如图4B所示，第一与非门411具有第一输入端I1、第二输入端I2和第一输出端O1，第二与非门412具有第三输入端I3、第四输入端I4和第二输出端O2，其中，第一输出端O1与第三输入端I3连接，第一输入端I1与一目标列地址信号CA连接，第二输入端I2和第四输入端I4均与压缩写指令对应的指令信号ComCA连接，而第一与非门411的第一输出端O1输出的信号作为目标列地址信号的转换后的反相信号#CA’，第二与非门412的第二输出端O2输出的信号作为转换后的目标列地址信号CA’；这样，在指令信号ComCA为“0”的情况下，不论目标列地址信号CA为“0”还是“1”，转换后的目标列地址信号CA’和转换后的反相信号#CA’均为1；在指令信号ComCA为“1”的情况下，转换后的目标列地址信号CA’与原始的目标列地址信号CA相同，而转换后的反相信号#CA’与原始的目标列地址信号CA相反。

上述实施例中，通过级联连接的一组第一与非门和第二与非门，可以简单高效地将第一写入列地址中的一位目标列地址信号和该目标列地址信号的反相信号置为有效值。

在一些实施例中，所述写入模块包括：解码单元，用于对所述第二写入列地址进行解码，得到至少两个写入列选择控制信号；写入单元，用于基于所述至少两个写入列选择控制信号向所述存储阵列中写入所述测试数据。

在一些实施例中，所述写入模块还包括：第一获取单元，用于获取待写入测试数据的写入地址，所述写入地址包括写入行地址和所述第一写入列地址。

在一些实施例中，所述存储阵列中包含阵列排布的至少一个存储单元；所述写入单元还用于：基于所述写入行地址开启当前字线；向所述当前字线上由所述至少两个写入列选择控制信号控制的多个存储单元中写入所述测试数据。

在一些实施例中，所述写入模块还包括：更新单元，用于更新所述第一写入列地址，直至在所述当前字线上的所有存储单元中均写入所述测试数据。

在一些实施例中，所述校验模块还用于：对读取的所述测试数据进行异或处理，得到所述存储阵列的测试结果。

在一些实施例中，所述校验模块还用于：将读取的所述测试数据以每预设比特数的数据为一组进行异或处理，并将每组异或处理之后的结果再次进行异或处理，直至得到一比特的所述测试结果。

在一些实施例中，所述预设比特数为32比特。

需要说明的是，本公开实施例提供的测试电路具有的功能或包含的模块可以用于执行上述方法实施例描述的方法，其具体实现可以参照上述方法实施例的描述，具有同方法实施例相似的有益效果。

下面以存储器的Mbist测试场景为例，对本公开实施例提供的测试方法在实际场景中的应用进行说明。

在Mbist测试场景中，针对存储器的测试向量(即测试数据)不是由外部测试机台生成的，而是由存储器中内建的内存测试逻辑电路(即Mbist电路)自动生成的，并且内建的内存测试逻辑电路还可以进行结果的对比。Mbist电路包括测试向量生成模块、控制模块、响应分析模块三部分。当Mbist电路的控制模块接收到开始测试的指令时，测试向量生成模块就开始产生和输出测试数据，同时计算存储器的输出期待值，而Mbist电路的控制模块将等间隔地不断对存储器中的存储单元执行读写操作，这一过程通常耗时较长。

在此基础上，本公开实施例提供的一种存储器的测试方法，在对存储器进行测试的过程中采用压缩写入和压缩读取的操作，可以极大的减少测试的时间，提高测试效率。

在本公开实施例提供的存储器的测试方法中，在Mbist电路的控制模块接收到开始测试的指令后，开始Mbist测试，并会切换存储器的输入输出到内存的测试模块，测试模块的测试向量是由Mbist电路的测试向量生成模块自动生成；控制模块也会计算出存储器的输出期待值，存储器接收到测试向量时，会等间隔的执行读写操作，遍历到存储器中存储阵列所有的地址，以访问所有存储单元的读写功能，最后会通过模式寄存器读出并记录存储阵列中读写存在错误的地址，进而可以通过mPPR(memory Post Package Repair，内存封装后修复)的方式修复读写存在错误的存储单元。在对存储器进行测试的过程中，Mbist电路需要访问存储器中不同的地址，对不同的地址都需要执行读写操作，并通过响应分析模块将读取的数据与期望的数据进行比较，得到测试结果。在本公开实施例中，在写入数据的过程中，可以对所有的存储块(bank)写入同样的数据，在读出数据的过程中，可以对读取的测试数据中每32bit的数据进行异或比较(压缩读取)，得到测试结果；如果测试结果表征数据的读写存在错误，可以报出错误标识；这样，可以在很大程度上节约测试时间。在写入数据的过程中，Mbist电路也可以采用压缩写入的方式写入数据，采用压缩读取的方式读出数据，从而节约了测试成本和测试时间。

在一些实施方式中，在写入数据的过程中，可以对Mbist电路生成的第一写入列地址信号中的至少一位列地址信号及该列地址信号的反相信号强制置为1，得到第二写入列地址信号。这样，对第二写入列地址进行解码(即列解码)时，可以同时开启两条及以上的列选择控制信号，增加写入速度。

在一些实施方式中，写入存储器中的测试数据可以来自Mbist电路中的预设的寄存器，该寄存器内部可以固定存储一份测试数据，响应分析模块可以将读取的测试数据与寄存器内部存储的测试数据进行比较，得到测试结果。

图5为本公开实施例提供的一种存储器的测试方法的实现流程示意图，如图5所示，该测试方法可以由Mbist电路执行，包括如下步骤S501至步骤S505：

步骤S501，开始Mbist测试；

步骤S502，遍历待测试的存储器的各存储块中存储阵列的每一行地址和列地址，以向各存储块中的每一存储单元中写入相同的测试数据；

步骤S503，刷新各存储块中存储阵列中的数据；

这里，由于循环遍历待测试的存储器的各存储块中存储阵列的每一行地址和列地址耗时较长，因此需要通过刷新操作来减少存储阵列中的漏电，提高测试稳定性。

步骤S504，遍历读取待测试的存储器中各存储块的存储阵列中存储的测试数据，并对每一存储块的存储阵列中读取的测试数据进行异或处理，得到该存储阵列的测试结果，且基于测试结果，将读写存在错误的地址记录至存储器的模式寄存器中；

步骤S505，检测存储器的模式寄存器中是否存在读写存在错误的地址记录。

本公开实施例提供的存储器的测试方法通过在Mbist测试过程中采用压缩写入和压缩读取的方式，可以很大程度上缩短测试的时间，节省测试的时间成本。

本公开实施例提供一种存储器，图6为本公开实施例提供的一种存储器的组成结构示意图，如图6所示，该存储器600包括：至少一个存储块610，所述存储块610中包括存储阵列611；如上述任一实施例中所述的测试电路400。

需要说明的是，本公开实施例提供的存储器中包括上述测试电路实施例中的测试电路，其具体实现可以参照上述测试电路实施例的描述，具有同测试电路实施例相似的有益效果。

本公开实施例还提供一种测试设备，该设备包括：处理器，用于执行上述存储器测试方法实施例中的部分或全部步骤；用于由存储处理器执行的可执行指令的存储器。处理器还可以称为CPU(Central Processing Unit，中央处理单元)。处理器可能是一种集成电路芯片，具有信号的处理能力。处理器还可以是通用处理器、数字信号处理器(DigitalSignal Processor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、现场可编程门阵列(Field-Programmable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。另外，处理器可以由集成电路芯片共同实现。

本公开实施例提供一种计算机可读存储介质，当所述存储介质中的指令由处理器执行时，使得处理器能够执行上述存储器测试方法实施例中的部分或全部步骤。这里，存储介质可以包括：U盘、移动硬盘、只读存储器(Read Only Memory，ROM)、磁碟或者光盘等各种可以存储程序代码的介质。这样，本公开实施例不限制于任何特定的硬件、软件或固件，或者硬件、软件、固件三者之间的任意结合。

上文对各个实施例的描述倾向于强调各个实施例之间的不同之处，其相同或相似之处可以互相参考。

在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。

上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。

本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

以上所述，仅为本公开实施例的一些实施方式，但本公开实施例的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开实施例揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开实施例的保护范围之内。

Claims (20)

1.一种存储器测试方法，其特征在于，所述存储器包括至少一个存储块，所述存储块中包括存储阵列，所述方法包括：

获取待写入测试数据的第一写入列地址；

将所述第一写入列地址中的至少两位信号置为预设的有效值，得到第二写入列地址，并基于所述第二写入列地址向所述存储阵列中写入所述测试数据；

获取用于读取所述测试数据的读取地址，并基于所述读取地址，从所述存储阵列中读取所述测试数据；

对读取的所述测试数据进行压缩处理，得到所述存储阵列的测试结果。

2.根据权利要求1所述的方法，其特征在于，所述第一写入列地址包括至少一位列地址信号和每一所述列地址信号的反相信号，其中，至少一位所述列地址信号为目标列地址信号；

所述将所述第一写入列地址中的至少两位信号置为预设的有效值，得到第二写入列地址，包括：

获取压缩写指令；

基于所述压缩写指令，将所述第一写入列地址中的所述目标列地址信号和所述目标列地址信号的反相信号置为所述有效值，得到第二写入列地址。

3.根据权利要求1所述的方法，其特征在于，所述基于所述第二写入列地址向所述存储阵列中写入所述测试数据，包括：

对所述第二写入列地址进行解码，得到至少两个写入列选择控制信号；

基于所述至少两个写入列选择控制信号向所述存储阵列中写入所述测试数据。

4.根据权利要求3所述的方法，其特征在于，所述获取待写入测试数据的第一写入列地址，包括：

获取待写入测试数据的写入地址，所述写入地址包括写入行地址和所述第一写入列地址；

所述基于所述至少两个写入列选择控制信号向所述存储阵列中写入所述测试数据，包括：

基于所述写入行地址和所述至少两个写入列选择控制信号，向所述存储阵列中写入所述测试数据。

5.根据权利要求4所述的方法，其特征在于，所述基于所述写入行地址和所述至少两个写入列选择控制信号，向所述存储阵列中写入所述测试数据，包括：

基于所述写入行地址开启当前字线；

向所述当前字线上由所述至少两个写入列选择控制信号控制的多个存储单元中写入所述测试数据。

6.根据权利要求5所述的方法，其特征在于，所述方法还包括：

更新所述第一写入列地址，直至在所述当前字线上的所有存储单元中均写入所述测试数据。

7.根据权利要求1至6中任一项所述的方法，其特征在于，所述对读取的所述测试数据进行压缩处理，得到所述存储阵列的测试结果，包括：

对读取的所述测试数据进行异或处理，得到所述存储阵列的测试结果。

8.根据权利要求7所述的方法，其特征在于，所述对读取的所述测试数据进行异或处理，得到所述存储阵列的测试结果，包括：

将读取的所述测试数据以每预设比特数的数据为一组进行异或处理，并将每组异或处理之后的结果再次进行异或处理，直至得到一比特的所述测试结果。

9.根据权利要求8所述的方法，其特征在于，所述预设比特数为32比特。

10.一种测试电路，其特征在于，包括：

写入模块，用于将获取的第一写入列地址中的至少两位信号置为预设的有效值，得到第二写入列地址，并基于所述第二写入列地址向存储器的存储阵列中写入所述测试数据；

读取模块，用于获取用于读取所述测试数据的读取地址，并基于所述读取地址，从所述存储阵列中读取所述测试数据；

校验模块，用于对读取的所述测试数据进行压缩处理，得到所述存储阵列的测试结果。

11.根据权利要求10所述的测试电路，其特征在于，所述第一写入列地址包括至少一位列地址信号和每一所述列地址信号的反相信号，其中，至少一位所述列地址信号为目标列地址信号；

所述写入模块包括：

地址转换单元，用于：获取压缩写指令，并基于所述压缩写指令，将所述第一写入列地址中的所述目标列地址信号和所述目标列地址信号的反相信号置为所述有效值，得到第二写入列地址。

12.根据权利要求11所述的测试电路，其特征在于，所述有效值为1，所述地址转换单元包括分别对应于每一目标列地址信号的至少一组转换子单元，每一所述转换子单元包括级联连接的第一与非门和第二与非门；其中，

所述第一与非门用于：接收压缩写指令对应的指令信号、以及与所述第一与非门所属的转换子单元对应的目标列地址信号，并将对所述指令信号和所述目标列地址信号进行与非处理后输出的值确定为所述目标列地址信号的转换后的反相信号；

所述第二与非门用于：接收所述指令信号、以及所述第一与非门输出的所述目标列地址信号的转换后的反相信号，并将所述指令信号和所述目标列地址信号的转换后的反相信号进行与非处理后的值确定为转换后的所述目标列地址信号。

13.根据权利要求10所述的测试电路，其特征在于，所述写入模块包括：

解码单元，用于对所述第二写入列地址进行解码，得到至少两个写入列选择控制信号；

写入单元，用于基于所述至少两个写入列选择控制信号向所述存储阵列中写入所述测试数据。

14.根据权利要求13所述的测试电路，其特征在于，所述写入模块还包括：第一获取单元，用于获取待写入测试数据的写入地址，所述写入地址包括写入行地址和所述第一写入列地址。

15.根据权利要求14所述的测试电路，其特征在于，所述存储阵列中包含阵列排布的至少一个存储单元；所述写入单元还用于：

基于所述写入行地址开启当前字线；

向所述当前字线上由所述至少两个写入列选择控制信号控制的多个存储单元中写入所述测试数据。

16.根据权利要求15所述的测试电路，其特征在于，所述写入模块还包括：

更新单元，用于更新所述第一写入列地址，直至在所述当前字线上的所有存储单元中均写入所述测试数据。

17.根据权利要求10至16中任一项所述的测试电路，其特征在于，所述校验模块还用于：对读取的所述测试数据进行异或处理，得到所述存储阵列的测试结果。

18.根据权利要求17所述的测试电路，其特征在于，所述校验模块还用于：将读取的所述测试数据以每预设比特数的数据为一组进行异或处理，并将每组异或处理之后的结果再次进行异或处理，直至得到一比特的所述测试结果。

19.根据权利要求18所述的测试电路，其特征在于，所述预设比特数为32比特。

20.一种存储器，其特征在于，包括：

至少一个存储块，所述存储块中包括存储阵列；

如权利要求10至19中任一项所述的测试电路。