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CN117673035A - 三维存储装置、系统及其形成方法 - Google Patents

三维存储装置、系统及其形成方法 Download PDF

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CN117673035A
CN117673035A CN202211082858.8A CN202211082858A CN117673035A CN 117673035 A CN117673035 A CN 117673035A CN 202211082858 A CN202211082858 A CN 202211082858A CN 117673035 A CN117673035 A CN 117673035A
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Application number
CN202211082858.8A
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谢景涛
颜丙杰
张坤
周文犀
夏志良
霍宗亮
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Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
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Abstract

公开了一种三维(3D)存储装置，其包括堆叠体、多个接触结构和多个支撑结构。绝缘结构中的堆叠体包括交替堆叠的导电层和电介质层，并且堆叠体包括阶梯结构。每个接触结构延伸穿过绝缘结构并且与阶梯结构中的相应导电层接触。支撑结构延伸穿过阶梯结构中的堆叠体。接触结构布置成第一行和第二行，接触结构的第一行与外围装置电接触，并且接触结构的第二行与外围装置电绝缘。

Description

三维存储装置、系统及其形成方法
背景技术
本公开涉及存储装置及其制造方法，并且具体地，涉及三维(3D)存储装置及其制造方法。
通过改进工艺技术、电路设计、编程算法和制造工艺，平面存储单元被缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。结果，平面存储单元的存储密度接近上限。
三维(3D)存储架构可以解决平面存储单元中的密度限制。3D存储架构包括存储阵列和用于促进存储阵列的操作的外围装置。
发明内容
本文公开了3D存储装置及其形成方法的实施方式。
在一个方面，一种3D存储装置包括堆叠体、多个接触结构和多个支撑结构。绝缘结构中的堆叠体包括交替堆叠的多个导电层和多个电介质层，并且堆叠体包括阶梯结构。多个接触结构均延伸穿过绝缘结构并且与阶梯结构中的多个导电层中的相应导电层接触。多个支撑结构延伸穿过阶梯结构中的堆叠体。多个接触结构沿第一方向布置成第一行和第二行，第一行与第二行相邻且平行，多个接触结构的第一行与外围装置电接触，并且多个接触结构的第二行与外围装置电绝缘。
在一些实施方式中，多个接触结构中的每一个还包括与多个导电层中的相应导电层接触的阶梯触点。
在一些实施方式中，阶梯触点设置在多个接触结构和多个支撑结构之间。
在一些实施方式中，多个接触结构和多个支撑结构在3D存储装置的平面图中重叠。
在一些实施方式中，多个支撑结构中的每个支撑结构与多个接触结构中的一个接触结构对准。
在一些实施方式中，多个接触结构和多个支撑结构包括不同的材料。
在一些实施方式中，多个支撑结构包括电介质材料。在一些实施方式中，多个接触结构包括导电材料。
在一些实施方式中，3D存储装置还包括在堆叠体下方的半导体层，以及延伸穿过堆叠体并与半导体层接触的沟道结构。多个支撑结构延伸至半导体层。
在一些实施方式中，半导体层和多个接触结构被多个导电层中的至少一个导电层分开。
在一些实施方式中，多个接触结构中的每个接触结构包括远离阶梯触点的第一端和靠近阶梯触点的第二端，并且第一端的宽度大于第二端的宽度。在一些实施方式中，多个支撑结构中的每个支撑结构包括靠近阶梯触点的第三端和远离阶梯触点的第四端，并且第三端的宽度大于第四端的宽度。在一些实施方式中，第一端的宽度大于第三端的宽度。
在另一方面，一种系统包括被配置为存储数据的3D存储装置和耦合到3D存储装置的存储控制器。3D存储装置包括堆叠体、多个接触结构和多个支撑结构。绝缘结构中的堆叠体包括交替堆叠的多个导电层和多个电介质层，并且堆叠体包括阶梯结构。沟道结构延伸穿过堆叠体。多个接触结构均延伸穿过绝缘结构并且与阶梯结构中的多个导电层中的相应导电层接触。多个支撑结构延伸穿过阶梯结构中的堆叠体。多个接触结构沿第一方向布置成第一行和第二行，第一行与第二行相邻且平行，多个接触结构的第一行与外围装置电接触，并且多个接触结构的第二行与外围装置电绝缘。存储控制器耦合到3D存储装置并且被配置为通过外围装置控制多个存储串的操作。
在又一方面，公开了一种用于形成3D存储装置的方法。形成包括交替堆叠的多个第一电介质层和多个第二电介质层的电介质堆叠体。在电介质堆叠体处形成暴露多个第一电介质层的一部分的阶梯结构。在阶梯结构之上形成绝缘结构。形成穿透电介质堆叠体和绝缘结构的多个开口。多个开口中的每个开口包括在开口内部的阻挡结构。在多个开口中、在阻挡结构上方形成多个接触结构。在多个开口中、在阻挡结构下方形成多个支撑结构。用多条字线替换多个第一电介质层。
在一些实施方式中，去除电介质堆叠体的一部分以形成暴露多个第一电介质层的阶梯结构。在电介质堆叠体的外部区域处的每两个相邻的第一电介质层在水平方向上偏移一距离。
在一些实施方式中，半导体层的一部分形成在电介质堆叠体的外部区域处的每个第一电介质层上，并且形成穿透半导体层的多个开口。
在一些实施方式中，多晶硅层形成在电介质堆叠体的外部区域处的每个第一电介质层上。
在一些实施方式中，执行选择性外延生长(SEG)操作以在由多个开口暴露的半导体层上形成阻挡结构。
在一些实施方式中，对由多个开口暴露的半导体层执行氧化操作以在由多个开口暴露的半导体层上形成阻挡结构。
在一些实施方式中，第三电介质层形成在多个开口中，并且第三电介质层的一部分被去除以暴露牺牲结构的底部。
在一些实施方式中，穿透绝缘结构和电介质堆叠体的多个开口形成在电介质堆叠体的外部区域处。
在一些实施方式中，缝隙开口形成在电介质堆叠体中。通过缝隙开口去除多个第一电介质层、阻挡结构和停止层以形成多个空腔。多条字线形成在多个空腔中。在一些实施方式中，缝隙结构形成在缝隙开口中。
在一些实施方式中，外围装置键合在电介质堆叠体上，与多个接触结构的一部分接触。
在又一方面，公开了一种用于形成3D存储装置的方法。形成电介质堆叠体，该电介质堆叠体包括交替堆叠的多个第一电介质层和多个第二电介质层。在电介质堆叠体处形成暴露多个第一电介质层的一部分的阶梯结构。在阶梯结构之上形成绝缘结构。形成穿透电介质堆叠体和绝缘结构的多个开口。在一次光刻操作中形成穿透电介质堆叠体和绝缘结构的多个开口。在多个开口中的每个开口内部形成阻挡结构。在多个开口中、在阻挡结构上方形成多个接触结构。在多个开口中、在阻挡结构下方形成多个支撑结构。用多条字线替换多个第一电介质层。
附图说明
并入本文并形成说明书一部分的附图示出了本公开的各个方面，并且与文字描述一起进一步用于解释本公开的原理并使相关领域的技术人员能够制造并使用本公开。
图1示出了根据本公开的一些方面的示例性3D存储装置的截面。
图2示出了根据本公开的一些方面的示例性3D存储装置的平面图。
图3-18示出了根据本公开的一些方面的在制造工艺的不同阶段的示例性3D存储装置的截面。
图19示出了根据本公开的一些方面的用于形成3D存储装置的示例性方法的流程图。
图20示出了根据本公开的一些方面的用于形成3D存储装置的另一示例性方法的流程图。
图21示出了根据本公开的一些方面的具有存储装置的示例性系统的框图。
图22A示出了根据本公开的一些方面的具有存储装置的示例性存储卡的示图。
图22B示出了根据本公开的一些方面的具有存储装置的示例性固态驱动器(SSD)的示图。
将参考附图描述本公开。
具体实施方式
尽管讨论了具体的构造和布置，但是应当理解，这样做仅出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。而且，本公开还可以用于多种其他应用中。如在本公开中描述的功能和结构特征可以以未在附图中具体描绘的方式彼此组合、调整和修改，使得这些组合、调整和修改在本公开的范围内。
通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地取决于上下文，本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一”或“所述”的术语可以同样被理解为传达单数用法或传达复数用法。另外，同样至少部分地取决于上下文，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且可以代替地允许存在不一定明确描述的附加因素。
应该容易理解，本公开中“上”、“上方”和“之上”的含义应该以最广义的方式解释，使得“上”不仅意味着直接在某物“上”，而且还包括在某物“上”并且其间具有中间特征或层的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，还可以包括在某物“上方”或“之上”并且其间没有中间特征或层(即，直接在某物上)的含义。
此外，为了便于描述，在本文中可以使用诸如“下面”、“下方”、“下部”、“上方”、“上部”等空间相对术语，以描述一个元件或特征相对于另一个(或多个)元件或特征的如图中所示的关系。除了在图中描述的取向之外，空间相对术语还旨在涵盖装置在使用或操作中的不同取向。设备可以以其他方式定向(旋转90度或以其他取向)，并且本文中使用的空间相对描述语可以类似地被相应地解释。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构之上延伸，或者可以具有小于下层或上层结构的范围的范围。此外，层可以是均质或非均质连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间、或在连续结构的顶表面和底表面处的任何一对水平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、上方和/或下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导电层和接触层(其中形成互连线和/或垂直互连接入(过孔)触点)以及一个或多个电介质层。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加到衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括各种各样的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料、或蓝宝石晶片的非导电材料制成。
如本文所用，术语“3D存储装置”是指一种半导体装置，其在横向取向的衬底上具有垂直取向的存储单元晶体管串(本文称为“存储串”，例如NAND存储串)，使得存储串相对于衬底在垂直方向上延伸。如本文所用，术语“垂直/垂直地”是指名义上垂直于衬底的横向表面。
可以通过堆叠半导体晶片或管芯并将它们垂直互连以使所得结构充当单个装置来形成3D半导体装置，以实现与常规平面工艺相比降低的功率和更小的占用面积的性能改进。然而，随着3D存储层的数量不断增加，字线替换工艺的控制变得越来越困难。在字线替换工艺期间，使用支撑结构(虚设沟道结构)来支撑电介质堆叠体，以避免塌陷或字线弯曲。相邻虚设沟道结构之间以及虚设沟道结构与接触结构之间的空间限制使得3D半导体装置的尺寸难以缩小。此外，随着3D存储层的数量不断增加，接触结构接触字线的着陆窗口也有更严格的要求。着陆窗口要求可能与虚设沟道结构和接触结构之间的空间限制相矛盾。引入本申请以克服这些缺陷。
图1示出了根据本公开的一些方面的示例性3D存储装置100的截面。为了更好地描述本公开，在本公开的相同附图中示出了存储堆叠结构和阶梯结构的截面，并且在图1中标注了x方向、y方向和z方向的坐标以示出存储堆叠结构和阶梯结构的截面的垂直性。
如图1所示，3D存储装置100包括具有交替堆叠的多个导电层104和多个电介质层106的存储堆叠体102。存储堆叠体102的外部区域形成阶梯结构114，并且形成绝缘结构122以覆盖阶梯结构114。沟道结构108形成在存储堆叠体102中并且垂直(沿z方向)延伸穿过存储堆叠体102。多个接触结构118形成在绝缘结构122中，并且每个接触结构118垂直(沿z方向)延伸穿过绝缘结构122并与阶梯结构114中的多个导电层104中的相应导电层104接触。多个支撑结构120形成在存储堆叠体102的外部区域中，并且每个支撑结构120垂直(沿z方向)延伸穿过存储堆叠体102。
在一些实施方式中，电介质层106可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施方式中，导电层104可以形成字线并且可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。
沟道结构108可以延伸穿过存储堆叠体102，并且沟道结构108的底部可以接触3D存储装置100的源极。在一些实施方式中，沟道结构108可以包括半导体沟道和形成在半导体沟道之上的存储膜。这里的“之上”的意思，除了上面的解释外，还应该被解释为从上侧或从横向侧处于某物“之上”。在一些实施方式中，沟道结构108还可以包括在沟道结构108的中心的电介质核心。
如图1所示，3D存储装置100还包括位于存储堆叠体102的一侧或多侧上的阶梯结构114，以用于诸如字线扇出的目的。在一些实施方式中，字线触点可以沿z方向着陆在阶梯结构114上。在一些实施方式中，存储堆叠体102的外部区域可以包括多个阶梯结构114。沿垂直方向远离存储堆叠体102的底部的导电/电介质层对的对应边缘(x方向)可以朝向沟道结构108横向交错。换言之，阶梯结构114中的存储堆叠体102的边缘可以朝向存储堆叠体102的内部区域倾斜。在一些实施方式中，导电/电介质层对的长度从顶部到底部或从底部到顶部增加。
在一些实施方式中，阶梯结构114的每个层级(例如，图1中的每个导电/电介质层对)中的顶层是用于在垂直方向上的互连的导电层104。在一些实施方式中，阶梯结构114的一个或多于一个相邻层级在垂直方向上偏移标称相同的距离并且在横向方向上偏移标称相同的距离。每个偏移因此可以形成用于在垂直方向上与3D存储装置100的字线互连的“着陆区域”。在一些实施方式中，阶梯触点116可以形成在着陆区域上，并且因此，在着陆区域中的导电层104和阶梯触点116的总厚度可以大于其他区域，如图1所示。
在本申请中，如图1所示，接触结构118形成在绝缘结构122中，并且每个接触结构118垂直地(沿z方向)延伸穿过绝缘结构122并且与阶梯结构114中的相应导电层104上的阶梯触点116接触。每个接触结构118分别与多条字线中的一条字线电接触。在一些实施方式中，字线(导电层104)通过阶梯触点116在字线的边缘部分处与接触结构118电接触。在一些实施方式中，阶梯触点116可以包括导电材料，包括但不限于W、Co、Cu、Al、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，阶梯触点116和导电层104可以由相同的材料形成。在一些实施方式中，阶梯触点116和导电层104可以在字线替换操作中一起形成，这将在下文详细描述。
每个支撑结构120可以与多个接触结构118中的一个接触结构垂直地(沿z方向)对准。换句话说，接触结构118和支撑结构120可以在3D存储装置100的平面图中重叠。在一些实施方式中，支撑结构120可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施方式中，每个支撑结构120与接触结构118中的一个接触结构接触。在一些实施方式中，支撑结构120和接触结构118可以由不同的材料形成。
在一些实施方式中，3D存储装置100还可以包括缝隙结构110。缝隙结构110可以沿z方向垂直延伸穿过存储堆叠体102，也可沿x方向横向延伸以将存储堆叠体102分离成多个指状物。在一些实施方式中，缝隙结构110可以包括缝隙触点，其通过用导电材料填充缝隙开口而形成，所述导电材料包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。缝隙结构110还可以包括横向设置在缝隙触点与导电层104和电介质层106之间的复合间隔体，以使栅缝隙结构与周围的导电层104(存储堆叠体中的栅极导电层)电绝缘。在一些实施方式中，当在3D存储装置100中不需要缝隙触点时，缝隙结构110可以包括电介质材料。
在一些实施方式中，3D存储装置100还可以包括设置在存储堆叠体102上方并且与多个沟道结构108和接触结构118电接触的外围装置112。在一些实施方式中，外围装置112可以单独形成在另一衬底上并且被键合在存储堆叠体102上。在一些实施方式中，当存储堆叠体102被翻转时，外围装置112可以位于存储堆叠体102之下。在一些实施方式中，外围装置112可以位于存储堆叠体102旁边，并且外围装置112的位置不受限制。
在一些实施方式中，3D存储装置100可以还包括设置在存储堆叠体102之下的第一半导体层220和第二半导体层222。在一些实施方式中，沟道结构108可以延伸穿过存储堆叠体102并且与第二半导体层222接触。在一些实施方式中，支撑结构120可以延伸穿过第一半导体层220并且延伸到第二半导体层222中。在一些实施方式中，第一半导体层220和/或第二半导体层222和接触结构118被至少一个导电层104分开。
在一些实施方式中，接触结构118被布置成多行，并且接触结构118的行的仅部分通过多个外围触点124直接连接或电连接到外围装置112，如图2所示。外围装置112可以包括外围电路(也称为控制和感测电路)，其可以是用于促进沟道结构108中的存储单元的操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路可以包括页缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器(例如，字线驱动器)、输入/输出(I/O)电路、电荷泵、电压源或发生器、电流或电压基准、上述功能电路的任何部分(例如，子电路)或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。外围电路可以使用互补金属氧化物半导体(CMOS)技术，例如，该技术可以在任何合适的技术节点中用逻辑工艺来实施。
在一些实施方式中，接触结构118可以包括远离阶梯触点116的第一端162和靠近阶梯触点116的第二端164，并且第一端162的宽度大于第二端164的宽度。在一些实施方式中，支撑结构120可以包括靠近阶梯触点116的第三端166和远离阶梯触点116的第四端168，并且第三端166的宽度大于第四端168的宽度。在一些实施方式中，第一端162的宽度大于第三端166的宽度。
图2示出了根据本公开的一些方面的3D存储装置100的平面图。如图2所示，接触结构118沿x方向布置在第一行150和第二行152中，并且第一行150与第二行152相邻并平行。图1中所示的接触结构118是图2中的线A-A'的截面。在一些实施方式中，第一行150中的接触结构118和支撑结构120的堆叠体通过外围触点124电连接到外围装置112。在一些实施方式中，第二行152中的接触结构118和支撑结构120的堆叠体与外围装置112电绝缘。换句话说，只有第一行150中的接触结构118电连接到外围装置112。
在一些实施方式中，第一行150中的接触结构118与外围装置112电接触，并且每个接触结构118与多条字线中的一条字线电接触。因此，外围装置112通过阶梯触点116、第一行150中的接触结构118和外围触点124与字线(导电层104)电接触。在一些实施方式中，第二行152中的接触结构118不与外围装置112接触，并且第二行152中的接触结构118和支撑结构120的堆叠体可以用于支撑电介质堆叠体的结构以避免在字线替换工艺期间发生塌陷或字线弯曲。
通过形成与接触结构118垂直对准的支撑结构120以及形成穿过3D存储装置100的相对侧的接触结构118和支撑结构120，可以提高制造工艺期间的支撑强度。此外，可以增加接触着陆设计的空间窗口。因此，3D存储层的数量和3D存储装置100的尺寸可以一起考虑而不冲突。
图3-18示出了根据本公开的一些方面的在制造工艺的不同阶段的3D存储装置100的截面。图19示出了根据本公开的一些方面的用于形成3D存储装置100的方法1900的流程图。为了更好地描述本公开，将一起讨论图3-18中的3D存储装置100的截面和图19中的方法1900。可以理解，方法1900中所示的操作不是穷举的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以不同于图3-18和图19所示的顺序执行。
如图3所示，在衬底202上形成电介质层204，并且在电介质层204上形成半导体层206。在一些实施方式中，衬底202可以是掺杂半导体层。在一些实施方式中，衬底202可以是硅衬底。在一些实施方式中，电介质层204可以包括氧化硅层。在一些实施方式中，半导体层206可以包括掺杂或未掺杂的多晶硅层。在一些实施方式中，可以通过一种或多种薄膜沉积工艺顺序沉积电介质层204和半导体层206，所述工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。
在一些实施方式中，可以在半导体层206上形成电介质层208和半导体层210。在一些实施方式中，电介质层208可以包括氧化硅，并且半导体层210可以包括掺杂或未掺杂的多晶硅层。在一些实施方式中，半导体层206和半导体层210可以包括相同的材料。在一些实施方式中，电介质层208可以在后续操作中在从3D存储装置100的背面去除半导体层206时用作停止层。在一些实施方式中，当在后续操作中在从3D存储装置100的背面去除沟道结构的底部部分时，半导体层210可以用作停止层。在一些实施方式中，可以通过一种或多种薄膜沉积工艺顺序沉积电介质层204、半导体层206、电介质层208和半导体层210，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。
如图3和图19中的操作1902所示，电介质堆叠体103形成在半导体层210上。电介质堆叠体103可以包括交替堆叠的多个电介质层105和电介质层106。包括电介质层105和电介质层106的电介质层对可以沿x方向和y方向延伸。在一些实施方式中，每个电介质层106可以包括氧化硅层，并且每个电介质层105可以包括氮化硅层。电介质层对可以通过一种或多种薄膜沉积工艺形成，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。
如图3和图19中的操作1904所示，沟道结构108和牺牲结构111形成在沿z方向垂直延伸的电介质堆叠体103中。在一些实施方式中，沟道孔形成在沿z方向垂直延伸的电介质堆叠体103中。在一些实施方式中，沟道孔可以延伸到半导体层206并且暴露半导体层206。在一些实施方式中，用于形成沟道孔的制造工艺可以包括湿法蚀刻和/或干法蚀刻，例如深反应离子蚀刻(DRIE)。然后，沟道结构108形成在沟道孔中。沟道结构108可以垂直延伸穿过电介质堆叠体103。在一些实施方式中，沟道结构108可以是柱形结构。
每个沟道结构108可以包括存储膜214和半导体沟道212。在一些实施方式中，沟道结构108还可以包括在沟道结构108的中心的电介质核心。在一些实施方式中，存储膜214是复合材料层，其包括隧穿层、存储层(也称为“电荷陷阱层”)和阻挡层。
根据一些实施方式，电介质核心、半导体沟道212和存储膜214(包括隧穿层、存储层和阻挡层)按此顺序从柱的中心向柱的外表面沿径向布置。在一些实施方式中，隧穿层可以包括氧化硅、氮氧化硅或其任何组合。在一些实施方式中，存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施方式中，阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储膜214可以包括氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。在一些实施方式中，可以在电介质堆叠体103和阻挡层之间进一步形成高k电介质层。
在一些实施方式中，牺牲结构开口可以形成在沿z方向垂直延伸的电介质堆叠体103中。在一些实施方式中，牺牲结构开口可以延伸到衬底202并且暴露衬底202。在一些实施方式中，用于形成牺牲结构开口的制造工艺可以包括湿法蚀刻和/或干法蚀刻，例如DRIE。然后，牺牲结构111形成在牺牲结构开口中。在一些实施方式中，牺牲结构111可以包括多晶硅。
如图4和图19中的操作1906所示，阶梯结构114形成在电介质堆叠体103的外部区域。在一些实施方式中，电介质堆叠体103的外部区域可以包括多个阶梯结构114。电介质堆叠体103的沿垂直方向远离电介质堆叠体103(正z方向)的底部的相应边缘可以朝向沟道结构108横向交错。换句话说，阶梯结构114中的电介质堆叠体103的边缘可以朝向电介质堆叠体103的内部区域倾斜。在一些实施方式中，电介质层对的长度从顶部到底部增加。
在一些实施方式中，阶梯结构114的每个层级(例如，图4中的每个电介质层对)中的顶层是电介质层105。在随后的操作中由导电层替换电介质层105之后，阶梯结构114可以是字线扇出。在一些实施方式中，阶梯结构114的形成可以包括多次蚀刻操作。
如图5所示，在电介质堆叠体103的外部区域处暴露多个电介质层105之后，停止层117形成在电介质堆叠体103的外部区域处的每个电介质层105上。在一些实施方式中，停止层117可以包括半导体层。在一些实施方式中，停止层117可以包括掺杂或未掺杂的多晶硅。在一些实施方式中，停止层117可以包括氮化硅。在一些实施方式中，在形成停止层117之前，可以在电介质堆叠体103的外部区域处的每个电介质层105上形成接触层，例如硅化钨(WSi2)，以降低接触电阻。在一些实施方式中，停止层117可以形成为覆盖每个电介质层105，并且然后去除电介质堆叠体103的外部区域之外的停止层117，并且保留电介质堆叠体103的外部区域处的停止层117。当在后续操作中从3D存储装置100的上侧形成接触结构开口或从3D存储装置100的底侧形成支撑结构开口时，停止层117可以用作停止层。结果，接触结构和支撑结构可以彼此垂直对准。
如图6和图19中的操作1908所示，绝缘结构122形成在阶梯结构114之上。在一些实施方式中，绝缘结构122可以形成在阶梯结构114的每个层级的电介质堆叠体103的边缘区域上。在一些实施方式中，绝缘结构122的材料可以是与电介质层106相同。在一些实施方式中，绝缘结构122可以包括多种电介质材料并且可以通过多次沉积操作形成。在一些实施方式中，在沉积操作之后，可以进一步对绝缘结构122的顶表面执行平坦化操作。
如图7和图19中的操作1910所示，多个开口250形成在电介质堆叠体103和绝缘结构122中。在一些实施方式中，开口250形成为穿透电介质堆叠体103的外部区域处的阶梯结构114。在一些实施方式中，开口250穿透绝缘结构122，停止层117和电介质堆叠体103。在一些实施方式中，开口250穿透绝缘结构122、停止层117、电介质堆叠体103、半导体层210、电介质层208、半导体层206和电介质层204以暴露衬底202。
在一些实施方式中，可以通过使用干法蚀刻、湿法蚀刻或其他合适的工艺来形成开口250。在一些实施方式中，可以通过使用等离子体增强蚀刻操作来形成开口250。在一些实施方式中，可以通过使用对停止层117具有低选择性的等离子体增强蚀刻操作来形成开口250。在一些实施方式中，可以通过使用具有CxFy或CHxFy气体的等离子体增强蚀刻操作来形成开口250，其中x和y是整数值，例如CF4或C2F6。
如图8和图19中的操作1912所示，阻挡结构252形成在每个开口250中。阻挡结构252可以将开口250分成上部部分和下部部分。在一些实施方式中，可以通过在由开口250暴露的停止层117上执行选择性外延生长(SEG)操作来形成阻挡结构252。在一些实施方式中，可以执行SEG预清洁工艺来清洁开口250的侧壁，并且然后可以执行SEG操作以在由开口250暴露的停止层117上形成阻挡结构252。在一些实施方式中，阻挡结构252和停止层117可以由相同的材料形成。在一些实施方式中，阻挡结构252可以由多晶硅形成。
在一些实施方式中，可以在由开口250暴露的停止层117的表面上执行氧化操作以在停止层117上形成阻挡结构252。在一些实施方式中，氧化操作可以氧化由开口250暴露的停止层117的表面。在一些实施方式中，阻挡结构252可以由氧化硅形成。
如图8所示，在形成阻挡结构252之后，每个开口250被分成上部部分和下部部分。由于阻挡结构252沿x方向和y方向形成在停止层117的暴露表面上并且停止层形成在阶梯结构114中的电介质堆叠体103的边缘处，阻挡结构252可以限定阻挡结构252上方的多个接触结构开口119以及阻挡结构252下方的多个支撑结构开口121的位置和长度。接触结构开口119和支撑结构开口121沿z方向延伸。换言之，接触结构开口119形成在绝缘结构122中，并且支撑结构开口121形成在电介质堆叠体103中。
如图9和图19中的操作1914所示，接触结构118形成在接触结构开口119中。换句话说，接触结构118形成在阻挡结构252上方的开口250中。每个接触结构118与阻挡结构252接触。在一些实施方式中，接触结构118可以通过使用CVD、PVD、ALD或其他合适的工艺形成在接触结构开口119中。在一些实施方式中，接触结构118可以包括导电材料，包括但不限于W、Co、Cu、Al、多晶硅、掺杂硅、硅化物或其任何组合。
然后，如图10所示，外围装置112形成在电介质堆叠体103上，与沟道结构108和接触结构118电接触。在一些实施方式中，外围装置112可以单独形成在另一个衬底上并且键合在电介质堆叠体103上。在一些实施方式中，当电介质堆叠体103被翻转，外围装置112可以位于电介质堆叠体103之下。如以上图2所示，接触结构118可以布置成多行，并且接触结构118的行中的仅部分通过外围触点124与外围装置112接触。
在将外围装置112与电介质堆叠体103键合之后，可以翻转3D存储装置100的整个结构，并且可以执行减法去除操作，如图11所示。在一些实施方式中，衬底202可以被减薄和去除。在一些实施方式中，可以执行化学机械抛光(CMP)工艺以对衬底202进行减薄，并且然后可以执行蚀刻工艺以去除衬底202。在一些实施方式中，可以通过多次去除操作(例如湿法蚀刻、干法蚀刻或其他合适的工艺)来去除衬底202，直到被电介质层204停止。在一些实施方式中，可以剥离衬底202。在去除衬底202之后，暴露支撑结构开口121。
如图12和图19中的操作1916所示，支撑结构120形成在支撑结构开口121中。换言之，支撑结构120形成在阻挡结构252下方的开口250中。在一些实施方式中，支撑结构120可以通过使用CVD、PVD、ALD或其他合适的工艺形成在支撑结构开口121中。在一些实施方式中，支撑结构120可以包括电介质材料。在一些实施方式中，支撑结构120可以包括氧化硅。
如图13所示，然后去除支撑结构120的顶部部分和电介质层204。在一些实施方式中，支撑结构120的顶部部分和电介质层204可以通过CMP、干法蚀刻、湿法蚀刻或其他合适的工艺来去除。在去除操作之后，牺牲结构111和半导体层206被暴露。
如图14和图19中的操作1918所示，牺牲结构111被去除以形成缝隙开口113。在一些实施方式中，牺牲结构111、半导体层206和半导体层210可以由相同的材料形成并且可以被一起去除。在一些实施方式中，牺牲结构111、半导体层206和半导体层210由多晶硅形成并且被一起去除。在一些实施方式中，牺牲结构111可以通过干法蚀刻、湿法蚀刻或其他合适的工艺来去除。在去除半导体层206之后，沟道结构108的端部部分被暴露。
如图16和图19中的操作1920所示，电介质层105通过缝隙开口113被导电层104(字线)替换。在一些实施方式中，可以通过干法蚀刻、湿法蚀刻或其他合适的工艺去除电介质层105以形成多个空腔。可以通过顺序沉积由高k电介质材料制成的栅极电介质层、包括钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)的粘附层以及由钨制成的栅极导电层而在空腔中形成字线。在字线替换操作之后，形成存储堆叠体102。
在字线替换操作中，去除电介质层105、阻挡结构252和停止层117。在一些实施方式中，电介质层105、阻挡结构252和停止层117包括相同的材料并且可以一起被去除。在一些实施方式中，电介质层105、阻挡结构252和停止层117可以通过多次蚀刻工艺来去除。在字线替换操作之后，可以在字线的着陆区域上形成阶梯触点116。在一些实施方式中，阶梯触点116可以包括导电材料，包括但不限于W、Co、Cu、Al、多晶硅、掺杂硅、硅化物或它们的任何组合。在一些实施方式中，阶梯触点116的厚度可以等于或类似于停止层117的厚度。在一些实施方式中，着陆区域中的阶梯触点116和导电层104的总厚度可以大于其他区域，如图15所示。在字线替换操作之后，接触结构118可以通过阶梯触点116电耦合到着陆区域中的字线(导电层104)。
如图16和图19中的操作1922所示，缝隙结构110形成在缝隙开口113中。缝隙结构110可以沿z方向垂直延伸穿过存储堆叠体102，并且还可以沿x方向横向延伸以将存储堆叠体102分成多个指状物。在一些实施方式中，缝隙结构110可以通过使用CVD、PVD、ALD或其他合适的工艺来形成。在一些实施方式中，缝隙结构110可以包括缝隙触点，其通过用导电材料填充缝隙开口113而形成，所述导电材料包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。缝隙结构110还可以包括横向设置在缝隙触点与导电层104和电介质层106之间的复合间隔体，以使栅缝隙结构与周围的导电层104(存储堆叠体中的栅极导电层)电绝缘。在一些实施方式中，当在3D存储装置100中不需要缝隙触点时，缝隙结构110可以包括电介质材料。当形成缝隙结构110时，还可以形成覆盖存储堆叠体102的第一半导体层220。
如图17所示，去除覆盖沟道结构108(核心区域)的第一半导体层220以暴露沟道结构108的端部。然后，可以在沟道结构108的端部上执行注入操作。如图18所示，形成覆盖核心区域和第一半导体层220的第二半导体层222。在一些实施方式中，第二半导体层222可以是多晶硅。在一些实施方式中，第二半导体层222可以是掺杂的多晶硅。在一些实施方式中，第二半导体层222可以是n型掺杂多晶硅。在一些实施方式中，可以在第二半导体层222上进一步执行退火操作。
通过形成垂直对准接触结构118的支撑结构120以及形成穿过3D存储装置100的相对侧的接触结构118和支撑结构120，可以提高制造工艺期间的支撑强度。此外，可以增加接触着陆设计的空间窗口。因此，可以一起考虑3D存储层的数量和3D存储装置100的尺寸而不冲突。
图20示出了根据本公开的一些方面的用于形成3D存储装置100的方法2000的流程图。为了更好地描述本公开，将一起讨论图3-18中的3D存储装置100的截面和图20中的方法2000。可以理解，方法2000中所示的操作不是穷举的，并且可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以不同于图3-18和图20所示的顺序执行。
如图3和图20中的操作2002所示，形成电介质堆叠体103。电介质堆叠体103包括交替堆叠的电介质层105和电介质层106。在一些实施方式中，电介质层204形成在衬底202上，并且半导体层206形成在电介质层204上。在一些实施方式中，衬底202可以是掺杂的半导体层。在一些实施方式中，衬底202可以是硅衬底。在一些实施方式中，电介质层204可以包括氧化硅层。在一些实施方式中，半导体层206可以包括掺杂或未掺杂的多晶硅层。在一些实施方式中，电介质层204和半导体层206可以通过一种或多种薄膜沉积工艺顺序沉积，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。在一些实施方式中，电介质层208和半导体层210可以形成在半导体层206上。
在一些实施方式中，电介质层208可以包括氧化硅，并且半导体层210可以包括掺杂或未掺杂的多晶硅层。在一些实施方式中，半导体层206和半导体层210可以包括相同的材料。在一些实施方式中，电介质层208可以在后续操作中在从3D存储装置100的背面去除半导体层206时用作停止层。
在一些实施方式中，半导体层210可以在后续操作中在从3D存储装置100的背面去除沟道结构的底部部分时用作停止层。在一些实施方式中，电介质层204、半导体层206、电介质层208和半导体层210可以通过一种或多种薄膜沉积工艺顺序沉积，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。
电介质堆叠体103形成在半导体层210上。电介质堆叠体103可以包括交替堆叠的电介质层105和电介质层106。包括电介质层105和电介质层106的电介质层对可以沿x方向和y方向延伸。在一些实施方式中，每个电介质层106可以包括氧化硅层，并且每个电介质层105可以包括氮化硅层。电介质层对可以通过一种或多种薄膜沉积工艺形成，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。
在一些实施方式中，沟道结构108和牺牲结构111形成在电介质堆叠体103中、沿z方向垂直延伸。在一些实施方式中，沟道孔形成在电介质堆叠体103中、沿z方向垂直延伸。在一些实施方式中，沟道孔可以延伸到半导体层206并且暴露半导体层206。在一些实施方式中，用于形成沟道孔的制造工艺可以包括湿法蚀刻和/或干法蚀刻，例如DRIE。然后，沟道结构108形成在沟道孔中。沟道结构108可以垂直延伸穿过电介质堆叠体103。在一些实施方式中，沟道结构108可以是柱形结构。
每个沟道结构108可以包括存储膜214和半导体沟道212。在一些实施方式中，沟道结构108还可以包括在沟道结构108的中心的电介质核心。在一些实施方式中，存储膜214是复合层，包括隧穿层、存储层(也称为“电荷陷阱层”)和阻挡层。
根据一些实施方式，电介质核心、半导体沟道212和存储膜214(包括隧穿层、存储层和阻挡层)从柱的中心朝向外表面按此顺序沿径向布置。在一些实施方式中，隧穿层可以包括氧化硅、氮氧化硅或其任何组合。在一些实施方式中，存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施方式中，阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储膜214可以包括氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。在一些实施方式中，可以在电介质堆叠体103和阻挡层之间进一步形成高k电介质层。
在一些实施方式中，牺牲结构开口可以形成在电介质堆叠体103中、沿z方向垂直延伸。在一些实施方式中，牺牲结构开口可以延伸到衬底202并且暴露衬底202。在一些实施方式中，用于形成牺牲结构开口的制造工艺可以包括湿法蚀刻和/或干法蚀刻，例如DRIE。然后，在牺牲结构开口中形成牺牲结构111。在一些实施方式中，牺牲结构111可以包括多晶硅。
如图4和图20中的操作2004所示，阶梯结构114形成在电介质堆叠体103的外部区域，从而暴露了电介质层105的一部分。在一些实施方式中，电介质堆叠体103的外部区域可以包括多个阶梯结构114。电介质堆叠体103沿垂直方向远离电介质堆叠体103底部(正z方向)的对应边缘可以朝向沟道结构108横向交错。换句话说，阶梯结构114中的电介质堆叠体103的边缘可以朝向电介质堆叠体103的内部区域倾斜。在一些实施方式中，电介质层对的长度从顶部到底部增加。
在一些实施方式中，阶梯结构114的每一层级(例如，图4中的每一电介质层对)中的顶层是电介质层105。在稍后的操作中电介质层105被导电层替换之后，阶梯结构114可以是字线扇出。在一些实施方式中，阶梯结构114的形成可以包括多次蚀刻操作。
如图5和图20中的操作2006所示，停止层117形成在电介质堆叠体103的外部区域处的每个电介质层105上。在一些实施方式中，停止层117可以包括掺杂或未掺杂的多晶硅。在一些实施方式中，停止层117可以包括氮化硅。在一些实施方式中，在形成停止层117之前，可以在电介质堆叠体103的外部区域处的每个电介质层105上形成接触层，例如硅化钨(WSi2)，以降低接触电阻。停止层117在后续操作中在从3D存储装置100的上侧形成接触结构开口或从3D存储装置100的底侧形成支撑结构开口时，可以用作停止层。结果，接触结构和支撑结构可以彼此垂直对准。
如图6和图20中的操作2008所示，绝缘结构122形成在阶梯结构114之上。在一些实施方式中，绝缘结构122可以形成在阶梯结构114的每一层级的电介质堆叠体103的边缘区域上。在一些实施方式中，绝缘结构122的材料可以与电介质层106相同。在一些实施方式中，绝缘结构122可以包括多种电介质材料并且可以通过多次沉积操作形成。在一些实施方式中，在沉积操作之后，可以进一步对绝缘结构122的顶表面执行平坦化操作。
然后，如图7和图20中的操作2010所示，在电介质堆叠体103和绝缘结构122中形成开口250。在一些实施方式中，开口250形成为穿透电介质堆叠体103的外部区域处的阶梯结构114。在一些实施方式中，开口250穿透绝缘结构122、停止层117和电介质堆叠体103。在一些实施方式中，开口250穿透绝缘结构122，停止层117、电介质堆叠体103、半导体层210、电介质层208、半导体层206和电介质层204以暴露衬底202。
在一些实施方式中，可以通过使用干法蚀刻、湿法蚀刻或其他合适的工艺来形成开口250。在一些实施方式中，可以通过使用等离子体增强蚀刻操作来形成开口250。在一些实施方式中，可以通过使用对停止层117具有低选择性的等离子体增强蚀刻操作来形成开口250。在一些实施方式中，可以通过使用具有CxFy或CHxFy气体的等离子体增强蚀刻操作来形成开口250，在CxFy或CHxFy气体中x和y是整数值，例如CF4或C2F6。
如图8和图20中的操作2012所示，阻挡结构252形成在每个开口250中。阻挡结构252可以将开口250分成上部部分和下部部分。在一些实施方式中，可以通过对由开口250暴露的停止层117执行SEG操作来形成阻挡结构252。在一些实施方式中，可以执行SEG预清洁工艺以清洁开口250的侧壁，然后可以执行SEG操作以在由开口250暴露的停止层117上形成阻挡结构252。在一些实施方式中，阻挡结构252和停止层117可以由相同的材料形成。在一些实施方式中，阻挡结构252可以由多晶硅形成。
在一些实施方式中，可以在通过开口250暴露的停止层117的表面上执行氧化操作以在停止层117上形成阻挡结构252。在一些实施方式中，氧化操作可以氧化停止层117的通过开口250暴露的表面。在一些实施方式中，阻挡结构252可以由氧化硅形成。
如图8所示，在形成阻挡结构252之后，每个开口250被分成上部部分和下部部分。由于阻挡结构252沿x方向和y方向形成在停止层117的暴露表面上并且停止层形成在阶梯结构114中的电介质堆叠体103的边缘处，因此阻挡结构252可以限定阻挡结构252上方的多个接触结构开口119和阻挡结构252下方的多个支撑结构开口121的位置和长度。接触结构开口119和支撑结构开口121沿z方向延伸。换言之，接触结构开口119形成在绝缘结构122中，并且支撑结构开口121形成在电介质堆叠体103中。
如图9和图20中的操作2014所示，接触结构118形成在接触结构开口119中。换句话说，接触结构118形成在阻挡结构252上方的开口250中，阻挡结构252在绝缘结构122中。每个接触结构118与阻挡结构252接触。在一些实施方式中，接触结构118可以通过使用CVD、PVD、ALD或其他合适的工艺形成在接触结构开口119中。在一些实施方式中，接触结构118可以包括导电材料，包括但不限于W、Co、Cu、Al、多晶硅、掺杂硅、硅化物或其任何组合。
然后，如图10所示，外围装置112形成在电介质堆叠体103上，与沟道结构108和接触结构118电接触。如图2所示，接触结构118可以布置成多行，并且接触结构118的行中的仅一部分通过外围触点124与外围装置112接触。
在将外围装置112与电介质堆叠体103键合之后，可以翻转3D存储装置100的整个结构，并且可以执行减法去除操作，如图11所示。在一些实施方式中，衬底202可以被减薄和去除。在一些实施方式中，可以执行化学机械抛光(CMP)工艺以减薄衬底202，并且然后可以执行蚀刻工艺以去除衬底202。在一些实施方式中，可以通过多次去除操作(例如湿法蚀刻、干法蚀刻或其他合适的工艺)来去除衬底202，直到被电介质层204停止。在一些实施方式中，可以剥离衬底202。在去除衬底202之后，暴露了支撑结构开口121。
如图12和图20中的操作2016所示，支撑结构120形成在支撑结构开口121中。换言之，支撑结构120形成在位于电介质堆叠体103中的在阻挡结构252下方的开口250中。在一些实施方式中，支撑结构120可以通过使用CVD、PVD、ALD或其他合适的工艺形成在支撑结构开口121中。在一些实施方式中，支撑结构120可以包括电介质材料。在一些实施方式中，支撑结构120可以包括氧化硅。
如图13所示，然后去除支撑结构120的顶部部分和电介质层204。在一些实施方式中，支撑结构120的顶部部分和电介质层204可以通过CMP、干法蚀刻、湿法蚀刻或其他合适的工艺来去除。在去除操作之后，牺牲结构111和半导体层206被暴露。
如图14所示，牺牲结构111被去除以形成缝隙开口113。在一些实施方式中，牺牲结构111、半导体层206和半导体层210可以由相同的材料形成并且可以一起被去除。在一些实施方式中，牺牲结构111、半导体层206和半导体层210由多晶硅形成并且一起被去除。在一些实施方式中，牺牲结构111可以通过干法蚀刻、湿法蚀刻或其他合适的工艺来去除。在去除半导体层206之后，沟道结构108的端部部分被暴露。
如图16和图20中的操作2018所示，电介质层105通过缝隙开口113被导电层104(字线)替换。在一些实施方式中，可以通过干法蚀刻、湿法蚀刻或其他合适的工艺去除电介质层105以形成多个空腔。可以通过依次沉积由高k电介质材料制成的栅极电介质层、包括钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)的粘附层以及由钨制成的栅极导电层而在空腔中形成字线。在字线替换操作之后，形成存储堆叠体102。
在字线替换操作中，去除电介质层105、阻挡结构252和停止层117。在一些实施方式中，电介质层105、阻挡结构252和停止层117包括相同的材料并且可以一起被去除。在一些实施方式中，电介质层105、阻挡结构252和停止层117可以通过多次蚀刻工艺来去除。在字线替换操作之后，可以在字线的着陆区域上形成阶梯触点116。在一些实施方式中，阶梯触点116可以包括导电材料，包括但不限于W、Co、Cu、Al、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，阶梯触点116的厚度可以等于或类似于停止层117的厚度。在一些实施方式中，着陆区域中的阶梯触点116和导电层104的总厚度可以大于其他区域，如图15所示。在字线替换操作之后，接触结构118可以通过阶梯触点116电耦合到着陆区域中的字线(导电层104)。
如图16所示，缝隙结构110形成在缝隙开口113中。缝隙结构110可以沿z方向垂直延伸穿过存储堆叠体102，并且还可以沿x方向横向延伸以将存储堆叠体102分成多个指状物。在一些实施方式中，缝隙结构110可以通过使用CVD、PVD、ALD或其他合适的工艺来形成。在一些实施方式中，缝隙结构110可以包括缝隙触点，其通过用导电材料填充缝隙开口113而形成，所述导电材料包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。缝隙结构110还可以包括横向设置在缝隙触点与导电层104和电介质层106之间的复合间隔体，以使栅缝隙结构与周围的导电层104(存储堆叠体中的栅极导电层)电绝缘。在一些实施方式中，当在3D存储装置100中不需要缝隙触点时，缝隙结构110可以包括电介质材料。当形成缝隙结构110时，还可以形成覆盖存储堆叠体102的第一半导体层220。
如图17所示，去除覆盖沟道结构108(核心区域)的第一半导体层220以暴露沟道结构108的端部。然后，可以在沟道结构108的端部上执行注入操作。如图18所示，形成覆盖核心区域和第一半导体层220的第二半导体层222。在一些实施方式中，第二半导体层222可以是多晶硅。在一些实施方式中，第二半导体层222可以是掺杂的多晶硅。在一些实施方式中，第二半导体层222可以是n型掺杂多晶硅。在一些实施方式中，可以在第二半导体层222上进一步执行退火操作。
通过形成垂直对准接触结构118的支撑结构120以及形成穿过3D存储装置100的相对侧的接触结构118和支撑结构120，可以提高制造工艺期间的支撑强度。此外，可以增加接触着陆设计的空间窗口。因此，可以一起考虑3D存储层的数量和3D存储装置100的尺寸而没有冲突。
图21示出了根据本公开的一些方面的具有存储装置的示例性系统2100的框图。系统2100可以是手机、台式计算机、膝上型计算机、平板电脑、车载计算机、游戏机、打印机、定位装置、可穿戴电子装置、智能传感器、虚拟现实(VR)装置、增强现实(AR)装置、或其中具有存储的任何其他合适的电子装置。如图21所示，系统2100可以包括主机2108和具有一个或多个存储装置2104和存储控制器2106的存储系统2102。主机2108可以是电子装置的处理器(例如中央处理单元(CPU))或是片上系统(SoC)，例如应用处理器(AP)。主机2108可以被配置为向存储装置2104发送数据或从存储装置2104接收数据。
存储装置2104可以是本公开中公开的任何存储装置。如上文详细公开的，诸如NAND闪存装置的存储装置2104在对位线放电的放电操作中可以具有受控且预定义的放电电流。根据一些实施方式，存储控制器2106耦合到存储装置2104和主机2108并且被配置为控制存储装置2104。存储控制器2106可以管理存储在存储装置2104中的数据并与主机2108通信。例如，存储控制器2106可以耦合到存储装置2104，例如上述的3D存储装置100，并且存储控制器2106可以被配置为通过外围装置112控制沟道结构108的操作。通过形成垂直对准接触结构118的支撑结构120以及形成穿过3D存储装置100的相对侧的接触结构118和支撑结构120，可以提高制造工艺期间的支撑强度。此外，可以增加接触着陆设计的空间窗口。因此，可以一起考虑3D存储层的数量和3D存储装置100的尺寸而没有冲突。
在一些实施方式中，存储控制器2106被设计用于在低占空比环境中操作，例如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于诸如个人计算机、数码相机、移动电话等电子装置中的其他介质。在一些实施方式中，存储控制器2106被设计用于在高占空比环境SSD中、或用作诸如智能电话、平板电脑、笔记本计算机等移动装置、以及企业存储阵列的数据存储装置的嵌入式多媒体卡(eMMC)中进行操作。存储控制器2106可以被配置为控制存储装置2104的操作，例如读取、擦除和编程操作。存储控制器2106还可以被配置为管理关于被存储或将被存储在存储装置2104中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、磨损均衡等。在一些实施方式中，存储控制器2106还被配置为处理关于从存储装置2104读取或写入到存储装置2104的数据的纠错码(ECC)。存储控制器2106也可以执行任何其他合适的功能，例如，格式化存储装置2104。存储控制器2106可以根据特定的通信协议与外部装置(例如，主机2108)进行通信。例如，存储控制器2106可以通过各种接口协议中的至少一种与外部装置通信，所述接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、火线协议等。
存储控制器2106和一个或多个存储装置2104可以集成到各种类型的存储装置中，例如，被包括在同一封装中，例如通用闪存(UFS)封装或eMMC封装。也就是说，存储系统2102可以被实施并封装到不同类型的终端电子产品中。在一个示例中，如图22A所示，存储控制器2106和单个存储装置2104可以集成到存储卡2202中。存储卡2202可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、存储棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、小型SD、微型SD、SDHC)、UFS等。存储卡2202还可以包括将存储卡2202与主机(例如，图21中的主机2108)耦合的存储卡连接器2204。在如图22B所示的另一个示例中，存储控制器2106和多个存储装置2104可以集成到SSD 2206中。SSD 2206还可以包括将SSD 2206与主机(例如，图21中的主机2108)耦合的SSD连接器2208。在一些实施方式中，SSD2206的存储容量和/或操作速度大于存储卡2202的存储容量和/或操作速度。
特定实施方式的前述描述可以容易地被修改和/或改编以用于各种应用。因此，基于本文提出的教导和指导，这样的改编和修改旨在处于所公开的实施方式的等同物的含义和范围内。
本公开的广度和范围不应由任何上述示例性实施方式来限制，而应仅根据所附权利要求及其等同物来限定。

Claims (26)

1.一种三维(3D)存储装置，包括：
堆叠体，所述堆叠体包括交替堆叠的多个导电层和多个电介质层，其中，所述堆叠体包括阶梯结构；
在所述堆叠体和所述阶梯结构之上的绝缘结构；
多个接触结构，所述多个接触结构中的每个接触结构延伸穿过所述绝缘结构并且与所述阶梯结构中的所述多个导电层中的相应导电层接触；以及
多个支撑结构，所述多个支撑结构延伸穿过所述阶梯结构中的所述堆叠体，
其中，所述多个接触结构沿第一方向布置成第一行和第二行，所述第一行与所述第二行相邻且平行，所述多个接触结构的所述第一行与外围装置电接触，并且所述多个接触结构的所述第二行与所述外围装置电绝缘。
2.根据权利要求1所述的3D存储装置，其中，所述多个接触结构中的每个接触结构还包括与所述多个导电层中的所述相应导电层接触的阶梯触点。
3.根据权利要求2所述的3D存储装置，其中，所述阶梯触点设置在所述多个接触结构与所述多个支撑结构之间。
4.根据权利要求1-3中任一项所述的3D存储装置，其中，所述多个接触结构和所述多个支撑结构在所述3D存储装置的平面图中重叠。
5.根据权利要求4所述的3D存储装置，其中，所述多个支撑结构中的每个支撑结构与所述多个接触结构中的一个接触结构对准。
6.根据权利要求1-5中任一项所述的3D存储装置，其中，所述多个接触结构和所述多个支撑结构包括不同的材料。
7.根据权利要求1-6中任一项所述的3D存储装置，其中，所述多个支撑结构包括电介质材料。
8.根据权利要求1-7中任一项所述的3D存储装置，其中，所述多个接触结构包括导电材料。
9.根据权利要求1所述的3D存储装置，还包括：
在所述堆叠体之下的半导体层；以及
延伸穿过所述堆叠体并与所述半导体层接触的沟道结构，
其中，所述多个支撑结构延伸至所述半导体层。
10.根据权利要求9所述的3D存储装置，其中，所述半导体层和所述多个接触结构被所述多个导电层中的至少一个导电层分开。
11.根据权利要求3所述的3D存储装置，其中，所述多个接触结构中的每个接触结构包括远离所述阶梯触点的第一端和靠近所述阶梯触点的第二端，并且所述第一端的宽度大于所述第二端的宽度。
12.根据权利要求11所述的3D存储装置，其中，所述多个支撑结构中的每个支撑结构包括靠近所述阶梯触点的第三端和远离所述阶梯触点的第四端，并且所述第三端的宽度大于所述第四端的宽度。
13.根据权利要求12所述的3D存储装置，其中，所述第一端的宽度大于所述第三端的宽度。
14.一种系统，包括：
被配置为存储数据的三维(3D)存储装置，所述3D存储装置包括：
绝缘结构中的堆叠体，所述堆叠体包括交替堆叠的多个导电层和多个电介质层，其中，所述堆叠体包括阶梯结构；
多个接触结构，所述多个接触结构中的每个接触结构延伸穿过所述绝缘结构并且与所述阶梯结构中的所述多个导电层中的相应导电层接触；
多个支撑结构，所述多个支撑结构延伸穿过所述阶梯结构中的所述堆叠体；以及
存储控制器，所述存储控制器耦合到所述3D存储装置并被配置为控制所述3D存储装置的操作，
其中，所述多个接触结构沿第一方向布置成第一行和第二行，所述第一行与所述第二行相邻且平行，所述多个接触结构的所述第一行与外围装置电接触，并且所述多个接触结构的所述第二行与所述外围装置电绝缘。
15.一种用于形成三维(3D)存储装置的方法，包括：
形成电介质堆叠体，所述电介质堆叠体包括交替堆叠的多个第一电介质层和多个第二电介质层；
在所述电介质堆叠体处形成暴露所述多个第一电介质层的一部分的阶梯结构；
在所述阶梯结构之上形成绝缘结构；
形成穿透所述电介质堆叠体和所述绝缘结构的多个开口，其中，所述多个开口中的每个开口包括位于所述开口内部的阻挡结构；
在所述多个开口中、在所述阻挡结构上方形成多个接触结构；
在所述多个开口中、在所述阻挡结构下方形成多个支撑结构；以及
用多条字线替换所述多个第一电介质层。
16.根据权利要求15所述的方法，其中，在所述电介质堆叠体处形成暴露所述多个第一电介质层的所述部分的所述阶梯结构包括：
去除所述电介质堆叠体的一部分以形成暴露所述多个第一电介质层的所述阶梯结构，
其中，所述电介质堆叠体的外部区域处的每两个相邻的第一电介质层在水平方向上偏移一距离。
17.根据权利要求15或16所述的方法，其中，形成穿透所述电介质堆叠体和所述绝缘结构的所述多个开口包括：
在所述电介质堆叠体的外部区域处的每个第一电介质层上形成半导体层；以及
形成穿透所述半导体层的所述多个开口。
18.根据权利要求17所述的方法，其中，在每个第一电介质层上形成所述半导体层包括：
在所述电介质堆叠体的所述外部区域处的每个第一电介质层上形成多晶硅层。
19.根据权利要求17所述的方法，还包括：
在由所述多个开口暴露的所述半导体层上形成所述阻挡结构。
20.根据权利要求19所述的方法，其中，在由所述多个开口暴露的所述半导体层上形成所述阻挡结构包括：
执行选择性外延生长(SEG)操作以在由所述多个开口暴露的所述半导体层上形成所述阻挡结构。
21.根据权利要求19所述的方法，其中，在由所述多个开口暴露的所述半导体层上形成所述阻挡结构包括：
在由所述多个开口暴露的所述半导体层上执行氧化操作，以在由所述多个开口暴露的所述半导体层上形成所述阻挡结构。
22.根据权利要求12-18中任一项所述的方法，其中，在所述多个开口中在所述阻挡结构下方形成所述多个支撑结构包括：
在所述多个开口中形成第三电介质层；以及
去除所述第三电介质层的一部分以暴露牺牲结构的底部。
23.根据权利要求22所述的方法，其中，用所述多条字线替换所述多个第一电介质层包括：
去除所述牺牲结构以在所述电介质堆叠体中形成缝隙开口；
通过所述缝隙开口去除所述多个第一电介质层、所述阻挡结构和所述半导体层以形成多个空腔；以及
在所述多个空腔中形成所述多条字线。
24.根据权利要求23所述的方法，其中，所述多个第一电介质层和所述阻挡结构在不同操作中被去除。
25.根据权利要求15-24中任一项所述的方法，还包括：
将外围装置键合在电介质堆叠体上、与所述多个接触结构的一部分接触。
26.一种用于形成三维(3D)存储装置的方法，包括：
形成电介质堆叠体，所述电介质堆叠体包括交替堆叠的多个第一电介质层和多个第二电介质层；
在所述电介质堆叠体处形成暴露所述多个第一电介质层的一部分的阶梯结构；
在所述阶梯结构之上形成绝缘结构；
形成穿透所述电介质堆叠体和所述绝缘结构的多个开口，其中，穿透所述电介质堆叠体和所述绝缘结构的所述多个开口在一次光刻操作中形成；
在所述多个开口中的每个开口内部形成阻挡结构；
在所述多个开口中、在所述阻挡结构上方形成多个接触结构；
在所述多个开口中、在所述阻挡结构下方形成多个支撑结构；以及
用多条字线替换所述多个第一电介质层。
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