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CN117558762B - 一种沟槽型mosfet及制备方法 - Google Patents

一种沟槽型mosfet及制备方法 Download PDF

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CN117558762B CN202410049448.6A CN202410049448A CN117558762B CN 117558762 B CN117558762 B CN 117558762B CN 202410049448 A CN202410049448 A CN 202410049448A CN 117558762 B CN117558762 B CN 117558762B
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Abstract

本发明公开了一种沟槽型MOSFET及制备方法，该MOSFET，包括：沟槽；所述沟槽沿第一方向的长度大于第一阈值；所述沟槽包括：填充层；所述填充层填充所述沟槽的内部；所述填充层与衬底形成PN结。本发明通过设计新型的栅极结构代替传统的沟槽栅极形成沟道，将沟道的长度从原来固定的长度变成整个漂移层的长度，沿着漂移层开设沟道，减小了漂移层的电阻，从而减小MOSFET的导通电阻。

Description

一种沟槽型MOSFET及制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种沟槽型MOSFET及制备方法。
背景技术
沟槽型MOSFET器件是一种新型垂直结构的MOSFET器件，是从传统平面型MOSFET结构的基础上优化发展而来。和平面型MOSFET器件相比，沟槽型MOSFET器件通过构建穿过体区的最下端沟槽结构，形成的沟道位于源极区和漂移区之间，消除了JFET区域，也消除了JFET电阻；同时，沟槽型MOSFET器件的沟槽栅极结构使得元胞的间距比平面型MOSFET器件更小，在设计上可以并联更多的元胞，进一步减小了总的电阻，因此，沟槽型MOSFET器件能够获得更小的导通电阻。
MOSFET的导通电阻会影响MOSFET的工作，传统MOSFET的导通电阻分为8个部分，分别是源极接触电阻、源区电阻、沟道电阻、积累电阻、JFET电阻、漂移区电阻、衬底电阻和漏极接触电阻。沟槽型MOSFET的沟槽栅极结穿过P-well层的最下端，消除了JFET区域，也消除了JFET电阻，因此，沟槽型MOSFET的导通电阻变为源极接触电阻、源区电阻、沟道电阻、积累电阻、漂移区电阻、衬底电阻和漏极接触电阻共7个部分，其中，漂移区电阻和衬底电阻占据的比例大。
传统沟槽型MOSFET的沟槽底部位于漂移层的上层，开启的导电沟道位于N+区和漂移层之间，电流通路从漏极流经衬底进入漂移层再通过导电沟道流进N+区最后到达源极，电流通路需要通过高阻值的漂移层，导致MOSFET器件的导通电阻较大。直接对MOSFET漂移层进行调整从而降低漂移区电阻会导致MOSFET器件耐压不足。
发明内容
为了解决上述提出的至少一个技术问题，本发明的目的在于提供一种沟槽型MOSFET及制备方法。
本发明的目的采用如下技术方式实现：
第一方面，本发明提供了一种沟槽型MOSFET，包括：沟槽；
所述沟槽沿第一方向的长度大于第一阈值；
所述沟槽包括：填充层；
所述填充层填充所述沟槽的内部；
所述填充层与衬底形成PN结。
优选地，所述填充层包括：第一P+层和第一P-层；
所述第一P+层位于栅极的下方，并与所述栅极邻接；
所述第一P-层位于所述第一P+层的下方，并与所述第一P+层邻接。
优选地，所述填充层还包括：N+层、第二P-层和第二P+层；
所述N+层位于所述第一P-层的下方，并与所述第一P-层邻接；
所述第二P-层位于所述N+层的下方，并与所述N+层邻接；
所述第二P+层位于所述第二P-层和所述衬底之间，并与所述第二P-层和所述衬底邻接。
优选地，所述沟槽的宽度为0.6um。
优选地，所述第一P+层的厚度为1um；
所述第一P-层的厚度为7um。
优选地，所述第一P+层的掺杂浓度为1×1019cm-3；
所述第一P-层的掺杂浓度为8×1017cm-3。
优选地，所述N+层的厚度为1um；
所述第二P-层的厚度为0.5um；
所述第二P+层的厚度为0.5um。
优选地，所述N+层的掺杂浓度为1×1019cm-3；
所述第二P-层的掺杂浓度为8×1017cm-3；
所述第二P+层的掺杂浓度为1×1019cm-3。
优选地，还包括衬底、漂移层、P-well层、N+区、P+区、源极、栅极和漏极；
所述衬底位于所述漏极的上方，并与所述漏极邻接；
所述漂移层位于所述衬底的上方，并与所述衬底邻接；
所述P-well层位于所述漂移层的上方，并与所述漂移层邻接；
所述N+区和所述P+区位于所述P-well层的上方，所述N+区与所述P-well层和所述P+区邻接；
所述源极位于所述N+区和所述P+区的上方，并与所述N+区和所述P+区邻接。
第二方面，本发明提供了一种沟槽型MOSFET制备方法，包括：
在衬底的上方外延形成漂移层；
蚀刻所述漂移层形成沟槽；
在所述沟槽的侧壁形成栅极氧化层；
填充所述沟槽形成填充层；
在所述漂移层的上方离子注入形成P-well层、N+区和P+区；
沉积源极和栅极。
相比现有技术，本发明的有益效果在于：
本发明通过设计新型的栅极结构代替传统的沟槽栅极形成沟道，将沟道的长度从原来固定的长度变成整个漂移层的长度，沿着漂移层开设沟道，减小了漂移层的电阻，从而减小MOSFET的导通电阻。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，而非限制本公开。
附图说明
为了更清楚地说明本申请实施例或背景技术中的技术方案，下面将对本申请实施例或背景技术中所需要使用的附图进行说明。
此处的附图被并入说明书中并构成本说明书的一部分，这些附图示出了符合本公开的实施例，并与说明书一起用于说明本公开的技术方案。
图1为本发明实施例提供的一种沟槽型MOSFET的结构示意图；
图2为本发明实施例提供的一种沟槽型MOSFET制备方法的流程示意图；
图3为本发明实施例提供的一种沟槽型MOSFET制备方法的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。
本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中术语“至少一种”表示多种中的任意一种或多种中的至少两种的任意组合，例如，包括A、B、C中的至少一种，可以表示包括从A、B和C构成的集合中选择的任意一个或多个元素。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
另外，为了更好地说明本发明，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本发明同样能够实施。在一些实施例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本发明的主旨。
MOSFET的导通电阻会影响MOSFET的工作，传统MOSFET的导通电阻分为8个部分，分别是源极接触电阻、源区电阻、沟道电阻、积累电阻、JFET电阻、漂移区电阻、衬底电阻和漏极接触电阻。沟槽型MOSFET的沟槽栅极结穿过P-well层的最下端，消除了JFET区域，也消除了JFET电阻，因此，沟槽型MOSFET的导通电阻变为源极接触电阻、源区电阻、沟道电阻、积累电阻、漂移区电阻、衬底电阻和漏极接触电阻共7个部分，其中，漂移区电阻和衬底电阻占据的比例大。
传统沟槽型MOSFET的沟槽底部位于漂移层的上层，开启的导电沟道位于N+区和漂移层之间，电流通路从漏极流经衬底进入漂移层再通过导电沟道流进N+区最后到达源极，电流通路需要通过高阻值的漂移层，导致MOSFET器件的导通电阻较大。直接对MOSFET漂移层进行调整从而降低漂移区电阻会导致MOSFET器件耐压不足。本发明通过设计新型的栅极结构代替传统的沟槽栅极形成沟道，将沟道的长度从原来固定的长度变成整个漂移层的长度，沿着漂移层开设沟道，减小了漂移层的电阻，从而减小MOSFET的导通电阻。
实施例1
提供了一种沟槽型MOSFET，参见图1所示，包括：沟槽；
沟槽沿第一方向的长度大于第一阈值；
沟槽包括：填充层；
填充层填充沟槽的内部；
填充层与衬底形成PN结。
沟槽型MOSFET是一种常见的场效应晶体管。沟槽型MOSFET的基本结构包括源极，漏极，栅极和沟道。其中，源极和漏极之间的沟道是电流流动的通道，栅极是控制沟道中电流的开关。沟槽型MOSFET的源极金属和栅极金属位于硅片的上方，硅片下部为衬底，漏极位于硅片的下方与衬底接触。沟槽型MOSFET也被称为表面效应晶体管，其将栅极埋入基体中形成垂直沟道，尽管其工艺复杂，单元一致性比平面结构差。但是，沟槽结构可以增加单元密度，没有JFET效应，寄生电容更小，开关速度快，开关损耗非常低；而且，通过选取合适沟道晶面以及优化设计的结构，可以实现最佳的沟道迁移率，明显降低导通电阻。
沟槽是指沟道区域，沟槽型MOSFET通过调整沟槽的尺寸，可以改变晶体管的性能和特性。为了形成垂直沟道结构，沟槽型MOSFET在漂移层中开设沟槽，沟槽表面制作氧化层后，在沟槽内部填充多晶硅形成栅极。这种结构将栅极埋入基体中，形成垂直沟道，电流通路从下部衬底漏极，垂直流过漂移层、沟道和源极区，沟道和电流方向平行。
在本实施例中，通过设计新型的栅极结构代替传统的沟槽栅极形成沟道，将沟道的长度从原来固定的长度变成整个漂移层的长度，沿着漂移层开设沟道，减小了漂移层的电阻，从而减小MOSFET的导通电阻。具体地，沟槽嵌入漂移层中，沿第一方向的长度大于第一阈值。需要说明的是，第一方向是描述沟槽深度的方向，对于垂直设置的沟槽来说，第一方向即是与漂移层放置方向相垂直的方向，第一方向可以是沟槽的顶部蚀刻处指向沟槽底部的方向，也可以是沟槽底部指向沟槽的顶部蚀刻处的方向。第一阈值为10um，本实施例将沟槽沿第一方向的长度提高到大于10um，通过将沟道的长度变成整个漂移层的长度，沿着漂移层开设沟道，减小了漂移层的电阻，从而减小MOSFET的导通电阻。
在一些实施例中，参见图1所示，填充层包括：第一P+层和第一P-层；
第一P+层位于栅极的下方，并与栅极邻接；
第一P-层位于第一P+层的下方，并与第一P+层邻接。
沟道是MOSFET中源极和漏极之间的一层薄半导体层，对MOSFET施加外部电场是MOSFET常用的开启沟道的方法。当对MOSFET栅极施加电压时，在MOSFET中沿电场的方向会形成反型层，电流在其中流动且受到栅极控制。
在本实施例中，第一P+层位于填充层的最上层，第一P+层与P-well层对应设置，用于在P-well层邻接沟槽的一侧开启N型沟道。除了需要在P型轻掺杂的P-well层中开启沟道，也需要在N型轻掺杂的漂移层中开启沟道。相比于P型轻掺杂的P-well层，N型轻掺杂的漂移层更容易开启N型沟道。第一P-层与漂移层对应设置，用于在漂移层邻接沟槽的一侧开启N型沟道。因为第一P-层位于第一P+层的下方并与第一P+层邻接，第一P-层开启的位于漂移层的沟道与第一P+层在P-well层开启的沟道相连接，构成从漏极到衬底再到N+区的一整条沟道。本实施例通过设计新型的栅极结构代替传统的沟槽栅极形成沟道，将沟道的长度从原来固定的长度变成整个漂移层的长度，沿着漂移层开设沟道，减小了漂移层的电阻，从而减小MOSFET的导通电阻。
在一些实施例中，参见图1所示，填充层还包括：N+层、第二P-层和第二P+层；
N+层位于第一P-层的下方，并与第一P-层邻接；
第二P-层位于N+层的下方，并与N+层邻接；
第二P+层位于第二P-层和衬底之间，并与第二P-层和衬底邻接。
外加电压的正端加到MOSFET的漏极，在高掺杂的衬底N+和P-well层的沟道之间，增加一个低掺杂的N-区域，因为N-和N+为相同的半导体类型，不影响电流导通的回路，电流可以直接从N+流向N-；尽管N-为低掺杂，但是，其电阻率低于沟道，这样，通过调整其掺杂浓度和宽度，就得到较高的反向电压，同时控制其导通电阻在设计的范围内，这种结构就可以流过大电流，应用于功率电路。因此，对于N型漂移层的沟槽型MOSFET，衬底的掺杂类型为N+型。N型衬底与填充层中的第一P-层和第一P+层形成正向二极管，漏极和栅极会因此导通。
在本实施例中，N+层位于第一P-层的下方，并与第一P-层邻接；第二P-层位于N+层的下方，并与N+层邻接；第二P+层位于第二P-层和衬底之间，并与第二P-层和衬底邻接。从上到下依次排列的N+层、第二P-层和第二P+层与衬底形成反向的二极管结构，防止了漏极和栅极直接联通。
在一些实施例中，沟槽的宽度为0.6um。
MOSFET器件栅极结构的形成是非常关键的工艺，其包括了最薄的栅极氧化层的热生长以及多晶硅栅极的刻蚀。多晶硅栅极是一种由多晶硅材料制成的栅极结构。多晶硅栅极由于硅材料的特性，具有较高的导电性和较低的电阻，被常用于MOSFET器件中。除此之外，多晶硅栅极也具有较好的耐热性和较低的漏电流。多晶硅栅极可以通过改变栅极电压来控制MOSFET器件的导通和截止，起到控制电流的作用。多晶硅栅极的大小直接影响MOSFET器件的电学性能，栅极的减小可以降低阻抗和能耗但同时也会增加热噪声和通道电流的非理想性，小的栅极对制造工艺过程也是一项巨大的挑战。在本实施例中，沟槽的宽度设置为0.6um。
在一些实施例中，第一P+层的厚度为1um；
第一P-层的厚度为7um。
漂移层是衬底经过外延形成。外延是指在经过切、磨、抛等仔细加工的单晶衬底上生长一层新单晶的过程，新单晶可以与衬底为同一材料，也可以是不同材料。由于新生单晶层按衬底晶相延伸生长，从而被称之为外延层。外延层的厚度通常为几微米。第一P+层的厚度和第一P-层的厚度需要分别对应P-well层和漂移层的厚度进行设置。在本实施例中，第一P+层的厚度设置为1um，第一P-层的厚度设置为7um。
在一些实施例中，第一P+层的掺杂浓度为1×1019cm-3；
第一P-层的掺杂浓度为8×1017cm-3。
第一P+层与P-well层对应设置，用于在P-well层邻接沟槽的一侧开启N型沟道。相比于P型轻掺杂的P-well层，N型轻掺杂的漂移层更容易开启N型沟道。第一P-层与漂移层对应设置，用于在漂移层邻接沟槽的一侧开启N型沟道。第一P+层和第一P-层的掺杂浓度会影响沟槽型MOSFET器件的阈值电压。在本实施例中，第一P+层的掺杂浓度设置为1×1019cm-3；第一P-层的掺杂浓度设置为8×1017cm-3。
在一些实施例中，N+层的厚度为1um；
第二P-层的厚度为0.5um；
第二P+层的厚度为0.5um。
N+层、第二P-层和第二P+层的厚度的变化会影响沟槽型MOSFET的电容特性，当N+层、第二P-层和第二P+层的厚度较大时，漏极与栅极之间的电容较大，栅极对漏极电流的控制能力较弱；当N+层、第二P-层和第二P+层的厚度较小时，沟槽型MOSFET会面临击穿的风险。在本实施例中，N+层的厚度设置为1um，第二P-层的厚度设置为0.5um，第二P+层的厚度设置为0.5um。
在一些实施例中，N+层的掺杂浓度为1×1019cm-3；
第二P-层的掺杂浓度为8×1017cm-3；
第二P+层的掺杂浓度为1×1019cm-3。
在本实施例中，N+层的掺杂浓度设置为1×1019cm-3；第二P-层的掺杂浓度设置为8×1017cm-3；第二P+层的掺杂浓度设置为1×1019cm-3。
在一些实施例中，参见图1所示，还包括衬底、漂移层、P-well层、N+区、P+区、源极、栅极和漏极；
衬底位于漏极的上方，并与漏极邻接；
漂移层位于衬底的上方，并与衬底邻接；
P-well层位于漂移层的上方，并与漂移层邻接；
N+区和P+区位于P-well层的上方，N+区与P-well层和P+区邻接；
源极位于N+区和P+区的上方，并与N+区和P+区邻接。
实施例2
提供了一种沟槽型MOSFET制备方法，参见图2和图3所示，包括：
S100，在衬底的上方外延形成漂移层；
外延工艺是指在衬底上生长完全排列有序的单晶体层的工艺。一般来讲，外延工艺是在单晶衬底上生长一层与原衬底相同晶格取向的晶体层。外延工艺广泛用于半导体制造，如集成电路工业的外延硅片。MOS晶体管的嵌入式源漏外延生长，LED衬底上的外延生长等。根据生长源物相狀态的不同，外延生长方式分为固相外延、液相外延、气相外延。在集成电路制造中，常用的外延方式是固相外延和气相外延。
固相外延，是指半导体单晶上的非晶层在低于该材料的熔点或共晶点温度下外延再结晶的过程。没有外延的再结晶过程不属于固相外延。固相外延主要有两种生长方式：一种是非晶层直接与单晶衬底相接触，进行外延生长；另一种是将一层金属或碳化物夹在非晶层和单晶硅衬底之间进行固相外延。金属和碳化物起到输运介质的作用。有多种方法形成多晶或无定形薄膜。一种是直接离子注入的方法，可在硅单晶衬底上大剂量注入锗离子，形成GeSi非晶薄层，475～575℃退火再生长，得到应变合金层。另一种是淀积薄膜，如蒸发或溅射。与一般外延方法相比，固相外延衬底温度低，杂质扩散小，有利于制造突变掺杂界面的外延层。
在气相状态下，将半导体材料淀积在单晶片上，使它沿着单晶片的结晶轴方向生长出一层厚度和电阻率合乎要求的单晶层，这一工艺称为气相外延。其特点有：外延生长温度高，生长时间长，因而可以制造较厚的外延层；在外延过程中可以任意改变杂质的浓度和导电类型。工业生产常用的气相外延工艺有：四氯化硅（锗）外延，硅（锗）烷外延、三氯氢硅及二氯二氢硅等（二氯二氢硅具有淀积温度低，沉积速度快，淀积成膜均匀等优点）外延等。常见的硅气相外延的概念、原理：用硅的气态化合物（如：SiCl4、SiH4)在加热的硅衬底表面与氢气发生化学反应或自身发生热分解，还原成硅，并以单晶形式淀积在硅衬底表面。气相外延的生长方法包括化学气相外延生长（CVE）、分子束外延（MBD)、原子层外（ALE）等。半导体的气相外延是硅的气态化合物在加热的衬底表面与氢发生反应或自身热分解还原成硅，并以单晶的形式淀积在衬底表面的过程。具体包括：反应剂分子以扩散方式从气相转移到生长层表面；反应剂分子被生长层吸附；被吸附的反应剂分子在生长层表面完成化学反应，产生半导体及其它副产品；副产品分子从表面解析，随着气流排出反应腔；反应生成的原子形成晶格，或加接到晶格点阵上，形成单晶外延层。
外延系统装置包括：气体分配及控制系统、加热和测温装置、反应室、废气处理装置。工艺过程包括：衬底和基座处理：衬底处理主要是为了去除衬底圆片表面氧化层及尘粒，冲洗干燥后放入石墨基座内。对于已经用过的石墨基座应预先经过HCI腐蚀，去除前次外延留在上面的硅。掺杂剂配制：掺杂剂有气态源，如磷烷PH3，硼烷B2H6等；液态源如POCI3、BBr3等，不同的器件对外延层电阻率及导电类型要求不同，必须根据电阻率精确控制掺杂源的用量。外延生长：主要程序为：装炉一通气，先通氮气再通氢气一升温一衬底热处理或HCl抛光－外延生长－氢气冲洗－降温－氮气冲洗。当基座温度降到300℃以下时开炉取片。气相外延质量要求外延层质量应满足：晶体结构完整、电阻率精确而均匀、外延层厚度均匀且在范围内、表面光洁，无氧化和白雾、表面缺陷（角锥体、乳突、星形缺陷等）和体内缺陷（位错、层错、滑移线等）要少。外延质量检验内容包括：电阻率、杂质浓度分布、外延层厚度、少子寿命及迁移率、夹层位错与层错密度、表面缺陷等。生产中通常检测项目是缺陷密度、电阻率和外延层厚度。外延层厚度测量方法有层错法、磨角或滚槽染色法、直读法、红外干涉法等。电阻率测量的方法有四探针法、三探针法、电容一电压法、扩展电阻法，对于外延层电阻率较高或者厚度较薄的外延层往往采用电容－电压法、扩展电阻法等。
S200，蚀刻漂移层形成沟槽；
蚀刻是用化学或物理方法有选择地从硅片表面去除不需要的材料的过程，它是通过溶液、反应离子或其它机械方式来剥离、去除材料的一种统称。刻蚀技术主要分为干法刻蚀与湿法刻蚀。干法刻蚀主要利用反应气体与等离子体进行刻蚀；湿法刻蚀主要利用化学试剂与被刻蚀材料发生化学反应进行刻蚀。
离子束蚀刻是一种物理干法蚀刻工艺。由此，氩离子以约1至3keV的离子束辐射到表面上。由于离子的能量，它们会撞击表面的材料。晶圆垂直或倾斜入离子束，蚀刻过程是绝对各向异性的。选择性低，因为其对各个层没有差异。气体和被打磨出的材料被真空泵排出，但是，由于反应产物不是气态的，颗粒会沉积在晶片或室壁上。所有的材料都可以采用这种方法蚀刻，由于垂直辐射，垂直壁上的磨损很低。
等离子刻蚀是一种化学刻蚀工艺，优点是晶圆表面不会被加速离子损坏。由于蚀刻气体的可移动颗粒，蚀刻轮廓是各向同性的，因此该方法用于去除整个膜层（如热氧化后的背面清洁）。一种用于等离子体蚀刻的反应器类型是下游反应器，从而通过碰撞电离在2.45GHz的高频下点燃等离子体，碰撞电离的位置与晶片分离。
蚀刻速率取决于压力、高频发生器的功率、工艺气体、实际气体流量和晶片温度。各向异性随着高频功率的增加、压力的降低和温度的降低而增加。蚀刻工艺的均匀性取决于气体、两个电极的距离以及电极的材料。如果距离太小，等离子体不能不均匀地分散，从而导致不均匀性。如果增加电极的距离，则蚀刻速率降低，因为等离子体分布在扩大的体积中。对于电极，碳已证明是首选材料。由于氟气和氯气也会攻击碳，因此电极会产生均匀的应变等离子体，因此晶圆边缘会受到与晶圆中心相同的影响。选择性和蚀刻速率在很大程度上取决于工艺气体。对于硅和硅化合物，主要使用氟气和氯气。
S300，在沟槽的侧壁形成栅极氧化层；
氧化工艺是在硅晶圆上生成一层保护膜，在半导体制作过程中，通过氧化工艺形成的氧化膜具有稳定性，可以防止其他物质的穿透。氧化膜还可以用于阻止电路间电流的流动，MOSFET通过氧化膜隔绝栅极与电流沟道，这种氧化膜被称为栅极氧化层。氧化工艺可以分为湿法氧化和干法氧化。湿法氧化是采用与高温水蒸气反应的方式生成氧化膜，虽然氧化膜生长的速度快，但其氧化层整体的均匀度和密度较低，氧化的过程中还会产生氢气等副产物。干法氧化则是采用与高温纯氧直接反应的方式生成氧化膜。氧气分子与水分子相比，渗入晶圆内部的速度相对较慢。因此，相比湿法氧化，干法氧化的氧化膜生长速度较慢，但干法氧化不会产生副产物，且氧化膜的均匀度和密度均较高。
不同的晶面的原子密度不一样，导致刻蚀速率不一样，一些刻蚀剂对某一晶面的刻蚀速度比其他晶面快得多，这称为各向异性刻蚀。使用等离子体的干法刻蚀方法在等离子体上施加的能量使中性状态下的源气体最外层电子发生剥离，从而转换为阳离子。阳离子具有各向异性，适合用于某一方向上的刻蚀。对于栅极氧化层的二氧化硅来说，利用带有多晶硅刻蚀选择性的氯基等离子体去除硅，对于底部绝缘层，使用具有刻蚀选择性和效力更强的碳氟基等离子体源气对二氧化硅膜进行刻蚀。
在本实施例中，通过干法氧化在沟槽的壁面形成热氧，再通过各项异性蚀刻的方法在侧壁形成栅极氧化层。
S400，填充沟槽形成填充层；
多晶硅沉积即在硅化物叠在第一层多晶硅（Poly1）上形成栅电极和局部连线，第二层多晶硅（Poly2）形成源极/漏极1和单元连线之间的接触栓塞。硅化物叠在第三层多晶硅（Poly3）上形成单元连线，第四层多晶硅（Poly4）和第五层多晶硅（Poly5）则形成储存电容器的两个电极，中间所夹的是高介电系数的电介质。为了维持所需的电容值，可以通过使用高介电系数的电介质减少电容的尺寸。多晶硅沉积是一种低压化学气相沉积（LPCVD)，通过在反应室内（即炉管中）将三氢化砷（AH3）、三氢化磷（PH3）或二硼烷（B2H6）的掺杂气体直接输入硅烷或DCS的硅材料气体中，就可以进行临场低压化学气相沉积的多晶硅掺杂过程。多晶硅沉积是在0.2-1.0Torr的低压条件及600、650℃之间的沉积温度下进行，使用纯硅烷或以氮气稀释后纯度为20％到30％的硅烷。这两种沉积过程的沉积速率都在100-200Å/min之间，主要由沉积时的温度决定。
在本实施例中，通过在沟槽内沉积第二P+层、第二P-层、N+层、第一P-层和第一P+层形成填充层。
S500，在漂移层的上方离子注入形成P-well层、N+区和P+区；
掺杂是为了改变半导体材料的电学性质，将一定数量的杂质掺入到半导体材料的工艺。掺杂的方法主要有扩散和离子注入。扩散是将半导体晶片放入精确控制的高温石英管炉中，通过带有需扩散杂质的混合气体而完成，扩散进入半导体的杂质原子数目和混合气体的杂质分压有关。对于硅的扩散而言，常用的温度范围一般在800摄氏度到1200摄氏度，硼是最常用的P型杂质，砷和磷是最常用的N型杂质。离子注入是将具有一定能量的带电离子掺入到硅中，注入能量在1keV到1MeV之间，对应的平均离子分布深度范围在10nm到10um之间。相对于扩散工艺，离子注入的优点是能够使得杂质掺入量得到较为精准的控制，保持好的重复性，同时离子注入的加工工艺温度比扩散低。
在本实施例中，通过离子注入的方式形成P-well层、N+区和P+区。
S600，沉积源极和栅极。
金属电极沉积工艺分为化学气相沉积（CVD）和物理气相沉积（PVD）。CVD是指通过化学方法在晶圆表面沉积涂层的方法，一般是通过给混合气体施加能量来进行。假设在晶圆表面沉积物质（A），则先向沉积设备输入可生成物质（A）的两种气体（B和C），然后给气体施加能量，促使气体B和C发生化学反应。PVD(物理气相沉积)镀膜技术主要分为三类：真空蒸发镀膜、真空溅射镀膜和真空离子镀膜。物理气相沉积的主要方法有：真空蒸镀、溅射镀膜、电弧等离子体镀膜、离子镀膜和分子束外延等。相应的真空镀膜设备包括真空蒸发镀膜机、真空溅射镀膜机和真空离子镀膜机。
本实施例通过设计新型的栅极结构代替传统的沟槽栅极形成沟道，将沟道的长度从原来固定的长度变成整个漂移层的长度，沿着漂移层开设沟道，减小了漂移层的电阻，从而减小MOSFET的导通电阻。
以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.一种沟槽型MOSFET，其特征在于，包括：沟槽、源极和栅极；
所述沟槽沿第一方向的长度大于第一阈值；
所述源极位于N+区和P+区的上方，并与所述N+区和所述P+区邻接；
所述栅极位于所述沟槽的上方，并与所述沟槽邻接；
所述源极的底部与所述栅极的底部位于同一平面；
所述沟槽包括：填充层；
所述填充层填充所述沟槽的内部；
所述填充层与衬底形成PN结；
所述第一阈值为漂移层的底部与所述源极之间的距离；
所述填充层包括：第一P+层和第一P-层；
所述第一P+层位于所述栅极的下方，并与所述栅极邻接；
所述第一P-层位于所述第一P+层的下方，并与所述第一P+层邻接；
所述第一P+层与P-well层对应设置，用于在所述P-well层邻接沟槽的一侧开启N型沟道；
所述第一P-层的底部与所述漂移层对应设置，用于在所述漂移层邻接沟槽的一侧开启N型沟道；
所述填充层还包括：N+层、第二P-层和第二P+层；
所述N+层位于所述第一P-层的下方，并与所述第一P-层邻接；
所述第二P-层位于所述N+层的下方，并与所述N+层邻接；
所述第二P+层位于所述第二P-层的下方和所述衬底的上方，并与所述第二P-层和所述衬底邻接。
2.根据权利要求1所述的一种沟槽型MOSFET，其特征在于，所述沟槽的宽度为0.6微米。
3.根据权利要求1所述的一种沟槽型MOSFET，其特征在于，所述第一P+层的厚度为1微米；
所述第一P-层的厚度为7微米。
4.根据权利要求1所述的一种沟槽型MOSFET，其特征在于，所述第一P+层的掺杂浓度为1×1019cm-3；
所述第一P-层的掺杂浓度为8×1017cm-3。
5.根据权利要求1所述的一种沟槽型MOSFET，其特征在于，所述N+层的厚度为1微米；
所述第二P-层的厚度为0.5微米；
所述第二P+层的厚度为0.5微米。
6.根据权利要求1所述的一种沟槽型MOSFET，其特征在于，所述N+层的掺杂浓度为1×1019cm-3；
所述第二P-层的掺杂浓度为8×1017cm-3；
所述第二P+层的掺杂浓度为1×1019cm-3。
7.根据权利要求1所述的一种沟槽型MOSFET，其特征在于，还包括衬底、漂移层、P-well层、N+区、P+区和漏极；
所述衬底位于所述漏极的上方，并与所述漏极邻接；
所述漂移层位于所述衬底的上方，并与所述衬底邻接；
所述P-well层位于所述漂移层的上方，并与所述漂移层邻接；
所述N+区和所述P+区位于所述P-well层的上方，所述N+区与所述P-well层和所述P+区邻接。
8.一种沟槽型MOSFET制备方法，应用于如权利要求1-7任意一项所述的一种沟槽型MOSFET，其特征在于，包括：
在衬底的上方外延形成漂移层；
蚀刻所述漂移层形成沟槽；
在所述沟槽的侧壁形成栅极氧化层；
填充所述沟槽形成填充层；
在所述漂移层的上方离子注入形成P-well层、N+区和P+区；
沉积源极和栅极。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130996A (ja) * 1993-06-30 1995-05-19 Toshiba Corp 高耐圧半導体素子
JPH08102538A (ja) * 1994-08-01 1996-04-16 Toyota Motor Corp 電界効果型半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10334780B3 (de) * 2003-07-30 2005-04-21 Infineon Technologies Ag Halbleiteranordnung mit einer MOSFET-Struktur und einer Zenereinrichtung sowie Verfahren zur Herstellung derselben
JP6493372B2 (ja) * 2016-12-07 2019-04-03 トヨタ自動車株式会社 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130996A (ja) * 1993-06-30 1995-05-19 Toshiba Corp 高耐圧半導体素子
JPH08102538A (ja) * 1994-08-01 1996-04-16 Toyota Motor Corp 電界効果型半導体装置

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