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CN1172373C - 半导体集成电路装置 - Google Patents

半导体集成电路装置 Download PDF

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CN1172373C CNB991185773A CN99118577A CN1172373C CN 1172373 C CN1172373 C CN 1172373C CN B991185773 A CNB991185773 A CN B991185773A CN 99118577 A CN99118577 A CN 99118577A CN 1172373 C CN1172373 C CN 1172373C
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Abstract

一种半导体集成电路中，通过把衬底偏置控制装置102设置为第1状态，在MOS晶体管中流过大电流，把衬底偏置控制装置设定为第2状态，把上述大电流控制为较小的值，进行控制使得第2状态时提供给第1被控制电路的衬底偏置的值是比第1状态时对于PMOS晶体管的衬底偏置高的电压值，是对于NMOS晶体管的衬底偏置低的电压值，第2状态时提供给第1被控制电路的电源电压比该第1状态时小。

Description

半导体集成电路装置
技术领域
本发明涉及半导体集成电路装置，特别是涉及兼有高速性和低电力性的半导体集成电路装置。
背景技术
CMOS电路伴随着低电压速度下降。为了补偿其速度下降必须降低MOS晶体管(或者MIS晶体管)的阈值电压，然而存在着CMOS电路不动作时的功耗由于MOS晶体管的亚阈值漏泄电流而增加的问题。对于这个问题的一个解决方法，例如记载在IEEEJournal of Solid-State Circuits，Vol.31，No.11，November1996，pp.1770-1779(以下记为文献1)中。
图5中示出文献1的技术。vdd是电源电压电位，本实施例中为0.9V，vss是接地电位，vbp是PMOS的衬底偏置电位，vbn是NMOS的衬底偏置电位，200是用晶体管构成的电路，202是衬底偏置控制电路，203是状态控制线。另外，一般把形成着MOS晶体管的阱或者衬底的电位与其源极电位的电位差定义为衬底偏置，这里把形成着晶体管的阱或者衬底的绝对电位(与接地电位0V的电位差)定义为衬底偏置。
该以往例中，在CMOS电路不动作的状态(以下，记为备用状态或者备用时)时，在构成CMOS电路的MOS晶体管的衬底偏置上施加比动作状态(以下，记为有效状态或者有效时)时深的电压。另外，这里「施加深的衬底偏置」，意指「对于PMOS提供更高的电位」，意指「对于NMOS提供更低的电位]」。反之，「施加浅的衬底偏置」，意指「对于PMOS提供更低的电位」，意指「对于NMOS提供更高的电位」。以下，使用这种表示。
文献1记述的以往例中，在有效状态下，在PMOS，NMOS的衬底偏置上分别施加1.4V，-0.5V，在备用状态下在PMOS，NMOS的衬底偏置上分别施加4.2V，-3.3V。如果MOS晶体管较深地施加衬底偏置，则具有增加其阈值电压的衬底偏置效果。因此在备用状态下与有效状态相比亚阈值漏泄电流减小。
以往例的使用了衬底偏置的备用状态时的低电力化方面，具有以下的问题。
(1)虽然由衬底偏置效果使备用时和有效时的阈值电压发生变化，然而一般阈值电压对于衬底偏置的依存性随着MOS晶体管的栅极长度(Lg)的减小而减小。
(2)一般CMOS电路在衬底偏置效果较小时以更高速进行动作，而为了降低备用时的亚阈值漏泄电流要加大衬底偏置效果，其结果成为设计MOS晶体管时的相对立的要求。
(3)为了备用时和有效时更大地变化阈值电压，可以施加更深的衬底偏置。然而，这种深的衬底偏置施加将在MOS晶体管的漏极·阱或者阱·阱之间等产生很大的电位差，将在pn结中产生大量的结漏泄。
发明者们发现特别是在氧化膜厚度(栅极绝缘膜)薄的MOS晶体管中，如果施加某种程度深的衬底偏置后即使再施加更深的衬底偏置也不会再降低漏泄电流，反而有可能通过流过称为栅致漏极漏电流(GIDL电流)的pn结的结漏泄电流而增大漏泄电流，增大备用时的功耗。
图19示出氧化膜厚度薄的MOS晶体管的漏极电流(Id)对栅极电压(Vgs)的依存性。在漏栅极间电压大的区域，从漏极向衬底流过称为GIDL电流的漏泄电流。
曲线(A)是示出漏极电压(Vds)为1.8V，而且不施加衬底偏置(Vbb＝0V)时的依存特性。栅极电压(Vgs)0V时的漏极电流(Id)是晶体管关断时的漏泄电流。在Vgs＝0V附近流过亚阈值漏泄电流产生的漏泄电流。
曲线(B)示出Vds＝1.8V而且较少地施加了衬底偏置时，例如，在衬底上施加了-1.5V的电位时的依存特性。这种情况下，由于衬底效果将减少亚阈值漏泄电流。曲线(B)的情况下，晶体管关断时流过的漏泄电流的大小由亚阈值漏泄电流决定。
曲线(C)示出Vds＝1.8V而且较深地施加了衬底偏置时，例如施加了Vbb＝-2.3V时的依存特性。这种情况，根据衬底偏置效果，减小亚阈值漏泄电流的另一方面，将增加GIDL电流。曲线(C)的情况下，晶体管关断时流过的漏泄电流由GIDL电流支配。通过施加深的衬底偏置，晶体管关断时的漏泄电流比施加了很浅的偏置时(曲线(B))增大。
这样，发现了在氧化膜厚度薄的MOS中，把衬底偏置施加到一定以上的深度也不能够像以往设想的那样减少漏泄电流，关断时的漏泄电流由于GIDL反而增加。虽然依赖于晶体管的剖面(例如，扩散层的杂质浓度等)，然而在氧化膜厚度小于5nm的MOS晶体管中，由于GIDL电流的值达到不能忽视的大小，因此可以施加的衬底偏置的范围受到限制。从而，在以往例的技术中，在氧化膜厚度薄的MOS晶体管中不得不限制漏泄电流的降低效果。
(4)由于亚阈值漏泄电流和pn结漏泄电流，用在电路中流过的电流值进行电路的不良判定的试验很困难。
在关断时具有上述那样漏极电流(Id)-栅极电压(Vgs)依存特性的氧化膜厚度薄的MOS晶体管中，仅较深地施加衬底偏置不能够得到充分的漏泄电流的降低效果。图19中，曲线(D)示出较深地施加衬底偏置(Vbb＝-2.3V)，进而减少了漏极电压(Vds＝1.0V)时的依存特性。通过这样地减小电源电压，在较小地限制了施加在MOS晶体管的扩散层与阱之间的电压(这里是3.3V)的状态下可以在阱上施加深的衬底偏置。进而这时能够得到以下那样的特性。
(1)由于减少了施加到栅极氧化膜上的电场量，因此在Vgs＝0V附近的GIDL电流减少。
(2)伴随着漏极电压的减少，由于漏诱生势垒降低效果(DIBL)，MOS晶体管的阈值电压上升。这时，由于施加了衬底偏置，因此有效地产生DIBL效果。(图19中，如果把曲线(C)，(D)进行比较，则整体上减少Vds的一方漏极电流减小。)
通过利用这样的依存特性，能够使氧化膜厚度薄的晶体管关断时的漏泄电流大幅度减少。为了在芯片的备用时在各MOS晶体管实现这样的衬底偏置条件，可以比通常动作时降低晶体管的电源电压，进而较深地施加衬底偏置。
另外，在特开平7-254685号公报(1995年10月3日公布)中，揭示了为了在备用时提高晶体管的阈值的绝对值降低亚阈值电流而控制衬底偏置电压，同时还公布了为了降低栅极漏极电流和区-区(band-band)间隧道漏泄电流而降低晶体管的电源电压的技术。然而，在本公开例中，虽然认识到各个方法相互独立具有效果，但没有认识到在薄膜晶体管上，上述方法相乘能够有效地使漏泄电流降低这一点。另外，在该公报中，在有效状态时仅把内部电源电压比以往的内部电源电压IntVcc提高Δ，施加(IntVcc+Δ)由热电子效果决定的电压，在备用状态下把内部电源电压设定为接近VccMIN的值(IntVcc-Δ’)。因此，仅谈到在有效状态下比以往电路高速地动作，在备用状态下成为低电压，仅认识到使内部电源电压的变化范围(Δ+Δ’)在内部电路的动作电源范围内进行变化。
另外，在特开平10-229165号公报(1998年8月25日公开)中，通过在备用时控制衬底偏置电压的同时控制电源电压，减少衬底偏置电压的变化量获得阈值电压的变化。本公开例中也没有认识到在薄膜晶体管中上述方法相乘能够使漏泄电流有效地减少，仅公布了通过控制衬底偏置电压和电源电压获得使以往的衬底偏置电压变化而得到的变化量。
发明内容
为了解决上述问题而实施的主要方法是在具有至少由一个MOS晶体管构成的第1被控制电路和发生MOS晶体管衬底偏置电位的衬底偏置控制装置，通过把衬底偏置控制装置设定为第1状态，在MOS晶体管的漏·源极之间允许流过比较大的电流，通过把衬底偏置控制装置设定为第2状态，把MOS晶体管的漏·源极之间上述比较大的电流控制为较小值的半导体集成电路装置中，特征在于在第2状态时提供给第1被控制电路的衬底偏置的值是比第1状态时对于PMOS晶体管的衬底偏置高的电压值，是比对于NMOS晶体管的衬底偏置低的电压值，在第2状态时提供给第1被控制电路的电源电压是比第1状态值时小的值。
进而规定第3状态，通过把衬底偏置控制装置设置为第2或者第3状态，把MOS晶体管漏·源极之间上述比较大的电流控制为更小的值。这时，在第2或者第3状态时提供给第1被控制电路的衬底偏置的值是比第1状态时对于PMOS晶体管的衬底偏置高的电压值，是比对于NMOS晶体管的衬底偏置低的电压值。
在第2状态时提供给第1被控制电路的电源电压是比第1状态时小的值，在第3状态时提供给第1被控制电路的电源电压可以是与第1状态值相同的值。
进而，具有第2被控制电路和控制第2被控制电路的电源电压的第2电源电压控制装置，在第1状态时，第2电源电压控制装置能够允许在第2被控制电路中的MOS晶体管的漏·源极之间流过比较大的电流，在第2状态时，第2电源电压控制装置能够把第2被控制电路中的MOS晶体管的漏·源极之间上述比较大的电流控制为较小的值，在第2状态时提供给第2被控制电路的电源电压可以是比第1状态时小的值。
这时，第2被控制电路中的MOS晶体管的衬底偏置由衬底偏置控制装置控制，在第2或者第3状态时可以是比第1状态时对于PMOS晶体管的衬底偏置高的电压值，是比对于NMOS晶体管的衬底偏置低的电压值。
另外，被控制电路中还具有数据通路电路，由第2电源电压控制装置控制的电源线的数据通路电路中的基于最下层金属布线层的电源网与数据通路电路中的数据流方向最好平行。
如果举出数值的例子，则可以构成为，构成第1被控制电路的MOS晶体管的阈值电压小于0.5V，第2状态时的第1被控制电路的电源电压小于1.0V大于0.5V，构成第2被控制电路的MOS晶体管的阈值电压小于0.5V。
另外，由第2电源电压控制装置控制的第2被控制电路的电源线在第2状态下时小于0.5V。由第2电源电压控制装置控制的第2被控制电路的电源线与第1状态时相比最好是在第2状态时使其阻抗高5倍以上。
依据本发明其它的观点，具有包括MIS晶体管的被控制电路，控制MIS晶体管的衬底偏置电位的第1控制电路，控制MIS晶体管的电源电压的第2控制电路和控制被控制电路的状态的状态控制信号输入装置，通过根据从状态控制信号输入装置得到的状态控制信号形成的单一或者多个控制信号控制第1以及第2控制电路。
另外，具有包括MIS晶体管的被控制电路，控制MIS晶体管的衬底偏置电位的第1控制电路，控制MIS晶体管的漏·源极电压的第2被控制电路，通过把第1控制电路设置为第1状态，允许在MOS晶体管的漏·源极之间流过比较大的电流，通过把第1控制电路设置为第2状态，把MOS晶体管的漏·源极之间比较大的电流控制为较小的值，第2控制电路在第1控制电路被设置为第2状态期间的至少一部分期间，进行控制使得降低晶体管的漏·源极之间电压。
另外，如果着眼于电路中的布线，则在包括CMOS晶体管电路的半导体集成电路装置中，具有连接在CMOS晶体管电路的源·漏极通路之间的第1以及第2虚拟电源布线，控制构成CMOS晶体管电路的PMOS晶体管的衬底偏置电位的第1衬底偏置布线，控制构成CMOS晶体管电路的NMOS晶体管的衬底偏置电位的第2衬底偏置布线和控制电路，控制电路在预定期间进行控制使得减小第1以及第2虚拟电源布线之间的电位差的同时，还进行控制使得加大第1以及第2衬底偏置布线的电位差。
这时，还能够构成为具有经过第1开关和第1虚拟电源布线相连接，经过第2开关和第1衬底偏置布线相连接的第1电源布线，经过第3开关和第2虚拟电源布线，经过第4开关和第3衬底偏置布线相连接的第2电源布线。
进而作为具体的设计，能够把包括第1～第4开关的开关单元和包括CMOS晶体管电路的多个单元沿着第1以及第2虚拟电源布线和第1以及第2衬底偏置布线配置。这时，第1以及第2虚拟电源布线和第1以及第2衬底偏置布线平行配置，第1以及第2电源布线与它们相垂直地配置，开关单元能够配置为比多个单元更靠近第1以及第2电源布线的位置。
作为其它的例子，在包括CMOS晶体管电路的半导体集成电路装置中，具有连接在CMOS晶体管电路的源·漏极通路的第1以及第2布线，控制构成CMOS晶体管电路的PMOS晶体管的衬底偏置电位的第1衬底偏置布线，控制构成CMOS晶体管电路的NMOS晶体管的衬底偏置电位的第2衬底偏置布线和控制电路，控制电路在预定期间进行控制使得减小第1以及第2布线间的电位差的同时，还进行控制使得加大第1以及第2衬底偏置布线的电位差。
作为另一个例子，在包括MIS晶体管的半导体集成电路装置的制造方法中，进行控制使得通过控制MIS晶体管的衬底偏置电位进行减少MOS晶体管的漏·源极之间流过的亚阈值漏泄电流的第1动作的同时，进行使得MIS晶体管的漏·源极间电压降低的第2动作，进行第1动作的期间与进行第2动作的期间的至少一部分相互重叠。
进而，作为发展的例子，具有包括CMOS晶体管的第1以及第2电路块，各电路块具有连接在CMOS晶体管电路的源·漏极通路的第1以及第2布线，控制构成CMOS晶体管电路的PMOS晶体管的衬底偏置电位的第1衬底偏置布线，控制构成CMOS晶体管电路的NMOS晶体管的衬底偏置电位的第2衬底偏置布线，在第1电路块中，在预定期间进行控制使得供给到第1以及第2布线中的至少一方的电压发生变化的同时，加大第1以及第2衬底偏置布线的电位差，在第2电路块中，在预定期间切断供给第1以及第2布线中的至少一方的电压。
本发明的这些和其它的目的，特征以及优点将通过结合附图进行的详细描述显示出来。
附图说明
图1A，1B示出本发明最基本的实施例。
图2示出本发明的更具体的实施例。
图3示出图2的控制波形。
图4示出与图3不同的控制例。
图5A，5B示出以往例。
图6示出在图2的实施例中具备了电源电压控制装置时的实施例。
图7示出电源电压控制装置的与图6不同的其它实施例。
图8示出电源电压控制装置的更具体的实施例。
图9示出图8的控制波形。
图10示出图8的swcell1的有效配置方法的实施例。
图11示出图8的swcell1的非有效配置方法的实施例。
图12示出在数据通路电路中使用了图8的实施例时的设计例。
图13是示出电源电压控制装置的与图6不同的其它实施例。
图14A，14B示出电源电压控制装置的与图6不同的其它实施例。
图15示出电源电压控制装置的与图6不同的其它实施例。
图16示出本发明的芯片试验顺序的实施例。
图17示出本发明的芯片端子构造的实施例。
图18示出本发明的芯片电源端子构造的实施例。
图19A，19B示出氧化膜厚度薄的晶体管的漏极电流(Id)与栅极电压(Vgs)的依存关系。
具体实施方式
实施例
图1A，1B示出本发明的基本实施例。vdd是电源电压电位，vss是接地电位，vbp是PMOS的衬底偏置电位，vbn是NMOS的衬底偏置电位，100是包括MOS晶体管的电路，101是电源电压控制电路，102是衬底偏置控制电路，103是状态控制线。
状态控制线103为「L」时，通过电源电压控制电路101在vdd上施加1.8V，在vss上施加0V。另外，通过衬底偏置控制电路102在vbp上施加1.8V，在vbn上施加0V。电路100成为有效状态能够进行高速动作。
另一方面，在状态控制线103为「H」时，通过电源电压控制电路101在vdd上施加0.9V，在vss上施加0V。另外，通过衬底偏置控制电路102在vbp上施加3.3V，在vbn上施加-2.4V，电路100成为备用状态。在该状态下，
1)由于衬底偏置电位比各MOS晶体管的源极电位深，因此根据衬底偏置效果电路100的MOS晶体管的阈值电压升高。
2)由于漏极电压下降，根据DIBL(漏诱生势垒降低)现象电路100中的MOS晶体管的阈值电压升高。
根据这两个效果，能够比图5的以往例的备用状态大幅度地抑制由于亚阈值漏泄电流产生的功耗增加。进而，由于DIBL现象栅极长度越短越明显，因此具有如果进行微细化则增加其效果的特征。
本发明利用电源电压的控制与衬底偏置的控制的相乘效果，如果漏源间电压较小的状态与加深衬底偏置的状态同时存在，则在该范围内可以得到亚阈值漏泄电流降低的效果。关于在向各状态转移时的使电源电压值变化的定时与使衬底偏置值变化的定时，哪一个先变化均可。
要注意的是，希望通过向各状态转移，电路100不产生误动作。例如，从电路100的动作完全停止后向各状态转移的控制也有效。转移过程中由于电源电压和衬底偏置值发生变化，因此电路100的延迟特性等也发生变化。如果电路100的动作余量对于这些电压变动具有充分的余地，则能够在使电路100进行动作时向各状态转移，但通常在动作中向各状态转移有可能成为误动作的根源。
另外，在电路100的动作仅能够保证有效时的电源电压值和衬底偏置值的情况下，在从备用状态转移到有效状态时开始使电路100进行动作，需要检测电源电压值和衬底偏置值确定为有效状态的值以后进行。该检查既可以监视各电压值，也可以采取用定时器等仅等待各电压值达到预定的电压的时间这样的方法。使用任一种方法都能够防止电路100的误动作。
图2是本发明更具体的实施例。这里作为例子，CKT0电路包括高电压系统电路块CKT1和低电压系统电路块CKT2。高电压系统电路块CK1和低电压系统电路块CKT2中有效时的动作电压不同。另外，构成为使得仅能够控制构成低电压系统电路CKT2的MOS晶体管的衬底偏置电位，不控制构成高电压系统电路CKT1的MOS晶体管的衬底偏置电位。
vddq，vdd是电源电压，有效时在这里施加3.3V以及1.8V。vss是接地电位，vbpq是提供备用时施加到PMOS的衬底偏置的电压的电源电压，虽然没有特别的限定，然而在这里与vddq相同是3.3V。vbp是衬底偏置电位，vbn是NMOS的衬底偏置电位。STBC1是控制用MOS晶体管构成的电路CKT2的衬底偏置的衬底偏置控制电路，BAT1是电池，DC1，DC2是DC-DC变换器，STBC2是备用控制电路，D10～D14是二极管。
首先说明图2的电源系统。在衬底偏置控制电路STBC1中，使用DC-DC变换器DC1把从电池BAT1升压后供给用于发生备用时的衬底偏置电位的电源vbpq。该电位与vddq的电位相同是3.3V。另外，高电压系统电路CKT1用以3.3V进行动作的电路构成，由vddq端子供电。进而，低电压系统电路CKT2的电源从vdd端子供给，在vdd端子上用DC-DC变换器DC1升压了的3.3V的电源(V10)用DC-DC变换器DC2降压后，通过二极管D10供给。DC-DC变换器DC2的降压电位vdd的值设定为1.8V。DC-DC变换器DC2和由二极管D10构成的通路并联地与由二极管D11～D14构成的通路连接。
其次说明衬底偏置系统。电路CKT2中的MOS晶体管的衬底偏置vbp，vbn由衬底偏置控制电路控制。另外，高电压系统电路CKT1以及低电压系统电路CKT2中的MOS晶体管的衬底偏置的值没有特别限定。
另外，图中虽然没有特别地记述上述电源系统以及衬底偏置系统的信号以外的信号布线等，然而其结构没有特别限定。
图3示出图2实施例的电路有效时以及备用时的控制方式。电路CKT2在有效状态时在电路CKT2的电源端子vdd上供给1.8V。1.8V的供电通过把DC-DC变换器DC2发生的电压用二极管DC10降压后进行供给。一个二极管DC10的电压降Vf大约是0.6V。从而，4个二极管D11～D14的电压降成为2.4V，如果DC-DC变换器动作二极管D11～D14成为断开状态，则使得V11的电位成为1.8V。另一方面，构成电路CKT2的MOS晶体管的衬底偏置vbp，vbn上通过衬底偏置控制电路STBC分别施加1.8V以及0V。
电路CKT2在备用状态1时，与有效状态时相同在电路CKT2的电源端子vdd上供给1.8V。另一方面，在构成电路CKT2的MOS晶体管的衬底偏置vbp，vbn中，由衬底偏置控制电路分别施加3.3V以及-1.5V。由于根据衬底偏置效果，构成电路CKT2的MOS晶体管的阈值电压升高，因此能够抑制由于电路CKT2的亚阈值漏泄电流产生的功耗增加。
另外，电路CKT2在备用状态2时，备用控制电路STBC2使DC-DC变换器DC2关断，停止通过二极管D10的1.8V的供电。由此V11的电位虽然下降，然而，通过由二极管D11～D14组成的通路的导通，V11的电位不下降到小于0.9V(＝3.3V-0.6V×4)。其结果，在CKT2的电源端子vdd上供给0.9V。另一方面，与备用状态1相同在构成电路CKT2的MOS晶体管的衬底偏置vbp，vbn上由衬底偏置控制电路分别施加3.3V以及-1.5V。
如前面记述的那样，栅极长度(Lg)短的MOS晶体管的亚阈值漏泄电流表现出
(1)不仅栅极电压，而且对于漏极电压也呈指数函数地变化。
(2)如果加深衬底偏置，则加大了上述漏极电压依存性。
这样的所谓基于DIBL(漏诱生势垒降低)的特征。
这里，在图3的备用状态2下，
(1)与备用状态1比较，电路CKT2中的MOS晶体管的漏极电压低。
(2)PMOS的衬底偏置电位相对于备用状态1的1.5V(＝3.3V-1.8V)，成为2.4V(＝3.3V-0.9V)。
在备用状态2下，根据上述(1)以及(2)的DIBL现象的效果加大，备用状态2下与备用状态1相比能够抑制由亚阈值漏泄电流产生的电路CKT2的功耗增加。另外，如图19A，19B所示通过晶体管关断时不流过GIDL电流，还能够在状态2下削减漏泄电流。
图4示出其它的实施例。这是相对于图3中备用状态2下衬底偏置电位vbp，vbn的值抑制为与状态1相同的值，在图4的备用状态3下控制使得NMOS的衬底偏置电位vbn成为比备用状态2的值(-1.5V)更深的值(-2.4V)的实施例。该控制通过使衬底偏置控制电路STBC1监视vdd电位和vbpq电位，设计发生衬底偏置电位vbp，vbn就能够实现。通过这样做，在图4的备用状态3下与图3的备用状态2时相比，可以施加更深的衬底偏置。这里，在图4的备用状态3下
(1)与备用状态1比较，电路CKT2中的MOS晶体管的漏极电压低。
(2)PMOS的衬底偏置电位相对于在备用状态1的1.5V(＝3.3V-1.8V)，成为2.4V(＝3.3V-0.9V)，进而NMOS的衬底偏置电位相对于备用状态1的-1.5V，成为-2.4V。
在备用状态3下，根据上述(1)以及(2)，与图3的备用状态2相比，进一步抑制由亚阈值漏泄电流产生的电路CKT2的功耗增加。
特别是，在备用状态3下，如上述(2)那样在电路CKT2中的MOS晶体管上加大比备用状态1时更深的衬底偏置，MOS晶体管的漏极·阱或者阱·阱之间的电压由于减少电源电压vdd因此与备用状态1时相同。从而，通过这种深的衬底偏置的施加，在MOS晶体管的漏极·阱或者阱·阱之间不发生较大的电位差。由此，具有不增加流过pn结的结漏泄电流而能够很深地施加衬底偏置这样的效果。
图2中，电路CKT1适用于作为电路CKT0与设置在电路CKT0外部的其它设备之间进行信号存取时使用的I/O电路。由于I/O电压需要取为与外部设备之间所决定的某范围内的值，因此有时发生I/O电压在vdd电压处于备用状态2或者备用状态3下变化的情况时不是某决定值的不良情况。由于vddq电压3.3V即使在上述备用状态2或者备用状态3时电压值不变化，因此能够用作为I/O电路的电源电压。
如以上那样，本发明中备用时比有效时更深地施加衬底偏置，进而降低供给到电路的电源电压。与以往例那样单纯地在备用时施加衬底偏置相比较，由上述DIBL现象产生的效果能够大幅度地减少亚阈值漏泄电流。进而，不会使MOS晶体管的漏极·阱或者阱·阱之间的pn结的电位差加大(不加大pn结漏泄)，与以往方式相比能够比较深地施加衬底偏置。另外，根据衬底偏置效果能够提高阈值电压，降低亚阈值漏泄电流，在此基础上，通过该深的衬底偏置进而具有能够使得减少由上述DIBL现象引起的亚阈值漏泄电流的效果加大。另外，还能够抑制由GIBL电流引起的漏泄电流的增加。
关于降低电源电压时的衬底偏置值，没有特别的限制。在电源电压低的备用状态时，可以施加比有效状态时深的衬底偏置。
关于备用时降低电源电压时的电源电压值，可以是没有消去施加了其电源电压的电路内部的存储器电路(锁存器或者寄存器等存储信息的电路)的存储内容的电源电压值。或者，可以是对于软件错误具有充分承受力的电压值。如果电源电压值相当低则由于难以保持上述存储内容，因此在图1和图2的实施例中设定为0.9V。该最低电压值由于依赖于构成电路的MOS晶体管的阈值电压，因此在这里没有特别限定。
通过设定为能够保持存储器电路中的内容的电源电压值，因此在从备用状态2和备用状态3转移到有效状态时，能够完全地恢复转移到备用状态之前的状态。能够缩短备用状态与有效状态的转移时间。
另外，在备用状态2或者备用状态3的状态下，由于亚阈值漏泄电流或者pn结漏泄电流(包括GIDL电流)小，因此具有能够容易地根据流过电源vdd的电流值进行电路CKT0的半导体集成电路装置的选择的IDDQ试验这样的特征。另外，作为解决pn结漏泄电流影响的其它方法，还考虑进行电源电流测定的同时通过测定及计算流过衬底的衬底电流，求出伴随IDDQ试验的电源电流的方法，如果用以下所示的本发明的方法进行，则能够更简单地实现IDDQ试验。
所谓IDDQ试验，是晶体管不进行开关动作的静止时测定芯片的电源电流，检测有无故障的试验方法。如果没有故障，则静止时仅流过很小的电流。如果有故障则会流过很大的电流。作为试验方法，与主流的功能试验(Function test)相比，具有能够以较少的试验图形检测很多故障的特征。然而，本发明者发现在以往的IDDQ试验中存在以下的问题。
(A)在用低阈值晶体管构成的LSI中，晶体管不进行开关动作的静止时由于流过由亚阈值漏泄电流产生的漏泄电流，因此不能够区分伴随着故障的电流和由上述亚阈值漏泄电流产生的漏泄电流，难以进行IDDQ试验。另一方面，在IDDQ试验时施加衬底偏置减少由于上述亚阈值漏泄电流产生的漏泄电流的方法中，由于上述pn结漏泄电流(包括GIDL电流)难以进行试验。
(B)与功能试验相比较，由于电流测定方面需要时间因此将增加试验成本。
(A)的问题通过在IDDQ试验中测定电流时在本发明的备用状态2或者备用状态3的状态下进行测定(以下，称为本发明的电流测定方法)能够解决。根据该方法，在发生故障时，由于流过电源vdd的电流和与正常情况下流过电源vdd的电流之比加大，因此容易进行故障检测。
另一方面，老化是在芯片上施加比通常高的电压或者有时施加低的电压，对于芯片施加严格的条件焙烧出现初始不良。对于老化时的温度条件等在这里不特别限定。另外，有使芯片进行动作进行老化的方法和不进行动作进行老化的方法，这里也没有特别限定。另外，把老化称为加速试验或者老化试验，在这里意义相同。
进而，在老化时有施加和不施加衬底偏置的方法，对于这些也都没有特别限定。由于亚阈值漏泄电流温度越高越具有增加的倾向，因此在高温下进行老化时具有由子阀漏泄电流产生的过热危险性。因此，如果施加衬底偏置进行老化试验，能够使亚阈值漏泄电流减少，能够防止过热。老化与IDDQ试验的关系，能够选择以下两种方法。
(1)进行了老化以后测定芯片的电流值进行不良选择。
(2)在老化的前后测定芯片的电流值，根据电流值的不同进行不良选择。
(2)的方法中与(1)的方法相比较，具有根据老化易于检测潜在的不良加速的优点。另一方面，(1)的方法由于能够用一次电流测定进行不良选择，因此具有减少试验时间的优点。在上述(1)(2)两种电流测定中都能够使用本发明的电流测定方法。
图16中，对于(1)方法以流程示出其流程的一例(对于(2)的方法由于也能够同样进行，因此在这里省略说明)。首先，在步骤1601，1602中，把电源电压提高到高于通常动作电压的1.8V进行老化，焙烧故障。接着，在步骤1603，1604中，把电源电压降低到低于通常动作电压进而施加衬底偏置进行电流测定(本发明的IDDQ电流测定方法)。在步骤1605中，如果测定的电流大于某个值则判别为不良品。然后，优良品在步骤1606，1607中在芯片上施加通常电源电压，进而，不施加衬底偏置进行功能试验(Functiontest)。然后，在步骤1608中根据其功能试验结果进行选择。对于步骤1601～1607的周围温度等的环境不特别限定。
这里，通过步骤1602中的试验程序的执行，进行芯片的选择。另外，在执行该程序中，也可以包括在IDDQ试验之前进行对芯片的试验图形输入。使用某种扫描在输入试验图形的情况下也能够在步骤1602进行其输入。进而，步骤1606的芯片电源电压在芯片的动作电源电压范围中，可以选择最差条件(例如vdd＝1.6V)。
另外，例如在步骤1605中为了进行选择，也可以使用在流过大于某绝对值的电流时判断为故障的方法，然而半导体集成电路装置以某个制造单位制造的情况下，在其制造单位(例如组或者晶片单位)内进行统计，在制造单位内显示出偏离统计标准值的电流值(例如偏离3σ以上的电流值)的产品判断为不良品。或者也可以使用上述两个方法进行判断。如果MOS晶体管的阈值电压分散则漏泄电流加大变化，因此按制造单位很大地分散。然而，如果是相同的制造单位内则由于显示出比较均匀的特性，因此上述统计的不良判定有效。
对于IDDQ试验的第2个问题(B)，虽然能够通过测定芯片的电源电流的IC试验器等的电流测定装置的改良得到某种程度的解决，然而在试验之前使衬底偏置变化的情况下需要用于驱动衬底的时间。在其芯片内部发生衬底电压的情况(例如图1中，在衬底偏置控制电路内具有电压发生电路的情况)下，一般由于芯片内的电压发生电路的驱动能力不大，因此把衬底进行驱动达到规定的电压需要比较长的时间。
为了解决该课题，在图17的实施例中使得能够从芯片外部供给衬底偏置用的电源。图17中，1700示出芯片，该芯片1700除去具有电源焊盘1701，1702以外还具有衬底焊盘1703，1704。
电源焊盘1701，1702连接在电路的电源端子上，衬底焊盘1703，1704连接在构成电路的晶体管的衬底端子上。1706不一定需要，然而相当于图2的衬底偏置控制电路STBC1，是位于芯片内部的衬底偏置控制电路。1705是芯片中的电路的例子，在这里为了简单化图示出反相器的例子。
在IDDQ试验时，从芯片外部的电源焊盘1701，1702上供给电压的同时，在衬底焊盘1703，1704上也供给电压。一般芯片外部的装置(例如IC试验器等)的电压供给能力强，因此能够在短时间内把电源电压和衬底偏置的值稳定在所希望的值。
另外，在把该芯片封装时，电源焊盘用屏蔽接地等连接封装的管脚。衬底焊盘1703，1704不特别需要用屏蔽接地等连接封装的管脚，例如，在IDDQ试验之前需要使芯片封装进行动作的情况下可以进行连接。
作为其它的本发明的解决方案，有构成在芯片内安装的电压发生电路，使得能够在试验时高速驱动衬底偏置的方法。具体的一个方法是准备2种以上的电压发生电路，把其中的一个作为IDDQ试验专用的方法。利用该电压发生电路的功耗不必在意这一点，采用能够把衬底偏置高速地稳定在某个值的电路结构。另一方面，对于为了降低芯片待机时的电流所使用的电压发生电路采用低电力的结构。这样，通过根据用途分开使用电压发生电路，能够解决上述问题点(B)。当然，也可以构成为用一个电压发生电路，具有多个动作状态，在各种用途以最佳的动作标准进行动作。
如果使用应用了以上所说明的本发明的IDDQ电流测定方法的IDDQ试验，则通过与其组合的各种试验项目(包括老化)，能够以各种组合进行芯片的试验。然而，本发明中至少在IDDQ试验时把电源电压降低到低于芯片通常动作时的电源电压(通常电压)，进而可以施加比芯片的通常动作时深的衬底偏置，进行电流测定，其组合没有特别限定。另外，本发明的IDDQ电流测定方法中，也可以在衬底偏置保持不变的状态下，只把电源电压降低到低于通常电压，不施加衬底偏置进行测定。总之，在芯片的选择试验时所进行的IDDQ试验时的电流测定的过程中，可以调整电源电压值和衬底偏置值，使得芯片的电源之间流过的亚阈值漏泄电流和pn结漏泄电流(包括GIDL电流)减小。
关于在上述IDDQ试验时降低电源电压时的电源电压值可以是没有消除施加了其电源电压的芯片内的存储器电路(锁存器和SRAM或者寄存器等存储信息的电路)的存储内容的电源电压值。一般如果过低地降低电源电压值，则难以进行上述存储内容的保持，进而电路的动作可能不稳定，在电源端子之间流过亚阈值漏泄电流以外的其它原因产生的电流。该最低电压值由于依赖于构成电路的MOS晶体管的阈值电压，因此在这里不特别限定。只要能够判断故障，则可以是比没有消除上述存储电路的存储内容的最低电压更低的电压值。
另外，在芯片中，通常动作时有用两种以上的电源电压进行动作的情况，对于各个电压进行IDDQ试验的情况下，既可以使用上述本发明的各种方法同时测定所有电源的电流，也可以按照每一个或者每几个的顺序进行测定。
还有，在芯片中，有包括如恒定电流源电路那样，在通常动作时也在电源端子之间流过少量电流的电路的情况(以下，把这些电流称为恒定电流)。这种情况下，由于不能够区别是由故障产生的电流还是恒定电流，因此不能够正常进行IDDQ试验。这种情况下，可以如图18那样构成芯片。图18中，1800示出这样的芯片。电路群1801示出上述流过恒定电流的电路群，电路群1802示出不流过恒定电流的电路群。电源焊盘1803和1804连接电路群1801，电源焊盘1805和1806连接电路群1802。1807和1808是半导体开关。图18中分别仅示出各一个，然而这是为了简化图画，并不是特别限定各个数目。另外，衬底偏置关联端子的连接与图1到图17的相同，在这里省略。
IDDQ试验时关断开关1807和1808，使用电源焊盘1805和1806进行本发明的IDDQ电流测定方法(当然这时，在电源焊盘1803和1804上也施加预定的电压)。能够不受流过恒定电流的电路1801的影响进行芯片1800的IDDQ试验。
另一方面，在这些试验以外时，使开关1808接通连接电源焊盘1804和1806，使开关1807接通连接电源焊盘1803和1805。也可以不使用开关1807，1808，而在芯片外部分别用屏蔽接地连接电源焊盘1804和1806，以及电源焊盘1803和1805，也可以在印刷衬底(PCB)上把它们进行连接。不过，如图18那样在芯片内部使用开关低阻抗地连接的方法能够防止电路1801和电路1802的电源电压电平由于噪声等偏移，能够防止误动作和功耗的增加。
开关1807和1808的构成方法没有特别限定，可以用CMOS开关构成。另外，电源焊盘1803如果是正电源一侧(vdd)，电源焊盘1804如果是负电源一侧(vss)，则开关1807最好用PMOS，开关1808最好用NMOS构成。这些开关的控制方法也没有特别限定。
图2中把用DC-DC变换器DC1升压了的电压用DC-DC2变换器降压后作为vdd电压供给。与此不同，也可以用DC-DC变换器DC2把来自电池BAT1的电压直接降压或者升压后作为vdd电压。这种情况下由于可以从电池BAT1在DC-DC变换器一级得到vdd电压，因此能够进行高效率的电压变换。
图13是与图2不同的其它的实施例。BAT2是电池，与图2的区别在于不是从DC-DC变换器DC1进行备用时的对vdd的电压供给，而是从电池BAT2进行。备用时从与电池BAT1不同的其它电池供给电路CKT0的电源。能够把电池的开路电压更小的电池使用为电池BAT2。电池BAT2没有特别限定，镍氢电池和镍镉电池从其开路电压考虑比较适宜。
对于本发明的备用状态2或者备用状态3的实现方法，不限定于图2和图13的结构。例如，对于图2的使用了DC-DC变换器DC2和由二极管D10构成的通路以及由二极管D11～D14构成的通路的电源电压的切换办法，如果使DC-DC变换器DC2具有输出电压切换功能则可以同样实现。
图14A、14B示出该实施例。图14A中代替图13所示的二极管开关使用电源切换器PSW。电源切换器PSW在Vin的电压大于某基准电压时使Vin与Vout短路。另外，低于某基准值时使Vbat与Vout短路。通过该方法与使用二极管开关的情况相同能够自动进行电源的切换。
图14(B)是电源切换器的实施例。301是比较器，302是基准电压发生器，305和306是反相器，307和310是PMOS晶体管，308和309是二极管。用比较器301把Vin的电压值与基准电压发生器302的输出进行比较，比较结果输出到304中。根据该比较结果接通PMOS晶体管307和310的某一个。二极管308，309用作为流过PMOS晶体管的电流驱动能力以上的电流时的旁路。由于PMOS晶体管需要电流驱动能力，因此只要是制造工艺方面能够使用则也可以使用双极型晶体管。虽然在使用了二极管开关的图2的方法中二极管的电压降Vf是一个问题，然而在图14的方式中不产生该问题。
图15是另一个实施例。这里，电池BAT由BAT1和BAT3这两个构成，有效时使用电池BAT1，备用时使用电池BAT3。另外，在电路CKT0内部安装着发生备用时的电路CKT2的电源电压的电源电路320。电源电路320由运算放大器322和PMOS晶体管323以及基准电压发生器321构成。这里，基准电压发生器321的输出电压是0.9V。324是vdd电位监视器，如果vdd大于0.9V则关断电源电路320的动作，如果小于0.9V则接通电源电路320的动作。电源切换器PSW如图14(B)所示。
图15中与图2相比较没有备用控制电路STBC2，根据来自DC-DC变换器DC1的电源供给进行备用控制。即，在有效状态下，来自电池BAT1的电源用DC-DC变换器DC1升压或者降压稳定在3.3V以后，通过电源切换器PSW供给vddq以及vbpq。另外，DC-DC变换器DC1的输出还输入到DC-DC变换器DC2中，在那里被降压为1.8v后作为vdd供给到电路CKT0中。vdd电位监视器324监视vdd的电位，由于vdd大于0.9V因此关断电源电路320。
另一方面，在备用状态，停止来自DC-DC变换器DC1的电源供给。由此，电源切换器PSW把电池BAT3的输出Vbat和Vout短路，在vddq和vdpq上供给电池BAT3的电源。另外，由于在DC-DC变换器DC2上不供给电源，因此没有由DC-DC变换器DC2进行的对于vdd的电源供给。vdd电位监视器324监视电位，由于小于0.9V因此把电源电路320接通。由此，与基准电压发生器321的输出电压相同的电位0.9V从PMOS晶体管323供给到vdd上。电池BAT3没有特别的限定，锂电池从其开路电压以及能量密度方面考虑比较适宜。
电源电路320由于不需要线圈等因此易于集成电路化。如果把电路CKT0做在一个半导体芯片上，则具有不需要电路CKT0以外的在备用时使用的特别的电源电路的优点。另外，与图14相同，如果与使用了二极管开关的图2的方法相比较，则具有不存在二极管的电压降Vf的问题。
图2，图14A中，在电路CKT0外部叙述了备用控制电路STBC2，然而也可以设置在电路CKT0内。这种情况下，根据来自电路CKT0的信号使自身的电源电压发生变化。另外，还可以安装在电路CKT1内。电路CKT1的电源电位由于几乎不随vdd电位变动，因此能够容易地进行电路CKT1的电路设计。当然，即使在电路CKT0内也可以在备用控制电路STBC2上供给不同于vdd的其它系统的电源。
以上，在图2，图13，图14A、14B，图15所示的实施例以外还可以得到各种结构。以下，根据图2的结构示出其它的实施例，而只要是具备比有效时更深地施加衬底偏置，进而把供给到电路的电源电压降低的电力减少模式，可以实现备用时的低电力化，则其结构就没有特别的限制。
图6是把图2的电路CKT2在备用状态下如果断开电源则消除保持在电路内的信息后通过电源电压的恢复转移到有效状态时存在故障的电路CKT3与不存在故障的电路CKT4分离的情况的实施例。
在备用时，在即使消去电源也不存在故障的电路CKT4上通过电源开关SW1供给电源vddc。电源开关SW1由备用控制电路STBC2控制，在备用时通过断开电源开关SW1切断电路CKT4的电源供给。由此，能够减少由流过电路CKT4的亚阈值漏泄电流产生的功耗。
在备用时，断开电路CKT3的电源时，在电路CKT3和电路CKT4之间的接口上需要输出固定电路和输入固定电路使得通电的电路CKT3不发生误动作，而由于如果使用NAND和NOR这样的CMOS电路则能够简单地实现因此在这里省略说明。
使用本发明图1的方法削减备用时的亚阈值漏泄电流，进而如图6的方式那样通过与切断即使断开电源也不存在故障的电路的电源的方法相组合，作为系统总体能够进一步实现低电力化。
图7是把图6的电源开关SW1设置在电路CKT0内的情况的实施例。STBC2是备用电源控制电路，控制电路CKT4的电源电压vdd_v以及vss_v。在备用状态下在电路CKT4的电源电压vdd_v以及vss_v上例如施加1.0V以及0.8V。由于在电路CKT4上仅供给0.2V的电位差，因此虽然不能存储在电路CKT4内存储的信息，但是能够大幅度地减少电路CKT4内流过的亚阈值漏泄电流。当然，也可以与图6的情况相同，在vdd_v以及vss_v上施加0.9V完全切断电源。
图8示出电路CKT4以及备用电源控制STBC2的实现方法的实施例。ncell1～ncelln是CMOS逻辑电路，其衬底偏置连接vbp以及vbn。另外，各个单元的电源端子连接虚拟电源vdd_v以及vss_v。CMOS逻辑电路(标准单元)ncell的一个或者它们的组合相当于电路CKT4，另外开关单元(电源电压控制装置)swcell构成备用电源控制电路STBC2的一部分。
在开关单元swcell中，PMOS衬底偏置vbp以及NMOS衬底偏置vbn分别通过MOS晶体管MP1以及MN1连接电源vdd以及vss。从而，PMOS衬底控制信号cbp以及NMOS衬底控制信号cbn分别为‘L’以及‘H’时在衬底偏置vbp，vbn上施加电源电位。另外，PMOS衬底控制信号cbp以及NMOS衬底控制信号cbn分别为‘H’从及‘L’时，从图8未示出的外部电路供给vbp以及vbn电位。
另一方面，虚拟电源vdd_v以及vss_v分别通过MOS晶体管MP2以及MN2连接电源vdd以及vss。从而，电源切换信号pwsw为‘H’时虚拟电源vdd_v以及vss_v分别连接电源vdd以及vss。另外，电源切换信号pwsw为‘L’时虚拟电源vdd_v以及vss_v成为高阻状态，其电位成为由连接在虚拟电源vdd_v以及vss_v之间的电路的漏泄电流等决定的值。
图8中CP1和CP2是为减少电源电压变动而使用的所谓旁路电容器或去耦电容器，但也可以没有该电容器，旁路电容器CP1在降低vdd_v以及vss_v的AC阻抗方面有效。
图9示出动作波形的实施例。在有效状态下PMOS衬底控制信号cbp以及NMOS衬底控制信号cbn分别为0V，1.8V，衬底偏置vbp，vbn上施加电源电位1.8V以及0V。这时，电源切换信号pwsw为1.8V，在虚拟电源vdd_v以及vss_v上分别供给电源1.8V以及0V。
在备用状态4下，在PMOS衬底控制信号cbp以及NMOS衬底控制信号cbn上施加3.3V以及-1.5V，vbp从及vbn上分别施加3.3V以及-1.5V。标准单元ncell1～ncelln的电路中的MOS晶体管的衬底偏置加深，根据衬底偏置效果阈值电压升高可以减少亚阈值漏泄电流。
在备用状态5下，除去备用状态4的状态以外，电源切换信号pwsw成为0V。由此，虚拟电源vdd_v以及vss_v从电源vdd以及vss断开。由此，虚拟电源vdd_v以及vss_v成为由漏泄电流等决定的值(这里是1.0V以及0.V)。标准单元ncell1～ncelln的电路中的MOS晶体管的衬底偏置加深，在根据衬底偏置效果阈值电压升高的基础上，根据DIBL现象ncell1～ncelln电路中的MOS晶体管的阈值电压相当高。由此能够大幅度地减少亚阈值漏泄电流。
关于MOS晶体管MP1，MP2，MN1，MN2的阈值电压没有特别限定，而如果设定为低阈值电压则由于流过漏泄电流作为总体难以谋求低电力化。因而可以使用高阈值电压的MOS晶体管。其中，对于MOS晶体管MP2以及MN2，在备用时由于较深地施加衬底偏置，因此MP2以及MN2的阈值电压升高。从而，在MOS晶体管MP2，MN2中能够使用低阈值MOS晶体管。
关于MOS晶体管的氧化膜厚度，由于在备用时，高电压施加到栅极源极或者栅极漏极之间，因此MOS晶体管MP1以及MN1的氧化膜需要比标准单元ncell1中的MOS晶体管的氧化膜加厚。另一方面，关于MOS晶体管MP2以及MN2的氧化膜，由于在栅极源极或者栅极漏极之间不施加高电压，因此可以是与标准单元ncell1中的MOS晶体管的氧化膜相同的氧化膜厚度。
通过大量设置图8的开关单元swcell1，在有效时能够把衬底偏置vbp以及vbn与虚拟电源vdd_v以及vss_v分别低阻抗地连接到电源vdd，vss上。
图10以及图11是开关单元swcell的配置方法的实施例。由于虚拟电源vdd_v以及vss_v对于ncell1～ncelln成为电源线，因此为了进行高速动作需要其阻抗尽可能减小。如果大量配置开关单元swcell1由此虽然成为低阻抗，然而数量存在界限，而且大量的配置将导致面积增加。
图10示出了有效的开关单元swcell1的配置方法。图10中被处理的信号的流程取图中所示的X方向。图10中ncell2和ncell5或者ncell1和ncell4同时动作，而ncell2和ncell1以及ncell5和ncell4不同时进行动作。从而，在一个虚拟电源vdd_v以及vss_v上连接的电路中同时动作的电路数目减少。
图11示出其它的例子。图11中被处理的信号流程取为图示的Y方向。图11中ncell2和ncell3或者ncell4和ncell5能够同时动作的可能性很高。从而，一个虚拟电源vdd_v以及vss_v上连接的CMOS电路多数同时动作。
通过设计使得一个虚拟电源上连接的电路多数不同时动作那样信号流程的方向与虚拟电源的方向相平行，能够抑制虚拟电源中流过的电流峰值。如果降低电流峰值则使在相同电源阻抗的情况下发生的电源冲击的量减少，因此实际上与把虚拟电源取为低阻抗等价。从这一观点出发可以说图11与图10相比是无效率的swcell1的配置方法。
图10的电源网和信号流程的设计，例如通过数据通路的设计能够容易地实现。由于数据通路的信号流程规则，因此能够设计使得与虚拟电源平行。
图12是电源布线vdd、vss，衬底偏置控制线vbp、vbn、cbp、cbn以及电源切换线pwsw的设计例。在图的横方向上用M1(第1层金属布线)布线了的vdd、vss、vbp、vbn被平行布线。在纵方向上以M2(第2层金属布线)布线了的vdd、vss、vbp、vbn、cbp、cbn、pwsw沿着swcell上进行布线，在M1和M2的交点vdd、vss、vbp、vbn分别连接成网格形状。通过把数据通路的信号流程取为图示的信号流程的箭头方向，能够抑制一个虚拟电源上连接的电路的同时动作数目。图中的符号示出与图11以前所示部分相同的部分。
本发明的方法的主要效果如下。
(1)根据衬底偏置效果以及由DIBL现象产生的阈值电压的变化，能够抑制备用状态下的由亚阈值漏泄电流产生的功耗增加。
(2)不加大MOS晶体管的漏极阱或者阱阱之间的电压，能够实际地在MOS晶体管上施加深的衬底偏置。
虽然结合实施例叙述了本发明，然而，在这些实施例和后附的权利要求定义的本发明的范围和精神内，根据本公开的发明，可以使得普通的技术进行各种变形。

Claims (8)

1.一种半导体装置，特征在于：
具有
包括PMOS晶体管和NMOS晶体管的电路；
向上述PMOS晶体管和上述NMOS晶体管供给第1电源电压和电位比上述第1电源电压低的第2电源电压的电源电压控制电路；
向上述PMOS晶体管供给第1衬底偏置电压和向上述NMOS晶体管供给第2衬底偏置电压的衬底偏置控制电路，
上述PMOS晶体管以及上述NMOS晶体管的栅极氧化膜厚分别小于5nm；
在第1状态下，上述衬底偏置控制电路将上述第1衬底偏置电压控制为第1电压，将上述第2衬底偏置电压控制为第2电压，上述电源电压控制电路将上述第1电源电压控制为第3电压，将上述第2电源电压控制为第4电压，
在第2状态下，上述衬底偏置控制电路将上述第1衬底偏置电压控制为比上述第1电压高的电位，将上述第2衬底偏置电压控制为比上述第2电压低的电位，上述电源电压控制电路将上述第1电源电压控制为比上述第3电压低的电位，将上述第2电源电压控制为上述第4电压。
2.一种半导体装置，特征在于：
具有
包括PMOS晶体管和NMOS晶体管的电路；
向上述PMOS晶体管和上述NMOS晶体管供给第1电源电压和电位比上述第1电源电压低的第2电源电压的电源电压控制电路；
向上述PMOS晶体管供给第1衬底偏置电压和向上述NMOS晶体管供给第2衬底偏置电压的衬底偏置控制电路，
在第1状态下，上述衬底偏置控制电路将上述第1衬底偏置电压控制为第1电压，将上述第2衬底偏置电压控制为第2电压，上述电源电压控制电路将上述第1电源电压控制为第3电压，将上述第2电源电压控制为第4电压，
在第2状态下，上述衬底偏置控制电路将上述第1衬底偏置电压控制为比上述第1电压高的电位，将上述第2衬底偏置电压控制为比上述第2电压低的电位，在降低上述PMOS晶体管以及上述NMOS晶体管的亚阈值漏泄电流的同时，上述电源电压控制电路将上述第1电源电压控制为比上述第3电压低的电位，将上述第2电源电压控制为上述第4电压，由此通过DIBL效果进一步降低上述亚阈值漏泄电流。
3.如权利要求2中记述的半导体装置，特征在于：
在上述第2状态下，上述电源电压控制电路把上述第1电源电压控制为比上述第3电压低的电位，把上述第2电源电压控制为上述第4电压，由此降低结漏泄电流。
4.一种半导体装置，特征在于：
具有
供给第1电源电压和作为比上述第1电源电压的电压值低电位的第2电源电压的第1电路；
供给作为比上述第1电源电压的电压值高电位的第3电源电压和作为比上述第3电源电压低电位的第4电源电压的第2电路；
控制供给到包含在上述第1电路中的PMOS晶体管的第1衬底偏置电压以及供给到包含在上述第1电路中的NMOS晶体管的第2衬底偏置电压的衬底偏置控制电路，
在第1状态下，上述衬底偏置控制电路将上述第1衬底偏置电压控制为第1电压，将上述第2衬底偏置电压控制为第2电压，
在第2状态下，上述衬底偏置控制电路把上述第1衬底偏置电压控制为比上述第1电压高的电位，把上述第2衬底偏置电压控制为比上述第2电压低的电位，
在上述第2状态下，供给到上述第1电路的上述第1电源电压被控制为比上述第1状态下的电压值低的电压，供给到上述第1电路的上述第2电源电压维持在上述第1状态下的电压值，供给到上述第2电路的上述第3电源电压维持在上述第1状态下的电压值。
5.如权利要求4中记述的半导体装置，特征在于：
在上述第2电路中包括输入输出电路。
6.如权利要求4或5中记述的半导体装置，特征在于：
在上述第1电路，上述第2电路以及上述衬底偏置控制电路中具有供给电源电压的电源电压控制电路。
7.如权利要求6中记述的半导体装置，特征在于：
上述电源电压控制电路把上述第3电源电压的电压值供给到上述第2电路以及上述衬底偏置控制电路，
上述衬底偏置控制电路在上述第2状态下，把以上述第3电源电压的电压值作为衬底偏置值的衬底偏置电压供给到上述PMOS晶体管。
8.如权利要求6中记述的半导体装置，特征在于：
上述电源电压控制电路还具有包括PMOS晶体管，运算放大器和基准电压发生电路的电源电压发生装置，
上述电源电压发生装置中PMOS晶体管的源漏路径设置于供给上述第1电源电压的第1电源线和第2电源线之间，上述电源电压发生装置中PMOS晶体管的栅极通过上述运算放大器的输出来控制，上述运算放大器的输出通过上述电源电压发生装置中PMOS晶体管的源电位和上述基准电压发生电路的输出之间的差别来控制，
在上述第2状态下，从上述电源电压发生装置把上述第1电源电压供给到上述第1电路。
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