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CN117075683A - 时钟门控组件、多路复用器组件以及分频组件 - Google Patents

时钟门控组件、多路复用器组件以及分频组件 Download PDF

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CN117075683A
CN117075683A CN202310951133.6A CN202310951133A CN117075683A CN 117075683 A CN117075683 A CN 117075683A CN 202310951133 A CN202310951133 A CN 202310951133A CN 117075683 A CN117075683 A CN 117075683A
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CN
China
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clock
signal
component
control circuit
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Application number
CN202310951133.6A
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李宰坤
金硪灿
宋陈煜
李栽荣
崔然植
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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Abstract

本发明提供一种时钟门控组件、一种时钟多路复用器组件以及一种时钟分频组件。片上系统包含多个知识产权块和时钟管理单元，时钟管理单元被配置成对知识产权块中的至少一个执行时钟门控。知识产权块和时钟管理单元使用完全握手方法彼此连接。完整握手方法可以包含以下项中的至少一个：知识产权块将请求信号发送到时钟管理单元以开始提供时钟信号或停止提供时钟信号；以及响应于接收请求信号，时钟管理单元将确认信号发送到对应知识产权块。本发明的片上系统的消耗功率低，且本发明的驱动片上系统的方法可以防止片上系统消耗太多功率。

Description

时钟门控组件、多路复用器组件以及分频组件
本申请是中国申请号为201710608445.1，发明名称为“片上系统、时钟门控组件、多路复用器组件以及分频组件”的专利申请的分案申请，原申请的申请日是2017年07月24日。
技术领域
本发明涉及一种半导体装置。
背景技术
随着计算机、通信和广播的逐渐融合，对专用集成电路(application specificintegrated circuit,ASIC)和专用标准产品(application specific standard product,ASSP)的需求由于对片上系统(system-on-chip,SoC)的需求而改变。另外，趋向于更轻、更薄、更紧凑和更高性能信息技术(information technology,IT)装置是驱动SoC的发展的一个因素。
SoC是具有各种功能的功能块(例如，知识产权(intellectual property,IP)块)借助于半导体处理技术的发展集成到其上的单芯片。
随着SoC的集成密度、大小和操作速度增加，功率消耗更大程度上变成一个设计因素。当SoC消耗大量功率时，SoC的温度可能升高。如果温度升高太大，则SoC可能发生故障或可能受损。
因此，需要一种SoC以及可以防止SoC消耗太多功率的驱动SoC的方法。
发明内容
根据本发明概念的示例性实施例，片上系统(system on chip,SoC)包含多个知识产权(intellectual property,IP)块和时钟管理单元(clock management unit,CMU)，所述时钟管理单元被配置成对IP块的至少一个执行时钟门控。IP块和CMU使用完全握手方法彼此连接。
根据本发明概念的示例性实施例，时钟门控组件包含时钟控制电路，所述时钟控制电路被配置成产生操作时钟信号；以及信道管理(channel management,CM)电路，所述信道管理电路被配置成从外部装置接收跨越通信信道的请求信号并且将所述请求信号转发到时钟控制电路。时钟控制电路被配置成根据请求信号选择性地将操作时钟信号提供到外部装置并且将确认(Ack)信号提供到CM电路。
根据本发明概念的示例性实施例，时钟多路复用器组件包含时钟控制电路，所述时钟控制电路被配置成基于第一选择信号而选择第一时钟信号和第二时钟信号中的一个、基于所述选定时钟信号而产生操作时钟信号并且响应于请求信号而选择性地输出所述操作时钟信号；以及信道管理(channel management,CM)电路，所述信道管理电路被配置成从外部装置接收跨越通信信道的请求信号并且将所述请求信号转发到所述时钟控制电路。
根据本发明概念的示例性实施例，时钟分频组件包含时钟控制电路，所述时钟控制电路被配置成对输入时钟信号执行分频操作以产生分频时钟信号、基于所述分频时钟信号而产生操作时钟信号并且响应于请求信号而将所述操作时钟信号选择性地输出到外部装置；以及信道管理(channel management,CM)电路，所述信道管理电路被配置成从外部装置接收跨越通信信道的请求信号并且将所述请求信号转发到所述时钟控制电路。
根据本发明概念的示例性实施例，操作时钟管理单元(clock management unit,CMU)的方法包含：CMU确定从知识产权(intellectual property,IP)块接收的请求信号是否指示IP块需要进入活动模式和休眠模式中的选定的一个；当请求信号指示IP块需要进入活动模式时，CMU将激活层处的确认(Ack)信号和时钟信号输出到IP块；以及当时钟请求信号指示IP块需要进入休眠模式时，CMU将去激活层处的Ack信号输出到IP块并且停止将时钟信号输出到IP块。
根据本发明概念的示例性实施例，时钟管理单元(clock management unit,CMU)包含控制器电路，所述控制器电路被配置成基于从锁相环或振荡器产生的输出而输出第一时钟信号；多路复用电路，所述多路复用电路被配置成输出所述第一时钟信号和第二时钟信号中的一个；第一时钟分频电路，所述第一时钟分频电路被配置成对所述多路复用电路的输出执行第一分频操作以产生第三时钟信号；速止电路，所述速止电路被配置成选择性地停止第三时钟信号的脉冲以产生第四时钟信号；第二时钟分频电路，所述第二时钟分频电路被配置成对所述速止电路的输出执行第二分频操作以产生第五时钟信号；以及第一时钟门控电路，所述第一时钟门控电路被配置成选择性地输出所述第五时钟信号。
附图说明
通过下文结合附图进行的示例性实施例的描述，本发明概念将变得显而易见且更加容易理解，其中：
图1是根据本发明概念的示例性实施例的半导体装置的框图。
图2是根据本发明概念的示例性实施例的包含在半导体装置中的时钟管理单元(clock management unit,CMU)的框图。
图3是根据本发明概念的实施例的包含在半导体装置中的知识产权(intellectual property,IP)块的框图。
图4说明根据本发明概念的示例性实施例的在CMU的多个时钟控制电路之间的信号传输路径。
图5A说明根据本发明概念的示例性实施例的可以用于CMU中的时钟请求信号和时钟确认信号。
图5B说明根据本发明概念的示例性实施例的可以在CMU中发生的用于时钟请求信号和时钟确认信号的时钟级过渡。
图6说明根据本发明概念的示例性实施例的包含在半导体装置中的时钟门控组件的实施方案。
图7说明根据本发明概念的示例性实施例的包含在半导体装置中的时钟门控组件的结构。
图8是说明根据本发明概念的示例性实施例的包含在半导体装置中的时钟门控组件的行为的时序图。
图9A说明根据本发明概念的示例性实施例的包含在半导体装置中的时钟多路复用器(MUX)组件的实施方案。
图9B说明根据本发明概念的示例性实施例的包含在半导体装置中的时钟MUX组件的有限状态机(finite state machine,FSM)。
图10说明根据本发明概念的示例性实施例的包含在半导体装置中的时钟MUX组件的结构。
图11至20是说明根据本发明概念的示例性实施例的包含在半导体装置中的时钟MUX组件的行为的时序图。
图21A说明根据本发明概念的示例性实施例的包含在半导体装置中的时钟分频组件。
图21B说明根据本发明概念的示例性实施例的包含在半导体装置中的时钟分频组件的FSM。
图22说明根据本发明概念的示例性实施例的包含在半导体装置中的时钟分频组件。
图23是说明根据本发明概念的实施例的包含在半导体装置中的时钟分频组件的行为的时序图。
图24说明根据本发明概念的示例性实施例的包含在半导体装置中的锁相环(phase locked loop,PLL)控制器。
图25说明根据本发明概念的示例性实施例的包含在半导体装置中的PLL控制器电路的多路复用器。
图26和27是说明根据本发明概念的示例性实施例的包含在半导体装置中的PLL控制器的行为的时序图。
图28说明根据本发明概念的示例性实施例的包含在半导体装置中的PLL用户控制器。
图29说明根据本发明概念的示例性实施例的包含在半导体装置中的适配器组件。
图30说明根据本发明概念的示例性实施例的包含在半导体装置中的滞后滤波器的结构。
图31至33是说明根据本发明概念的示例性实施例的包含在半导体装置中的滞后滤波器的行为的时序图。
图34是根据本发明概念的示例性实施例的包含在半导体装置中的电源管理单元(power management unit,PMU)的框图。
图35至39是说明PMU的时钟开/关操作的实例的时序图。以及
图40是根据本发明概念的示例性实施例的半导体装置的框图。
附图标号说明
CLK、CLK0、CLK1、CLK2、CLK3、CLK_IN、CLK_OUT、CLK_RF：时钟信号；
REQ1、REQ2、REQ3、PARENT_CLK_REQ、CHILD_CLK_REQ PARENT_CLK_REQ 0、PARENT_CLK_REQ 1、PARENT_CLK_REQ 2、PARENT_CLK_REQ 3、CLK_REQ：时钟请求信号；
ACK1、ACK2、ACK3、PARENT_CLK_ACK、CHILD_CLK_ACK、CLK_ACK：时钟确认信号；
CH：通信信道；
100、730：时钟管理单元；
101：输入/输出垫；
110：CMU控制器；
120a、120b、120c、120d、120e、120f、120g：时钟组件；
122a、122b、122c、122d、122e、122f、122g：时钟控制电路；
124a、124b、124c、124d、124e、124f、124g：时钟源；
124c：分频电路；
124d：时钟门控电路；
130、132：信道管理电路；
150、300：电源管理单元；
151：CMU接口电路；
152：供电顺序管理电路；
153：扫描转储顺序管理电路；
200：第一知识产权块；
210：第二知识产权块；
220：第三知识产权块；
202：信道适配器；
204：IP核心；
700：半导体装置；
710：中央处理单元；
720：时钟产生器；
740：随机存取存储器；
750：只读存储器；
760：存储器控制单元；
Adapter_CLKGATE：适配器；
ADAPTER_HYSTERESISFILTER：适配器滞后滤波器；
CLKGATE_CLK_REQ：时钟请求；
CLKDIV_DIVCHG_REQ：时钟分频比改变请求；
DIVRATIO：时钟分频比；
DIVCHG_REQ：改变分频比的请求；
DIVCHG_ACK：改变的确认；
EN：启用信号；
EN_FB：反馈信号；
OSC：振荡器；
FSM_CLK_REQ：额外时钟请求；
H-CH：H信道；
I、II、III：部分；
MUXSEL：多路复用器选择信号；
MUX：多路复用器；
MERGE_MUXSEL：多路复用器。
PLL：锁相环；
PREICG：第二逻辑电路；
PARENT_CLK_REQ：时钟停止请求信号；
S0、S1、S2、S3、a1、a2、a3、a4、a5、a6、a7、b1、b2、b3、b4、c1、c2、c3、c4、c5：状态；
SEC_AP_RTL_CLKGATE：时钟门控单元；
SYNC_EN：同步启用信号；
SYNC：第一逻辑电路；
S-CH：S信道；
SEL、SEL_OUT：选择信号；
SEC_AP_RTL_GFMUX：MUX电路；
STATUS：信号；
SEC_AP_RTL_CLKDIV_SKEWLESS：时钟分频电路；
STOPREQ：停止请求信号；
synchronized_CLKDIV_DIVCHG_ACK：输入；
SFR：特殊功能寄存器；
SYSCLK_OSC：系统时钟振荡器；
T1、T2、T3、T4：时间；
Active_PARENT_CLK_REQ、Active_PARENT_CLK_ACK、ADAPTER_CLKDIV、OSCCLK、PLL_FOUT、SEL_REQ0、SEL_REQ1、SEL_ACK0、SEL_ACK1、MUXSEL_ACK[1]、synchronized_MUXSEL_REQ[0]、synchronized_MUXSEL_REQ[1]、MUX_SEL、MUX_STATUS、MUX_SEL_sequential、MUXSEL_REQ0、MUXSEL_ACK0、RefClk、Hch/Data、Hch/Request_lock、Hch/Acknowledge、CHILD_CLK_ACK[c；0]、CHILD_CLK_REQ[c；0]、FILTER_REQ/ACK、FILTERED_REQ、ENABLE_FILTER、EXPIRE_VALU、increase_counter、clear_counter、RefClk、FORCE_AUTOMATIC_CLKGATING：信号；
SEC_AP_RTL_GFCLKMUX、ADAPTER_CLKMUX、SEC_AP_、SFR I/F、ADAPTER_NULL：模块。
具体实施方式
图1是根据本发明概念的示例性实施例的半导体装置的框图。
参考图1，根据本发明概念的示例性实施例的半导体装置包含输入/输出(input/output,I/O)垫101、时钟管理单元(clock management unit,CMU)100、电源管理单元(power management unit,PMU)300和逻辑块(例如，一个或多个逻辑电路)。例如，逻辑块可以实施为一个或多个知识产权(IP)块200至220。在实施例中，IP块是IP核心或作为一方的知识产权的逻辑或芯片布局的可重复使用单元。在实施例中，半导体装置是或包含片上系统(system-on-chip,SoC)。
CMU 100产生将提供到第一至第三IP块200至220中的每一个的操作时钟信号。例如，CMU 100可以产生第一至第三时钟信号CLK1至CLK3。
第一至第三IP块200至220可以连接到系统总线并且通过系统总线彼此通信。在实施例中，第一至第三IP块200至220中的每一个包含处理器、图形处理器、存储器控制器、输入和输出接口块等。
CMU 100可以将第一时钟信号CLK1提供到第一IP块200。CMU 100可以将第二时钟信号CLK2提供到第二IP块210。CMU 100可以将第三时钟信号CLK3提供到第三IP块220。
第一至第三IP块200至220中的任一个可以根据完全握手方法(例如，同步握手)将时钟请求信号传输到CMU 100。时钟请求信号可以指示对应IP块需要CMU 100向其提供时钟信号或需要CMU 100停止向其提供时钟信号。在实施例中，在完全握手方法中，CMU 100用时钟确认信号对时钟请求信号作出响应，所述时钟确认信号指示CMU目前正提供或将提供请求时钟信号，或CMU已停止或将停止提供请求时钟信号。在实施例中，CMU 100对时钟确认信号作出响应，所述时钟确认信号仅指示CMU确认接收时钟请求信号，而不提供关于时钟信号的状态的信息。
例如，第一IP块200可以根据完全握手方法将第一时钟请求信号REQ1传输到CMU100。CMU 100可以响应于第一时钟请求信号REQ1的接收而将第一时钟确认信号ACK1传输到第一IP块200。同时或在传输第一时钟确认信号ACK1之前，CMU 100可以将第一时钟信号CLK1传输到第一IP块200。
在实施例中，CMU 100与第一至第三IP块200至220之间的接口具有完全握手方法的格式。在实施例中，接口可以实施为遵循，但不限于，ARM有限公司的低功率接口(LowPower Interface,LPI)、Q信道接口或P信道接口。
时钟门控可以用于将计算机系统分成小功能块，并且随后切断未使用部分的电源。由于不是计算机的全部部分一直在运行中，因此可以停止未使用部分中的块以减小功率消耗以及所停止块中的热量产生。
根据本发明概念的示例性实施例的CMU 100对不需要操作时钟信号的第一至第三IP块200至220中的一些执行时钟门控。CMU 100可以通过自动地执行时钟门控，而不在IP块操作中产生误差来减小功率消耗。
PMU 300控制半导体装置的电源。例如，当半导体装置进入待机模式时，PMU 300通过切断电源控制电路而切断SoC的电源。此处，PMU 300不断地消耗电力。然而，由于PMU 300消耗的电力远小于整个半导体装置消耗的电力，因此在待机模式下半导体装置的功率消耗显著减小。
具体来说，当SoC处于待机模式时，PMU 300可以切断CMU 100的电源。这可以对应于不存在来自第一至第三IP块200至220的时钟请求的情况。例如，如果IP块中无一者在预定义时间段内作出对时钟信号的请求，则PMU 300可以切断CMU 100的电源。
图2是根据本发明概念的示例性实施例的包含在半导体装置中的CMU 100的框图。
参考图2，CMU 100包含时钟组件120a至120g(例如，时钟门控电路)、信道管理电路(channel management,CM)130和132，以及CMU控制器110。时钟组件120a至120g被配置成产生将提供到IP块200和210的时钟信号，并且信道管理电路130和132安置于时钟组件120f和120g与IP块200和210之间，以提供CMU 100与IP块200和210之间的通信信道CH。CMU控制器110使用时钟组件120a至120g将时钟信号提供到IP块200和210。在替代实施例中，省略信道管理电路130和132，并且最后一个时钟组件提供CMU 100与IP块200和210之间的通信信道CH。
在一些实施例中，由信道管理电路130和132提供的通信信道CH可以实施为遵循，但不限于，ARM有限公司的LPI、Q信道接口或P信道接口。通信信道CH还可以实施为遵循不同通信协议。
时钟组件120a至120g包含时钟源(clock source,CS)124a至124g(例如，时钟信号产生器)和分别控制时钟源124a至124g的时钟控制电路(clock control,CC)122a至122g。时钟源124a至124g可以包含，例如，多路复用器(MUX)电路，时钟分频电路、速止电路和时钟门控电路。
时钟组件120a至120g彼此形成父子关系。在本实施例中，时钟组件120a是时钟组件120b的亲代，并且时钟组件120b是时钟组件120a的子代和时钟组件120c的亲代。另外，时钟组件120e是两个时钟组件120f和120g的亲代，并且时钟组件120f和120g是时钟组件120e的子代。在本实施例中，最接近锁相环(phase locked loop,PLL)定位的时钟组件120a被称为根时钟组件，并且最接近IP块200和210定位的时钟组件120f和120g可被称为叶时钟组件。根据时钟组件120a至120g之间的父子关系，父子关系必然还形成于时钟控制电路122a至122g与时钟源124a至124g之间。
时钟控制电路122a至122g在亲代与子代之间交换时钟请求REQ和时钟请求REQ的确认ACK，并且将时钟信号提供到IP块200和210。
如果IP块200不需要时钟信号，例如，如果IP块200需要处于休眠状态，则CMU 100停止将时钟信号提供到IP块200。
具体来说，信道管理电路130将第一信号传输到IP块200，所述第一信号指示所述信道管理电路将停止在CMU 100或CMU控制器110的控制下提供时钟信号。接收第一信号的IP块200将第二信号传输到信道管理电路130，所述第二信号指示可以在完成处理的操作之后停止提供时钟信号。从IP块200接收第二信号的信道管理电路130请求时钟组件120f，即，其亲代停止提供时钟信号。
在实例中，如果通过信道管理电路130提供的通信通道CH遵循Q信道接口，则信道管理电路130将具有第一逻辑值(例如，逻辑低，在下文中通过参考字符“L”指示)的QREQn信号传输到IP块200作为第一信号。随后，当从IP块200接收具有第一逻辑值的QACCEPTn信号作为第二信号时，信道管理电路130将具有第一逻辑值的时钟请求REQ(例如，信号)传输到时钟组件120f。在此情况下，具有第一逻辑值的时钟请求REQ是指“时钟提供停止请求”。
从信道管理电路130接收具有第一逻辑值的时钟请求REQ(即，时钟提供停止请求)的时钟控制电路122f通过停用时钟源124f而停止提供时钟信号。例如，时钟控制电路122f可以通过将停用信号提供到时钟源124f而停用时钟源124f。因此，IP块200可以进入休眠模式。在此过程中，时钟控制电路122f可以将具有第一逻辑值的确认ACK提供到信道管理电路130。然而，应注意，尽管在传输具有第一逻辑值的时钟提供停止请求之后信道管理电路130接收具有第一逻辑值的确认ACK，但是并不确保停止从时钟源124f提供时钟。在实施例中，确认ACK仅意味着时钟控制电路122f认识到时钟组件120f(即，信道管理电路130的亲代)不再需要将时钟信号提供到信道管理电路130。
同时，时钟组件120f的时钟控制电路122f将具有第一逻辑值的时钟请求REQ传输到作为其亲代的时钟组件120e的时钟控制电路122e。如果IP块210也不需要时钟信号，例如，如果时钟控制电路122e从时钟控制电路122g接收时钟提供停止请求，则时钟控制电路122e通过停用时钟源124e(例如，时钟分频电路)而停止提供时钟信号。因此，IP块200和210可以进入休眠模式。
对于其它时钟控制电路122a至122d，可以通过相同方式执行以上操作。
尽管时钟组件120f的时钟控制电路122f将具有第一逻辑值的时钟请求REQ传输到作为其亲代的时钟组件120e的时钟控制电路122e，但是如果IP块210正运行，则时钟控制电路122e无法停用时钟源124e。仅当IP块210不再需要时钟信号时，时钟控制电路122e才可以停用时钟源124e并且将具有第一逻辑值的时钟请求REQ传输到作为其亲代的时钟控制电路120d。也就是说，仅当从时钟控制电路122f和122g两者接收时钟提供停止请求时，时钟控制电路122e才可以停用时钟源124e。
当IP块200和210处于休眠状态时，可以停用所有时钟源124a至124f。随后，当IP块200进入运行状态时，CMU 100恢复将时钟信号提供到IP块200和210。
信道管理电路130将具有第二逻辑值(例如，逻辑高，在下文中通过参考字符“H”指示)的时钟请求REQ传输到作为其亲代的时钟组件120f的时钟控制电路122f，并且等待来自时钟控制电路122f的确认ACK。此处，具有第二逻辑值的时钟请求REQ是“时钟提供请求”，并且时钟提供请求的确认ACK指示已恢复通过时钟源124f提供时钟。时钟控制电路122f无法立即启用时钟源124f(例如，时钟门控电路)，而是等待通过其亲代提供时钟信号。
随后，时钟控制电路122f将具有第二逻辑值的时钟请求REQ(即，时钟提供请求)传输到作为其亲代的时钟控制电路122e，并且等待来自时钟控制电路122e的确认ACK。对于时钟控制电路122a至122d，可以通过相同方式执行此操作。例如，除了第一时钟控制电路之外，级联的每个时钟控制电路将时钟提供请求发送到其亲代。
从时钟控制电路122b接收具有第二逻辑值的时钟请求REQ的第一时钟控制电路122a(即，根时钟组件)启用第一时钟源124a(例如，MUX电路)，并且将确认ACK传输到第二时钟控制电路122b。第二时钟控制电路122b响应于从第一时钟控制电路122a接收ACK而启用第二时钟源124b，并且将ACK传输到第三时钟控制电路122c。通过第三、第四和第五时钟控制电路122c-122e重复所述过程。在以此方式按序启用时钟源124b至124e之后，第五时钟控制电路122e最后将确认ACK传输到第一叶时钟控制电路122f，所述确认ACK通知叶时钟控制电路已恢复通过时钟源124e提供时钟。接收确认ACK的第一叶时钟控制电路122f通过启用时钟源124f而将时钟信号提供到IP块200，并且将确认ACK提供到信道管理电路130。
如上所述，时钟控制电路122a至122g根据完全握手方法(例如，同步握手)操作，其中时钟请求REQ和时钟请求REQ的确认ACK在亲代与子代之间交换。因此，时钟控制电路122a至122g可以通过控制时钟源124a至124g硬件方面而控制提供到IP块200和210的时钟信号。
时钟控制电路122a至122g可以将时钟请求REQ传输到其亲代，或通过独立操作或在CMU控制器110的控制下操作而控制时钟源124a至124g。在一些实施例中，时钟控制电路122a至122g可以分别包含有限状态机(finite state machines,FSM)，所述有限状态机根据亲代与子代之间交换的时钟请求REQ来控制时钟源124a至124g。
尽管图2示出包含五个时钟组件和两个叶时钟组件的级联的时钟组件树，但是本发明概念不限于此。在替代实施例中，可以省略这些时钟组件中的一个或多个。在第一实施例中，仅存在第一时钟组件120a和第一叶时钟组件120f，省略第二至第五时钟组件120b-120e，并且省略第二叶时钟组件120g。在第二实施例中，仅存在第二时钟组件120b和第一叶时钟组件120f，省略第一时钟组件120a，省略第三至第五时钟组件120c-120e，并且省略第二叶时钟组件120g。在第三实施例中，仅存在第三时钟组件120c和第一叶时钟组件120f，省略第一至第二时钟组件120a-120b，省略第四至第五时钟组件120d-e，并且省略第二叶时钟组件120g。在第四实施例中，仅存在第四时钟组件120d和第一叶时钟组件120f，省略第一至第三时钟组件120a-120c，省略第五时钟组件120e，并且省略第二叶组件120g。在第五实施例中，仅存在第五时钟组件120e和第一叶时钟组件120f，省略第一至第四时钟组件120a-120d，并且省略第二叶时钟组件120g。可以通过各种其它组合进一步改变这些实施例。例如，在第六实施例中，存在第一至第二时钟组件120a-120b，存在第一叶时钟组件120f，省略第三至第五时钟组件120b-120e，并且省略第二叶时钟组件120g。
在示例性实施例中，第一时钟组件120a是锁相环(phase-locked loop,PLL)控制器。
在示例性实施例中，PLL控制器从振荡器OSC中接收通过振荡器OSC振荡的恒定或可变频率信号以及通过PLL输出的PLL信号，并且基于特定条件输出两个所接收信号中的一个。当组件需要PLL信号时，PLL控制器输出PLL信号。当组件需要振荡器信号时，PLL控制器输出振荡器信号。当不存在使用PLL的输出的组件时，在本发明概念的实施例中，PLL控制器关闭PLL。在替代实施例中，当不存在使用PLL的输出的组件时，PLL控制器自动地控制PLL以进入旁路模式。在另一替代实施例中，当不存在使用PLL的输出的组件时，PLL控制器根本不影响PLL的操作。
PLL控制器可以用产生时钟信号的任何组件替换。例如，PLL控制器可以使用环形振荡器或晶体振荡器实施。
在本发明概念的示例性实施例中，时钟组件120b是时钟多路复用器(MUX)单元。
在实施例中，时钟MUX单元包含时钟控制电路122b和MUX电路124b。时钟MUX单元的时钟控制电路122b可以通过按序行为操作。时钟控制电路122b可以控制时钟信号的打开或关闭。为了在时钟信号关闭的状态下改变时钟MUX单元的MUX选择，时钟控制电路122b产生时钟请求信号。用于改变MUX选择的由时钟控制电路122b产生的时钟请求信号可以仅提供到前一个亲代时钟组件和下一个亲代时钟组件，或可以提供到所有可能的亲代时钟组件。在替代实施例中，时钟控制电路122b不产生用于在时钟信号关闭的状态下改变MUX选择的时钟请求信号。例如，在此实施例中，时钟控制电路122b仅在时钟信号已打开时改变MUX选择。
时钟MUX单元的时钟控制电路122b可以将时钟请求信号仅传输到所使用的亲代时钟组件。时钟MUX单元可以具有两个或多于两个输入时钟信号。例如，图2示出MUX电路124b，所述MUX电路接收从第一时钟控制电路122a输出的第一时钟信号CLK1以及可以从外部CMU或其它外部装置接收的第二时钟信号CLK2。MUX电路124b随后可以基于特定条件而选择第一时钟信号CLK1和第二时钟信号CLK2中的一个以供输出。
在本发明概念的示例性实施例中，时钟组件120c是时钟分频单元，例如，时钟分频器电路(例如，分频电路)。时钟分频器电路获取具有输入频率的输入信号并且通过输入频率除以时钟分频比产生的输出频率产生输出信号。例如，分频比可以是大于1的整数。
在实施例中，时钟分频单元包含时钟控制电路122c和分频电路124c。时钟分频单元的时钟控制电路122c可以通过按序行为操作。时钟控制电路122c可以控制由分频电路124c输出的时钟信号的打开或关闭。为了在时钟信号关闭的状态下改变分频电路124c的时钟分频比，时钟控制电路122c可以产生时钟请求信号。例如，时钟控制电路122c可以将时钟请求信号输出到根时钟组件，所述根时钟组件使分频电路124c开始接收时钟信号，使得所述分频电路可以对所接收时钟信号执行分频操作。在替代实施例中，时钟控制电路122c不产生用于在时钟信号关闭的状态下改变分频电路124c的时钟分频比的时钟请求信号。例如，在此实施例中，时钟控制电路122c仅在时钟信号已打开时改变时钟分频比。
在示例性实施例中，时钟组件120d是速止单元。在实施例中，速止单元在第一周期期间向时钟信号提供多个脉冲，在第一周期之后的第二周期期间停止这些脉冲，并且在第二周期之后的第三周期期间恢复脉冲。
速止单元包含时钟控制电路122d和时钟门控电路124d。在实施例中，时钟门控电路124d基于特定条件而选择性地输出时钟信号。速止单元的时钟控制电路122d可以通过按序行为操作。时钟控制电路122d可以控制时钟信号的打开或关闭。当来自子代时钟组件的时钟请求信号不活动时，时钟控制电路122d可以激活时钟门控电路124d。例如，即使已通知时钟控制电路122d停止通过子代时钟组件提供时钟信号，当出现特定条件时，时钟控制电路122d也可以激活时钟门控电路124d。
在本发明概念的示例性实施例中，叶时钟组件120f和120g中的每一个是时钟门控单元。在叶时钟组件120f和120g是时钟门控单元的实施例中，每个组件包含时钟门控电路。
时钟门控单元可以根据完全握手方法与信道管理电路130和132中的至少一个通信。
参考图1和2，在本发明概念的示例性实施例中，PMU 300响应于在待机模式下接收的唤醒信号而将电力控制信号传输到振荡器OSC。振荡器OSC是产生特定频率信号并且将操作时钟信号供应到逻辑块(例如，时钟组件120a)的振荡电路。晶体振荡器使用晶体XTAL的压电振荡以准确且稳定的振荡频率产生信号。
当电力输入到振荡器OSC时，振荡器OSC开始振荡。振荡器OSC最初输出精确且不稳定的信号，并且随后逐渐开始输出稳定的晶体时钟信号。在从振荡器OSC输出的晶体时钟信号稳定化之后，CMU 100可以将操作时钟信号供应到逻辑块。
图3是根据本发明概念的示例性实施例的包含在半导体装置中的IP块的框图。
参考图3，第一IP块200包含信道适配器202和IP核心204。在图3中，第一IP块200说明为实例。然而，第二IP块210和第三IP块220可以包含与第一IP块200基本上相同的元件。
在实施例中，信道适配器202根据完全握手方法与第一信道管理电路130通信。通过信道适配器202，第一IP块200可以传输第一时钟请求信号REQ1并且接收第一时钟信号CLK1。例如，第一IP块200可以将REQ1传输到第一信道管理电路130，并且响应于传输REQ1而接收由叶时钟组件120f输出的时钟信号CLK作为CLK1。或者，通过信道适配器202，第一IP块200可以传输第一时钟请求信号REQ1，接收指示时钟信号的存在的确认信号并且直接从由信道适配器202控制的时钟组件接收第一时钟信号CLK1。
IP核心204可以包含，例如，处理器、图形处理器、存储器控制器、输入和输出接口块等。
图4说明在多个时钟控制电路之间的信号传输路径。
参考图4，时钟控制电路可以使用握手信号操作，所述握手信号包含时钟请求信号REQ和作为时钟请求信号REQ的响应信号的确认(或时钟确认信号)ACK。时钟请求信号REQ和时钟确认信号ACK可以具有，例如，第一逻辑值(例如，逻辑低)或第二逻辑值(例如，逻辑高)。然而，还可以通过其它方法实施时钟请求信号REQ和时钟确认信号ACK。
在本发明概念的示例性实施例中，时钟消费者将具有第二逻辑值的时钟请求信号REQ传输到时钟提供者，由此通知时钟提供者需要时钟信号。相反，时钟消费者可以将具有第一逻辑值的时钟请求信号REQ传输到时钟提供者，由此通知时钟提供者不再需要时钟信号。
同时，时钟提供者可以将具有第二逻辑值的时钟确认信号ACK传输到时钟消费者。具有第二逻辑值的时钟确认信号ACK指示通过时钟提供者将时钟信号稳定地提供到时钟消费者。相反，时钟提供者可以将具有第一逻辑值的时钟确认信号ACK传输到时钟消费者。在实施例中，具有第一逻辑值的时钟确认信号ACK指示时钟提供者无法通知时钟消费者提供时钟信号。例如，提供具有第一逻辑电平的ACK的时钟提供者可以指示时钟提供者仅了解时钟消费者对时钟信号的需求，而不能够在稳定地提供时钟信号时通知时钟消费者。
在实例中，作为时钟消费者的时钟控制电路122b可以将例如具有第二逻辑值的时钟请求信号PARENT_CLK_REQ传输到作为时钟提供者的时钟控制电路122a，由此通知时钟控制电路122a需要时钟信号。因此，包含时钟控制电路122a的时钟组件(即，时钟提供者)可以将时钟信号传输到包含时钟控制电路122b的时钟组件(即，时钟消费者)。随后，时钟控制电路122b可以从时钟控制电路122a接收例如具有第二逻辑值的时钟确认信号PARENT_CLK_ACK。
同时，作为时钟提供者的时钟控制电路122b可以从时钟控制电路122f接收例如具有第二逻辑值的时钟请求信号CHILD_CLK_REQ。通过接收具有第二逻辑值的时钟请求信号CHILD_CLK_REQ，时钟控制电路122b可以了解作为时钟消费者的时钟控制电路122f需要时钟信号。因此，包含时钟控制电路122b的时钟组件(即，时钟提供者)可以将时钟信号提供到包含时钟控制电路122f的时钟组件(即，时钟消费者)。同时，作为时钟提供者的时钟控制电路122b可以将例如具有第二逻辑值的时钟确认信号CHILD_CLK_ACK传输到时钟控制电路122f。
在另一实例中，作为时钟消费者的时钟控制电路122b可以将例如具有第一逻辑值的时钟请求信号PARENT_CLK_REQ传输到作为时钟提供者的时钟控制电路122a，由此通知时钟控制电路122a不再需要时钟信号。因此，时钟控制电路122b可以从时钟控制电路122a接收例如具有第一逻辑值的时钟确认信号PARENT_CLK_ACK。具有第一逻辑值的时钟确认信号PARENT_CLK_ACK指示不保证通过时钟提供者提供时钟。
同时，作为时钟提供者的时钟控制电路122b可以从时钟控制电路122f接收例如具有第一逻辑值的时钟请求信号CHILD_CLK_REQ。具有第一逻辑值的时钟请求信号CHILD_CLK_REQ指示作为时钟消费者的时钟控制电路122f不再需要时钟信号。因此，时钟控制电路122b可以将例如具有第二逻辑值的时钟确认信号CHILD_CLK_ACK传输到时钟控制电路122f。具有第二逻辑值的时钟确认信号CHILD_CLK_ACK指示不保证通过时钟提供者提供时钟。
应注意，这些时钟控制电路之间的组合路径可以包含第一路径(例如，第一导线或通信信道)，通过所述第一路径，时钟控制电路122b将时钟请求信号PARENT_CLK_REQ传输到作为其亲代的时钟控制电路122a，并且随后从作为其亲代的时钟控制电路122a接收时钟确认信号PARENT_CLK_ACK；以及第二路径(例如，第二导线或通信信道)，通过所述第二路径，时钟控制电路122b从作为其子代的时钟控制电路122f接收时钟请求信号CHILD_CLK_REQ，并且随后将时钟确认信号CHILD_CLK_ACK传输到作为其子代的时钟控制电路122f，但是所属组合路径不包含路径(在图4中通过参考字符“X”指示)。例如，如果存在路径X，则从时钟控制电路122a接收的时钟确认信号PARENT_CLK_ACK可以穿过路径X或时钟请求信号PARENT_CLK_REQ可以穿过路径X。
根据完全握手方法实施时钟请求信号REQ和时钟确认信号ACK，并且时钟提供者和时钟消费者可以属于单个时钟域或不同时钟域。当时钟提供者和时钟消费者属于单个时钟域时，所述时钟提供者和所述时钟消费者响应于同一参考时钟信号而操作。当时钟提供者和时钟消费者属于不同时钟域时，所述时钟提供者和所述时钟消费者响应于不同参考时钟信号而操作。
在示例性实施例中，分别连接到时钟控制电路以用于通信的时钟MUX电路、时钟分频电路、时钟门控电路等使用来自时钟控制电路的不同时钟域。也就是说，传输时钟请求信号的信号线中的时钟频率可以不同于实际上提供的操作时钟信号的时钟频率。
图5A说明本文使用的时钟请求信号REQ和时钟确认信号ACK。图5B说明用于本文使用的时钟请求信号REQ和时钟确认信号ACK的时钟级过渡。
参考图5A，时钟请求信号REQ在时间T1处过渡到第二逻辑值。这可以指示时钟消费者通知时钟提供者：时钟消费者需要时钟信号CLK。在时间T1之后，时钟提供者可以将时钟信号CLK提供到时钟消费者。
在时间T2处，时钟提供者将具有第二逻辑值的时钟确认信号ACK传输到时钟消费者。这指示通过时钟提供者(参看部分I)将时钟信号CLK稳定地提供到时钟消费者。
在时间T3处，时钟请求信号REQ过渡到第一逻辑值。这可以指示时钟消费者通知时钟提供者不再需要时钟信号CLK。在时间T3处，时钟提供者可以停止将时钟信号CLK提供到时钟消费者，或仍可以继续提供时钟信号CLK。
在时间T4处，时钟提供者可以将具有第一逻辑值的时钟确认信号ACK传输到时钟消费者。这指示时钟提供者无法通知时钟消费者提供时钟信号CLK。
也就是说，在图5A中，其中保证通过时钟提供者将时钟信号CLK稳定地提供到时钟消费者的部分仅是部分I。在另一部分II中，无法知道是否通过时钟提供者将时钟信号CLK提供到时钟消费者。
在图5B中，在第二逻辑值表达为“1”且第一逻辑值表达为“0”的情况下，说明时钟请求信号REQ和时钟确认信号ACK的可能组合以及其间的可能过渡。
另外，状态S2时从时间T2至时间T3，并且状态S3时从时间T3至时间T4。时钟请求信号REQ和时钟确认信号ACK的值的组合依序从状态S0改变到状态S1、状态S2、状态S3，且随后改变到状态S0(参看实线箭头)。
如果实施电路，使得在时间T1处，时钟请求信号REQ和时钟确认信号ACK同时传输到第二逻辑值，则时钟请求信号REQ和时钟确认信号ACK的值的组合可以直接从状态S0切换到状态S2。类似地，如果实施电路，使得在时间T3处，时钟请求信号REQ和时钟确认信号ACK同时过渡到第一逻辑值，则时钟请求信号REQ和时钟确认信号ACK的值的组合可以直接从状态S2切换到状态S0(参看虚线箭头)。
现将再次参考图1、2和4描述完全握手方法。
根据完全握手方法，当第一IP块200需要时钟信号时，所述第一IP块激活第一时钟请求信号REQ1。例如，第一IP块200将第一时钟请求信号REQ1设定成高状态。
CMU 100响应于第一时钟请求信号REQ1的激活而激活用于第一时钟请求信号REQ1的第一时钟确认信号ACK1。也就是说，CMU 100将第一时钟确认信号ACK1设定成高状态。
CMU 100可以在激活第一时钟确认信号ACK1之前将第一时钟信号CLK1传输到第一IP块200。或者，CMU 100可以在激活第一时钟确认信号ACK1的同时将第一时钟信号CLK1传输到第一IP块200。
当第一IP块200不需要时钟信号时，去激活第一时钟请求信号REQ1。也就是说，第一IP块200将第一时钟请求信号REQ1设定成低状态。
当第一时钟请求信号REQ1处于低状态时，CMU 100将第一时钟确认信号ACK1设定成低状态。同时，CMU 100可以去激活第一时钟信号CLK1。
当第一时钟确认信号ACK1活动时，第一IP块200可以正常地操作。例如，当第一时钟确认ACK1处于高状态时，第一IP块200可以正常地操作。当第一IP块200感测到第一时钟确认信号ACK1已达到低状态时，第一IP块可以切换到休眠模式。
现将参考图1和2描述根据本发明概念的示例性实施例的CMU 100的完全握手方法。完全握手方法将基于以下假设描述：图2的时钟组件120a至120f分别是PLL控制器、时钟MUX单元、第一时钟分频单元、速止单元、第二时钟分频单元和第一时钟门控单元。然而，这仅仅是其中可以实施本发明概念的实例，并且本发明的范围不限于此。在实施例中，PLL控制器响应于来自子代时钟组件的请求信号而停用PLL，并且随后依赖于OSC。在实施例中，速止单元包含速止电路，所述速止电路被配置成在某一时间段内临时停止时钟信号。例如，速止电路在第一周期期间保持时钟信号的脉冲，在第二周期期间将时钟信号设定成常数低(例如，停用脉冲)并且在第三周期期间恢复时钟信号的脉冲。
PLL控制器、时钟MUX单元、第一时钟分频单元、速止单元、第二时钟分频单元和第一时钟门控单元分别可以包含时钟源124a至124f。
具体来说，PLL控制器可以包含时钟MUX电路，所述时钟MUX电路从振荡器OSC和PLL接收信号。时钟MUX单元可以包含时钟MUX电路，所述时钟MUX电路接收多个时钟信号。第一时钟分频单元可以包含第一时钟分频电路。速止电路可以包含第一时钟门控电路。第二时钟分频单元可以包含第二时钟分频电路。第一时钟门控单元可以包含第二时钟门控电路。
另外，PLL控制器可以包含时钟控制电路122a。时钟MUX单元可以包含时钟控制电路122b。第一时钟分频单元可以包含时钟控制电路122c。速止电路可以包含时钟控制电路122d。第二时钟分频单元可以包含时钟控制电路122e。第一时钟门控单元可以包含时钟控制电路122f。
时钟控制电路122a至122f中的每一个可以根据完全握手方法通信。例如，时钟控制电路122a和122b中的每一个可以支持PLL控制器与时钟MUX单元之间的完全握手方法。
时钟控制电路122b和122c中的每一个可以支持时钟MUX单元与第一时钟分频单元之间的完全握手方法。
时钟控制电路122c和122d中的每一个可以支持第一时钟分频单元与速止电路之间的完全握手方法。
时钟控制电路122d和122e中的每一个可以支持速止电路与第二时钟分频单元之间的完全握手方法。
时钟控制电路122e和122f中的每一个可以支持第二时钟分频单元与第一时钟门控单元之间的完全握手方法。
同样地，时钟控制电路122f和信道管理电路130中的每一个可以支持第一时钟门控单元与信道管理单元130之间的完全握手方法。
第一IP块200可以请求CMU 100以根据完全握手方法提供操作时钟信号。例如，当第一IP块200需要操作时钟信号时，第一IP块可以激活时钟请求信号。也就是说，当第一IP块200需要操作时钟信号时，第一IP块可以将激活的时钟请求信号传输到CMU 100。
信道管理电路130接收激活的时钟请求信号。信道管理电路130将激活的时钟请求信号传输到第一时钟门控单元(例如，时钟组件120f)。第一时钟门控单元将激活的时钟请求信号传输到第二时钟分频单元(例如，时钟组件120e)。第二时钟分频单元将激活的时钟请求信号传输到速止电路(例如，时钟组件120d)。速止电路将激活的时钟请求信号传输到第一时钟分频单元(例如，时钟组件120c)。第一时钟分频单元将激活的时钟请求信号传输到时钟MUX单元(例如，时钟组件120b)。时钟MUX单元将激活的时钟请求信号传输到PLL控制器(例如，时钟组件120a)。
在示例性实施例中，PLL控制器、时钟MUX单元、第一时钟分频单元、速止单元、第二时钟分频单元、第一时钟门控单元和第一信道管理电路130中的每一个实施为组合电路。因此，每次可以通过PLL控制器将激活的时钟请求信号传输到第一信道管理电路130。
PLL控制器激活用于激活的时钟请求信号的时钟确认信号。也就是说，PLL控制器将响应于激活的时钟请求信号产生的激活的时钟确认信号传输到时钟MUX单元。同时，PLL控制器将时钟信号CLK传输到时钟MUX单元。例如，PLL控制器可以将时钟信号CLK传输到时钟MUX单元，同时PLL控制器传输激活的时钟确认信号。
时钟MUX单元将激活的时钟确认信号传输到第一时钟分频单元。同时，时钟MUX单元将时钟信号CLK传输到第一时钟分频单元。例如，时钟MUX单元可以将时钟信号CLK传输到第一时钟分频单元，同时时钟MUX单元传输激活的时钟确认信号。
第一时钟分频单元将激活的时钟确认信号传输到速止电路。同时，第一时钟分频单元将时钟信号CLK传输到速止电路。例如，第一时钟分频单元可以将时钟信号CLK传输到速止电路，同时第一时钟分频单元传输激活的时钟确认信号。
速止单元将激活的时钟确认信号传输到第二时钟分频单元。同时，速止单元将时钟信号CLK传输到第二时钟分频单元。例如，速止单元可以将时钟信号CLK传输到第二时钟分频单元，同时速止单元传输激活的时钟确认信号。
第二时钟分频单元将激活的时钟确认信号传输到第一时钟门控单元。同时，第二时钟分频单元将时钟信号CLK传输到第一时钟门控单元。例如，第二时钟分频单元可以将时钟信号CLK传输到第二时钟分频单元，同时第二时钟分频单元传输激活的时钟确认信号。
第一时钟门控单元将激活的时钟确认信号传输到第一信道管理电路130。同时，第一时钟门控单元将时钟信号CLK提供到第一IP块200。例如，第一时钟门控单元可以将时钟信号CLK传输到第一信道管理电路130，同时第一时钟门控单元传输激活的时钟确认信号。
在当前实施例中，每次可以通过第一信道管理电路130将时钟确认信号传输到PLL控制器。
当第一IP块200不需要时钟信号时，第一IP块可以去激活时钟请求信号。也就是说，当第一IP块200不需要时钟信号时，第一IP块可以将去激活的时钟请求信号传输到CMU100。
信道管理电路130接收去激活的时钟请求信号。信道管理电路130可以将去激活的时钟请求信号传输到第一时钟门控单元。第一时钟门控单元将去激活的时钟请求信号传输到第二时钟分频单元。第二时钟分频单元将去激活的时钟请求信号传输到速止电路。速止电路可以将去激活的时钟请求信号传输到第一时钟分频单元。第一时钟分频单元可以将去激活的时钟请求信号传输到时钟MUX单元。时钟MUX单元可以将去激活的时钟请求信号传输到PLL控制器。
PLL控制器、时钟MUX单元、第一时钟分频单元、速止单元、第二时钟分频单元、第一时钟门控单元和第一信道管理电路130中的每一个可以实施为组合电路。因此，每次可以通过PLL控制器将去激活的时钟请求信号传输到信道管理电路130。
响应于去激活的时钟请求信号，PLL控制器去激活时钟确认信号。也就是说，PLL控制器可以将去激活的时钟确认信号传输到时钟MUX单元。同时，PLL控制器可以去激活时钟信号CLK或仍可以继续将时钟信号CLK传输到时钟MUX单元。
时钟MUX单元将去激活的时钟确认信号传输到第一时钟分频单元。同时，时钟MUX单元可以传输去激活的时钟信号CLK或仍可以将时钟信号CLK传输到第一时钟分频单元。
第一时钟分频单元将去激活的时钟确认信号传输到速止电路。同时，第一时钟分频单元可以去激活时钟信号CLK或仍可以将时钟信号CLK传输到速止单元。
速止电路将去激活的时钟确认信号传输到第二时钟分频单元。同时，速止电路可以去激活时钟信号CLK或仍可以将时钟信号CLK传输到第二时钟分频单元。
第二时钟分频单元将去激活的时钟确认信号传输到第一时钟门控单元。同时，第二时钟分频单元可以去激活时钟信号CLK或仍可以将时钟信号CLK传输到第一时钟门控单元。
第一时钟门控单元将去激活的时钟确认信号传输到信道管理电路130。同时，第一时钟门控单元去激活时钟信号CLK。
同样，每次可以通过第一信道管理电路130将时钟确认信号传输到PLL控制器。
现将描述根据实施例的包含在半导体装置中的各种类型的时钟组件。
图6说明根据本发明概念的示例性实施例的包含在半导体装置中的时钟门控组件的实施方案。图7说明根据本发明概念的示例性实施例的包含在半导体装置中的时钟门控组件的结构。图8是说明根据本发明的实施例的包含在半导体装置中的时钟门控组件的行为的时序图。可以通过图6或图7的时钟门控组件实施时钟组件120f或时钟组件120g。
参考图6，根据本发明的实施例的包含在半导体装置中的时钟门控组件包含有限状态机(finite state machine,FSM)和时钟门控单元SEC_AP_RTL_CLKGATE。此处，FSM是指由有限次数的状态和状态之间的转换组成的计算模型或机器。可以使用一个或多个逻辑门实施FSM和/或时钟门控单元SEC_AP_RTL_CLKGATE。在实施例中，时钟控制电路122f或时钟控制电路122g由FSM实施，并且时钟源124f或时钟源124g由时钟门控单元SEC_AP_RTL_CLKGATE实施。图6的FSM和时钟门控单元SEC_AP_RTL_CLKGATE分别对应于图7的适配器和核心时钟门控SEC_AP_RTL_CLKGATE。此处，FSM或适配器可以通过参考时钟信号CLK_RF操作并且与时钟门控单元SEC_AP_RTL_CLKGATE执行完全握手，所述参考时钟信号CLK_RF属于来自通过时钟组件产生的时钟信号CLK的不同时钟域。
FSM可以从子代时钟组件接收时钟请求信号CHILD_CLK_REQ并且将时钟请求信号PARENT_CLK_REQ传输到亲代时钟组件或输出启用信号EN以根据FSM的状态控制时钟门控单元SEC_AP_RTL_CLKGATE。例如，基于时钟请求信号CHILD_CLK_REQ的状态以及其响应于发送亲代时钟请求信号PARENT_CLK_REQ而接收的对应确认，FSM可以确定是时候激活时钟源(例如，时钟门控单元SEC_AP_RTL_CLKGATE)，并且因此输出启用信号EN以使时钟源基于输入时钟信号CLK_IN而输出时钟信号CLK_OUT。时钟门控单元SEC_AP_RTL_CLKGATE响应于接收到的启用信号EN或在其响应于接收到的启用信号而开始输出时钟信号CLK_OUT之后将启用反馈信号EN_FB发送到FSM。
时钟门控单元SEC_AP_RTL_CLKGATE根据从FSM输出的启用信号EN接收时钟信号CLK_IN并且输出通过门控或绕过时钟信号CLK_IN获得的时钟信号CLK_OUT。
还参考图8，时钟门控组件的FSM可以包含以下状态。
第一状态a1是其中时钟门控组件根据从子代时钟组件接收的具有第二逻辑值的时钟请求信号CHILD_CLK_REQ将时钟信号CLK提供到子代时钟组件，而不执行时钟门控操作的状态。假定从子代时钟组件接收的时钟请求信号CHILD_CLK_REQ稍后过渡到第一逻辑值。
第二状态a2是其中时钟门控组件执行时钟门控操作的状态。因此，在时钟门控组件的时钟门控操作所需的本地握手时延周期之后，时钟门控组件将具有第一逻辑值的时钟确认信号CHILD_CLK_ACK传输到子代时钟组件。另外，时钟门控组件将具有第一逻辑值的时钟请求信号PARENT_CLK_REQ传输到亲代时钟组件。
在第三状态a3中，通过将具有第一逻辑值的时钟请求信号PARENT_CLK_REQ传输到亲代时钟组件，时钟门控组件请求亲代时钟组件停止提供时钟。在第四状态a4中，时钟门控组件等待，直到所述时钟门控组件从亲代时钟组件接收具有第一逻辑值的时钟确认信号PARENT_CLK_ACK。这指示由于已完成时钟门控组件的门控操作，因此必要时可以执行亲代组件的时钟门控操作。
在从亲代时钟组件接收具有第一逻辑值的时钟确认信号PARENT_CLK_ACK之后，在第五状态a5中完全停止将时钟提供到时钟门控组件的子代时钟组件。
此处，当从子代时钟组件接收具有第二逻辑值的时钟请求信号CHILD_CLK_REQ时，时钟门控组件将具有第二逻辑值的时钟请求信号PARENT_CLK_REQ传输到亲代时钟组件，并且随后在第六状态a6中停止时钟门控操作。
在停止时钟门控操作所需的本地握手时延周期之后，如果时钟门控组件从亲代时钟组件接收具有第二逻辑值的时钟确认信号PARENT_CLK_ACK，则时钟门控组件切换到第七状态a7。此处，第七状态a7与第一状态a1相同。
时钟门控单元SEC_AP_RTL_CLKGATE包含第一逻辑电路SYNC和第二逻辑电路PREICG。第一逻辑电路SYNC响应于启用信号EN的接收而将启用反馈信号EN_FB提供到FSM，并且在接收启用信号EN之后基于输入时钟信号CLK_IN而将同步启用信号SYNC_EN提供到第二逻辑电路PREICG。第二逻辑电路PREICG响应于同步启用信号SYNC_EN而基于输入时钟信号CLK_IN输出输出时钟输出信号CLK_OUT。第二逻辑电路PREICG可以用于确保输出稳定的时钟信号。
图9A说明根据本发明概念的示例性实施例的包含在半导体装置中的时钟MUX组件的实施方案。在实施例中，时钟组件120b通过图9A的电路实施。图9B说明根据本发明概念的示例性实施例的包含在半导体装置中的时钟MUX组件的FSM。图10说明根据本发明概念的示例性实施例的包含在半导体装置中的时钟MUX组件的结构。图11至图20是说明根据本发明概念的示例性实施例的包含在半导体装置中的时钟MUX组件的行为的时序图。
参考图9A，根据本发明概念的示例性实施例的包含在半导体装置中的时钟MUX组件包含FSM和MUX电路SEC_AP_RTL_GFMUX。MUX电路SEC_AP_RTL_GFMUX包含用于接收第一时钟信号CLK0和第二时钟信号CLK1的第一和第二逻辑电路SEC_AP_RTL_CLKGATE，以及可以将STATUS信号提供到FSM的多路复用器MUX，所述STATUS信号指示多路复用器MUX目前正输出时钟信号中的一个还是已从FSM接收输出选择信号SEL_OUT。FSM通过适配器门Adapter_CLKGATE(例如，逻辑电路)从子代时钟组件接收时钟请求信号CHILD_CLK_REQ，并且将时钟请求信号PARENT_CLK_REQ 0和PARENT_CLK_REQ 1传输到亲代时钟组件。例如，第一亲代时钟请求信号PARENT_CLK_REQ 0可以传输到时钟组件120a，并且第二亲代时钟请求信号PARENT_CLK_REQ 1可以传输到外部时钟组件。
此处，时钟MUX组件可以包含无干扰MUX。干扰是指由于噪声产生的计算机的暂时故障。
FSM接收选择信号SEL。当FSM确定选择信号SEL的值已改变时，FSM比较选择信号SEL和多路复用器选择信号MUXSEL并且确定这些信号是否具有相同值。
当选择信号SEL和多路复用器选择信号不具有相同值时，FSM产生检测变化信号。此处，可以通过将具有低状态的检测变化信号的值切换成高状态或通过将具有高状态的检测变化信号的值切换成低状态而产生检测变化信号。
响应于从FSM输出到多路复用器的选择信号SEL_OUT，时钟MUX组件输出第一时钟信号CLK0或第二时钟信号CLK1作为时钟信号CLK_OUT。子代时钟组件从时钟MUX组件接收时钟输出。第一时钟信号CLK0可以由时钟组件120a输出，并且第二时钟信号CLK1可以由外部时钟组件输出。
还参考图9B，包含在时钟MUX组件中的FSM可以包含以下状态。
第一状态b1是其中通过硬件执行时钟门控的状态。这是其中停止将时钟提供到子代时钟组件的(时钟MUX组件的)亲代时钟组件和仍提供时钟信号的(时钟MUX组件的)亲代时钟组件两者存在的状态。然而，在此状态中，不保证时钟MUX组件的所有亲代时钟组件在运行。也就是说，由于不必要的亲代时钟组件的操作在此状态中停止，因此功率消耗可能最低。因此，时钟MUX组件无法根据选择信号SEL改变其选择。与时钟门控组件不同，即使在从子代时钟组件接收时钟请求信号时，时钟MUX组件也可以保持最佳状态。
在第二状态b2中，时钟MUX组件的所有亲代时钟组件被唤醒，因为时钟MUX组件需要根据选择信号SEL改变其选择。
第三状态b3是其中不执行通过硬件的时钟门控的状态。也就是说，唤醒的所有亲代时钟组件正将时钟信号提供到时钟MUX组件。在此状态中，时钟MUX组件可以根据选择信号SEL改变其选择。
在第四状态b4中，在时钟MUX组件根据选择信号SEL改变其选择之后恢复通过硬件的时钟门控。因此，不需要时钟信号的亲代时钟组件的操作在第四状态b4中开始停止。也就是说，在第四状态b4中，时钟停止请求信号PARENT_CLK_REQ传输到不需要时钟信号的亲代时钟组件。
在从不需要时钟信号的亲代时钟组件接收时钟确认信号PARENT_CLK_ACK之后，时钟MUX组件返回到第一状态b1。图11至20中所说明的第五状态b5与第一状态b1相同。
参考图10，根据本发明概念的示例性实施例的包含在半导体装置中的时钟MUX组件包含垫圈(例如，寄存器)、仲裁器(例如，仲裁电路)、MUX转换器、适配器(例如，适配器电路)和时钟MUX。垫圈、仲裁器、MUX转换器和适配器使用参考时钟信号CLK_RF执行信号传输和接收，并且适配器根据完全握手方法控制时钟MUX。
垫圈可以通过S信道(S-CH)接收用于选择到时钟MUX的输入的请求。请求可以包含多路复用器选择信号。在这种情况下，多路复用器选择信号可以通过在垫圈与仲裁器之间执行的四相同步完全握手进行编码并且传递到适配器。
同时，仲裁器还可以通过H信道(H-CH)接收用于选择到时钟MUX的输入的请求。在这种情况下，仲裁器通过H信道(H-CH)根据四相异步完全双握手接收请求。四相异步完全双握手可以包含输入到仲裁器的锁定请求、释放请求、多路复用器选择信号；以及从仲裁器输出的确认。在这种情况下，多路复用器选择信号可以通过在仲裁器与MUX转换器之间执行的四相同步完全握手进行编码并且传递到适配器。
适配器包含相对于图9A和9B描述的FSM，并且多路复用器选择信号可以通过在适配器与时钟MUX之间执行的两相异步完全握手进行解码并且输入到时钟MUX。
参考图11，时钟信号变化通过时钟MUX组件在b3部分中出现。此处，如果在b1部分与b2部分之间子代的时钟请求信号处于低状态并且子代的时钟确认信号处于低状态，则当亲代的时钟确认信号变为高状态时，子代的时钟请求信号变为高状态。在图11中，传输到所有亲代的时钟请求信号在b2与b3部分之间变为高状态。然而，处于高状态的时钟请求信号还可以仅传输到前一亲代或下一亲代。图11说明四个亲代时钟请求PARENT_CLK_REQ 0、PARENT_CLK_REQ 1、PARENT_CLK_REQ 2和PARENT_CLK_REQ 3以示出能够接收四个不同时钟信号并且与提供这些时钟信号的四个不同亲代时钟组件通信的时钟MUX单元的实例。然而，时钟MUX单元的实施例不限于此，因为在替代实施例中可以支持更少或额外的亲代时钟组件。
参考图12，如果在b1部分与b2部分之间子代的时钟请求信号处于低状态并且子代的时钟确认信号处于低状态，则在亲代的时钟确认信号变为高状态之前，子代的时钟请求信号变为高状态。
参考图13，在b1部分与b2部分之间，子代的时钟请求信号处于高状态，并且子代的时钟确认信号处于低状态。
参考图14，在b1部分与b2部分之间，子代的时钟请求信号处于高状态，并且子代的时钟确认信号处于高状态。
参考图15，在b3部分与b4部分之间，子代的时钟请求信号处于低状态，子代的时钟确认信号处于低状态，并且子代的时钟请求信号保持低状态。
参考图16，在b3部分与b4部分之间，子代的时钟请求信号处于低状态，子代的时钟确认信号处于低状态并且子代的时钟请求信号从低状态切换到高状态。
参看图17，在b3部分与b4部分之间，子代的时钟请求信号处于低状态，子代的时钟确认信号处于高状态，并且子代的时钟请求信号保持低状态。
参考图18，在b3部分与b4部分之间，子代的时钟请求信号处于高状态，子代的时钟确认信号处于低状态，并且子代的时钟请求信号保持高状态。
参考图19，在b3部分与b4部分之间，子代的时钟请求信号处于高状态，子代的时钟确认信号处于高状态并且子代的时钟请求信号从高状态切换到低状态。
参考图20，在b3部分与b4部分之间，子代的时钟请求信号处于高状态，子代的时钟确认信号处于高状态，并且子代的时钟请求信号保持高状态。
图11至图20包含信号Active_PARENT_CLK_REQ和Active_PARENT_CLK_ACK。
图21A说明根据本发明概念的示例性实施例的包含在半导体装置中的时钟分频组件的实施方案。时钟组件120c或时钟组件120e可以通过图21A的时钟分频组件实施。图21B说明根据本发明概念的示例性实施例的包含在半导体装置中的时钟分频组件的FSM。图22说明根据本发明概念的示例性实施例的包含在半导体装置中的时钟分频组件的结构。图23是说明根据本发明的实施例的包含在半导体装置中的时钟分频组件的行为的时序图。
参考图21A，根据本发明概念的实施例的包含在半导体装置中的时钟分频组件包含适配器Adapter_CLKGATE(例如，逻辑门)、FSM和时钟分频电路SEC_AP_RTL_CLKDIV_SKEWLESS。适配器Adapter_CLKGATE从子代时钟组件接收时钟请求信号CHILD_CLK_REQ并且将时钟请求信号PARENT_CLK_REQ传输到亲代时钟组件。适配器Adapter_CLKGATE还可以从FSM接收合并的时钟请求CLKGATE_CLK_REQ，所述合并的时钟请求CLKGATE_CLK_REQ是CHILD_CLK_REQ和额外时钟请求FSM_CLK_REQ的合并。可以通过在CHILD_CLK_REQ和FSM_CLK_REQ上执行或运算来产生合并的时钟请求CLKGATE_CLK_REQ。FSM确定时钟分频比DIVRATIO并且将确定的时钟分频比DIVRATIO提供到适配器Adapter_CLKGATE。FSM可以根据完全握手方法控制时钟分频电路。例如，Adapter_CLKGATE(例如，一个或多个逻辑电路)可以将停止请求信号STOPREQ发送到时钟分频电路SEC_AP_RTL_CLKDIV_SKEWLESS。在实施例中，时钟分频电路SEC_AP_RTL_CLKDIV_SKEWLESS使用时钟分频比DIVRATIO对输入时钟信号CLK_IN执行分频操作，以在从FSM接收时钟分频比DIVRATIO之后产生输出时钟信号CLK_OUT并且将确认信号提供到FSM。
还参考图21B，包含在时钟分频组件中的FSM可以包含以下状态。
第一状态c1是其中通过硬件执行时钟门控的状态。这是其中停止将时钟信号提供到子代时钟组件的(时钟分频组件的)亲代时钟组件和仍提供时钟信号的(时钟分频组件的)亲代时钟组件两者可以存在的状态。然而，在此状态中，不保证时钟分频组件的所有亲代时钟组件在运行。也就是说，由于不必要的亲代时钟组件的操作在此状态中停止，因此功率消耗可能最低。因此，时钟分频组件无法改变时钟分频比DIVRATIO。例如，在状态c1中，即使输入改变分频比的请求DIVCHG_REQ，时钟分频组件也无法改变时钟分频比DIVRATIO。
在第二状态c2中，时钟分频组件的所有亲代时钟组件被唤醒，因为时钟分频组件需要改变时钟分频比DIVRATIO。可以通过将时钟请求CLK_REQ输出到亲代时钟组件而引起亲代时钟组件的唤醒。
第三状态c3是其中不执行通过硬件的时钟门控的状态。也就是说，唤醒的所有亲代时钟组件正将时钟信号提供到时钟分频组件。在此状态中，时钟分频组件可以改变时钟分频比。例如，可以输出时钟分频比改变请求CLKDIV_DIVCHG_REQ以引起改变。在改变之后以及在接收输入synchronized_CLKDIV_DIVCHG_ACK之后，输出改变的确认DIVCHG_ACK。
在第四状态c4中，在时钟分频组件改变时钟分频比之后恢复通过硬件的时钟门控。因此，不需要时钟信号的亲代时钟组件的操作开始停止。也就是说，在第四状态c4中，时钟停止请求信号PARENT_CLK_REQ传输到不需要时钟信号的亲代时钟组件。
在从不需要时钟信号的亲代时钟组件接收时钟确认信号PARENT_CLK_ACK之后，时钟分频组件返回到第一状态c1。图23中说明的第五状态c5与第一状态c1相同。
参考图22，根据本发明的实施例的包含在半导体装置中的时钟分频组件包含垫圈、仲裁器和适配器。垫圈、仲裁器、和适配器使用参考时钟信号CLK_RF执行信号传输和接收，并且适配器根据完全握手方法控制时钟分频器。
垫圈可以通过S信道(S-CH)接收用于改变时钟分频比的请求信号。请求可以包含作为分频比(divratio)信号的DIVRATIO。在这种情况下，请求信号可以通过在垫圈与仲裁器之间执行的同步完全握手进行编码并且传递到适配器。
同时，仲裁器还可以通过H信道(H-CH)接收用于改变时钟分频比的请求信号。在这种情况下，仲裁器通过H信道(H-CH)根据异步完全双握手接收请求信号。四相异步完全双握手可以包含输入到仲裁器的锁定请求、释放请求、分频比信号；以及从仲裁器输出的确认。在这种情况下，请求信号可以通过在仲裁器与适配器之间执行的同步完全握手进行编码并且传递到适配器。
适配器包含相对于图21A和21B描述的FSM，并且请求信号可以通过在适配器与时钟分频器之间执行的异步完全握手进行解码并且输入到时钟分频器。
参考图23，时钟分频比DIVRATIO的改变在c3部分中出现。时钟分频器响应于传输到时钟分频器的时钟分频比改变请求CLKDIV_DIVCHG_REQ而操作。图23包含信号ADAPTER_CLKDIV。
图24说明根据本发明概念的示例性实施例的包含在半导体装置中的PLL控制器的实施方案。图25说明根据本发明的实施例的包含在半导体装置中的PLL控制器电路的多路复用器MERGE_MUXSEL的结构。图26和27是说明根据本发明概念的示例性实施例的包含在半导体装置中的PLL控制器的行为的时序图。
参考图24，根据本发明概念的示例性实施例的包含在半导体装置中的PLL控制器包含适配器、多路复用器等。适配器用作传输请求信号和确认信号的控制电路。适配器可以在存在亲代时钟组件时将REQ/ACK发送到亲代时钟组件以及从亲代时钟组件接收REQ/ACK，同时适配器可以在不存在亲代时钟组件时绕过。图24包含信号OSCCLK和PLL_FOUT，图24包含模块SEC_AP_RTL_GFCLKMUX、ADAPTER_CLKMUX和SEC_AP_。
参考图25，多路复用器MERGE_MUXSEL根据完全握手方法与特殊功能寄存器(special function register,SFR)和系统时钟振荡器(SYSCLK_OSC)通信并且输出选择信号SEL。图25包含信号SEL_REQ0、SEL_REQ1、SEL_ACK0和SEL_ACK1，图25包含模块SFR I/F。
在图26和27中，提供说明PLL控制器电路的操作的时序图。具体而言，图26是说明多路复用器MERGE_MUXSEL的操作的时序图，并且图27是说明TRANS_HCH2PH的操作的时序图。图26包含信号MUXSEL_ACK[1]、synchronized_MUXSEL_REQ[0]、synchronized_MUXSEL_REQ[1]、MUX_SEL、MUX_STATUS和MUX_SEL_sequential。图27包含信号MUXSEL_REQ0、MUXSEL_ACK0、RefClk、Hch/Data、Hch/Request_lock和Hch/Acknowledge。
图28说明根据本发明概念的示例性实施例的包含在半导体装置中的PLL用户控制器的实施方案。
参考图28，PLL用户控制器包含适配器、多路复用器等。适配器用作传输请求信号和确认信号的控制电路。适配器可以在存在亲代时钟组件时将REQ/ACK发送到亲代时钟组件以及从亲代时钟组件接收REQ/ACK，同时适配器可以在不存在亲代时钟组件时绕过。图28包含信号OSCCLK和PLL_FOUT，图28包含模块SEC_AP_RTL_GFCLKMUX、ADAPTER_CLKMUX和SEC_AP_。
图29说明根据本发明概念的示例性实施例的包含在半导体装置中的适配器组件的实施方案。
参考图29，适配器组件将多个请求信道合并成一个信道。适配器组件根据完全握手方法通信。适配器组件从子代接收时钟请求信号并且将时钟请求信号传输到亲代。另外，适配器组件从亲代接收时钟确认信号并且将时钟确认信号传输到子代。
在图29中，可以仅使用组合单元实施CHILD_CLK_REQ与PARENT_CLK_REQ之间的路径。此路径可以用于最小化请求路径的循环时延。在图29中，可以仅使用组合单元实施PARENT_CLK_ACK与CHILD_CLK_ACK之间的路径。此路径可以用于最小化确认路径的循环时延。在图29中，可以仅使用组合单元实施从CHILD_CLK_REQ到CHILD_CLK_ACK的路径。此路径可以用于最小化请求至确认路径的循环时延。在图29中，可以仅使用组合单元实施从PARENT_CLK_ACK到PARENT_CLK_REQ的路径。此路径可以用于最小化确认至请求路径的循环时延。上述四个路径中一些可以通过依序单元有意分离，以便防止组合环。
图30说明根据本发明概念的示例性实施例的包含在半导体装置中的滞后滤波器的结构。可以通过图30的滞后滤波器实施图24的适配器滞后滤波器ADAPTER_HYSTERESISFILTER。图31至33是说明根据本发明的实施例的包含在半导体装置中的滞后滤波器的行为的时序图。
参考图30，滞后滤波器包含在适配器中。参考图31至33，滞后滤波器产生使用计数器滤波的请求信号。图30包含信号CHILD_CLK_ACK[c；0]、CHILD_CLK_REQ[c；0]、FILTER_REQ/ACK、FILTERED_REQ、ENABLE_FILTER和EXPIRE_VALUE，图30包含模块ADAPTER_NULL。图31包含信号EXPIRE_VALUE、FILTERED_REQ、increase_counter和clear_counter。图32包含信号EXPIRE_VALUE、FILTERED_REQ和increase_counter。图33包含信号EXPIRE_VALUE和FILTERED_REQ。
图34是根据本发明概念的示例性实施例的在图1中说明的PMU 300的实施例的框图。图35至图39是说明PMU 150的时钟开/关操作的实例的时序图。
参考图34，PMU 300可以根据完全握手方法通过CMU接口电路(CMU I/F)151与CMU100通信。另外，PMU 300可以进一步包含供电顺序管理电路152和扫描转储顺序管理电路153。
图35说明在启动顺序中PMU 300的操作，图36说明在用于CMU 100的w/保持的断电顺序中PMU 300的操作，图37说明在用于CMU 100的w/保持的通电顺序中PMU 300的操作，图38说明在用于CMU 100的w/o保持的断电顺序中PMU 300的操作，并且图39说明在用于CMU100的w/o保持的通电顺序中PMU 300的操作。
参考图35，在遵循启动顺序的通电状态下，PLL操作。在PLL的操作之后，必要时在用于最小化不必要的功率消耗的环境中执行根据各种实施例的通过硬件的时钟门控。图35包含信号RefClk。
参考图36和图1，断电顺序如下。
首先，终止CMU 100与IP块200至220之间的总线交互，并且停止通过CMU 100提供时钟信号CLK1至CLK3。随后，通过将PLL的使用切换到振荡器来停止PLL的使用，并且CMU100获得对时钟源的控制，通过硬件的时钟门控尚未在所述时钟源上执行。在保持操作之后，停止振荡器。CMU 100可以临时地产生用于保持操作的时钟信号。
参考图37，通电顺序如下。
首先，操作振荡器以执行保持操作。对于保持操作，CMU 100可以临时地产生时钟信号。接下来，除去对时钟源的控制，通过硬件的时钟门控尚未在所述时钟源上执行，并且操作PLL。随后，准备执行CMU 100与IP块200至220之间的总线交互。因此，完成通电顺序。
参考图38，断电顺序如下。
首先，终止CMU 100与IP块200至220之间的总线交互，并且停止通过CMU 100提供时钟信号。接下来，通过从PLL的使用切换到振荡器的使用来停止PLL的使用，并且CMU 100获得对时钟源的控制，通过硬件的时钟门控尚未在所述时钟源上执行。随后，停止振荡器。
参考图39，通电顺序如下。
首先，操作振荡器，去除对时钟源的控制，通过硬件的时钟门控尚未在所述时钟源上执行，并且操作PLL。随后，准备执行CMU 100与IP块200至220之间的总线交互。因此，完成通电顺序。图36至图39包含信号RefClk和FORCE_AUTOMATIC_CLKGATING。
图40是根据本发明概念的示例性实施例的半导体装置的框图。
参考图40，半导体装置700包含中央处理单元(central processing unit,CPU)710、时钟产生器720、CMU 730、随机存取存储器(random access memory,RAM)740、只读存储器(read only memory,ROM)750和存储器控制单元760。振荡器OSC可以提供于半导体装置700的外部以提供振荡信号。CMU 730可以用图1的CMU 100替换。然而，这仅仅是实施例，并且根据实施例的半导体装置700可以包含各种不同的其它功能块。另外，振荡器OSC还可以包含在半导体装置700中。图40的半导体装置700可以包含在半导体系统中作为应用处理器。
时钟产生器720使用从振荡器OSC产生的信号来产生具有基准频率的参考时钟信号CLK_IN。CMU 730可以接收参考时钟信号CLK_IN、产生具有特定频率的操作时钟信号CLK_OUT并且将操作时钟信号CLK_OUT提供到每个功能块。CMU 730可以包含一个或多个主时钟控制器和一个或多个从时钟控制器。时钟控制器中的每一个可以使用参考时钟信号CLK_IN产生操作时钟信号CLK_OUT。
另外，由于包含在CMU 730中的时钟控制器通过信道连接，因此可以在硬件方面执行时钟信号的管理。此外，由于包含在CMU 730中的时钟控制器通过信道连接到功能块，因此可以在硬件方面执行时钟请求和确认。
CPU 710可以处理或执行存储于RAM 740中的代码和/或数据。例如，CPU 710可以响应于从CMU 730输出的操作时钟信号而处理或执行代码和/或数据。CPU 710可以实施为多核处理器。多核处理器是具有两个或多于两个独立且大量处理器的一个计算组件，并且处理器中的每一个可以读取和执行程序指令。由于多核处理器可以同时运行多个加速器，因此包含多核处理器的数据处理系统可以执行多加速。
RAM 740可以临时地存储程序代码、数据或指令。例如，存储于内部或外部存储器(未说明)中的程序代码和/或数据可以在CPU 710的控制下或根据存储于ROM 750中的启动代码临时地存储于RAM 740中。存储器控制模块760是用于与内部或外部存储器连接的块。存储器控制模块760控制存储器的总体操作并且控制主机与存储器之间的数据交换。
尽管已参考本发明概念的示例性实施例具体示出和描述本发明概念，但是本领域普通技术人员将理解，在不脱离本发明概念的精神和范围的情况下可以在其中作出形式和细节上的各种变化。

Claims (7)

1.一种时钟门控组件，其包括：
时钟控制电路，其被配置成产生操作时钟信号；以及
信道管理电路，其被配置成从外部装置接收跨越通信信道的请求信号，并且将所述请求信号转发到所述时钟控制电路，
其中所述时钟控制电路被配置成基于所述请求信号而将时钟请求传输到亲代控制电路，从所述亲代控制电路接收确认信号，根据从所述亲代控制电路产生的所述确认选择性地将所述操作时钟信号提供到所述外部装置，并且将确认信号提供到所述信道管理电路。
2.根据权利要求1所述的时钟门控组件，其特征在于，
所述时钟控制电路被配置成当所述请求信号指示所述外部装置需要所述操作时钟信号时,将所述操作时钟信号提供到所述外部装置，以及
所述时钟控制电路被配置成当所述请求信号指示所述外部装置不再需要所述操作时钟信号时，停止将所述操作时钟信号提供到所述外部装置。
3.一种时钟多路复用器组件，其包括：
时钟控制电路，其被配置成基于第一选择信号而选择第一时钟信号和第二时钟信号中的一个，基于所述选定时钟信号而产生操作时钟信号；以及
信道管理电路，其被配置成从外部装置接收跨越通信信道的请求信号，并且将所述请求信号转发到所述时钟控制电路，
其中所述时钟控制电路被配置成基于所述请求信号而将时钟请求传输到亲代控制电路，从所述亲代控制电路接收确认信号，响应于请求信号而选择性地输出所述操作时钟信号，并且输出确认信号。
4.根据权利要求3所述的时钟多路复用器组件，其特征在于，所述时钟控制电路被配置成响应于所述请求信号而将确认信号提供到所述信道管理电路。
5.根据权利要求3所述的时钟多路复用器组件，其特征在于，所述时钟电路包含有限状态机，所述有限状态机被配置成将所述请求信号输出到提供所述第一时钟信号的第一时钟源以及提供所述第二时钟信号的第二时钟源。
6.一种时钟分频组件，其包括：
时钟控制电路，其被配置成对输入时钟信号执行分频操作以产生分频后的时钟信号，基于所述分频后的时钟信号而产生操作时钟信号，响应于请求信号而选择性地将所述操作时钟信号输出到外部装置，并且输出确认信号；以及
信道管理电路，其被配置成从所述外部装置接收跨越通信信道的所述请求信号，并且将所述请求信号转发到所述时钟控制电路。
7.根据权利要求6所述的时钟分频组件，其特征在于，所述时钟控制电路包括：
时钟分频电路；以及
有限状态机，其被配置成确定分频比并且响应于所述请求信号而将所述分频比输出到所述时钟分频电路，
其中所述时钟分频电路响应于所述分频比而使用所述分频比将所述输入时钟信号分频。
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