CN116960127A - 一种二维半导体垂直场效应晶体管阵列及其制备方法 - Google Patents
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Abstract
本发明公开了一种二维半导体垂直场效应晶体管阵列及其制备方法。本发明基于二维半导体材料薄膜，二维半导体材料薄膜与源电极和漏电极的侧壁接触，沟道的长度仅由源电极与漏电极间的绝缘层的厚度决定；本发明不需要采用电子束曝光、深紫外光刻和极深紫外光刻等方法，即能够制备出沟道长度在纳米尺度的大面积场效应晶体管阵列；本发明通过源电极和漏电极的侧壁与二维半导体材料薄膜接触，能够降低器件制备成本，而且由于源电极和漏电极在垂直方向构建，并且源电极和漏电极分布在沟道的同一侧，因而减小了单个场效应晶体管的面积，进而能够提高器件密度。
Description
技术领域
本发明涉及效应晶体管阵列的制备技术，具体涉及一种二维半导体垂直场效应晶体管阵列及其制备方法。
背景技术
场效应晶体管（FET）是半导体集成电路中最基本的电子器件之一。在集成电路的发展过程中，根据摩尔定律的要求，FET密度将不断提高,相应地，其沟道长度不断缩小。然而，当 FET沟道长度小到纳米尺度后将出现短沟道效应，从而降低了FET的性能。短沟道效应出现的特征长度与半导体材料的厚度正相关。二维材料的厚度为原子尺度，因此使用二维材料作为半导体材料可以抑制短沟道效应，从而提高器件密度。此外，制备三维垂直结构器件有利于进一步提高器件密度。当前文献报道的基于二维材料的短沟道FET主要为单个器件，并且制备方法中都要引入电子束曝光、深紫外光刻（Deep UltravioletLithography）或极深紫外光刻（ExtremeUltraviolet Lithography）等方法，这对制备工艺与设备均提出了极高的要求。
发明内容
针对以上现有技术存在的问题，本发明提出了一种二维半导体垂直场效应晶体管阵列及其制备方法，基于二维半导体材料薄膜，制备了三维垂直结构FET阵列，沟道的长度仅由源电极与漏电极间的绝缘层的厚度决定；通过源电极和漏电极侧壁与二维半导体材料薄膜接触，减小了单个器件所占的面积，提高了器件密度；本发明简化了制备工艺, 降低了器件制备成本，可实现晶圆级器件阵列制备。
本发明的一个目的在于提出一种二维半导体垂直场效应晶体管阵列。
本发明的二维半导体垂直场效应晶体管阵列包括：衬底、漏电极阵列、绝缘层、源电极阵列、二维半导体材料薄膜、栅介质层和栅电极阵列；其中，在衬底的表面形成漏电极阵列，漏电极阵列包括多个周期性排列的漏电极；绝缘层的厚度为纳米尺度，覆盖漏电极阵列和露出来的衬底；在绝缘层的表面形成源电极阵列，源电极阵列包括多个周期性排列的源电极，源电极阵列的周期和排列方式与漏电极阵列一致，并且每一个源电极向衬底的投影与相对应的漏电极具有重叠区域；对源电极和漏电极的部分重叠区域进行刻蚀，刻蚀深度直至部分衬底，露出漏电极的部分侧壁，刻蚀后保留下来的源电极、绝缘层和漏电极的侧壁与水平面具有倾斜角；二维半导体材料薄膜覆盖并接触源电极、绝缘层和漏电极的侧壁；源电极与漏电极之间的绝缘层的厚度具有纳米尺度，铺设在源电极与漏电极的侧壁之间的二维半导体材料作为沟道，从而形成纳米尺度的沟道；栅介质层覆盖在源电极阵列、二维半导体材料薄膜、暴露出来的部分漏电极阵列、绝缘层和衬底上；在栅介质层上形成栅电极阵列，栅电极阵列包括多个周期性排列的栅电极，栅电极覆盖沟道，栅电极阵列的周期和排列方式与漏电极阵列一致。
衬底采用绝缘材料。漏电极、源电极阵列和栅电极阵列的材料采用金属性材料。源电极、绝缘层和漏电极的侧壁与水平面具有的倾斜角为10~70°。二维半导体材料薄膜采用硫化钼、碲化钼或硫化钨；厚度为0.7~10nm。绝缘层的厚度为7~50nm。
本发明的另一个目的在于提出一种二维半导体垂直场效应晶体管阵列的制备方法。
本发明的二维半导体垂直场效应晶体管阵列的制备方法，包括以下步骤：
1）提供衬底，采用光刻、显影、镀膜和剥离的方法，在衬底的表面制备漏电极阵列，漏电极阵列包括多个周期性排列的漏电极；
2）在制备有漏电极阵列的衬底表面制备厚度为纳米尺度的绝缘层，覆盖漏电极阵列和露出来的衬底；
3）通过光刻、显影、镀膜和剥离的方法，在绝缘层的表面制备源电极阵列，源电极阵列包括多个周期性排列的源电极，源电极阵列的周期和排列方式与漏电极阵列一致，并且每一个源电极向衬底的投影与相对应的漏电极具有重叠区域；
4）通过光刻、显影和刻蚀的方法，对源电极和漏电极的部分重叠区域进行刻蚀，刻蚀深度直至部分衬底，露出漏电极的部分侧壁，刻蚀过程中，衬底与水平面有设定的倾斜，使得刻蚀后保留下来的源电极、绝缘层和漏电极的侧壁与水平面具有倾斜角；
5）生长二维半导体材料薄膜；
6）将二维半导体材料薄膜转移到步骤4）得到的结构的表面；
7）通过光刻、显影和刻蚀的方法，将转移后的二维半导体材料薄膜进行图案化，图案化后保留下来的二维半导体材料薄膜覆盖并接触源电极、绝缘层和漏电极的侧壁；源电极与漏电极之间的绝缘层的厚度具有纳米尺度，铺设在源电极与漏电极的侧壁之间的二维半导体材料作为沟道，从而形成纳米尺度的沟道；
8）对步骤7）得到的结构进行退火，降低二维半导体材料与源电极和漏电极的侧壁的接触电阻；
9）制备栅介质层覆盖步骤8）得到的结构的表面；
10）通过光刻、显影、镀膜和剥离的方法，在栅介质层上制备栅电极阵列，栅电极阵列包括多个周期性排列的栅电极，栅电极覆盖沟道，栅电极阵列的周期和排列方式与漏电极阵列一致，得到二维半导体垂直场效应晶体管阵列。
在步骤1）中，衬底采用绝缘材料，例如：Si/SiO2衬底。漏电极阵列的周期为10微米~500微米。漏电极的材料采用金属性材料。
在步骤2）中，采用电子束蒸发、原子层沉积或等离子体增强化学气相沉积（PECVD）制备绝缘层。
在步骤3）中，源电极的材料采用金属性材料。
在步骤4）中，倾斜角为10~70°。刻蚀的方法为离子束刻蚀、反应离子刻蚀或诱导耦合等离子体刻蚀。
在步骤5）中，采用化学气相沉积法制备二维半导体材料薄膜，二维半导体材料薄膜采用硫化钼、碲化钼或硫化钨，厚度为0.7~10nm。
在步骤7）中，刻蚀采用反应离子刻蚀或诱导耦合等离子体刻蚀。
在步骤8），退火时间为0.5~ 3小时，温度为150~400oC。
在步骤10）中，栅电极的材料采用金属性材料。
本发明的优点：
本发明不需要采用电子束曝光、深紫外光刻（Deep Ultraviolet Lithography）、极深紫外光刻（Extreme UltravioletLithography）等方法，即能够制备出沟道长度在纳米尺度的大面积场效应晶体管阵列；二维半导体材料与源电极和漏电极的侧壁接触，沟道长度由源电极与漏电极之间的绝缘层的厚度决定；本发明能够降低器件制备成本，而且由于源电极和漏电极在垂直方向构建，并且源电极和漏电极分布在沟道的同一侧，因而减小了单个场效应晶体管的面积，进而能够提高器件密度。
附图说明
图1为本发明的二维半导体垂直场效应晶体管阵列的制备方法的一个实施例的流程图，其中，（a）为形成漏电极的示意图，上图为剖面图，下图为俯视图，（b）为形成源电极的示意图，上图为剖面图，下图为俯视图，（c）为刻蚀形成侧壁倾斜角的示意图，上图为剖面图，下图为俯视图，（d）为二维半导体材料铺设在源电极与漏电极的侧壁之间的示意图，上图为剖面图，下图为俯视图，（e）为形成栅电极的示意图，上图为剖面图，下图为俯视图，（f）为形成二维半导体垂直场效应晶体管阵列的示意图，上图为剖面图，下图为俯视图；
图2为本发明的二维半导体垂直场效应晶体管阵列的制备方法的一个实施例的光学显微镜图，其中，（a）为形成漏电极的光学显微镜图，（b）为形成源电极的光学显微镜图，（c）为刻蚀形成侧壁倾斜角的光学显微镜图，（d）为二维半导体材料铺设在源电极与漏电极的侧壁之间的光学显微镜图，（e）为形成栅电极的光学显微镜图，（f）为形成二维半导体垂直场效应晶体管阵列的光学显微镜图；
图3为本发明使用的二维半导体材料（单层MoS2）的拉曼光谱；
图4为本发明的二维半导体垂直场效应晶体管阵列的一个实施例的表征图，其中，（a）为二维半导体场效应晶体管截面的透射电子显微镜图（HAADF-STEM），（b）为扫描区域、Al、Ti、O、S和Mo元素的分布图；
图5为本发明的二维半导体垂直场效应晶体管阵列的一个实施例的电学测量图，其中，（a）为在不同栅电压下的电流密度-源漏电压曲线图，（b）为在不同源漏电压下晶体管的转移特性曲线图；
图6为本发明的二维半导体垂直场效应晶体管阵列的一个实施例的一个单元的剖面图。
具体实施方式
下面结合附图，通过具体实施例，进一步阐述本发明。
如图6所示，本实施例的二维半导体垂直场效应晶体管阵列包括：衬底1、漏电极阵列2、绝缘层3、源电极阵列4、二维半导体材料薄膜5、栅介质层6和栅电极阵列7；其中，在衬底1的表面形成漏电极阵列2，漏电极阵列2包括多个周期性排列的漏电极；绝缘层3的厚度为纳米尺度，覆盖漏电极阵列2和露出来的衬底1；在绝缘层3的表面形成源电极阵列4，源电极阵列4包括多个周期性排列的源电极，源电极阵列4的周期和排列方式与漏电极阵列2一致，并且每一个源电极向衬底1的投影与相对应的漏电极具有重叠区域；对源电极和漏电极的部分重叠区域进行刻蚀，刻蚀深度直至部分衬底1，露出漏电极的部分侧壁，刻蚀后保留下来的源电极、绝缘层3和漏电极的侧壁与水平面具有倾斜角；二维半导体材料薄膜5覆盖并接触源电极、绝缘层3和漏电极的侧壁；源电极与漏电极之间的绝缘层3厚度具有纳米尺度，铺设在源电极与漏电极的侧壁之间的二维半导体材料作为沟道，从而形成纳米尺度的沟道；栅介质层6覆盖在源电极阵列4、二维半导体材料薄膜5、暴露出来的部分漏电极阵列2、绝缘层3和衬底1上；在栅介质层6上形成栅电极阵列7。
本实施例的二维半导体垂直场效应晶体管阵列的制备方法，如图1和2所示，包括以下步骤：
1）提供材料为Si/SiO2的衬底1，采用光刻、显影、电子束蒸发和剥离的方法，在衬底1的表面制备Ti/Au的漏电极阵列2，Ti和Au的厚度均为10 nm，漏电极阵列2包括多个周期性排列的漏电极，如图1和2中的（a）所示；
2）在制备有漏电极阵列2的衬底1表面通过电子束蒸发，制备厚度为16 nm的Al2O3的绝缘层3，覆盖漏电极阵列2和露出来的衬底1；
3）通过光刻、显影、镀膜和剥离的方法，在绝缘层3的表面制备Ti/Au的源电极阵列4，Ti和Au的厚度分别为10 nm和50nm，源电极阵列4包括多个周期性排列的源电极，源电极阵列4的周期和排列方式与漏电极阵列2一致，并且每一个源电极向衬底1的投影与相对应的漏电极具有重叠区域，如图1和2中的（b）所示；
4）通过光刻、显影和离子束刻蚀的方法，对源电极和漏电极的部分重叠区域进行刻蚀，刻蚀深度直至部分衬底1，露出漏电极的部分侧壁，刻蚀过程中，衬底1与水平面有40°的倾斜，使得刻蚀后保留下来的源电极、绝缘层3和漏电极的侧壁与水平面具有40°的倾斜角，如图1和2中的（c）所示；
5）在生长衬底1的表面通过化学气相沉积，以MoO3作为钼源，以硫粉作为硫源，生长单层MoS2的二维半导体材料薄膜5，厚度约为0.7 nm；
6）利用湿法转移，在去离子水的帮助下，将二维半导体材料薄膜5转移到步骤4）得到的结构的表面；
7）通过光刻、显影和刻蚀的方法，将转移后的二维半导体材料薄膜5进行图案化，图案化后保留下来的二维半导体材料薄膜5覆盖并接触源电极、绝缘层3和漏电极的侧壁；源电极与漏电极侧壁之间的绝缘层3厚度具有纳米尺度，铺设在源电极与漏电极的侧壁之间的二维半导体材料作为沟道，从而形成纳米尺度的沟道，如图1和2中的（d）所示；
8）对步骤7）得到的结构放置退火炉中进行退火以降低二维半导体材料与源电极和漏电极的侧壁的接触电阻。退火炉中气体为H2和Ar，他们的流速分别为10和40 sccm，压强为55 Pa，退火温度为300oC，退火时间为1小时；
9）通过原子层沉积，制备20 nm的HfO2作为栅介质层6覆盖步骤8）得到的结构的表面，原子层沉积的温度为105 ℃，反应物为四（二甲胺基）铪和水；
10）通过光刻、显影、热蒸发和剥离的方法，在栅介质层6上制备In/Au的栅电极阵列7，In和Au的厚度分别为10 nm和20nm，栅电极阵列7包括多个周期性排列的栅电极，栅电极阵列7的周期和排列方式与漏电极阵列2一致，得到二维半导体垂直场效应晶体管阵列。
对采用本实施例的方法制备的二维半导体材料单层MoS2薄膜进行拉曼光谱的表征，如图3所示，图3中，和/>分别对应于 S-Mo-S 的面内振动和面外振动特征峰。
采用扫描透射电子显微镜对本实施例得到的二维半导体垂直场效应晶体管阵列的截面进行表征，在图4中：（a）通过扫描透射电子显微镜拍摄到的高角环形暗场像（HAADF-STEM）中能够清晰地看出源电极、漏电极、绝缘层、沟道、栅介质层和栅电极的分布。通过电子能量损失谱（EELS）对元素Al、Ti、O、Mo和S的分布进行表征，如图4中的（b）所示，进一步证实图4中的（a）中的结构。
对本实施例得到的二维半导体垂直场效应晶体管阵列的电学测量，如图5所示，图5中的（a）是在不同栅电压下的电流密度-源漏电压曲线，（b）是在不同源漏电压下晶体管的转移曲线。从图5中可以发现，本实施例得到的二维半导体垂直场效应晶体管阵列表现出n型，并且在较低的源漏电压下（10 mV）仍能够正常工作。
最后需要注意的是，公布实施例的目的在于帮助进一步理解本发明，但是本领域的技术人员可以理解：在不脱离本发明及所附的权利要求的精神和范围内，各种替换和修改都是可能的。因此，本发明不应局限于实施例所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准。
Claims (10)
1.一种二维半导体垂直场效应晶体管阵列，其特征在于，所述二维半导体垂直场效应晶体管阵列包括：衬底、漏电极阵列、绝缘层、源电极阵列、二维半导体材料薄膜、栅介质层和栅电极阵列；其中，在衬底的表面形成漏电极阵列，漏电极阵列包括多个周期性排列的漏电极；绝缘层的厚度为纳米尺度，覆盖漏电极阵列和露出来的衬底；在绝缘层的表面形成源电极阵列，源电极阵列包括多个周期性排列的源电极，源电极阵列的周期和排列方式与漏电极阵列一致，并且每一个源电极向衬底的投影与相对应的漏电极具有重叠区域；对源电极和漏电极的部分重叠区域进行刻蚀，刻蚀深度直至部分衬底，露出漏电极的部分侧壁，刻蚀后保留下来的源电极、绝缘层和漏电极的侧壁与水平面具有倾斜角；二维半导体材料薄膜覆盖并接触源电极、绝缘层和漏电极的侧壁；源电极与漏电极之间的绝缘层的厚度具有纳米尺度，铺设在源电极与漏电极的侧壁之间的二维半导体材料作为沟道，从而形成纳米尺度的沟道；栅介质层覆盖在源电极阵列、二维半导体材料薄膜、暴露出来的部分漏电极阵列、绝缘层和衬底上；在栅介质层上形成栅电极阵列，栅电极阵列包括多个周期性排列的栅电极，栅电极覆盖沟道，栅电极阵列的周期和排列方式与漏电极阵列一致。
2.如权利要求1所述的二维半导体垂直场效应晶体管阵列，其特征在于，所述源电极、绝缘层和漏电极的侧壁与水平面具有的倾斜角为10~70°。
3.如权利要求1所述的二维半导体垂直场效应晶体管阵列，其特征在于，所述二维半导体材料薄膜采用硫化钼、碲化钼或硫化钨。
4.如权利要求1所述的二维半导体垂直场效应晶体管阵列，其特征在于，所述二维半导体材料薄膜的厚度为0.7~10nm。
5.一种如权利要求1所述的二维半导体垂直场效应晶体管阵列的制备方法，其特征在于，所述制备方法包括以下步骤：
1）提供衬底，采用光刻、显影、镀膜和剥离的方法，在衬底的表面制备漏电极阵列，漏电极阵列包括多个周期性排列的漏电极；
2）在制备有漏电极阵列的衬底表面制备厚度为纳米尺度的绝缘层，覆盖漏电极阵列和露出来的衬底；
3）通过光刻、显影、镀膜和剥离的方法，在绝缘层的表面制备源电极阵列，源电极阵列包括多个周期性排列的源电极，源电极阵列的周期和排列方式与漏电极阵列一致，并且每一个源电极向衬底的投影与相对应的漏电极具有重叠区域；
4）通过光刻、显影和刻蚀的方法，对源电极和漏电极的部分重叠区域进行刻蚀，刻蚀深度直至部分衬底，露出漏电极的部分侧壁，刻蚀过程中，衬底与水平面有设定的倾斜，使得刻蚀后保留下来的源电极、绝缘层和漏电极的侧壁与水平面具有倾斜角；
5）生长二维半导体材料薄膜；
6）将二维半导体材料薄膜转移到步骤4）得到的结构的表面；
7）通过光刻、显影和刻蚀的方法，将转移后的二维半导体材料薄膜进行图案化，图案化后保留下来的二维半导体材料薄膜覆盖并接触源电极、绝缘层和漏电极的侧壁；源电极与漏电极之间的绝缘层的厚度具有纳米尺度，铺设在源电极与漏电极的侧壁之间的二维半导体材料作为沟道，从而形成纳米尺度的沟道；
8）对步骤7）得到的结构进行退火，降低二维半导体材料与源电极和漏电极的侧壁的接触电阻；
9）制备栅介质层覆盖步骤8）得到的结构的表面；
10）通过光刻、显影、镀膜和剥离的方法，在栅介质层上制备栅电极阵列，栅电极阵列包括多个周期性排列的栅电极，栅电极覆盖沟道，栅电极阵列的周期和排列方式与漏电极阵列一致，得到二维半导体垂直场效应晶体管阵列。
6.如权利要求5所述的制备方法，其特征在于，在步骤2）中，采用电子束蒸发、原子层沉积或等离子体增强化学气相沉积制备绝缘层。
7.如权利要求5所述的制备方法，其特征在于，在步骤4）中，倾斜角为10~70°；刻蚀的方法为离子束刻蚀、反应离子刻蚀或诱导耦合等离子体刻蚀。
8.如权利要求5所述的制备方法，其特征在于，在步骤5）中，采用化学气相沉积法制备二维半导体材料薄膜，二维半导体材料薄膜采用硫化钼、碲化钼或硫化钨，厚度为0.7~10nm。
9.如权利要求5所述的制备方法，其特征在于，在步骤7）中，刻蚀采用反应离子刻蚀或诱导耦合等离子体刻蚀。
10.如权利要求5所述的制备方法，其特征在于，在步骤8），退火时间为0.5~ 3小时，温度为150~400 oC。
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104900709A (zh) * | 2015-06-04 | 2015-09-09 | 福州大学 | 一种高性能底栅型tft器件结构及其制备方法 |
| CN106129001A (zh) * | 2016-08-09 | 2016-11-16 | 上海交通大学 | 一种阵列背板电路及其制备方法 |
| CN107104140A (zh) * | 2017-06-15 | 2017-08-29 | 北京大学 | 一种二维材料/半导体异质结隧穿晶体管及制备方法 |
| CN107248530A (zh) * | 2017-06-15 | 2017-10-13 | 北京大学 | 一种二维材料/半导体异质结垂直隧穿晶体管及制备方法 |
| US9972641B1 (en) * | 2016-11-17 | 2018-05-15 | Sandisk Technologies Llc | Three-dimensional memory device having a multilevel drain select gate electrode and method of making thereof |
| JP2020088117A (ja) * | 2018-11-22 | 2020-06-04 | 凸版印刷株式会社 | 薄膜トランジスタアレイ基板、画像表示装置用基板、画像表示装置、およびこれらの製造方法 |
| CN114171392A (zh) * | 2021-11-17 | 2022-03-11 | 北京大学 | 一种制备大面积高性能n型二维碲化钼场效应晶体管阵列的方法 |
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2023
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104900709A (zh) * | 2015-06-04 | 2015-09-09 | 福州大学 | 一种高性能底栅型tft器件结构及其制备方法 |
| CN106129001A (zh) * | 2016-08-09 | 2016-11-16 | 上海交通大学 | 一种阵列背板电路及其制备方法 |
| US9972641B1 (en) * | 2016-11-17 | 2018-05-15 | Sandisk Technologies Llc | Three-dimensional memory device having a multilevel drain select gate electrode and method of making thereof |
| CN107104140A (zh) * | 2017-06-15 | 2017-08-29 | 北京大学 | 一种二维材料/半导体异质结隧穿晶体管及制备方法 |
| CN107248530A (zh) * | 2017-06-15 | 2017-10-13 | 北京大学 | 一种二维材料/半导体异质结垂直隧穿晶体管及制备方法 |
| JP2020088117A (ja) * | 2018-11-22 | 2020-06-04 | 凸版印刷株式会社 | 薄膜トランジスタアレイ基板、画像表示装置用基板、画像表示装置、およびこれらの製造方法 |
| CN114171392A (zh) * | 2021-11-17 | 2022-03-11 | 北京大学 | 一种制备大面积高性能n型二维碲化钼场效应晶体管阵列的方法 |
Non-Patent Citations (1)
| Title |
|---|
| 戴伦: "Low-power-consumption CMOS inverter array based on CVD-grown p-MoTe2 and n-MoS2", ISCIENCE, vol. 24, no. 103491, pages 1 - 9 * |
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