CN116800293B - 一种基带芯片和射频芯片同步方法、基带芯片、射频芯片 - Google Patents

Abstract

本发明涉及一种基带芯片和射频芯片同步方法、基带芯片、射频芯片，属于无线通信技术领域。该方法包括：基带芯片将数据收发模式切换信号、第一时钟信号、第一使能信号和第二使能信号分别发送至对应的PAD，经过PAD再同时发送至基带芯片和射频芯片；射频芯片将第二时钟信号发送至对应的PAD，经过PAD再同时发送至基带芯片和射频芯片。本发明提供的方法通过改变基带芯片和射频芯片接口信号的布线路径设计，使得基带芯片和射频芯片同时响应于时钟信号和控制信号，并通过双向数据接口进行数据传输，实现了基带芯片和射频芯片的同步。

Description

一种基带芯片和射频芯片同步方法、基带芯片、射频芯片

技术领域

本发明涉及无线通信技术领域，尤其是指一种基带芯片和射频芯片同步方法、基带芯片、射频芯片。

背景技术

在无线通信中，最重要的核心就是基带芯片和射频芯片，射频芯片负责射频收发、频率合成、功率放大，基带芯片负责信号处理和协议处理。发送信号时，基带芯片先对信息进行处理，并将处理后的信号传递给射频芯片，由射频芯片将处理后的信号发射出去；接收信号时，射频芯片接收外部的信号并将该信号传递给基带芯片，再由基带芯片对该信号进行处理，因此，基带芯片和射频芯片之间存在大量的数据交互。

HRF基带芯片和射频芯片作为两颗需要进行数据交互的芯片，其连接可以通过合封（SIP，system in package）或者板级（PCB，printed circuit board）的方式来实现，但是无论哪种连接方式都会存在延时问题。延时问题一方面会导致芯片静态时序分析问题，增加了后端设计的难度，另一方面也会导致收发切换较慢，这就降低了数据传输的效率，当数据传输的速率较快时，甚至会导致数据丢失。

综上所述，现有的基带芯片和射频芯片之间进行数据传输时存在延时，从而导致芯片的静态时序问题和数据收发切换速度降低，甚至导致数据丢失。

发明内容

为此，本发明所要解决的技术问题在于克服现有技术中基带芯片和射频芯片之间进行数据交互时存在延时，从而导致芯片的静态时序问题和数据收发切换速度降低，甚至导致数据丢失的问题。

为解决上述技术问题，本发明提供了一种基带芯片，包括：

数据收发模式切换端，连接至第一PAD，发送数据收发模式切换信号至所述第一PAD，所述第一PAD将所述数据收发模式切换信号同时发送至基带芯片的数据收发模式切换端和射频芯片的数据收发模式切换端，以便所述基带芯片和所述射频芯片同时响应于所述数据收发模式切换信号；

第一时钟端，连接至第二PAD，当所述数据收发模式切换信号为高电平时，发送第一时钟信号至所述第二PAD，所述第二PAD将所述第一时钟信号同时发送至基带芯片的第一时钟端和所述射频芯片的第一时钟端，以便所述基带芯片和所述射频芯片同时响应于所述第一时钟信号；

第一使能端，连接至第三PAD，发送第一使能信号至所述第三PAD，所述第三PAD将所述第一使能信号同时发送至所述基带芯片的第一使能端和所述射频芯片的第一使能端，以便所述基带芯片和所述射频芯片同时响应于所述第一使能信号；

第二使能端，连接至第四PAD，发送第二使能信号至所述第四PAD，所述第四PAD将所述第二使能信号同时发送至所述基带芯片的第二使能端和所述射频芯片的第二使能端，以便所述基带芯片和所述射频芯片同时响应于所述第二使能信号；

双向数据接口，用于当所述数据收发模式切换信号为高电平时，将数据发送至所述射频芯片；当所述数据收发模式切换信号为低电平时，接收所述射频芯片发送的数据。

在本发明的一个实施例中，还包括：

第二时钟端，连接至第五PAD，当所述数据收发模式切换信号为低电平时，通过所述第五PAD接收所述射频芯片的第二时钟端对应的PAD发送的第二时钟信号，以便所述基带芯片和所述射频芯片同时响应于所述第二时钟信号。

本发明还提供了一种射频芯片，包括：

数据收发模式切换端，连接至第六PAD，通过所述第六PAD接收基带芯片的数据收发模式切换端对应的第一PAD发送的数据收发模式切换信号，以便所述基带芯片和射频芯片同时响应于所述数据收发模式切换信号；

第一时钟端，连接至第七PAD，当所述数据收发模式切换信号为高电平时，通过所述第七PAD接收所述基带芯片的第一时钟端对应的第二PAD发送的第一时钟信号，以便所述基带芯片和所述射频芯片同时响应于所述第一时钟信号；

第一使能端，连接至第八PAD，通过所述第八PAD接收所述基带芯片的第一使能端对应的第三PAD发送的第一使能信号，以便所述基带芯片和所述射频芯片同时响应于所述第一使能信号；

第二使能端，连接至第九PAD，通过所述第九PAD接收所述基带芯片的第二使能端对应的第四PAD发送的第二使能信号，以便所述基带芯片和所述射频芯片同时响应于所述第二使能信号；

双向数据接口，用于当所述数据收发模式切换信号为高电平时，接收所述基带芯片发送的数据；当所述数据收发模式切换信号为低电平时，将数据发送至所述基带芯片。

在本发明的一个实施例中，还包括：

第二时钟端，连接至第十PAD，当所述数据收发模式切换信号为低电平时，发送第二时钟信号至所述第十PAD，所述第十PAD将所述第二时钟信号同时发送至所述射频芯片的第二时钟端和所述基带芯片的第二时钟端，以便所述基带芯片和所述射频芯片同时响应于所述第二时钟信号。

本发明还提供了一种基带芯片和射频芯片同步方法，包括：

基带芯片的数据收发模式切换端发送数据收发模式切换信号至第一PAD，所述第一PAD将所述数据收发模式切换信号同时发送至所述基带芯片的数据收发模式切换端和射频芯片的数据收发模式切换端；

若所述数据收发模式切换信号为高电平，所述基带芯片的第一时钟端发送第一时钟信号至第二PAD，所述第二PAD将所述第一时钟信号同时发送至所述基带芯片的第一时钟端和所述射频芯片的第一时钟端；

所述基带芯片的第一使能端发送第一使能信号至第三PAD，所述第三PAD将所述第一使能信号同时发送至所述基带芯片的第一使能端和所述射频芯片的第一使能端；

所述基带芯片的第二使能端发送第二使能信号至第四PAD，所述第四PAD将所述第二使能信号同时发送至所述基带芯片的第二使能端和所述射频芯片的第二使能端；

所述基带芯片和所述射频芯片同时响应于所述数据收发模式切换信号、所述第一时钟信号、所述第一使能信号和所述第二使能信号，数据通过所述基带芯片的双向数据接口发送至所述射频芯片的双向数据接口。

在本发明的一个实施例中，若所述数据收发模式切换信号为低电平，所述射频芯片的第二时钟端发送第二时钟信号至第十PAD，所述第十PAD将所述第二时钟信号同时发送至所述基带芯片的第二时钟端和所述射频芯片的第二时钟端；

所述基带芯片的第一使能端发送第一使能信号至第三PAD，所述第三PAD将所述第一使能信号同时发送至所述基带芯片的第一使能端和所述射频芯片的第一使能端；

所述基带芯片的第二使能端发送第二使能信号至第四PAD，所述第四PAD将所述第二使能信号同时发送至所述基带芯片的第二使能端和所述射频芯片的第二使能端；

所述基带芯片和所述射频芯片同时响应于所述数据收发模式切换信号、所述第二时钟信号、所述第一使能信号和所述第二使能信号，数据通过所述射频芯片的双向数据接口发送至所述基带芯片的双向数据接口。

在本发明的一个实施例中，当所述第一使能信号为高电平时，所述基带芯片和所述射频芯片基于所述第一使能信号同时进入工作状态。

在本发明的一个实施例中，当所述第二使能信号为低电平时，所述基带芯片和所述射频芯片基于所述第二使能信号对接收数据进行自动增益控制，当所述自动增益控制锁定后，所述第二使能信号变为高电平。

在本发明的一个实施例中，所述基带芯片和所述射频芯片的双向数据接口均包括12根并行数据线。

本发明所述的基带芯片和射频芯片同步方法包括：基带芯片的数据收发模式切换端发送数据收发模式切换信号至第一PAD，第一PAD将数据收发模式切换信号同时发送至基带芯片和射频芯片，以便基带芯片和射频芯片同步调整数据发送或接收模式；当数据收发模式切换信号为高电平时，基带芯片的第一时钟端发送第一时钟信号至第二PAD，第二PAD将第一时钟信号同时发送至基带芯片和射频芯片，使得基带芯片和射频芯片同时响应于第一时钟信号；当数据收发模式切换信号为低电平时，射频芯片的第二时钟端发送第二时钟信号至对应的PAD，由该PAD将第二时钟信号同时发送至基带芯片和射频芯片，使得基带芯片和射频芯片同时响应于第二时钟信号；基带芯片的第一使能端和第二使能端将第一使能信号和第二使能信号分别发送至第三PAD和第四PAD，由第三PAD和第四PAD将第一使能信号和第二使能信号同时发送至基带芯片和射频芯片；基于第一时钟信号、第二时钟信号和控制信号的布线路径设计，使得基带芯片和射频芯片保持同步。

本发明通过在基带芯片和射频芯片上设计其时钟信号和控制信号的布线路径，减小了时钟信号和控制信号到达基带芯片和射频芯片的时间差，实现了基带芯片和射频芯片的同步，简化了芯片的静态时序问题，同时提高了基带芯片和射频芯片的数据收发模式切换速度，避免了数据丢失问题。

附图说明

为了使本发明的内容更容易被清楚的理解，下面根据本发明的具体实施例并结合附图，对本发明作进一步详细的说明，其中，

图1是本发明提供的一种基带芯片接口信号布线路径示意图；

图2是本发明提供的一种射频芯片接口信号布线路径示意图；

图3是本发明提供的一种基带芯片和射频芯片连接示意图；

图4是本发明提供的一种基带芯片和射频芯片同步方法流程图；

附图说明：1、第一PAD；2、第二PAD；3、第三PAD；4、第四PAD；5、第五PAD；6、第六PAD；7、第七PAD；8、第八PAD；9、第九PAD；10、第十PAD。

具体实施方式

下面结合附图和具体实施例对本发明作进一步说明，以使本领域的技术人员可以更好地理解本发明并能予以实施，但所举实施例不作为对本发明的限定。

实施例1

参照图1所示为本申请提供的一种基带芯片，其包括：

数据收发模式切换端，连接至第一PAD，发送数据收发模式切换信号至第一PAD，第一PAD将该数据收发模式切换信号同时发送至基带芯片的数据收发模式切换端和射频芯片的数据收发模式切换端，以便基带芯片和射频芯片同时响应于该数据收发模式切换信号。

第一时钟端，连接至第二PAD，当数据收发模式切换信号为高电平时，发送第一时钟信号至第二PAD，第二PAD将该第一时钟信号同时发送至基带芯片的第一时钟端和射频芯片的第一时钟端，以便基带芯片和射频芯片同时响应于该第一时钟信号。

第一使能端，连接至第三PAD，发送第一使能信号至第三PAD，第三PAD将该第一使能信号同时发送至基带芯片的第一使能端和射频芯片的第一使能端，以便基带芯片和射频芯片同时响应于该第一使能信号。

第二使能端，连接至第四PAD，发送第二使能信号至第四PAD，第四PAD将该第二使能信号同时发送至基带芯片的第二使能端和射频芯片的第二使能端，以便基带芯片和射频芯片同时响应于该第二使能信号。

双向数据接口，用于当数据收发模式切换信号为高电平时，将数据发送至射频芯片；当数据收发模式切换信号为低电平时，接收射频芯片发送的数据。

具体地，本实施例中的双向数据接口包括12根并行数据线，且每根数据线均对应不同的PAD，通过PAD发送或接收数据。

在本申请的一些实施例中，基带芯片还包括：

第二时钟端，连接至第五PAD，当数据收发模式切换信号为低电平时，通过第五PAD接收射频芯片的第二时钟端对应的PAD发送的第二时钟信号，以便基带芯片和射频芯片同时响应于第二时钟信号。

示例地，如图1所示为本申请提供的基带芯片示意图，其中BBP为基带，TRX_M为基带芯片的数据收发模式切换端，BBCLK为基带芯片的第一时钟端，ENABLE为基带芯片的第一使能端，AGC_ENB为基带芯片的第二使能端，DATA为基带芯片的双向数据接口，RFCLK为基带芯片的第二时钟端。

具体地，当基带芯片的数据收发模式切换端发送数据收发模式切换信号时，基带芯片并不立即响应于该信号，而是先将该数据收发模式切换信号发送至第一PAD，经过第一PAD再将该信号同时发送至基带芯片的数据收发模式切换端和射频芯片的数据收发模式切换端，基带芯片和射频芯片同时响应于第一PAD发送的数据收发模式切换信号。

当该数据收发模式切换信号为高电平时，基带芯片和射频芯片作为一个整体对外为数据发送模式，由基带芯片将数据发送至射频芯片，射频芯片接收基带芯片发送的数据并将该数据发送至外部。

此时，BBCLK发送的第一时钟信号作为基带芯片发送数据的发送时钟，基带芯片并不立即响应于该第一时钟信号，而是将该第一时钟信号发送至第二PAD，经过第二PAD再将该第一时钟信号同时发送至基带芯片和射频芯片，以使基带芯片和射频芯片同时响应于第二PAD发送的第一时钟信号。

ENABLE作为基带芯片的第一使能端，高电平有效，基带芯片并不立即响应于第一使能信号，而是将该第一使能信号发送至第三PAD，经过第三PAD再将该第一使能信号发送至基带芯片和射频芯片，使得基带芯片和射频芯片同时响应于该第一使能信号并进入工作状态。

AGC_ENB作为基带芯片的第二使能端，低电平有效，基带芯片并不立即响应于第二使能信号，而是将该第二使能信号发送至第四PAD，经过第四PAD再将该第二使能信号同时发送至基带芯片和射频芯片，使得基带芯片和射频芯片基于该第二使能信号对接收数据进行自动增益控制（AGC），当AGC锁定后，该第二使能信号变为高电平。

此时，基带芯片和射频芯片同时响应于该数据收发模式切换信号、第一时钟信号、第一使能信号和第二使能信号，数据通过基带芯片的双向数据接口发送至射频芯片。

当该数据收发模式切换信号为低电平时，基带芯片和射频芯片作为一个整体对外为数据接收模式，由射频芯片接收外部发送的数据，并将该数据发送给基带芯片，基带芯片接收射频芯片发送的数据。

此时，RFCLK作为基带芯片接收数据的采样时钟，通过第五PAD接收射频芯片的第二时钟端对应的PAD发送的第二时钟信号，以便基带芯片和射频芯片同时响应于第二时钟信号。

本申请通过对基带芯片的数据收发模式切换端、第一时钟端、第一使能端和第二使能端进行接口信号的布线路径设计，使得基带芯片发送数据收发模式切换信号、第一时钟信号和第一使能信号、第二使能信号后不立即响应，而是先将信号发送至对应的PAD，接收并响应于由PAD返回的信号，减小了信号到达基带芯片内部逻辑和射频芯片内部逻辑的时间差，从而实现基带芯片和射频芯片的同步。

实施例2

参照图2所示为本申请提供的一种射频芯片，其包括：

数据收发模式切换端，连接至第六PAD，通过第六PAD接收基带芯片的数据收发模式切换端对应的第一PAD发送的数据收发模式切换信号，以便基带芯片和射频芯片同时响应于数据收发模式切换信号。

第一时钟端，连接至第七PAD，当数据收发模式切换信号为高电平时，通过第七PAD接收基带芯片的第一时钟端对应的第二PAD发送的第一时钟信号，以便基带芯片和射频芯片同时响应于第一时钟信号。

第一使能端，连接至第八PAD，通过第八PAD接收基带芯片的第一使能端对应的第三PAD发送的第一使能信号，以便基带芯片和射频芯片同时响应于第一使能信号。

第二使能端，连接至第九PAD，通过第九PAD接收基带芯片的第二使能端对应的第四PAD发送的第二使能信号，以便基带芯片和射频芯片同时响应于第二使能信号。

双向数据接口，用于当数据收发模式切换信号为高电平时，接收基带芯片发送的数据；当数据收发模式切换信号为低电平时，将数据发送至基带芯片。

具体地，本实施例中的双向数据接口包括12根并行数据线，且每根数据线均对应不同的PAD，通过PAD接收或发送数据。

在本申请的其他实施例中，射频芯片还包括：

第二时钟端，连接至第十PAD，当数据收发模式切换信号为低电平时，发送第二时钟信号至第十PAD，第十PAD将第二时钟信号同时发送至射频芯片的第二时钟端和基带芯片的第二时钟端，以便基带芯片和射频芯片同时响应于第二时钟信号。

示例地，如图2所示为本申请提供的射频芯片示意图，其中DFE为数字前端，AFE为模拟前端，TRX_M-2为射频芯片的数据收发模式切换端，BBCLK-2为射频芯片的第一时钟端，ENABLE-2为射频芯片的第一使能端，AGC_ENB-2为射频芯片的第二使能端，DATA-2为射频芯片的双向数据接口，RFCLK-2为射频芯片的第二时钟端。

射频芯片和基带芯片同时响应于基带芯片通过第一PAD发送的数据收发模式切换信号，当该信号为高电平时，射频芯片对外为数据发送模式，对内需要接收基带芯片发送的数据。

此时，BBCLK-2作为射频芯片接收数据的采样时钟，通过第七PAD接收基带芯片的第一时钟端对应的第二PAD发送的第一时钟信号，以便基带芯片和射频芯片同时响应于第一时钟信号。

ENABLE-2通过第八PAD接收基带芯片的第一使能端对应的第三PAD发送的第一使能信号，以便基带芯片和射频芯片同时响应于第一使能信号。

AGC_ENB-2通过第九PAD接收基带芯片的第二使能端对应的第四PAD发送的第二使能信号，以便基带芯片和射频芯片同时响应于第二使能信号。

当基带芯片发送的数据收发模式切换信号为低电平时，射频芯片对外为数据接收模式，对内需要将接收的数据发送至基带芯片。

此时，RFCLK-2发送的第二时钟信号作为射频芯片发送数据的发送时钟，射频芯片并不立即响应于该第二时钟信号，而是将该第二时钟信号发送至第十PAD，经过第十PAD再将该第二时钟信号同时发送至基带芯片和射频芯片，以便基带芯片和射频芯片同时响应于该第二时钟信号。

基带芯片和射频芯片同时响应于数据收发模式切换信号、第二时钟信号、第一使能信号和第二使能信号，数据通过射频芯片的双向数据接口发送至基带芯片的双向数据接口。

本申请通过对射频芯片的第二时钟端进行接口信号的布线路径设计，使得射频芯片发送第二时钟信号后不立即响应，而是先将第二时钟信号发送至对应的PAD，接收并响应于PAD返回的第二时钟信号，减小了第二时钟信号到达基带芯片内部逻辑和射频芯片内部逻辑的时间差，从而实现了基带芯片和射频芯片的同步。

实施例3

基于上述实施例1提供的基带芯片和实施例2提供的射频芯片，本申请对其进行了连接，并基于连接后的基带芯片和射频芯片提供了一种同步方法，如图3所示为本申请实施例提供的基带芯片和射频芯片连接示意图：

其中，第一PAD至第五PAD设置于基带芯片上，第六PAD至第十PAD设置于射频芯片上。

具体地，将基带芯片的数据收发模式切换端对应的第一PAD与射频芯片的数据收发模式切换端对应的第六PAD相连；将基带芯片的第一时钟端对应的第二PAD与射频芯片的第一时钟端对应的第七PAD相连；将基带芯片的第一使能端对应的第三PAD与射频芯片的第一使能端对应的第八PAD相连；将基带芯片的第二使能端对应的第四PAD与射频芯片的第二使能端对应的第九PAD相连；将基带芯片的第二时钟端对应的第五PAD与射频芯片的第二时钟端对应的第十PAD相连；将基带芯片的双向数据接口对应的十二个PAD分别与射频芯片的双向数据接口对应的十二个PAD相连。

基于上述连接方式，本实施例提供了一种基带芯片和射频芯片同步方法，如图4所示，其包括：

S10：基带芯片的数据收发模式切换端发送数据收发模式切换信号至第一PAD，第一PAD将数据收发模式切换信号同时发送至基带芯片的数据收发模式切换端和射频芯片的数据收发模式切换端。

S20：若数据收发模式切换信号为高电平，基带芯片的第一时钟端发送第一时钟信号至第二PAD，第二PAD将第一时钟信号同时发送至基带芯片的第一时钟端和射频芯片的第一时钟端。

S30：基带芯片的第一使能端发送第一使能信号至第三PAD，第三PAD将第一使能信号同时发送至基带芯片的第一使能端和射频芯片的第一使能端。

S40：基带芯片的第二使能端发送第二使能信号至第四PAD，第四PAD将第二使能信号同时发送至基带芯片的第二使能端和射频芯片的第二使能端。

S50：基带芯片和射频芯片同时响应于数据收发模式切换信号、第一时钟信号、第一使能信号和第二使能信号，数据通过基带芯片的双向数据接口发送至射频芯片的双向数据接口。

本申请提供的基带芯片和射频芯片同步方法通过改变基带芯片的数据收发模式切换端、第一时钟端、第一使能端和第二使能端进行接口信号的布线路径设计，使得基带芯片和射频芯片能够同时响应于数据收发模式切换信号，避免了数据丢失，并且在基带芯片向射频芯片发送数据时，基带芯片和射频芯片能够同时响应于第一时钟信号、第一使能信号和第二使能信号，减小了时钟信号和控制信号到达基带芯片内部逻辑和射频芯片内部逻辑的时间差，从而实现基带芯片和射频芯片的同步。

具体地，在其他实施例中，该方法还包括：

S60：若数据收发模式切换信号为低电平，射频芯片的第二时钟端发送第二时钟信号至第十PAD，第十PAD将第二时钟信号同时发送至基带芯片的第二时钟端和射频芯片的第二时钟端。

S70：基带芯片的第一使能端发送第一使能信号至第三PAD，第三PAD将第一使能信号同时发送至基带芯片的第一使能端和射频芯片的第一使能端。

S80：基带芯片的第二使能端发送第二使能信号至第四PAD，第四PAD将第二使能信号同时发送至基带芯片的第二使能端和射频芯片的第二使能端。

S90：基带芯片和射频芯片同时响应于数据收发模式切换信号、第二时钟信号、第一使能信号和第二使能信号，数据通过射频芯片的双向数据接口发送至基带芯片的双向数据接口。

基于上述对基带芯片接口信号的布线路径设计，本申请还对射频芯片的第二时钟端接口信号的布线路径进行了设计，当射频芯片向基带芯片发送数据时，使得基带芯片和射频芯片能够同时响应于第二时钟信号、第一使能信号和第二使能信号，实现基带芯片和射频芯片的同步。

具体地，当第一使能信号为高电平时，基带芯片和射频芯片同时响应于该第一使能信号并进入工作状态；当第二使能信号为低电平时，基带芯片和射频芯片基于该第二使能信号对接收数据进行自动增益控制（AGC），当AGC锁定后，第二使能信号变为高电平。

具体地，基带芯片和射频芯片的双向数据接口均包括12根并行数据线，且每根数据线均对应不同的PAD，即基带芯片的12根并行数据线对应基带芯片上的12个PAD，射频芯片的12根并行数据线对应射频芯片上的12个PAD，将基带芯片的双向数据接口对应的PAD分别与射频芯片的双向数据接口对应的PAD相连，以便基带芯片和射频芯片进行数据传输。

传统的基带芯片和射频芯片的连接方法中数据收发模式切换信号、第一时钟信号、第一使能信号、第二使能信号从基带芯片到射频芯片的延时为：

，

其中，为基带芯片内部逻辑到达PAD的线延时，/>为基带芯片PAD的输出延时，/>为射频芯片PAD的输入延时，/>为射频芯片PAD到达内部逻辑的线延时。

射频芯片发送的第二时钟信号到达基带芯片的延时为：

，

其中，为射频芯片内部逻辑到达PAD的线延时，/>为射频芯片PAD的输出延时，/>为基带芯片PAD的输入延时，/>为基带芯片PAD到达内部逻辑的线延时。

由此可见，传统的基带芯片和射频芯片之间的延时路径较长，导致基带芯片和射频芯片无法保持同步，尤其当基带芯片发送数据收发模式切换信号时，基带芯片和射频芯片之间的延时会导致射频芯片的数据收发模式切换较慢，例如，当基带芯片切换为发送模式时，射频芯片应该同步切换为发送模式，而二者之间的延时可能导致基带芯片和射频芯片同时处于不同模式，从而导致数据丢失。

本申请中基带芯片和射频芯片之间的延时主要包括片内延时和片外延时，具体地，对于数据收发模式切换信号，其从第一PAD传输至基带芯片的延时为片内延时，其从第一PAD传输至第六PAD的延时为片外延时，其从第六PAD传输至射频芯片的延时为片内延时；对于第一时钟信号，其从第二PAD传输至基带芯片的延时为片内延时，其从第二PAD传输至第七PAD的延时为片外延时，其从第七PAD传输至射频芯片的延时为片内延时；对于第一使能信号，其从第三PAD传输至基带芯片的延时为片内延时，其从第三PAD传输至第八PAD的延时为片外延时，其从第八PAD传输至射频芯片的延时为片内延时；对于第二使能信号，从第四PAD传输至基带芯片的延时为片内延时，其从第四PAD传输至第九PAD的延时为片外延时，其从第九PAD传输至射频芯片的延时为片内延时；对于第二时钟信号，其从第十PAD传输至射频芯片的延时为片内延时，其从第十PAD传输至第五PAD的延时为片外延时，其从第五PAD传输至基带芯片的延时为片内延时。

本申请使用时钟树综合和后端布局布线方法控制片内延时，通过合封引线的方式控制片外延时，使得信号传输至基带芯片和射频芯片的时间相等。

具体地，本申请实施例对基带芯片和射频芯片的接口信号的布线路径进行了设计，如图3所示，本申请中的数据收发模式切换信号、第一时钟信号、第一使能信号和第二使能信号分别从基带芯片的第一PAD、第二PAD、第三PAD、第四PAD发送至射频芯片的延时为：

，

其中，为射频芯片PAD的输入延时，即片外延时，/>为射频芯片PAD到达内部逻辑的线延时，即片内延时；

第二时钟信号从射频芯片的第十PAD发送至基带芯片的延时为：

，

其中，为基带芯片PAD的输入延时，即片外延时，/>为基带芯片PAD到达内部逻辑的线延时，即片内延时。

本申请通过对基带芯片和射频芯片接口信号的布线路径设计，使得数据收发模式切换信号、第一时钟信号、第一使能信号和第二使能信号分别从第一PAD、第二PAD、第三PAD、第四PAD返回基带芯片的片内延时尽可能等于，使得第二时钟信号从第十PAD返回射频芯片的片内延时尽可能等于/>；即数据收发模式切换信号从第一PAD返回基带芯片的时间等于从第一PAD到达射频芯片的时间，第一时钟信号从第二PAD返回基带芯片的时间等于从第二PAD到达射频芯片的时间，第一使能信号从第三PAD返回基带芯片的时间等于从第三PAD到达射频芯片的时间，第二使能信号从第四PAD返回基带芯片的时间等于从第四PAD到达射频芯片的时间，第二时钟信号第十PAD返回射频芯片的时间等于从第十PAD到达基带芯片的时间，从而实现基带芯片和射频芯片的同步，简化时序问题，提高基带芯片和射频芯片的数据收发模式切换速度。

下面以基带芯片接收数据，射频芯片发送数据为例对本申请进行进一步解释说明：

步骤1：当基带芯片接收数据时发送一低电平的数据收发模式信号至第一PAD，此时基带芯片并不立即响应于该数据收发模式信号，由第一PAD同时将该数据收发模式切换信号发送至基带芯片和射频芯片，由于第一PAD至基带芯片的延时等于第一PAD至射频芯片的延时，因此，基带芯片和射频芯片同时接收并响应于该数据收发模式切换信号，同时切换数据收发模式；

步骤2：基带芯片发送第一时钟信号至第二PAD，此时基带芯片并不立即响应于该第一时钟信号，由第二PAD同时将该第一时钟信号发送至基带芯片和射频芯片，由于第二PAD至基带芯片的延时等于第二PAD至射频芯片的延时，因此，基带芯片和射频芯片同时接收并响应于该第一时钟信号；

步骤3：基带芯片发送一高电平的第一使能信号至第三PAD，此时基带芯片并不立即响应于该第一使能信号，由第三PAD同时将该第一使能信号发送至基带芯片和射频芯片，由于第三PAD至基带芯片的延时等于第三PAD至射频芯片的延时，因此，基带芯片和射频芯片同时接收并响应于该第一使能信号并同时进入工作状态；

步骤4：基带芯片发送一低电平的第二使能信号至第四PAD，此时基带芯片并不立即响应于该第二使能信号，由第四PAD同时将该第二使能信号发送至基带芯片和射频芯片，由于第四PAD至基带芯片的延时等于第四PAD至射频芯片的延时，因此，基带芯片和射频芯片同时接收并响应于该第二使能信号并进行自动增益控制；

步骤5：基于上述信号，射频芯片通过射频芯片的双向数据接口将数据发送至基带芯片的双向数据接口。

显然，上述实施例仅仅是为清楚地说明所作的举例，并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (8)

1.一种基带芯片，其特征在于，包括：

数据收发模式切换端，连接至第一PAD，基带芯片的数据收发模式切换端发送数据收发模式切换信号，基带芯片并不立即响应于数据收发模式切换信号，而是发送数据收发模式切换信号至所述第一PAD，所述第一PAD将所述数据收发模式切换信号同时发送至基带芯片的数据收发模式切换端和射频芯片的数据收发模式切换端，以便所述基带芯片和所述射频芯片同时响应于所述数据收发模式切换信号；

第一时钟端，连接至第二PAD，当所述数据收发模式切换信号为高电平时，发送第一时钟信号，基带芯片并不立即响应于第一时钟信号，而是将第一时钟信号发送至所述第二PAD，所述第二PAD将所述第一时钟信号同时发送至基带芯片的第一时钟端和所述射频芯片的第一时钟端，以便所述基带芯片和所述射频芯片同时响应于所述第一时钟信号；

第一使能端，连接至第三PAD，发送第一使能信号，基带芯片并不立即响应于第一使能信号，而是将第一使能信号发送至所述第三PAD，所述第三PAD将所述第一使能信号同时发送至所述基带芯片的第一使能端和所述射频芯片的第一使能端，以便所述基带芯片和所述射频芯片同时响应于所述第一使能信号；

第二使能端，连接至第四PAD，发送第二使能信号，基带芯片并不立即响应于第二使能信号，而是将第二使能信号发送至所述第四PAD，所述第四PAD将所述第二使能信号同时发送至所述基带芯片的第二使能端和所述射频芯片的第二使能端，以便所述基带芯片和所述射频芯片同时响应于所述第二使能信号；

双向数据接口，用于当所述数据收发模式切换信号为高电平时，将数据发送至所述射频芯片；当所述数据收发模式切换信号为低电平时，接收所述射频芯片发送的数据。

2.根据权利要求1所述的基带芯片，其特征在于，还包括：

第二时钟端，连接至第五PAD，当所述数据收发模式切换信号为低电平时，通过所述第五PAD接收所述射频芯片的第二时钟端对应的PAD发送的第二时钟信号，以便所述基带芯片和所述射频芯片同时响应于所述第二时钟信号。

3.一种射频芯片，其特征在于，包括：

数据收发模式切换端，连接至第六PAD，通过所述第六PAD接收基带芯片的数据收发模式切换端对应的第一PAD发送的数据收发模式切换信号，以便所述基带芯片和射频芯片同时响应于所述数据收发模式切换信号；

第一时钟端，连接至第七PAD，当所述数据收发模式切换信号为高电平时，通过所述第七PAD接收所述基带芯片的第一时钟端对应的第二PAD发送的第一时钟信号，以便所述基带芯片和所述射频芯片同时响应于所述第一时钟信号；

第一使能端，连接至第八PAD，通过所述第八PAD接收所述基带芯片的第一使能端对应的第三PAD发送的第一使能信号，以便所述基带芯片和所述射频芯片同时响应于所述第一使能信号；

第二使能端，连接至第九PAD，通过所述第九PAD接收所述基带芯片的第二使能端对应的第四PAD发送的第二使能信号，以便所述基带芯片和所述射频芯片同时响应于所述第二使能信号；

第二时钟端，连接至第十PAD，当所述数据收发模式切换信号为低电平时，发送第二时钟信号，射频芯片并不立即响应于第二时钟信号，而是将第二时钟信号发送至所述第十PAD，所述第十PAD将所述第二时钟信号同时发送至所述射频芯片的第二时钟端和所述基带芯片的第二时钟端，以便所述基带芯片和所述射频芯片同时响应于所述第二时钟信号；

双向数据接口，用于当所述数据收发模式切换信号为高电平时，接收所述基带芯片发送的数据；当所述数据收发模式切换信号为低电平时，将数据发送至所述基带芯片。

4.一种基带芯片和射频芯片同步方法，其特征在于，包括：

基带芯片的数据收发模式切换端发送数据收发模式切换信号，基带芯片并不立即响应于数据收发模式切换信号，而是发送数据收发模式切换信号至第一PAD，所述第一PAD将所述数据收发模式切换信号同时发送至所述基带芯片的数据收发模式切换端和射频芯片的数据收发模式切换端；

若所述数据收发模式切换信号为高电平，所述基带芯片的第一时钟端发送第一时钟信号，基带芯片并不立即响应于第一时钟信号，而是将第一时钟信号发送至第二PAD，所述第二PAD将所述第一时钟信号同时发送至所述基带芯片的第一时钟端和所述射频芯片的第一时钟端；

所述基带芯片的第一使能端发送第一使能信号，基带芯片并不立即响应于第一使能信号，而是将第一使能信号发送至第三PAD，所述第三PAD将所述第一使能信号同时发送至所述基带芯片的第一使能端和所述射频芯片的第一使能端；

所述基带芯片的第二使能端发送第二使能信号，基带芯片并不立即响应于第二使能信号，而是将第二使能信号发送至第四PAD，所述第四PAD将所述第二使能信号同时发送至所述基带芯片的第二使能端和所述射频芯片的第二使能端；

所述基带芯片和所述射频芯片同时响应于所述数据收发模式切换信号、所述第一时钟信号、所述第一使能信号和所述第二使能信号，数据通过所述基带芯片的双向数据接口发送至所述射频芯片的双向数据接口。

5.根据权利要求4所述的基带芯片和射频芯片同步方法，其特征在于，若所述数据收发模式切换信号为低电平，所述射频芯片的第二时钟端发送第二时钟信号，射频芯片并不立即响应于第二时钟信号，而是将第二时钟信号发送至第十PAD，所述第十PAD将所述第二时钟信号同时发送至所述基带芯片的第二时钟端和所述射频芯片的第二时钟端；

所述基带芯片的第一使能端发送第一使能信号至第三PAD，所述第三PAD将所述第一使能信号同时发送至所述基带芯片的第一使能端和所述射频芯片的第一使能端；

所述基带芯片的第二使能端发送第二使能信号至第四PAD，所述第四PAD将所述第二使能信号同时发送至所述基带芯片的第二使能端和所述射频芯片的第二使能端；

所述基带芯片和所述射频芯片同时响应于所述数据收发模式切换信号、所述第二时钟信号、所述第一使能信号和所述第二使能信号，数据通过所述射频芯片的双向数据接口发送至所述基带芯片的双向数据接口。

6.根据权利要求5所述的基带芯片和射频芯片同步方法，其特征在于，当所述第一使能信号为高电平时，所述基带芯片和所述射频芯片基于所述第一使能信号同时进入工作状态。

7.根据权利要求5所述的基带芯片和射频芯片同步方法，其特征在于，当所述第二使能信号为低电平时，所述基带芯片和所述射频芯片基于所述第二使能信号对接收数据进行自动增益控制，当所述自动增益控制锁定后，所述第二使能信号变为高电平。

8.根据权利要求5所述的基带芯片和射频芯片同步方法，其特征在于，所述基带芯片和所述射频芯片的双向数据接口均包括12根并行数据线。