CN116648058A - 一种半导体器件及其制造方法、电子设备 - Google Patents
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Abstract
一种半导体器件及其制造方法、电子设备，所述半导体器件包括：第一晶圆和设置在所述第一晶圆上的第二晶圆，所述第一晶圆包括衬底和设置在所述衬底上的位线；所述第二晶圆包括至少一个晶体管，所述晶体管包括沿垂直于所述衬底方向延伸的半导体柱，所述半导体柱包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，所述第二区域设置在所述沟道区域朝向所述衬底一侧，所述位线与所述第二区域接触。本公开实施例提供的方案，通过使用两片晶圆，在其中一片晶圆上制备晶体管，另一晶圆上制备位线，工艺简单，可以避免位线形成空洞，且位线形状更为稳定，位线与半导体柱间的接触电阻更稳定。
Description
技术领域
本公开实施例涉及但不限于半导体技术，尤指一种半导体器件及其制造方法、电子设备。
背景技术
传统的垂直环栅动态随机存取存储器(Dynamic Random Acess Memory，DRAM)阵列，其制作方法是，先形成埋入式位线再形成字线，然后在顶部形成存储电容(storagenode)，工艺复杂且难以精确控制，器件性能不佳。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开实施例提供了一种半导体器件及其制造方法、电子设备，降低工艺难度，提高器件性能。
本公开实施例提供了一种半导体器件，包括：第一晶圆和设置在所述第一晶圆上的第二晶圆，所述第一晶圆包括衬底和设置在所述衬底上的位线；所述第二晶圆包括至少一个晶体管，所述晶体管包括沿垂直于所述衬底方向延伸的半导体柱，所述半导体柱包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，所述第二区域设置在所述沟道区域朝向所述衬底一侧，所述位线与所述第二区域接触。
在一些实施例中，所述位线与所述第二区域的接触面平行于所述衬底。
在一些实施例中，所述位线靠近所述衬底一侧的表面平行于所述衬底。
在一些实施例中，在平行于所述衬底的平面上，所述位线的正投影包括长方形。
在一些实施例中，所述第二晶圆包括分别沿第一方向和第二方向阵列分布的多个所述晶体管，所述第一晶圆包括多条沿所述第二方向延伸的所述位线，其中，沿所述第二方向分布的同一列的晶体管的第二区域连接同一位线，所述第一方向和所述第二方向交叉。
在一些实施例中，所述晶体管还包括：栅电极，所述栅电极环绕所述沟道区域的侧壁，沿所述第一方向分布的同一行的晶体管的所述栅电极连接形成一条字线。
在一些实施例中，半导体器件还包括：设置在所述位线远离所述第二晶圆一侧的逻辑电路。
在一些实施例中，所述逻辑电路在所述衬底的正投影与所述晶体管在所述衬底的正投影存在交叠。
本公开实施例提供一种电子设备，包括上述任一实施例所述的半导体器件。
在一些实施例中，所述半导体器件还包括：设置在所述晶体管远离所述第一晶圆一侧的电容，所述电容包括第一极板、第二极板和设置在所述第一极板和第二极板之间的介质层，所述第一极板通过节点接触层与所述第一区域连接。
本公开实施例提供一种半导体器件的制造方法，所述半导体器件包括至少一个晶体管，所述晶体管包括半导体柱，所述制造方法包括：
提供包括衬底的第一晶圆，在所述衬底上形成位线层；
提供第二晶圆，所述第二晶圆包括基底和设置在所述基底上的半导体层，翻转所述第二晶圆，将所述第二晶圆远离所述基底一侧与所述第一晶圆键合，刻蚀去除所述基底以暴露所述半导体层，其中，所述位线层与所述半导体层接触；
刻蚀所述半导体层和所述位线层，形成至少一个沿垂直于所述衬底方向延伸的半导体柱，所述半导体柱包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，其中，所述第二区域设置在所述沟道区域朝向所述衬底一侧，以及，形成至少一条位线，所述第二区域与所述位线接触。
在一些实施例中，所述刻蚀所述半导体层和所述位线层包括：
形成多个沿第一方向延伸的字线隔离槽，所述字线隔离槽贯穿所述半导体层且暴露所述位线层，所述字线隔离槽将所述半导体层分割为多个半导体部；
形成多个沿第二方向延伸且贯穿所述位线层的位线隔离槽，所述位线隔离槽将所述位线层分割为多条位线，所述第二方向与所述第一方向交叉。
在一些实施例中，所述提供第二晶圆包括：在基底上外延生长并进行掺杂形成半导体层。
在一些实施例中，所述在所述衬底上形成位线层包括：
在所述衬底上沉积第一绝缘薄膜，形成第一绝缘层；
在所述第一绝缘层上依次沉积第一导电薄膜和连接层薄膜，构图形成位线层；
或者，在所述衬底上沉积第一绝缘薄膜，形成第一绝缘层；
在所述第一绝缘层上挖槽后沉积第一导电薄膜，磨平形成设置在槽内的第一导电层；
沉积连接层薄膜，构图形成连接层，所述第一导电层和所述连接层即构成所述位线层，所述连接层在所述衬底的正投影与所述第一导电层在所述衬底的正投影重叠。
在一些实施例中，在所述衬底上形成位线层前，还包括，在所述衬底上形成逻辑电路。
本公开实施例包括一种半导体器件及其制造方法、电子设备，所述半导体器件包括：第一晶圆和设置在所述第一晶圆上的第二晶圆，所述第一晶圆包括衬底和设置在所述衬底上的位线；所述第二晶圆包括至少一个晶体管，所述晶体管包括沿垂直于所述衬底方向延伸的半导体柱，所述半导体柱包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，所述第二区域设置在所述沟道区域朝向所述衬底一侧，所述位线与所述第二区域接触。本公开实施例提供的方案，通过使用两片晶圆，在其中一片晶圆上制备晶体管，另一晶圆上制备位线，相比相关技术中，在半导体柱的底部挖槽并填充导电材料形成位线的方案，本公开实施例的方案，工艺简单，可以避免位线形成空洞，且位线形状更为稳定，位线与半导体柱间的接触电阻更稳定。另外，同一存储阵列的不同位线的大小形状更容易控制，可以使得不同位线大小形状一致，使得位线电阻稳定。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和优点可通过在说明书以及附图中所特别指出的结构来实现和获得。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开实施例一起用于解释本发明的技术方案，并不构成对技术方案的限制。
图1A为一示例性实施例提供的半导体器件的平面示意图；
图1B为沿图1A中AA’方向的截面图；
图2A为一示例性实施例提供的形成位线层后的俯视图；
图2B为一示例性实施例提供的形成位线层后沿AA’方向的截面图；
图2C为另一示例性实施例提供的形成位线层后沿AA’方向的截面图；
图3为一示例性实施例提供的第二晶圆沿垂直于基底方向的截面图；
图4为一示例性实施例提供的键合后沿垂直于衬底方向的截面图；
图5为一示例性实施例提供的形成字线隔离槽后沿AA’方向的截面图；
图6为一示例性实施例提供的形成第三绝缘层和第四绝缘层后沿AA’方向的截面图；
图7A为一示例性实施例提供的形成位线后沿AA’方向的截面图；
图7B为一示例性实施例提供的形成位线后沿CC’方向的截面图；
图8为一示例性实施例提供的暴露沟道区域和第一区域后沿AA’方向的截面图；
图9为一示例性实施例提供的形成栅极绝缘层和栅电极后沿AA’方向的截面图；
图10为一示例性实施例提供的形成节点接触层后沿AA’方向的截面图；
图11为一示例性实施例提供的形成电容后沿AA’方向的截面图；
图12为一示例性实施例提供的实现互联后沿AA’方向的截面图；
图13为一示例性实施例提供的半导体器件的制造方法的流程图。
附图标记说明:
1-衬底；2-第一绝缘层；3-第二绝缘层；4-第三绝缘层；5-第四绝缘层；6-第五绝缘层；7-第六绝缘层；8-第七绝缘层；9-半导体层；9’-半导体部；10-半导体柱；11-沟道区域；12-第一区域；13-第二区域；14-栅极绝缘层；20-字线；21-栅电极；30-位线；30’-位线层；31-第一导电层；32-连接层；40-节点接触层；41-第一极板；42-第二极板；43-介质层；81-第一连接电极；82-第二连接电极；100-第一晶圆；110-逻辑电路；200-第二晶圆；210-基底。
具体实施方式
下文中将结合附图对本公开实施例进行详细说明。在不冲突的情况下，本公开实施例及实施例中的特征可以相互任意组合。
除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。
本公开的实施方式并不一定限定附图所示尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的实施方式不局限于附图所示的形状或数值。
本公开中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，并不表示任何顺序、数量或者重要性。
在本公开中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在公开中说明的词句，根据情况可以适当地更换。
在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。
在本公开中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。在本公开中，沟道区域是指电流主要流过的区域。
在本公开中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本公开中，“平行”是指大约平行或几乎平行，比如，两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指大约垂直，比如，两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
本公开所说的“B的正投影位于A的正投影的范围之内”，是指B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。
本公开实施例中的“A和B为一体式结构”可以是指在微观结构上无明显的断层或间隙等明显的分界界面。一般地，在一个膜层上图案化形成连接的膜层为一体式。比如A和B使用相同的材料成一个膜层并通过同一次图案化工艺同时形成具有连接关系的结构。
在一技术方案中，通过在半导体柱的底部挖槽并填充导电材料形成位线，工艺难度大，形成的位线均一性不佳，且在位线内部易形成空洞，造成不同位线的电阻不同且电阻偏高。另外，位线与漏端难以形成可靠的欧姆接触，导致接触电阻高。
本公开实施例中，通过使用两片晶圆，在其中一片晶圆上制备晶体管，另一晶圆上制备位线层，后续直接对位线层进行刻蚀即可形成位线，无需在半导体柱的底部挖槽制备位线，可以简化工艺。
图1A为本公开实施例提供的一种半导体器件的平面示意图，图1B为图1A中沿AA’方向的截面示意图。如图1A和图1B所示，本公开实施例提供一种半导体器件，可以包括：第一晶圆100和设置在所述第一晶圆100上的第二晶圆200，所述第一晶圆100包括衬底1和设置在所述衬底1上的位线30；所述第二晶圆200包括至少一个晶体管，所述晶体管包括沿垂直于所述衬底1方向延伸的半导体柱10，所述半导体柱10包括沟道区域11和分别设置在所述沟道区域11两侧的第一区域12和第二区域13，所述第二区域13设置在所述沟道区域11朝向所述衬底1一侧，所述位线30与所述第二区域13接触。
所述沟道区域11可以通过栅电极的位置与所述第一区域12和第二区域13大致区分，也可以通过第一区域12和第二区域13与沟道区域11的导电程度不同而大致区分。第二区域13、沟道区域11、第一区域13沿半导体柱10的延伸方向依次分布，即半导体柱10沿半导体柱10的延伸方向划分为3个部分，分别作为第二区域13、沟道区域11和第一区域12。
第一区域12和第二区域13可以是半导体柱10掺杂有杂质的区域，在一实施例中，所述第一区域12、第二区域13的导电类型可以是n型或者p型。第一区域12可以是源区域，第二区域13可以是漏区域，或者，第一区域12可以漏区域，第二区域13可以是源区域。所述沟道区域11可以进行掺杂，所述第一区域12、第二区域13的掺杂浓度可以大于沟道区域11的掺杂浓度，可以是第一区域12、第二区域13的侧壁的掺杂浓度大于沟道区域11的掺杂浓度。
本实施例提供的方案，通过使用两片晶圆，在其中一片晶圆上制备晶体管，另一晶圆上制备位线，相比相关技术中，在半导体柱的底部挖槽并填充导电材料形成位线的方案，本公开实施例的方案，工艺简单，可以避免位线形成空洞，且位线形状更为稳定，位线与半导体柱间的接触电阻更稳定。另外，同一存储阵列的不同位线的大小形状更容易控制，可以使得不同位线大小形状一致，使得位线电阻稳定。
在一示例性实施例中，所述沿垂直于衬底1方向延伸的半导体柱10可以理解为整体上仅沿着垂直衬底1的方向延伸，半导体柱10的侧壁的形貌为光滑无缺陷。
在一示例性实施例中，所述晶体管还可以包括栅电极21，所述栅电极21可以环绕所述沟道区域11的侧壁。半导体柱10可以包括底表面(靠近衬底1一侧的表面)、顶表面(远离衬底1一侧的表面)和位于顶表面和底表面之间的侧表面(即半导体柱10的侧壁)，沟道区域11的侧壁为半导体柱10的侧壁的一部分。
在一示例性实施例中，所述晶体管还可以包括环绕所述半导体柱10的侧壁的栅极绝缘层14，栅极绝缘层14位于所述栅电极21和所述半导体柱10之间将栅电极21与半导体柱10绝缘。
在一示例性实施例中，所述位线30与所述第二区域13的接触面可以平行于所述衬底1。本实施例中，由于位线30在第一晶圆100的顶部形成，无需通过在半导体柱10的底部通过挖槽形成，因此，位线30的上表面(远离衬底1一侧的表面)可以平行于所述衬底1。
在一示例性实施例中，所述位线30靠近所述衬底1一侧的表面平行于所述衬底1。本实施例中，位线30的上下表面均平行于衬底1，位线电阻稳定。
在一示例性实施例中，所述位线30在平行于所述衬底的方向的截面在不同位置的尺寸和形状可以大致相同。与相关技术中，在半导体柱10底部挖槽形成位线的方案相比，本实施例的位线30的截面形状稳定，电阻更为稳定。
在一示例性实施例中，所述沟道区域11在平行于衬底的方向的截面在不同位置的尺寸和形状可以大致相同。
在一示例性实施例中，所述第一区域12在平行于衬底的方向的截面在不同位置的尺寸和形状可以大致相同。
在一示例性实施例中，所述第二区域13在平行于衬底的方向的截面在不同位置的尺寸和形状可以大致相同。
在一示例性实施例中，所述沟道区域11、第一区域12、第二区域13在衬底1的正投影可以重叠。但本公开实施例不限于此，沟道区域11在衬底1的正投影可以位于所述第一区域12在衬底1的正投影内，或者，沟道区域11在衬底1的正投影可以位于第二区域13在衬底1的正投影内。
在一示例性实施例中，所述沟道区域11、第一区域12、第二区域13可以连接形成一体式结构，即沟道区域11、第一区域12、第二区域13由同一膜层图案化形成。
在一示例性实施例中，在平行于所述衬底1的平面上，所述位线30的正投影包括长方形。但本公开实施例不限于此，位线30的正投影可以为其他形状。
在一示例性实施例中，所述半导体器件可以包括一存储阵列，所述存储阵列包括多个阵列分布的晶体管，即所述第二晶圆200可以包括分别沿第一方向X和第二方向Y阵列分布的多个所述晶体管，所述第一晶圆100可以包括多条沿所述第二方向Y延伸的所述位线30，其中，沿所述第二方向Y分布的同一列的晶体管的第二区域13连接同一位线30，所述第一方向X和所述第二方向Y可以交叉。
在一示例性实施例中，所述第一方向X和第二方向Y可以垂直。
在一示例性实施例中，所述第一方向X可以平行于所述衬底，所述第二方向Y可以平行于所述衬底。
在一示例性实施例中，沿所述第一方向X分布的同一行的晶体管的所述栅电极21连接形成一条字线20。所述半导体器件可以包括多条字线20，所述多条字线沿第二方向Y间隔分布。
在一示例性实施例中，所述半导体器件还可以包括：设置在所述位线30远离所述第二晶圆200一侧的逻辑电路110。
在一示例性实施例中，所述逻辑电路110在所述衬底1的正投影与所述晶体管在所述衬底1的正投影存在交叠。本实施例提供的方案，将逻辑电路在另一晶圆上制备，与逻辑电路和晶体管平铺在同一晶圆上的方案相比，本实施例方案，逻辑电路和晶体管在衬底的正投影存在交叠，即逻辑电路和晶体管堆叠设置，可以减少半导体器件占用的面积，在同一平面上可以制备更多半导体器件，提高半导体器件密度。
在一示例性实施例中，所述半导体器件还可以包括填充在晶体管间的隔离结构，所述隔离结构的材料可以包括氧化硅、氮化硅、氮氧化硅中的至少一种。
在一示例性实施例中，所述半导体器件还可以包括：数据存储元件。
在一示例性实施例中，所述数据存储元件比如为电容，即形成1T1C的存储结构。但本公开实施例不限于此，可以和其他晶体管组成2T0C的存储结构，等等。
在一示例性实施例中，如图1B所示，所述电容可以包括第一极板41和第二极板42，以及，设置在所述第一极板41和第二极板42之间的介质层43。所述第一极板41与所述第一区域12连接。
在一示例性实施例中，所述第一极板41可以通过节点接触层40与所述第一区域12连接。
图1A和图1B中所示的半导体器件结构仅为示例，本公开实施例不限于此，可以是其他结构。
下面通过本实施例半导体器件的制备过程进一步说明本实施例的技术方案。本实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是相关技术中成熟的制备工艺。本实施例中所说的“光刻工艺”包括涂覆膜层、掩模曝光和显影，是相关技术中成熟的制备工艺。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。在本实施例的描述中，需要理解的是，“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需构图工艺或光刻工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”还需构图工艺或光刻工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺或光刻工艺后的“层”中包含至少一个“图案”。
在一示例性实施例中，所述半导体器件的制造过程可以包括：
1)形成位线层30’；
所述形成位线层30’可以包括：
提供第一晶圆100，所述第一晶圆100包括衬底1，在衬底1上制备逻辑电路110；
在形成前述结构的所述衬底1上沉积第一绝缘薄膜，形成第一绝缘层2；所述第一绝缘层2覆盖所述逻辑电路110；
在所述第一绝缘层2上依次沉积第一导电薄膜和连接层薄膜，构图形成第一导电层31和连接层32；所述第一导电层31和连接层32构成位线层30’；后续位线层30’可以形成多条位线30；
在形成前述结构的衬底1上沉积第二绝缘薄膜，形成第二绝缘层3，如图2A和图2B所示，其中，图2A为形成位线层30’后的俯视图；图2B为形成位线层30’后沿AA’方向的截面图。AA’方向垂直于所述衬底1。图2B中示出的逻辑电路110仅为逻辑电路的部分，逻辑电路110还可以分布在其他位置，逻辑电路110在衬底1的正投影可以和位线层30’的正投影存在交叠，从而可以减小半导体器件的面积，提高半导体器件密度。
在一示例性实施例中，在平行于所述衬底1的平面上，所述第一导电层31和所述连接层32的正投影可以重叠。
在一示例性实施例中，在平行于所述衬底1的平面上，所述第一导电层31和连接层32的正投影可以是方形，比如，正方形，但不限于此，可以是其他形状，第一导电层31和连接层32可以和后续的存储阵列的形状相适应，半导体柱10在衬底1的正投影落入所述第一导电层31和连接层32在衬底1的正投影内。
在一示例性实施例中，所述第一导电薄膜包括但不限于是钨(W)、铝(Al)、钼(Mo)、钌(Ru)、钛(Ti)、氮化钛(TiN)和钽(Ta)等。
在一示例性实施例中，所述连接层薄膜可以钛(Ti)，钴(Co)和镍铂(NiPt)等。
在一示例性实施例中，所述第一绝缘薄膜、所述第二绝缘薄膜可以是硅氮化物(SiNx)、硅氧化物(SiOx)和氮氧化硅(SiON)、碳化硅(SiC)中的一种或多种。
在另一示例性实施例中，所述第一导电薄膜比如可以是铜(Cu)，可以在所述第一绝缘层2上挖槽后沉积铜薄膜，磨平形成设置在槽内的第一导电层31后，再沉积连接层薄膜，构图形成连接层32，再形成第三绝缘层3，所述第一导电层31和所述连接层32即构成所述位线层，如图2C所示。所述连接层32在所述衬底1的正投影与所述第一导电层31在所述衬底1的正投影可以重叠。
2)提供第二晶圆200，所述第二晶圆200可以包括基底210和设置在基底210上的半导体层9，如图3所示，图3为第二晶圆200沿垂直于基底210方向的截面图。
在一示例性实施例中，所述半导体层9比如可以包括至少一个单质半导体材料(例如为硅(Si)、锗(Ge)等)、至少一个III-V化合物半导体材料(例如为氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)等)、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。
在一示例性实施例中，半导体层9可以在基底210上外延生长形成。且所述半导体层根据源区域、沟道区域、漏区域的掺杂需求已完成掺杂，沟道区域的掺杂浓度可以不同于源区域、漏区域的掺杂浓度。在一示例性实施例中，可以在外延生长的过程中实现掺杂。
3)将第二晶圆200反转后，与第一晶圆100键合，去除基底210，暴露所述半导体层9，如图4所示，图4为键合后沿垂直于衬底1方向的截面图。所述半导体层9和连接层32接触。连接层32可以形成金属硅化物，降低位线层30’与半导体层9的接触电阻。
在一示例性实施例中，第二晶圆200和第一晶圆100键合可以是混合键合(Hybridbonding)，然后执行合金(alloy)工艺和快速热退火(Rapid Thermal Annealing，RTA)。
在一示例性实施例中，可以通过研磨(grind)，化学机械抛光(ChemicalMechanical Polishing，CMP)或者湿刻(wet etch)，以及以上方法结合使用等工艺去除基底210。
4)形成字线隔离槽T1；
所述形成字线隔离槽T1可以包括：刻蚀所述半导体层9，形成多个沿第一方向X延伸的字线隔离槽T1；所述字线隔离槽T1的底部暴露所述位线层30’，即暴露连接层32，如图5所示，图5为形成字线隔离槽T1后沿AA’方向的截面图。字线隔离槽T1可以沿第二方向Y间隔分布。此时，半导体层9被切割为多个独立的面状的半导体部9’。
5)形成第三绝缘层4和第四绝缘层5；
所述形成第三绝缘层4和第四绝缘层5可以包括：在形成前述结构的衬底1上沉积第三绝缘薄膜，形成第三绝缘层4；以及，沉积第四绝缘薄膜，形成第四绝缘层5，磨平使得所述第三绝缘层4、第四绝缘层5远离衬底1一侧的表面与半导体层9远离衬底1一侧的表面齐平，如图6所示，图6为形成第三绝缘层4和第四绝缘层5后沿AA’方向的截面示意图。
在一示例性实施例中，可以通过ALD沉积所述第三绝缘薄膜、第四绝缘薄膜。
在一示例性实施例中，所述第三绝缘薄膜、第四绝缘薄膜可以是low-K介质层，即介电常数K<3.9的介质层。比如可以是硅氮化物(SiNx)、硅氧化物(SiOx)和氮氧化硅(SiON)、碳化硅(SiC)中的任意一种或多种。
在一示例性实施例中，所述第三绝缘薄膜可以是硅氧化物。
在一示例性实施例中，所述第四绝缘薄膜可以是硅氮化物。
6)形成位线30；
所述形成位线30可以包括：
形成多个沿第二方向Y延伸的位线隔离槽T2，所述位线隔离槽T2暴露第一绝缘层2，所述位线隔离槽T2将所述位线层30’分割为多条位线30，以及，将半导体部9’分割为多个半导体柱10。
在形成前述结构的衬底1上沉积第五绝缘薄膜，形成填充所述位线隔离槽T2的第五绝缘层6,如图7A和图7B所示，图7A为形成位线30后沿AA’方向的截面图，图7B为形成位线30后沿CC’方向的截面图。位线隔离槽T2可以沿第一方向X间隔分布。
在一些实施例中，位线30的数量可以与半导体柱10的列数相关，一条位线30可以对应一列半导体柱10。
在一些实施例中，所述位线30可以为条状电极。
在一些实施例中，在平行于所述衬底1的平面上，所述位线30的正投影可以为长方形。
在一些实施例中，每条所述位线30可以连接沿第二方向Y分布的一列半导体柱10。
在一示例性实施例中，所述在形成前述结构的衬底1上沉积第五绝缘薄膜可以包括：形成前述结构的衬底1上通过ALD方式沉积第六绝缘薄膜，形成第一绝缘子层，再通过涂覆旋涂氧化物电介质(Spin Oxide Dielectric，SOD)方式沉积第五绝缘薄膜，形成第二绝缘子层，所述第一绝缘子层和所述第二绝缘子层即构成第五绝缘层6。
在一示例性实施例中，所述第五绝缘薄膜可以是low-K介质层，比如可以是硅氮化物(SiNx)、硅氧化物(SiOx)和氮氧化硅(SiON)、碳化硅(SiC)、黑钻(black diamond)中的任意一种或多种组合。
7)暴露所述沟道区域11和第一区域12；
所述暴露所述沟道区域11和第一区域12可以包括：刻蚀所述第四绝缘层5、第三绝缘层4，暴露所述沟道区域11和第一区域12，如图8所示，图8为暴露所述沟道区域11和第一区域12后沿AA’方向的截面图。所述暴露所述沟道区域11包括暴露所述沟道区域11的侧壁，所述暴露所述第一区域12包括暴露所述第一区域11的侧壁和顶表面(远离衬底1一侧的表面)。
8)形成栅极绝缘层14和栅电极21；
所述形成栅极绝缘层14和栅电极21可以包括：在形成上述结构的衬底1上依次沉积栅绝缘薄膜和栅电极薄膜；
刻蚀栅绝缘薄膜和栅电极薄膜，暴露所述第一区域12，形成所述栅极绝缘层14和栅电极21，如图9所示，图9为形成栅极绝缘层14和栅电极21后沿AA’方向的截面图。同一列的晶体管的栅电极21连接形成字线20。所述栅极绝缘层14设置在所述栅电极21和所述半导体柱10之间，隔离所述半导体柱10和所述栅电极21。所述暴露所述第一区域12可以包括暴露所述第一区域12的侧壁和顶表面。
在一示例性实施例中，所述栅绝缘薄膜可以是High-K介质材料，包括但不限于以下至少之一：氧化硅，氧化铝，氮化硅、氧化铪、氮氧化硅中的至少一种的单层结构或多层结构。
在一示例性实施例中，所述栅电极薄膜可以由导电材料形成或者包括导电材料，并且导电材料可以是例如掺杂半导体材料、导电金属氮化物、金属材料和金属-半导体化合物中的一种。
9)形成节点接触层40；
所述形成节点接触层40可以包括：
在形成前述结构的衬底1上沉积第六绝缘薄膜，形成第六绝缘层7；所述第六绝缘层7远离所述衬底1一侧的表面与衬底1的第一距离大于半导体柱10远离衬底1一侧的表面与衬底1的第二距离，比如，第一距离与第二距离之差可以为50埃至1000埃。
在所述第六绝缘层7上形成暴露半导体柱10的顶端的多个过孔，在所述过孔沉积第二导电薄膜后磨平，形成节点接触层40，如图10所示，图10为形成节点接触层40后沿AA’方向的截面图。所述节点接触层40与第一区域12远离衬底1一侧的表面接触。
在一示例性实施例中，所述节点接触层40在衬底1的正投影与所述第一区域12在衬底1的正投影存在交叠。
在一示例性实施例中，所述第二导电薄膜可以是多晶硅薄膜，比如高磷掺杂的多晶硅。所述节点接触层40可以降低后续形成的第一极板41与第一区域12之间的接触电阻。
10)形成电容；
所述形成电容可以包括：
在形成前述结构的衬底1上沉积第一导体材料，构图形成设置在所述节点接触层40表面的第一极板41；
在形成前述结构的衬底1上沉积介质材料，构图形成介质层43；
在形成前述结构的衬底1上沉积第二导体材料，构图形成第二极板42；
在形成前述结构的衬底1上沉积第七绝缘薄膜，形成第七绝缘层8；如图11所示，其中，图11为形成电容后沿AA’方向的截面示意图。
在一示例性实施例中，所述第一导体材料或第二导体材料可以包括金属材料(例如，钛、钽、钨、铜和铝)、导电金属氮化物(例如，氮化钛和氮化钽)和掺杂的半导体材料(例如，掺杂硅和掺杂锗)中的至少一种形成或者包括例如金属材料(例如，钛、钽、钨、铜和铝)、导电金属氮化物(例如，氮化钛和氮化钽)和掺杂的半导体材料(例如，掺杂硅和掺杂锗)中的至少一种。
在一示例性实施例中，所述介质材料比如包括如下之一或其组合：氧化锆(ZrO2)/氧化铝(Al2O3)/氧化锆(ZrO2)叠层结构、氧化铪、钛酸锶、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽、铌酸铅锌中至少之一。
在一示例性实施例中，存储阵列中的晶体管连接的电容的介质层43可以连接形成一体式结构。
在一示例性实施例中，存储阵列中的晶体管连接的电容的第二极板42可以连接形成一体式结构。该一体式结构比如可以是整面的电极。
在一示例性实施例中，所述第一极板41沿垂直于所述衬底1的截面可以为U形，所述第一极板41可以是具有一个开口端的圆柱形状，所述第二极板42可以填充所述圆柱形的内部空间。
11)实现逻辑电路与存储阵列的互联；
所述实现逻辑电路与存储阵列的互联可以包括：形成贯穿所述第七绝缘层8、第六绝缘层7、第四绝缘层5、第三绝缘层4、第二绝缘层3、第一绝缘层2的第一通孔，以及，形成贯穿第七绝缘层8、第六绝缘层7、第四绝缘层5、第三绝缘层4的第二通孔，第一通孔暴露逻辑电路110，第二通孔暴露位线30；在所述第一通孔内沉积第三导电薄膜形成第一连接电极81，在所述第二通孔内沉积第三导电薄膜形成第二连接电极82，如图12所示，图12为实现互联后沿AA’方向的截面图。所述第一连接电极81、第二连接电极82可以连接外部电路，后续可以通过所述第一连接电极81加载信号至所述逻辑电路，通过所述第二连接电极82加载信号至所述位线30等。还可以设置重布线层(ReDistribution Layer，RDL)，重新布线后封装。图12中示意了重新布线层的部分焊盘，仅为示例，本公开实施例对此不作限定。
在一示例性实施例中，可以通过硅通孔技术(Through Silicon Via，TSV)形成所述第一通孔和第一连接电极、第二通孔和第二连接电极，比如，形成所述第一通孔后，在所述第一通孔内沉积形成包括钽(Ta)或者氮化钽(TaN)，以及铜(Cu)的种子层，在所述种子层上通过ECP形成铜(Cu)薄膜，再对所述铜薄膜进行磨平，比如通过CMP方式磨平，形成所述第一连接电极。或者，在形成TSV通孔后，生长Ti、TiN薄膜，再形成金属钨填充，最后通过CMP磨平。第二连接电极类似，不再赘述。
上述实施例中，以1T1C为例进行说明，但本公开实施例不限于此，所述晶体管可以和其他器件组合，比如，和另一晶体管组成2T0C的存储结构，等等。
上述实施例中，通过使用两片晶圆，在其中一片晶圆上制备晶体管，另一晶圆上制备位线层，后续直接对位线层进行刻蚀即可形成位线，相比相关技术中，在半导体柱的底部挖槽并填充导电材料形成位线的方案，本公开实施例的方案，工艺简单，可以避免位线形成空洞，且位线形状更为稳定，位线与半导体柱间的接触电阻更稳定。另外，同一存储阵列的不同位线的大小形状更容易控制，可以使得不同位线大小形状一致，使得位线电阻稳定。
本实施例所示结构及其制备过程仅仅是一种示例性说明。实际实施时，可以根据实际需要变更相应结构以及增加或减少构图工艺。
本公开实施例还提供了一种电子设备，包括前述实施例的半导体器件。所述电子设备可以为：存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备、图形处理器(Graphics Processing Unit，GPU)，近存计算或移动电源等。存储装置可以包括计算机中的内存等，此处不作限定。
图13为本公开实施例提供的半导体器件的制造方法流程图。如图13所示，本公开实施例提供一种半导体器件的制造方法，所述半导体器件包括至少一个晶体管，所述晶体管包括半导体柱，所述制造方法包括：
步骤1301，提供包括衬底的第一晶圆，在所述衬底上形成位线层；
步骤1302，提供第二晶圆，所述第二晶圆包括基底和设置在所述基底上的半导体层，翻转所述第二晶圆，将所述第二晶圆远离所述基底一侧与所述第一晶圆键合，刻蚀去除所述基底以暴露所述半导体层，其中，所述位线层与所述半导体层接触；
步骤1303，刻蚀所述半导体层和所述位线层，形成至少一个沿垂直于所述衬底方向延伸的半导体柱，所述半导体柱包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，其中，所述第二区域设置在所述沟道区域朝向所述衬底一侧，以及，形成至少一条位线，所述第二区域与所述位线接触。
本实施例中，各个膜层的结构、材料、相关参数及其详细制备过程已在前述实施例中详细说明，这里不再赘述。
本公开实施例提供的半导体器件的制造方法，将位线和晶体管分别在不同的晶圆上制备，工艺简单，且，可以避免位线形成空洞，且位线形状更为稳定，位线与半导体柱间的接触电阻更稳定。另外，在制造存储阵列时，同一存储阵列的不同位线的大小形状更容易控制，可以使得不同位线大小形状一致，使得位线电阻稳定。且该制造方法利用已有设备即可实现，易于实施。
在一示例性实施例中，所述刻蚀所述半导体层和所述位线层可以包括：
形成多个沿第一方向延伸的字线隔离槽，所述字线隔离槽贯穿所述半导体层且暴露所述位线层，所述字线隔离槽将所述半导体层分割为多个半导体部；
形成多个沿第二方向延伸且贯穿所述位线层的位线隔离槽，所述位线隔离槽将所述位线层分割为多条位线，所述第二方向与所述第一方向交叉。
在一示例性实施例中，所述提供第二晶圆可以包括：在基底上外延生长并进行掺杂形成半导体层。
在一示例性实施例中，所述在所述衬底上形成位线层可以包括：
在所述衬底上沉积第一绝缘薄膜，形成第一绝缘层；
在所述第一绝缘层上依次沉积第一导电薄膜和连接层薄膜，构图形成位线层；
或者，在所述衬底上沉积第一绝缘薄膜，形成第一绝缘层；
在所述第一绝缘层上挖槽后沉积第一导电薄膜，磨平形成设置在槽内的第一导电层；
沉积连接层薄膜，构图形成连接层，所述第一导电层和所述连接层即构成所述位线层，所述连接层在所述衬底的正投影与所述第一导电层在所述衬底的正投影重叠。在一示例性实施例中，在所述衬底上形成位线层前，还包括，在所述衬底上形成逻辑电路。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (15)
1.一种半导体器件，其特征在于，包括：第一晶圆和设置在所述第一晶圆上的第二晶圆，所述第一晶圆包括衬底和设置在所述衬底上的位线；所述第二晶圆包括至少一个晶体管，所述晶体管包括沿垂直于所述衬底方向延伸的半导体柱，所述半导体柱包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，所述第二区域设置在所述沟道区域朝向所述衬底一侧，所述位线与所述第二区域接触。
2.根据权利要求1所述的半导体器件，其特征在于，所述位线与所述第二区域的接触面平行于所述衬底。
3.根据权利要求1所述的半导体器件，其特征在于，所述位线靠近所述衬底一侧的表面平行于所述衬底。
4.根据权利要求1所述的半导体器件，其特征在于，在平行于所述衬底的平面上，所述位线的正投影包括长方形。
5.根据权利要求1所述的半导体器件，其特征在于，所述第二晶圆包括分别沿第一方向和第二方向阵列分布的多个所述晶体管，所述第一晶圆包括多条沿所述第二方向延伸的所述位线，其中，沿所述第二方向分布的同一列的晶体管的第二区域连接同一位线，所述第一方向和所述第二方向交叉。
6.根据权利要求5所述的半导体器件，其特征在于，所述晶体管还包括：栅电极，所述栅电极环绕所述沟道区域的侧壁，沿所述第一方向分布的同一行的晶体管的所述栅电极连接形成一条字线。
7.根据权利要求1至6任一所述的半导体器件，其特征在于，半导体器件还包括：设置在所述位线远离所述第二晶圆一侧的逻辑电路。
8.根据权利要求7所述的半导体器件，其特征在于，所述逻辑电路在所述衬底的正投影与所述晶体管在所述衬底的正投影存在交叠。
9.一种电子设备，其特征在于，包括如权利要求1至8任一所述的半导体器件。
10.根据权利要求9所述的电子设备，其特征在于，所述半导体器件还包括：设置在所述晶体管远离所述第一晶圆一侧的电容，所述电容包括第一极板、第二极板和设置在所述第一极板和第二极板之间的介质层，所述第一极板通过节点接触层与所述第一区域连接。
11.一种半导体器件的制造方法，其特征在于，所述半导体器件包括至少一个晶体管，所述晶体管包括半导体柱，所述制造方法包括：
提供包括衬底的第一晶圆，在所述衬底上形成位线层；
提供第二晶圆，所述第二晶圆包括基底和设置在所述基底上的半导体层，翻转所述第二晶圆，将所述第二晶圆远离所述基底一侧与所述第一晶圆键合，刻蚀去除所述基底以暴露所述半导体层，其中，所述位线层与所述半导体层接触；
刻蚀所述半导体层和所述位线层，形成至少一个沿垂直于所述衬底方向延伸的半导体柱，所述半导体柱包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，其中，所述第二区域设置在所述沟道区域朝向所述衬底一侧，以及，形成至少一条位线，所述第二区域与所述位线接触。
12.根据权利要求11所述的半导体器件的制造方法，其特征在于，所述刻蚀所述半导体层和所述位线层包括：
形成多个沿第一方向延伸的字线隔离槽，所述字线隔离槽贯穿所述半导体层且暴露所述位线层，所述字线隔离槽将所述半导体层分割为多个半导体部；
形成多个沿第二方向延伸且贯穿所述位线层的位线隔离槽，所述位线隔离槽将所述位线层分割为多条位线，所述第二方向与所述第一方向交叉。
13.根据权利要求11所述的半导体器件的制造方法，其特征在于，所述提供第二晶圆包括：在基底上外延生长并进行掺杂形成半导体层。
14.根据权利要求11所述的半导体器件的制造方法，其特征在于，所述在所述衬底上形成位线层包括：
在所述衬底上沉积第一绝缘薄膜，形成第一绝缘层；
在所述第一绝缘层上依次沉积第一导电薄膜和连接层薄膜，构图形成位线层；
或者，在所述衬底上沉积第一绝缘薄膜，形成第一绝缘层；
在所述第一绝缘层上挖槽后沉积第一导电薄膜，磨平形成设置在槽内的第一导电层；
沉积连接层薄膜，构图形成连接层，所述第一导电层和所述连接层即构成所述位线层，所述连接层在所述衬底的正投影与所述第一导电层在所述衬底的正投影重叠。
15.根据权利要求11至14任一所述的半导体器件的制造方法，其特征在于，在所述衬底上形成位线层前，还包括，在所述衬底上形成逻辑电路。
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