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CN116581091B - 电子封装件及其制法 - Google Patents

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CN116581091B
CN116581091B CN202310858951.1A CN202310858951A CN116581091B CN 116581091 B CN116581091 B CN 116581091B CN 202310858951 A CN202310858951 A CN 202310858951A CN 116581091 B CN116581091 B CN 116581091B
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Abstract

本发明提出一种电子封装件及其制法。电子封装件包括于线路结构中嵌埋遮盖层以形成一凹槽，且将电子元件设于该凹槽中的该遮盖层上，并以包覆层包覆该电子元件，以将外接结构设于该线路结构与该包覆层上，故借由该凹槽埋设该电子元件，使该电子封装件的厚度得以大幅降低，以符合薄化的需求。

Description

电子封装件及其制法
技术领域
本发明涉及一种半导体封装工艺，尤其涉及一种可符合薄化需求的电子封装件及其制法。
背景技术
随着半导体封装技术的演进，半导体装置已开发出不同的封装型态，而为提升电性功能及节省封装空间，业界遂发展出堆叠多个封装结构以形成封装堆叠结构（Packageon Package，简称POP）的封装型态，以呈现系统封装(SiP)异质整合特性，故借由堆叠设计达到系统的整合，以利于适用于各种轻薄短小型电子产品。
图1为现有半导体封装件1的剖面示意图。如图1所示，该半导体封装件1包含有半导体芯片10、第一封装基板11、第二封装基板12、多个焊锡柱17以及封装胶体15。该第一封装基板11具有一核心层110与多个线路层111，且该第二封装基板12具有一核心层120与多个线路层121。该半导体芯片10以倒装芯片方式借由多个导电凸块101设于该第一封装基板11上，并形成底胶16于该半导体芯片10与该第一封装基板11之间以包覆多个导电凸块101，且该第二封装基板12借由多个焊锡球19设置一封装模块1a。多个焊锡柱17用以堆叠及电性连接该第一封装基板11的线路层111与该第二封装基板12的线路层121。该封装胶体15包覆多个焊锡柱17与该半导体芯片10。可选择性地。
但是，现有半导体封装件1中，第一封装基板11与第二封装基板12皆具有核心层110,120，且该半导体芯片10设于该第一封装基板11上方，导致该半导体封装件1的厚度H大幅增加，不符合薄化的需求。
再者，该封装胶体15需覆盖该第一封装基板11上侧的所有表面积以包覆多个焊锡柱17与该半导体芯片10，致使无法减少该封装胶体15的用量，因而难以降低制作成本。
因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的种种缺陷，本发明的目的在于提供一种电子封装件及其制法，可至少部分地解决现有技术的问题。
本发明的电子封装件，包括：线路结构，具有相对的第一侧与第二侧，且于该第二侧上形成有一凹槽，其中，该线路结构包含至少一第一介电层及设于该第一介电层上的第一线路层，且该第一线路层具有多个位于该凹槽中的电性接触垫及覆盖该多个电性接触垫的遮盖层，其中，该遮盖层具有多个外露各该电性接触垫的部分表面的开口；电子元件，设于该凹槽中的该遮盖层上以电性连接该多个电性接触垫；包覆层，设于该遮盖层上以包覆该电子元件；以及外接结构，设于该线路结构的第二侧与该包覆层上，且该外接结构包含一设于该第一介电层上的第二介电层及结合该第二介电层并电性连接该第一线路层的第二线路层。
本发明亦提供一种电子封装件的制法，包括：提供一无核心层式的线路结构，其中，该线路结构具有相对的第一侧与第二侧，且该第二侧上形成有一凹槽，该线路结构包含至少一第一介电层及设于该第一介电层上的第一线路层，且该第一线路层具有多个位于该凹槽中的电性接触垫及覆盖该多个电性接触垫的遮盖层，其中，该遮盖层具有多个外露各该电性接触垫的部分表面的开口；将电子元件设于该凹槽中的该遮盖层上，以令该电子元件电性连接该多个电性接触垫；形成包覆层于该遮盖层上，以令该包覆层包覆该电子元件；以及配置一外接结构设于该线路结构的第二侧与该包覆层上，其中，该外接结构包含一设于该第一介电层上的第二介电层及结合该第二介电层并电性连接该第一线路层的第二线路层。
前述的电子封装件及其制法中，该外接结构借由多个导电元件堆叠于该线路结构的第二侧与该包覆层上。
前述的电子封装件及其制法中，该外接结构接触结合于该线路结构的第二侧与该包覆层上。
前述的电子封装件及其制法中，还包括形成绝缘保护层于该线路结构与该包覆层上。
前述的电子封装件及其制法中，还包括形成绝缘保护层于该外接结构上。
由上可知，本发明的电子封装件及其制法，主要借由该凹槽的设计，以埋设该电子元件，使该电子封装件的厚度大幅降低，故相较于现有技术，本发明的电子封装件能符合薄化的需求。
再者，该包覆层只需形成于该遮盖层上，而无需覆盖该线路结构的第二侧的所有表面积，故相较于现有技术，本发明的电子封装件可减少该包覆层的用量，以降低制作成本。
附图说明
图1为现有半导体封装件的制法的剖视示意图。
图2A至图2G为本发明的电子封装件的第一实施例的制法的剖面示意图。
图2H为图2G的后续工艺的剖面示意图。
图3A至图3C为本发明的电子封装件的第二实施例的制法的剖面示意图。
图3D为图3C的后续工艺的剖面示意图。
附图标记如下：
1 半导体封装件
1a 封装模块
10 半导体芯片
101,201 导电凸块
11 第一封装基板
110,120 核心层
111,121 线路层
12 第二封装基板
15 封装胶体
16,26 底胶
17 焊锡柱
19,29 焊锡球
2,3 电子封装件
20 电子元件
20a,30a 作用面
20b,30b 非作用面
200,300 电极垫
21 线路结构
21a 第一侧
21b 第二侧
210 凹槽
211 第一线路层
212 第一介电层
213 电性接触垫
22,32 外接结构
220,320 第二介电层
221,321 第二线路层
23 遮盖层
230 开口
24,28,38 绝缘保护层
240,280,380 开孔
25 包覆层
27 导电元件
281 镂空区
30 电子装置
9 承载件
90 板体
91 种子层
92 金属层
D1,D2,H,H1,H2,R 厚度
实施方式
以下借由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所公开的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附附图所示出的结构、比例、大小等，均仅用以配合说明书所公开的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所公开的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”、“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
图2A至图2G为本发明的电子封装件2的第一实施例的制法的剖面示意图。
如图2A所示，提供一承载件9，以于该承载件9的相对两侧上分别对称形成一第一介电层212及形成于该第一介电层212上的第一线路层211。
于本实施例中，该承载件9为暂时性载板，其可为相对两侧具有金属层的板材，如铜箔基板，其板体90的表面上具有金属层92，并于该金属层92上形成有种子层91。
再者，该第一线路层211采用线路重布层（Redistribution layer，简称RDL）规格，其具有多个电性接触垫213。例如，借由该种子层91以电镀金属（如铜材）或其它方式制作该第一线路层211，其线宽/线距(L/S)约为10/10微米(um)。
另外，形成该第一介电层212的材质如聚对二唑苯（Polybenzoxazole，简称PBO）、聚酰亚胺（Polyimide，简称PI）、具玻纤的预浸材（Prepreg，简称PP）或其它等介电材。例如，该第一介电层212采用PP材，其CTE为10 ppm/ ℃。
如图2B所示，于该第一介电层212上形成一遮盖层23，以令该遮盖层23覆盖多个电性接触垫213。
于本实施例中，该遮盖层23为薄膜体，其可采用如聚对二唑苯（PBO）、聚酰亚胺（PI）、具玻纤的预浸材（PP）或其它等介电材制作。例如，该遮盖层23采用PI膜，其CTE为40ppm/℃，且其玻璃转化温度（glass transition temperature，符号Tg）高于该第一介电层212（PP材）的Tg。应可理解地，形成该遮盖层23的材质与形成该第一介电层212的材质不相同。
如图2C所示，于该第一介电层212与该遮盖层23上进行增层工艺(build-upprocess)，以形成一线路结构21，使该遮盖层23嵌埋于该线路结构21的第一介电层212中。
于本实施例中，该线路结构21包含多个第一介电层212及多个形成于各该第一介电层212上的第一线路层211，以令该线路结构21的部分第一线路层211外露于该第二侧21b的第一介电层212。
再者，各该线路结构21为无核心层式(coreless)，其定义有相对的第一侧21a及第二侧21b，且该线路结构21以其第一侧21a结合于该种子层91上。
另外，于对应该遮盖层23上的各层第一介电层212上并未形成第一线路层211及其它导电材，因而会有应力分布不均的问题，但因形成该遮盖层23的材质与形成该第一介电层212的材质不相同，故于进行增层工艺时，可分散应力以避免发生分层(Delamination)的问题。
另外，各该第一介电层212的厚度D1,D2可不相同。例如，内侧的两第一介电层212的厚度D1为25微米，最外侧的第一介电层212的厚度D2为50微米。
应可理解地，利用增层工艺，多个线路结构21可依需求设计该第一介电层212的层数，以制作所需层数的第一线路层211。
如图2D所示，移除该板体90及其上的金属层92与种子层91，以外露该线路结构21的第一侧21a。
如图2E所示，于该线路结构21的第一侧21a与第二侧21b上分别形成一如防焊材的绝缘保护层28，且该绝缘保护层28具有多个外露该第一线路层211的开孔280，并使该绝缘保护层28于该线路结构21的第二侧21b对应该遮盖层23处形成一外露该第一介电层212的镂空区281。接着，移除该镂空区281与该遮盖层23之间的第一介电层212的部分材质，以形成一外露该遮盖层23的凹槽210。如图所示，凹槽210中形成有遮盖层23，且覆盖该多个电性接触垫213。
于本实施例中，该绝缘保护层28采用曝光显影方式形成多个开孔280与该镂空区281，且采用激光方式或铣除方式移除该第一介电层212以形成该凹槽210。例如，该遮盖层23可作为止挡层，以避免激光烧灼该电性接触垫213。
再者，可于该遮盖层23上形成多个外露该电性接触垫213的开口230。例如，可采用激光方式或其它方式形成该开口230。
应可理解地，最外侧的第一介电层212用于制作该凹槽210，故最外侧的第一介电层212的厚度D2大于其它层（未形成凹槽210）的第一介电层212的厚度D1。
如图2F所示，将至少一电子元件20容置于该凹槽210中，再形成一包覆层25于该遮盖层23上，以令该包覆层25包覆该电子元件20。
于本实施例中，该电子元件20为有源元件、无源元件或其二者组合，其中，该有源元件例如为半导体芯片，且该无源元件例如为电阻、电容或电感。例如，该电子元件20为半导体芯片，其具有相对的作用面20a与非作用面20b，该作用面20a具有多个电极垫200，以令该电子元件20以其作用面20a采用倒装芯片方式通过多个如焊锡材料（锡膏或锡球）的导电凸块201电性连接该电极垫200与电性接触垫213，再以底胶26包覆多个导电凸块201。或者，该电子元件20亦可以非作用面20b置放于该遮盖层23上，以采用打线方式通过多个如金线或铜线的焊线电性连接该电极垫200与电性接触垫213。应可理解地，该遮盖层23可作为防焊层，以利于回焊该导电凸块201或焊接该焊线，且有关电子元件20电性连接该电性接触垫213的方式繁多，并不限于上述。
再者，该包覆层25为绝缘材，如聚酰亚胺(PI)、干膜(dry film)、环氧树脂(epoxy)的封装胶体或封装材(molding compound)，其可用压合(lamination)或模压(molding)的方式形成于该遮盖层23上。例如，该包覆层25为环氧树脂封装材(EMC)，其CTE为10~25ppm/℃。
另外，该包覆层25填入该凹槽210与镂空区281中，且可借由整平工艺，如蚀刻或研磨方式，移除该包覆层25的部分材质，以令该包覆层25的上侧的表面齐平该绝缘保护层28的表面。例如，该包覆层25包覆该电子元件20与底胶26，且该包覆层25覆盖该电子元件20的非作用面20b，使该电子元件20未外露该包覆层25。
如图2G所示，于该包覆层25与该绝缘保护层28上形成一外接结构22，以制成该电子封装件2。
于本实施例中，该外接结构22为线路板形式，其借由多个如焊锡材料（锡膏或锡球）的导电元件27堆叠于该线路结构21上。例如，该外接结构22为无核心层式(coreless)封装基板。应可理解地，有关线路板的种类繁多，并不限于上述。
再者，该外接结构22包含至少一第二介电层220及结合该第二介电层220的第二线路层221，以令该第二线路层221借由多个导电元件27电性连接该开孔280中的第一线路层211。例如，该第二线路层221采用线路重布层（Redistribution layer，简称RDL）规格，以制作出细线路及细间距的线路层，如线宽/线距(L/S)为6/6或6/8微米，且该第二介电层220为味之素增层膜（Ajinomoto build-up film，简称ABF）的介电材，其热膨胀数（Coefficientof Thermal Expansion，简称CTE）为13至17 ppm/ ℃。
另外，各该第二介电层220的厚度R为10~20微米，其小于该第一介电层212的厚度D1,D2。
另外，该外接结构22的最外侧的第二介电层220上可采用PS(Photosensitive)PI材或PICL(Photo Imageable Coverlay)材的防焊材制作一绝缘保护层24，其可形成多个外露该第二线路层221的开孔240，供结合多个焊锡球29于该第二线路层221的外露表面上，以于后续工艺中，如图2H所示，该外接结构22可借由多个焊锡球29接置一如封装模块、半导体芯片或其它功能组件的电子装置30。
应可理解地，该线路结构21的第一侧21a亦可于该第一线路层211的外露表面上结合多个焊锡球29，如图2H所示，供该电子封装件2接置于一电路板（图略）上。
因此，本实施例的制法主要借由该凹槽210的设计，以埋设该电子元件20，使该电子封装件2的厚度H1大幅降低，故相较于现有技术，本实施例的电子封装件2能符合薄化的需求。
再者，该包覆层25只需形成于该遮盖层23上，而无需覆盖该线路结构21的第二侧21b的所有表面积，故相较于现有技术，本实施例的电子封装件2能减少该包覆层25的用量，以降低制作成本。
另外，本实施例的制法采用预制的外接结构22，故于形成该包覆层25后，可直接将该外接结构22接置于该线路结构21的第二侧21b上，以有效简化工艺。
另外，该电子封装件2的各布线分层的CTE的配置采渐增或渐减，即该第一介电层212(PP) 的CTE小于第二介电层220(ABF)的CTE的配置，以借由较大CTE的包覆层25与遮盖层23的配置，而避免该线路结构21于第一侧21a与该外接结构22之间的CTE的差异变化过大，故相较于现有技术，当该电子封装件2经多道环境温度变化的工艺后，该包覆层25与遮盖层23能作为应力强化结构，以有效避免该电子封装件2发生形变与翘曲的情况，进而避免该焊锡球29发生偏位、脱离或碎裂等问题。
图3A至图3C为本发明的电子封装件3的第二实施例的制法的剖面示意图。本实施例与第一实施例的差异在于外接结构的形式，其它工艺大致相同，故以下不再赘述相同处。
如图3A所示，接续图2D所示的工艺，待移除该板体90及其上的金属层92与种子层91后，移除该遮盖层23上的第一介电层212的部分材质，以形成一外露该遮盖层23的凹槽210。
于本实施例中，于该线路结构21的第一侧21a与第二侧21b上暂时不形成该绝缘保护层28。
如图3B所示，将至少一电子元件20容置于该凹槽210中，再形成一包覆层25于该遮盖层23上，以令该包覆层25包覆该电子元件20。
于本实施例中，该包覆层25仅填入该凹槽210中，且可借由整平工艺，如蚀刻或研磨方式，移除该包覆层25的部分材质，以令该包覆层25的上侧的表面齐平该第一介电层212的表面。例如，该包覆层25未覆盖该第二侧21b上的第一线路层211。
如图3C所示，于该包覆层25与该线路结构21的第二侧21b上形成一外接结构32，以制成另一电子封装件3。
于本实施例中，该外接结构32为增层形式，其借由第二介电层320直接结合至该线路结构21的第二侧21b的第一介电层212上，且该第二线路层321直接电性连接该线路结构21的第二侧21b的第一线路层211。
再者，可于该线路结构21的第一侧21a及该外接结构32上分别形成一如防焊材的绝缘保护层28,38，且该绝缘保护层28,38具有多个外露该第一线路层211及该第二线路层321的开孔280,380，以结合多个焊锡球29，其中，该外接结构32上的绝缘保护层38可采用PSPI材或PICL(Photo Imageable Coverlay)材制作。例如，于后续工艺中，如图3D所示，可于该外接结构32上借由多个焊锡球29接置在该电子装置30的相对于非作用面30b的作用面30a的电极垫300上，且该电子封装件3借由该线路结构21的第一侧21a的焊锡球29接置于一电路板（图略）上。
因此，本实施例的制法主要借由该凹槽210的设计，以埋设该电子元件20，且将该外接结构32直接结合至该线路结构21上而免用导电元件27，因而更能降低该电子封装件3的厚度H2，故相较于现有技术，本实施例的电子封装件3更能符合薄化的需求。
再者，该包覆层25只需形成于该遮盖层23上，而无需覆盖该线路结构21的第二侧21b的所有表面积，故相较于现有技术，本实施例的电子封装件2能减少该包覆层25的用量，以降低制作成本。
另外，该电子封装件3的各布线分层的CTE的配置采渐增或渐减，即该第一介电层212(PP) 的CTE小于第二介电层320(ABF)的CTE的配置，以借由较大CTE的包覆层25与遮盖层23的配置，而避免该线路结构21于第一侧21a与该外接结构22之间的CTE的差异变化过大，故相较于现有技术，当该电子封装件2经多道环境温度变化的工艺后，该包覆层25与遮盖层23能作为应力强化结构，以有效避免该电子封装件3发生形变与翘曲的情况，进而避免该焊锡球29发生偏位、脱离或碎裂等问题。
本发明亦提供一种电子封装件2，包括：一线路结构21、至少一电子元件20、一包覆层25以及一外接结构22。
所述的线路结构21具有相对的第一侧21a与第二侧21b，且该第二侧21b上形成有一凹槽210，其中，该线路结构21包含至少一第一介电层212及设于该第一介电层212上的第一线路层211，且该第一线路层211具有多个位于该凹槽210中的电性接触垫213及覆盖该多个电性接触垫的遮盖层23，其中，该遮盖层23具有多个外露各该电性接触垫213的部分表面的开口230。
所述的电子元件20设于该凹槽210中的该遮盖层23上以电性连接该多个电性接触垫213。
所述的包覆层25设于该遮盖层23上以包覆该电子元件20。
所述的外接结构22设于该线路结构21的第二侧21b与该包覆层25上，其中，该外接结构22包含一设于该第一介电层212上的第二介电层220及结合该第二介电层220并电性连接该第一线路层211的第二线路层221。
于一实施例中，该外接结构22借由多个导电元件27堆叠于该线路结构21的第二侧21b与该包覆层25上。
于一实施例中，该外接结构22接触结合于该线路结构21的第二侧21b与该包覆层25上。
于一实施例中，所述的电子封装件2还包括一形成于该线路结构21与该包覆层25上的绝缘保护层28。
于一实施例中，所述的电子封装件2,3还包括一形成于该外接结构22上的绝缘保护层24,38。
综上所述，本发明的电子封装件及其制法，借由该凹槽的设计，以埋设该电子元件，使该电子封装件的厚度大幅降低，故本发明的电子封装件能符合薄化的需求。进一步，借由该线路结构与外接结构采用无核心层式的设计，亦有利于薄化该电子封装件。
再者，该包覆层只需形成于该遮盖层上，而无需覆盖该线路结构的第二侧的所有表面积，故本发明的电子封装件能减少该包覆层的用量，以降低制作成本。
上述实施例用以例示性说明本发明的原理及其功效，而非用于限制本发明。本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (8)

1.一种电子封装件，包括：
线路结构，具有相对的第一侧与第二侧，且于该第二侧上形成有一凹槽，其中，该线路结构包含至少一第一介电层及设于该第一介电层上的第一线路层，且该第一线路层具有多个位于该凹槽中的电性接触垫及覆盖该多个电性接触垫的遮盖层，其中，该遮盖层具有多个外露各该电性接触垫的部分表面的开口；
电子元件，设于该凹槽中的该遮盖层上以电性连接该多个电性接触垫；
包覆层，设于该遮盖层上以包覆该电子元件；以及
外接结构，设于该线路结构的第二侧与该包覆层上，且该外接结构包含一设于该第一介电层上的第二介电层及结合该第二介电层并电性连接该第一线路层的第二线路层，其中，该外接结构借由多个导电元件堆叠于该线路结构的第二侧与该包覆层上，或该外接结构接触结合于该线路结构的第二侧与该包覆层上。
2.如权利要求1所述的电子封装件，其中，该电子封装件还包括形成于该线路结构与该包覆层上的绝缘保护层。
3.如权利要求1所述的电子封装件，其中，该电子封装件还包括形成于该外接结构上的绝缘保护层。
4.一种电子封装件的制法，包括：
提供一无核心层式的线路结构，其中，该线路结构具有相对的第一侧与第二侧，且该第二侧上形成有一凹槽，该线路结构包含至少一第一介电层及设于该第一介电层上的第一线路层，且该第一线路层具有多个位于该凹槽中的电性接触垫及覆盖该多个电性接触垫的遮盖层，其中，该遮盖层具有多个外露各该电性接触垫的部分表面的开口；
将电子元件设于该凹槽中的该遮盖层上，以令该电子元件电性连接该多个电性接触垫；
形成包覆层于该遮盖层上，以令该包覆层包覆该电子元件；以及
配置一外接结构设于该线路结构的第二侧与该包覆层上，其中，该外接结构包含一设于该第一介电层上的第二介电层及结合该第二介电层并电性连接该第一线路层的第二线路层。
5.如权利要求4所述的电子封装件的制法，其中，该外接结构借由多个导电元件堆叠于该线路结构的第二侧与该包覆层上。
6.如权利要求4所述的电子封装件的制法，其中，该外接结构接触结合于该线路结构的第二侧与该包覆层上。
7.如权利要求4所述的电子封装件的制法，其中，该制法还包括形成绝缘保护层于该线路结构与该包覆层上。
8.如权利要求4所述的电子封装件的制法，其中，该制法还包括形成绝缘保护层于该外接结构上。
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