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CN116483288A - 内存控制设备、方法、装置以及服务器内存模组 - Google Patents

内存控制设备、方法、装置以及服务器内存模组 Download PDF

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CN116483288A
CN116483288A CN202310742179.7A CN202310742179A CN116483288A CN 116483288 A CN116483288 A CN 116483288A CN 202310742179 A CN202310742179 A CN 202310742179A CN 116483288 A CN116483288 A CN 116483288A
Authority
CN
China
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memory
target data
module
data
signal
Prior art date
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Application number
CN202310742179.7A
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Inventor
陈曦
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Suzhou Inspur Intelligent Technology Co Ltd
Original Assignee
Suzhou Inspur Intelligent Technology Co Ltd
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Publication date
Application filed by Suzhou Inspur Intelligent Technology Co Ltd filed Critical Suzhou Inspur Intelligent Technology Co Ltd
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Abstract

本申请实施例提供了一种内存控制设备、方法、装置以及服务器内存模组，其中，该内存控制设备包括：控制模块和缓存模块，其中，控制模块与缓存模块通过双倍速率协议连接，控制模块还用于提供计算快速连接协议的信号接口，缓存模块用于与N个内存单元连接，N为大于1的正整数；控制模块，用于对目标数据信号执行计算快速连接协议与双倍速率协议之间的转换，其中，目标数据信号用于指示执行目标数据的读写，目标数据为目标数据量的脉冲串长度，目标数据量为N个内存单元的数据量总和；缓存模块，用于缓存目标数据，并对N个内存单元执行目标数据的读写。通过本申请，解决了信号的数据传输速率较低的问题，进而达到了提高信号的数据传输速率的效果。

Description

内存控制设备、方法、装置以及服务器内存模组
技术领域
本申请实施例涉及计算机领域，具体而言，涉及一种内存控制设备、方法、装置以及服务器内存模组。
背景技术
随着计算机技术的快速发展，高性能计算、人工智能等数据密集型应用日益增长的需求使计算密度不断增长，从而对数据的信号传输速率提出了更高的需求。
目前，当前计算节点原有的传统内存条在使用时仅使能某一个Rank（一组连接到同一个片选信号的内存颗粒）进行工作，每次只能传输64个字节数据，带宽很低，大大降低了数据信号的传输速率。
针对相关技术中数据信号的传输速率较低等问题，尚未提出有效的解决方案。
发明内容
本申请实施例提供了一种内存控制设备、方法、装置以及服务器内存模组，以至少解决相关技术中数据的信号传输速率的问题。
根据本申请的一个实施例，提供了一种内存控制设备，包括：控制模块和缓存模块，其中，
所述控制模块与所述缓存模块通过双倍速率协议连接，所述控制模块还用于提供计算快速连接协议的信号接口，所述缓存模块用于与N个内存单元连接，N为大于1的正整数；
所述控制模块，用于对目标数据信号执行所述计算快速连接协议与所述双倍速率协议之间的转换，其中，所述目标数据信号用于指示执行目标数据的读写，所述目标数据为目标数据量的脉冲串长度，所述目标数据量为所述N个内存单元的数据量总和；
所述缓存模块，用于缓存所述目标数据，并对所述N个内存单元执行所述目标数据的读写。
在一个示例性实施例中，所述缓存模块中构建了N个内存通道，所述N个内存通道与所述N个内存单元一一对应；
所述控制模块，用于在所述目标数据信号用于指示读取所述目标数据的情况下，接收所述缓存模块返回的所述目标数据；
所述缓存模块，用于分别通过所述N个内存通道读取所述N个内存单元中的数据，得到N个第一数据；将所述N个第一数据拼接为所述目标数据发送至所述控制模块。
在一个示例性实施例中，所述缓存模块中构建了N个内存通道，所述N个内存通道与所述N个内存单元一一对应；
所述缓存模块，用于在所述目标数据信号用于指示写入所述目标数据的情况下，将所述目标数据划分为N个第二数据；分别通过所述N个内存通道将所述N个第二数据写入所述N个内存单元中。
在一个示例性实施例中，所述N个内存通道中每个内存通道允许对所述N个内存单元中对应的内存单元独立执行操作。
在一个示例性实施例中，所述N个内存单元为N个内存列，或者，所述N个内存单元为N个内存颗粒组，每个内存颗粒组中部署了多个内存颗粒。
在一个示例性实施例中，所述控制模块包括：内存扩展控制芯片，所述缓存模块包括：数据缓冲器，其中，
所述内存扩展控制芯片上部署了计算快速连接协议接口和双倍速率协议接口，所述计算快速连接协议接口用于与计算快速连接协议设备连接，所述双倍速率协议接口与所述数据缓冲器连接；
所述内存扩展控制芯片的片选信号同时使能所述N个内存单元。
在一个示例性实施例中，每个所述内存单元的数据量为M，所述目标数据量为M×N。
根据本申请的另一个实施例，提供了一种服务器内存模组，包括：内存模块，控制模块和缓存模块，其中，
所述控制模块上部署了计算快速连接协议接口和双倍速率协议接口，所述控制模块与所述缓存模块通过所述双倍速率协议接口连接，所述计算快速连接协议接口用于与服务器连接并交互计算快速连接协议信号，所述缓存模块与所述内存模块连接，所述内存模块包括P个内存单元，P为大于1的正整数；
所述控制模块，用于对目标数据信号执行所述计算快速连接协议与所述双倍速率协议之间的转换，其中，所述目标数据信号用于指示执行目标数据的读写，所述目标数据为目标数据量的脉冲串长度，所述目标数据量为N个内存单元的数据量总和，所述P个内存单元包括所述N个内存单元，N大于1，且，小于或者等于P；
所述缓存模块，用于缓存所述目标数据，并对所述N个内存单元执行所述目标数据的读写。
在一个示例性实施例中，所述缓存模块中构建了N个内存通道，所述N个内存通道与所述N个内存单元一一对应；
所述控制模块，用于在所述目标数据信号用于指示读取所述目标数据的情况下，接收所述缓存模块返回的所述目标数据；将通过所述计算快速连接协议将所述目标数据传输至所述服务器；
所述缓存模块，用于分别通过所述N个内存通道读取所述N个内存单元中的数据，得到N个第一数据；将所述N个第一数据拼接为所述目标数据发送至所述控制模块。
在一个示例性实施例中，所述缓存模块中构建了N个内存通道，所述N个内存通道与所述N个内存单元一一对应；
所述缓存模块，用于在所述目标数据信号用于指示写入所述目标数据的情况下，将所述目标数据划分为N个第二数据；分别通过所述N个内存通道将所述N个第二数据写入所述N个内存单元中。
在一个示例性实施例中，所述N个内存通道中每个内存通道允许对所述N个内存单元中对应的内存单元独立执行操作。
在一个示例性实施例中，所述P个内存单元为P个内存列，或者，所述P个内存单元为P个内存颗粒组，每个内存颗粒组中部署了多个内存颗粒。
在一个示例性实施例中，所述控制模块包括：内存扩展控制芯片，所述缓存模块包括：数据缓冲器，其中，
所述内存扩展控制芯片的片选信号同时使能所述N个内存单元。
在一个示例性实施例中，每个所述内存单元的数据量为M，所述目标数据量为M×N。
根据本申请的一个实施例，提供了一种内存控制方法，应用于内存控制设备，所述方法包括：
通过控制模块对目标数据信号执行计算快速连接协议与双倍速率协议之间的转换，其中，所述内存控制设备包括：所述控制模块和缓存模块，所述控制模块与所述缓存模块通过所述双倍速率协议连接，所述控制模块还用于提供所述计算快速连接协议的信号接口，所述缓存模块用于与N个内存单元连接，N为大于1的正整数，所述目标数据信号用于指示执行目标数据的读写，所述目标数据为目标数据量的脉冲串长度，所述目标数据量为所述N个内存单元的数据量总和；
通过所述缓存模块缓存所述目标数据，并对所述N个内存单元执行所述目标数据的读写。
在一个示例性实施例中，所述通过所述缓存模块缓存所述目标数据，并对所述N个内存单元执行所述目标数据的读写，包括：
在所述目标数据信号用于指示读取所述目标数据的情况下，分别通过N个内存通道读取所述N个内存单元中的数据，得到N个第一数据，其中，所述缓存模块中构建了所述N个内存通道，所述N个内存通道与所述N个内存单元一一对应；
将所述N个第一数据拼接为所述目标数据发送至所述控制模块。
在一个示例性实施例中，所述通过所述缓存模块缓存所述目标数据，并对所述N个内存单元执行所述目标数据的读写，包括：
在所述目标数据信号用于指示写入所述目标数据的情况下，将所述目标数据划分为N个第二数据，其中，所述缓存模块中构建了N个内存通道，所述N个内存通道与所述N个内存单元一一对应；
分别通过所述N个内存通道将所述N个第二数据写入所述N个内存单元中。
在一个示例性实施例中，所述N个内存通道中每个内存通道允许对所述N个内存单元中对应的内存单元独立执行操作。
在一个示例性实施例中，所述N个内存单元为N个内存列，或者，所述N个内存单元为N个内存颗粒组，每个内存颗粒组中部署了多个内存颗粒。
在一个示例性实施例中，在所述通过所述缓存模块缓存所述目标数据，并对所述N个内存单元执行所述目标数据的读写之前，所述方法还包括：
通过内存扩展控制芯片的片选信号同时使能所述N个内存单元，其中，所述控制模块包括：内存扩展控制芯片，所述缓存模块包括：数据缓冲器，所述内存扩展控制芯片上部署了计算快速连接协议接口和双倍速率协议接口，所述计算快速连接协议接口用于与计算快速连接协议设备连接，所述双倍速率协议接口与所述数据缓冲器连接。
在一个示例性实施例中，每个所述内存单元的数据量为M，所述目标数据量为M×N。
根据本申请的另一个实施例，提供了一种内存控制装置，应用于内存控制设备，所述装置包括：
转换模块，用于通过控制模块对目标数据信号执行计算快速连接协议与双倍速率协议之间的转换，其中，所述内存控制设备包括：所述控制模块和缓存模块，所述控制模块与所述缓存模块通过所述双倍速率协议连接，所述控制模块还用于提供所述计算快速连接协议的信号接口，所述缓存模块用于与N个内存单元连接，N为大于1的正整数，所述目标数据信号用于指示执行目标数据的读写，所述目标数据为目标数据量的脉冲串长度，所述目标数据量为所述N个内存单元的数据量总和；
处理模块，用于通过所述缓存模块缓存所述目标数据，并对所述N个内存单元执行所述目标数据的读写。
根据本申请的又一个实施例，还提供了一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行上述任一项方法实施例中的步骤。
根据本申请的又一个实施例，还提供了一种电子设备，包括存储器和处理器，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行上述任一项方法实施例中的步骤。
通过本申请，内存控制设备包括：控制模块和缓存模块，提供计算快速连接协议的信号接口的控制模块与和N个内存单元连接的缓存模块通过双倍速率协议连接，N为大于1的正整数；控制模块用于对指示读写目标数据的目标数据信号执行计算快速连接协议与双倍速率协议之间的转换，其中，目标数据为目标数据量的脉冲串长度，目标数据量为N个内存单元的数据量总和；缓存模块用于缓存目标数据，并对N个内存单元执行目标数据的读写。也就是说，目标数据信号通过提供计算快速连接协议的信号接口传输至控制模块，与缓存模块通过双倍速率协议连接的控制模块再将目标数据信号转换为支持双倍速率协议的数据信号传输给缓存模块，指示缓存模块执行目标数据的读写。缓存模块通过数据量总和是目标数据量的N个内存单元执行目标数据的读写后，缓存目标数据量的脉冲串长度的目标数据，再将通过能对目标数据信号执行计算快速协议和双倍速率协议之间转换的控制模块实现目标数据信号的传输，从而在基于计算快速连接协议和双倍速率协议的基础上，一次性读写N个内存单元的数据量总和的目标数据，使内存单元的的读写速率提升，从而提升目标数据的数据传输速率。因此，解决了信号传输的数据传输速率较低的问题，进而达到了提高信号传输的数据传输速率的效果。
附图说明
图1是根据本申请实施例的一种可选的内存控制设备的示意图；
图2是根据本申请可选的实施方式的一种控制模块的内部结构示意图；
图3是根据本申请可选的实施方式的内存控制设备的示意图；
图4是根据本申请实施例的一种可选的服务器内存模组的示意图；
图5是根据本申请可选的实施方式的服务器内存模组的示意图；
图6是本申请实施例的一种内存控制方法的移动终端的硬件结构框图；
图7是根据本申请实施例的内存控制方法的流程图；
图8是根据本申请实施例的内存控制装置的结构框图；
图9是根据本申请实施例的一种可选的电子设备的示意图。
具体实施方式
下文中将参考附图并结合实施例来详细说明本申请的实施例。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
在本实施例中提供了一种内存控制设备，图1是根据本申请实施例的一种可选的内存控制设备的示意图，如图1所示，内存控制设备包括：控制模块102和缓存模块104，其中，
所述控制模块102与所述缓存模块104通过双倍速率协议连接，所述控制模块102还用于提供计算快速连接协议的信号接口，所述缓存模块用于与N个内存单元106连接，N为大于1的正整数；
所述控制模块102，用于对目标数据信号执行所述计算快速连接协议与所述双倍速率协议之间的转换，其中，所述目标数据信号用于指示执行目标数据的读写，所述目标数据为目标数据量的脉冲串长度，所述目标数据量为所述N个内存单元106的数据量总和；
所述缓存模块104，用于缓存所述目标数据，并对所述N个内存单元106执行所述目标数据的读写。
通过上述设备，内存控制设备包括：控制模块和缓存模块，提供计算快速连接协议的信号接口的控制模块与和N个内存单元连接的缓存模块通过双倍速率协议连接，N为大于1的正整数；控制模块用于对指示读写目标数据的目标数据信号执行计算快速连接协议与双倍速率协议之间的转换，其中，目标数据为目标数据量的脉冲串长度，目标数据量为N个内存单元的数据量总和；缓存模块用于缓存目标数据，并对N个内存单元执行目标数据的读写。也就是说，目标数据信号通过提供计算快速连接协议的信号接口传输至控制模块，与缓存模块通过双倍速率协议连接的控制模块再将目标数据信号转换为支持双倍速率协议的数据信号传输给缓存模块，指示缓存模块执行目标数据的读写。缓存模块通过数据量总和是目标数据量的N个内存单元执行目标数据的读写后，缓存目标数据量的脉冲串长度的目标数据，再将通过能对目标数据信号执行计算快速协议和双倍速率协议之间转换的控制模块实现目标数据信号的传输，从而在基于计算快速连接协议和双倍速率协议的基础上，一次性读写N个内存单元的数据量总和的目标数据，使内存单元的的读写速率提升，从而提升目标数据的数据传输速率。因此，解决了信号传输的数据传输速率较低的问题，进而达到了提高信号传输的数据传输速率的效果。
可选地，在本实施例中，上述内存控制设备可以但不限于用于连接数据信号与内存单元，并控制数据信号与内存单元之间的通信，进而实现数据信号中携带的数据在内存单元的读写，从而实现数据在CPU（Central Processing Unit，中央处理器）或服务器与内存单元之间的传输。
可选地，在本实施例中，双倍速率协议可以但不限于是DDR（Double Data Rate)协议等支持更高的外部数据传输率的协议；计算快速协议可以但不限于是CXL（ComputeExpress Link，一种高速串行协议）协议等主要用于CPU与Device（设备）之间的数据加速传输、低延迟、高速率的内存总线协议。在本申请实施例中，以双倍速率协议为DDR协议，计算快速连接协议为CXL协议为例进行说明。
可选地，在本实施例中，上述控制模块可以但不限于包括一种支持CXL协议的内存扩展控制器芯片，如MXC（Memory Expander Controller，内存扩展控制）芯片。
可选地，在本实施例中，缓存模块可以但不限于包括当数据在具有不同传输能力的元件之间通过时，用来暂存这些数据的存储器。
可选地，在本实施例中，内存单元可以但不限于包括CPU可通过总线寻址，并进行读写操作的电脑部件，内存单元可以但不限于包括内存条、内存颗粒等。
可选地，在本实施例中，目标数据信号可以但不限于是由CPU或者服务器发出的请求读写目标数据的控制信号，目标数据量可以但不限于用于表示需要读写的数据大小。
可选地，在本实施例中，目标数据量的脉冲串长度可以但不限于是在同一行中相邻的存储单元连续传输的周期数，可以但不限于用突发长度（Burst Lengths，简称BL）来表示。目标数据量的脉冲串可以但不限于用于表示在同一行中相邻的存储单元连续进行数据传输的方式。
可选地，在本实施例中，控制模块可以但不限于接入CXL高速信号（目标数据信号）后将CXL高速信号转化为支持DDR协议的DDR高速信号，将DDR信号接入缓存模块，通过缓存模块对N个内存单元执行DDR信号中目标数据的读写，对目标数据进行整合和缓存，形成N个内存单元的数据量总和的Burst length（脉冲串长度），从而使控制模块与缓存模块之间每次可传输N个内存单元的数据量总和的目标数据，缓存模块与内存模块连接，可以但不限于根据目标数据量来确定N（N为大于1的正整数）的取值。
在一个示例性实施例中，所述缓存模块中可以但不限于构建了N个内存通道，所述N个内存通道与所述N个内存单元一一对应；所述控制模块，可以但不限于用于在所述目标数据信号用于指示读取所述目标数据的情况下，接收所述缓存模块返回的所述目标数据；所述缓存模块，可以但不限于用于分别通过所述N个内存通道读取所述N个内存单元中的数据，得到N个第一数据；可以但不限于将所述N个第一数据拼接为所述目标数据发送至所述控制模块。
可选地，在本实施例中，缓存模块中可以但不限于构建了N个伪内存通道，即虚拟内存通道，且N个伪内存通道与N个内存单元一一对应，也就是说，若缓存模块中构建了伪内存通道1、伪内存通道2、伪内存通道3、...、伪内存通道N，N个内存单元中包括内存单元1、内存单元2、内存单元3、...、内存单元N，则伪内存通道1与内存单元1对应、伪内存通道2与内存单元2对应、伪内存通道3与内存单元3对应、...、伪内存通道N与内存单元N对应。
可选地，在本实施例中，在目标数据信号用于指示读取目标数据的情况下，数据缓冲器（缓存模块）中构建了与N个RANK（N个内存单元）一一对应的N个伪多内存通道，MXC芯片（控制模块）提供的CS信号（chip select，片选信号）同时使能N个Rank，伪内存通道1在准备对Rank1进行下一次读取内存数据时，伪内存通道2就进行Rank2的内存数据读取，以此类推，最后分别得到第一数据1、第一数据2、...、第一数据N等N个第一数据，数据缓冲器将N个第一数据进行拼接整合后发送至MXC芯片。
可选地，在本实施例中，不同于现有技术中读取内存数据时需等待上一个内存单元读取完毕才能进行下一个内存单元的读取，通过在缓存模块中构建与N个内存单元一一对应的N个伪内存通道，读取内存数据时通过控制模块的使能信号控制N个伪内存通道同时使能N个内存单元进行目标数据的读取，再将N个内存单元分别读取到N个第一数据进行拼接后传输给控制模块，缩减了读取内存数据的有效等待时间，提升了数据读取效率，从而提升了数据的传输速率。
在一个示例性实施例中，所述缓存模块中可以但不限于构建了N个内存通道，所述N个内存通道与所述N个内存单元一一对应；所述缓存模块，可以但不限于用于在所述目标数据信号用于指示写入所述目标数据的情况下，将所述目标数据划分为N个第二数据；可以但不限于分别通过所述N个内存通道将所述N个第二数据写入所述N个内存单元中。
可选地，在本实施例中，在目标数据信号用于指示写入目标数据的情况下，数据缓冲器（缓存模块）中构建了与N个RANK（N个内存单元）一一对应的N个伪多内存通道，数据缓冲器将目标数据划分为第一数据1、第一数据2、...、第一数据N等N个第二数据，MXC芯片（控制模块）提供的CS片选信号同时使能N个Rank，伪内存通道1在准备对Rank1进行下一次写入内存数据时，伪内存通道2就进行Rank2的内存数据写入，以此类推，分别通过N个伪内存通道将N个第二数据写入N个RANK中。
可选地，在本实施例中，不同于现有技术中写入内存数据时需等待上一个内存单元写入完毕才能进行下一个内存单元的写入，通过在缓存模块中构建与N个内存单元一一对应的N个伪内存通道，读取内存数据时先通过缓存模块将目标数据划分为与N个伪内存通道一一对应的第二数据，再通过控制模块的使能信号同时使能N个内存单元写入N个第二数据，使写入内存数据的有效等待时间缩减，提升了数据写入效率，从而提升了数据的传输速率。
在一个示例性实施例中，所述N个内存通道中每个内存通道可以但不限于允许对所述N个内存单元中对应的内存单元独立执行操作。
可选地，在本实施例中，若缓存模块中构建了伪内存通道1、伪内存通道2、伪内存通道3、...、伪内存通道N，N个内存单元中包括内存单元1、内存单元2、内存单元3、...、内存单元N，则伪内存通道1可以但不限于允许对内存单元1独立执行操作、伪内存通道2可以但不限于允许对内存单元2独立执行操作、伪内存通道3可以但不限于允许对内存单元3独立执行操作、...、伪内存通道N可以但不限于允许对内存单元N独立执行操作。
可选地，在本实施例中，不同于现有技术中缓存模块读写内存数据的串行逻辑，即缓存模块读写内存数据时需等待上一个内存单元读写完毕才能进行下一个内存单元的读写，本申请通过在缓存模块构建N个允许独立操作对应的N个内存单元的伪内存通道，实现了并行读写内存数据，提升内存数据读取效率，从而在当前计算节点原有的传统内存的基础下，进一步大幅扩展内存带宽，且能实现内存资源的最大化利用。
在一个示例性实施例中，所述N个内存单元可以但不限于为N个内存列，或者，所述N个内存单元可以但不限于为N个内存颗粒组，每个内存颗粒组中可以但不限于部署了多个内存颗粒。
可选地，在本实施例中，N个内存单元可以但不限于为N个传统内存条（内存列），N个内存单元还可以但不限于为N个内存颗粒组，每个内存颗粒组中可以但不限于部署了多个DRAM颗粒（内存颗粒）。每个内存颗粒组可以但不限于是多个DRAM颗粒拼接成一个RANK的形式，N个内存颗粒组中的每个内存颗粒组可以但不限于以行的形式依次排列。
在一个示例性实施例中，所述控制模块可以但不限于包括：内存扩展控制芯片，所述缓存模块可以但不限于包括：数据缓冲器，其中，所述内存扩展控制芯片上部署了计算快速连接协议接口和双倍速率协议接口，所述计算快速连接协议接口用于与计算快速连接协议设备连接，所述双倍速率协议接口与所述数据缓冲器连接；所述内存扩展控制芯片的片选信号同时使能所述N个内存单元。
可选地，在本实施例中，内存扩展控制芯片可以但不限于是基于计算快速连接协议运行的芯片，本申请实施例中，以内存扩展控制芯片为MXC芯片为例进行说明。
可选地，在本实施例中，数据缓冲器可以但不限于是四总线缓冲器、八总线缓冲器等，具体可根据系统总线需求选择，本申请在此不作限定。
可选地，在本实施例中，可以但不限于通过MXC芯片（内存扩展控制芯片）的CS信号（片选信号）同时使能N个内存单元读取N个第一数据；可以但不限于通过MXC芯片（内存扩展控制芯片）的CS信号（片选信号）同时使能N个内存单元写入N个第二数据。
在一个可选的实施方式中，提供了一种控制模块的内部结构示意，图2是根据本申请可选的实施方式的一种控制模块的内部结构示意图，如图2所示，控制模块中包括MXC芯片、DDR接口（双倍速率协议接口）以及CXL接口（计算快速连接协议接口），还可以但不限于部署了用于提供时钟、复位、管理功能的CLK（Clock，时钟信号）、RESET（复位信号）、I2C（同步串行总线）等接口，可以但不限于部署了用于存放芯片固件的SPI FLASH（SerialPeripheral interface Flash，串行外围设备接口闪存器），可以但不限于部署了用于Debug（调试）分析的对外UART（Universal Asynchronous Receiver/Transmitter，一种异步收发传输器）接口和JTAG（Joint Test Action Group，联合测试工作组）接口，可以但不限于部署了用于获取内存单元的SPD（SERIAL PRESENCE DETECT，模组串行检测）、PMIC（Power Management IC，电源管理集成电路）、温度Sensor（传感器）等信息的I3C_H信号接口。
在一个示例性实施例中，每个所述内存单元的数据量可以但不限于为M，所述目标数据量可以但不限于为M×N。
可选地，在本实施例中，每个内存单元的数据量可以但不限于是以字节为单位的二进制数据的数据信息存储量。
可选地，在本实施例中，若每个内存单元的数据量是64字节（M），共有2（N）个内存单元，则目标数据量可以是64*2=128字节。
在一个可选的实施方式中，提供了一种内存控制设备的示意图，图3是根据本申请可选的实施方式的内存控制设备的示意图，如图3所示，MXC芯片（内存扩展控制芯片）从高速连接器接入CXL高速信号（目标数据信号），转化为DDR高速信号，此处高速连接器包括但不限于金手指、MCIO等高速连接器，同时高速连接器也引入CLK、RESET、I2C信号分别为MXC芯片提供时钟、复位、管理功能，同时MXC芯片下挂1个SPI FLASH用于存放芯片固件，对外提供UART和JTAG接口用于Debug分析，MXC芯片的I3C信号接入内存条以获取内存条上SPD、PMIC、温度Sensor等信息。经MXC芯片转换为DDR协议之后，接入Data Buffer器件（数据缓冲器），之后再通过DIMM（Dual-Inline-Memory-Modules，双列直插式存储模块）连接器接入具有2个Rank及以上的传统内存条（两个内存列，N=2）。传统内存条在使用时通过CS片选信号使能某个Rank进行工作，每次只能传输64个字节数据，而在本申请中通过Data Buffer形成伪多内存通道（多个内存通道），MXC芯片CS片选信号同时使能2个Rank，伪内存通道1在准备对Rank1进行下一次存取内存时，伪内存通道2就进行Rank2的内存读写，反之亦然，通过伪多内存互补，使内存读写有效等待时间缩减50%，并将2个Rank的两组64个字节数据进行整合和缓存，形成128个字节的Burst length（目标数据量的脉冲串长度），使Data Buffer与MXC之间每次可传输128个字节数据，从而使链路数据传输速度翻倍，即带宽数据翻倍。
可选地，在本实施例中，以内存条型号为DDR4-3200传统DIMM为例，其基础速率为3200MT/s，其理论带宽为：3.2*64/8=25.6GB/s，通过本申请实施例，其理论带宽将翻倍增加为：3.2*128/8=51.2GB/s，同时MXC芯片的CXL端口为x8带宽，速率最高支持32GT/s，CXL端口理论带宽为64GB/s，不会成为DDR端口带宽限制，说明可支持更高基础速率的传统内存条。
可选地，在本实施例中，不需要更新当前传统内存条设计，可直接利用传统内存条实现带宽翻倍应用，在满足带宽应用需求的同时，实现充分利旧，降低成本；同时支持CXL串行拓展，不额外占用CPU内存通道，相比现有技术，进一步提升系统内存带宽和容量。
在本实施例中还提供了一种服务器内存模组，图4是根据本申请实施例的一种可选的服务器内存模组的示意图，如图4所示，服务器内存模组包括：内存模块402，控制模块404和缓存模块406，其中，
所述控制模块404上部署了计算快速连接协议接口和双倍速率协议接口，所述控制模块404与所述缓存模块406通过所述双倍速率协议接口连接，所述计算快速连接协议接口用于与服务器408连接并交互计算快速连接协议信号，所述缓存模块406与所述内存模块402连接，所述内存模块410包括P个内存单元，P为大于1的正整数；
所述控制模块404，用于对目标数据信号执行所述计算快速连接协议与所述双倍速率协议之间的转换，其中，所述目标数据信号用于指示执行目标数据的读写，所述目标数据为目标数据量的脉冲串长度，所述目标数据量为N个内存单元的数据量总和，所述P个内存单元包括所述N个内存单元，N大于1，且，小于或者等于P；
所述缓存模块406，用于缓存所述目标数据，并对所述N个内存单元执行所述目标数据的读写。
通过上述模组，目标数据信号通过提供计算快速连接协议的信号接口传输至控制模块，与缓存模块通过双倍速率协议连接的控制模块再将目标数据信号转换为支持双倍速率协议的数据信号传输给缓存模块，指示缓存模块执行目标数据的读写。缓存模块通过数据量总和是目标数据量的N个内存单元执行目标数据的读写后，缓存目标数据量的脉冲串长度的目标数据，再将通过能对目标数据信号执行计算快速协议和双倍速率协议之间转换的控制模块实现目标数据信号的传输，从而在基于计算快速连接协议和双倍速率协议的基础上，一次性读写N个内存单元的数据量总和的目标数据，使内存单元的的读写速率提升，从而提升目标数据的数据传输速率。因此，解决了信号传输的数据传输速率较低的问题，进而达到了提高信号传输的数据传输速率的效果。
可选地，在本实施例中，上述服务器内存模组可以但不限于连接服务器与与本申请提供的内存控制设备，实现服务器提供的数据信号与本申请提供的内存控制设备之间的通信，并控制数据信号在本申请提供的内存控制设备上的读写操作，从而实现数据在服务器与本申请提供的内存控制设备之间的传输。
可选地，在本实施例中，双倍速率协议可以但不限于是DDR（Double Data Rate)协议等支持更高的外部数据传输率的协议；计算快速协议可以但不限于是CXL（ComputeExpress Link）协议等主要用于CPU与Device(设备)之间的数据加速传输、低延迟、高速率的内存总线协议。在本申请实施例中，以双倍速率协议为DDR协议，计算快速连接协议为CXL协议为例进行说明。
可选地，在本实施例中，上述控制模块可以但不限于包括一种支持CXL协议的内存扩展控制器芯片，如MXC芯片。缓存模块可以但不限于包括当数据在具有不同传输能力的元件之间通过时，用来暂存这些数据的存储器。
可选地，在本实施例中，内存模块可以但不限于用于与缓存模块连接实现目标控制信号的读写操作。内存模块中包括的P个内存单元可以但不限于包括服务器可通过总线寻址，并进行读写操作的服务器存储部件，内存单元可以但不限于包括内存条、内存颗粒等。
可选地，在本实施例中，缓存模块可以但不限于根据目标数据量的大小与内存模块中P个内存单元中特定的满足数据量总和为目标数据量的N个内存单元进行通信，从而执行目标数据的读写。
可选地，在本实施例中，目标数据信号可以但不限于是由服务器发出的请求读写目标数据的控制信号，目标数据量可以但不限于用于表示需要读写的数据大小。
可选地，在本实施例中，目标数据量的脉冲串长度可以但不限于是在同一行中相邻的存储单元连续传输的周期数，可以但不限于用突发长度（Burst Lengths，简称BL）来表示。目标数据量的脉冲串可以但不限于用于表示在同一行中相邻的存储单元连续进行数据传输的方式。
可选地，在本实施例中，控制模块可以但不限于接入CXL高速信号（目标数据信号）后将CXL高速信号转化为支持DDR协议的DDR高速信号，将DDR信号接入缓存模块，缓存模块与内存模块连接，根据CXL信号的目标数据量，确定内存模块中需要使用的P个内存单元中包括的N个内存单元，再通过缓存模块对N个内存单元执行DDR信号中目标数据的读写，对目标数据进行整合和缓存，形成N个内存单元的数据量总和的Burst length（脉冲串长度），从而使控制模块与缓存模块之间每次可传输N个内存单元的数据量总和的目标数据，可以但不限于根据目标数据量来确定N（N为大于1的正整数）的取值。
在一个示例性实施例中，所述缓存模块中可以但不限于构建了N个内存通道，所述N个内存通道与所述N个内存单元一一对应；所述控制模块，可以但不限于用于在所述目标数据信号用于指示读取所述目标数据的情况下，接收所述缓存模块返回的所述目标数据；将通过所述计算快速连接协议将所述目标数据传输至所述服务器；所述缓存模块，可以但不限于用于分别通过所述N个内存通道读取所述N个内存单元中的数据，得到N个第一数据；可以但不限于将所述N个第一数据拼接为所述目标数据发送至所述控制模块。
可选地，在本实施例中，缓存模块中可以但不限于构建了N个伪内存通道，即虚拟内存通道，且N个伪内存通道与N个内存单元一一对应，也就是说，若缓存模块中构建了伪内存通道1、伪内存通道2、伪内存通道3、...、伪内存通道N，N个内存单元中包括内存单元1、内存单元2、内存单元3、...、内存单元N，则伪内存通道1与内存单元1对应、伪内存通道2与内存单元2对应、伪内存通道3与内存单元3对应、...、伪内存通道N与内存单元N对应。
可选地，在本实施例中，在目标数据信号用于指示读取目标数据的情况下，数据缓冲器（缓存模块）中构建了与N个RANK（N个内存单元）一一对应的N个伪多内存通道，MXC芯片（控制模块）提供的CS片选信号同时使能N个Rank，伪内存通道1在准备对Rank1进行下一次读取内存数据时，伪内存通道2就进行Rank2的内存数据读取，以此类推，最后分别得到第一数据1、第一数据2、...、第一数据N等N个第一数据，数据缓冲器将N个第一数据进行拼接整合后发送至MXC芯片。
可选地，在本实施例中，不同于现有技术中读取内存数据时需等待上一个内存单元读取完毕才能进行下一个内存单元的读取，通过在缓存模块中构建与N个内存单元一一对应的N个伪内存通道，读取内存数据时通过控制模块的使能信号控制N个伪内存通道同时使能N个内存单元进行目标数据的读取，再将N个内存单元分别读取到N个第一数据进行拼接后传输给控制模块，缩减了读取内存数据的有效等待时间，提升了数据读取效率，从而提升了数据的传输速率。
在一个示例性实施例中，所述缓存模块中可以但不限于构建了N个内存通道，所述N个内存通道与所述N个内存单元一一对应；所述缓存模块，可以但不限于用于在所述目标数据信号用于指示写入所述目标数据的情况下，将所述目标数据划分为N个第二数据；可以但不限于分别通过所述N个内存通道将所述N个第二数据写入所述N个内存单元中。
可选地，在本实施例中，在目标数据信号用于指示写入目标数据的情况下，数据缓冲器（缓存模块）中构建了与N个RANK（N个内存单元）一一对应的N个伪多内存通道，数据缓冲器将目标数据划分为第一数据1、第一数据2、...、第一数据N等N个第二数据，MXC芯片（控制模块）提供的CS片选信号同时使能N个Rank，伪内存通道1在准备对Rank1进行下一次写入内存数据时，伪内存通道2就进行Rank2的内存数据写入，以此类推，分别通过N个伪内存通道将N个第二数据写入N个RANK中。
可选地，在本实施例中，不同于现有技术中写入内存数据时需等待上一个内存单元写入完毕才能进行下一个内存单元的写入，通过在缓存模块中构建与N个内存单元一一对应的N个伪内存通道，读取内存数据时先通过缓存模块将目标数据划分为与N个伪内存通道一一对应的第二数据，再通过控制模块的使能信号同时使能N个内存单元写入N个第二数据，使写入内存数据的有效等待时间缩减，提升了数据写入效率，从而提升了数据的传输速率。
在一个示例性实施例中，所述N个内存通道中每个内存通道可以但不限于允许对所述N个内存单元中对应的内存单元独立执行操作。
可选地，在本实施例中，若缓存模块中构建了伪内存通道1、伪内存通道2、伪内存通道3、...、伪内存通道N，N个内存单元中包括内存单元1、内存单元2、内存单元3、...、内存单元N，则伪内存通道1可以但不限于允许对内存单元1独立执行操作、伪内存通道2可以但不限于允许对内存单元2独立执行操作、伪内存通道3可以但不限于允许对内存单元3独立执行操作、...、伪内存通道N可以但不限于允许对内存单元N独立执行操作。
可选地，在本实施例中，不同于现有技术中缓存模块读写内存数据的串行逻辑，即缓存模块读写内存数据时需等待上一个内存单元读写完毕才能进行下一个内存单元的读写，本申请通过在缓存模块构建N个允许独立操作对应的N个内存单元的伪内存通道，实现了并行读写内存数据，提升内存数据读取效率，从而在当前计算节点原有的传统内存的基础下，进一步大幅扩展内存带宽，且能实现内存资源的最大化利用。
在一个示例性实施例中，所述P个内存单元可以但不限于为P个内存列，或者，所述P个内存单元可以但不限于为P个内存颗粒组，每个内存颗粒组中可以但不限于部署了多个内存颗粒。
可选地，在本实施例中，P个内存单元可以但不限于为P个传统内存条（内存列），P个内存单元还可以但不限于为P个内存颗粒组，每个内存颗粒组中可以但不限于部署了多个DRAM颗粒（内存颗粒）。每个内存颗粒组可以但不限于是多个DRAM颗粒拼接成一个RANK的形式，P个内存颗粒组中的每个内存颗粒组可以但不限于以行的形式依次排列。
可选地，在本实施例中，P个内存单元中包括的N个内存单元的类型以及排列形式与P个内存单元中的类型以及排列形式一致。
在一个示例性实施例中，所述控制模块可以但不限于包括：内存扩展控制芯片，所述缓存模块包括：数据缓冲器，其中，所述内存扩展控制芯片的片选信号同时使能所述N个内存单元。
可选地，在本实施例中，内存扩展控制芯片可以但不限于是基于计算快速连接协议运行的芯片，本申请实施例中，以内存扩展控制芯片为MXC芯片为例进行说明。
可选地，在本实施例中，数据缓冲器可以但不限于是四总线缓冲器、八总线缓冲器等，具体可根据系统总线需求选择，本申请在此不作限定。
可选地，在本实施例中，可以但不限于通过MXC芯片（内存扩展控制芯片）的CS信号（片选信号）同时使能N个内存单元读取N个第一数据；可以但不限于通过MXC芯片（内存扩展控制芯片）的CS信号（片选信号）同时使能N个内存单元写入N个第二数据。
在一个示例性实施例中，每个所述内存单元的数据量可以但不限于为M，所述目标数据量可以但不限于为M×N。
可选地，在本实施例中，每个内存单元的数据量可以但不限于是以字节为单位的二进制数据的数据信息存储量。
可选地，在本实施例中，若每个内存单元的数据量是64字节（M），共有2（N）个内存单元，则目标数据量可以是64*2=128字节。
可选地，在本实施例中，若P个内存单元为P个部署了多个DRAM颗粒的内存颗粒组，一个内存颗粒组中的多个DRAM颗粒可以但不限于拼接成一个64字节（M）的RANK（内存颗粒组）的形式，即每个内存颗粒组的数据量是64字节，则目标数据量可以是64*N。
在一个可选的实施方式中，提供了一种服务器内存模组的示意图，图5是根据本申请可选的实施方式的服务器内存模组的示意图，如图5所示，DRAM颗粒（内存颗粒）与DataBuffer（数据缓冲器）、MXC芯片（内存扩展控制芯片）等器件全部焊接到一块PCB板上。DRAM颗粒分别组成两个Rank（内存单元为内存颗粒组的形式，N=P=2）接到Data Buffer上，经Data Buffer组成128个字节数据的Burst length（目标数据量的脉冲串长度），与MXC芯片进行交互，经MXC芯片转成CXL信号（目标数据信号）经金手指传输，金手指用于实现服务器与控制模块的通信，金手指形态包括但不限于EDSFF（Enterprise and Data CenterStandard Form Factor,即企业与数据中心标准外形规格）、PCIe（Peripheral componentinterconnect express，一种高速串行计算机扩展总线标准）等。同时金手指也引入CLK、RESET、I2C信号分别为MXC芯片提供时钟、复位、管理功能，同时MXC芯片下挂1个SPI FLASH用于存放芯片固件，对外提供UART和JTAG测试点用于Debug分析。MXC I3C接口下挂SPD存放模组相关信息，PMIC存放模组电压、功耗等信息，Sensor提供模组温度信息。
可选地，在本实施例中，以内存单元为内存颗粒为例，本申请实施例提供的服务器内存模组可实现突破当前DRAM颗粒自身带宽限制，使带宽翻倍，充分利用CXL链路高带宽优势，使标准CXL内存模组带宽参数达到理论极限。
本申请实施例中所提供的方法实施例可以在移动终端、计算机终端或者类似的运算装置中执行。以运行在移动终端上为例，图6是本申请实施例的一种内存控制方法的移动终端的硬件结构框图。如图6所示，移动终端可以包括一个或多个（图6中仅示出一个）处理器602（处理器602可以包括但不限于微处理器MCU或可编程逻辑器件FPGA等的处理装置）和用于存储数据的存储器604，其中，上述移动终端还可以包括用于通信功能的传输设备606以及输入输出设备608。本领域普通技术人员可以理解，图6所示的结构仅为示意，其并不对上述移动终端的结构造成限定。例如，移动终端还可包括比图6中所示更多或者更少的组件，或者具有与图6所示不同的配置。
存储器604可用于存储计算机程序，例如，应用软件的软件程序以及模块，如本申请实施例中的内存控制方法对应的计算机程序，处理器602通过运行存储在存储器604内的计算机程序，从而执行各种功能应用以及数据处理，即实现上述的方法。存储器604可包括高速随机存储器，还可包括非易失性存储器，如一个或者多个磁性存储装置、闪存、或者其他非易失性固态存储器。在一些实例中，存储器604可进一步包括相对于处理器602远程设置的存储器，这些远程存储器可以通过网络连接至移动终端。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
传输设备606用于经由一个网络接收或者发送数据。上述的网络具体实例可包括移动终端的通信供应商提供的无线网络。在一个实例中，传输设备606包括一个网络适配器（Network Interface Controller，简称为NIC），其可通过基站与其他网络设备相连从而可与互联网进行通讯。在一个实例中，传输设备606可以为射频（Radio Frequency，简称为RF）模块，其用于通过无线方式与互联网进行通讯。
在本实施例中提供了一种内存控制方法，图7是根据本申请实施例的内存控制方法的流程图，如图7所示，该流程包括如下步骤：
S702，通过控制模块对目标数据信号执行计算快速连接协议与双倍速率协议之间的转换，其中，所述内存控制设备包括：所述控制模块和缓存模块，所述控制模块与所述缓存模块通过所述双倍速率协议连接，所述控制模块还用于提供所述计算快速连接协议的信号接口，所述缓存模块用于与N个内存单元连接，N为大于1的正整数，所述目标数据信号用于指示执行目标数据的读写，所述目标数据为目标数据量的脉冲串长度，所述目标数据量为所述N个内存单元的数据量总和；
S704，通过所述缓存模块缓存所述目标数据，并对所述N个内存单元执行所述目标数据的读写。
通过上述步骤，目标数据信号通过提供计算快速连接协议的信号接口传输至控制模块，与缓存模块通过双倍速率协议连接的控制模块再将目标数据信号转换为支持双倍速率协议的数据信号传输给缓存模块，指示缓存模块执行目标数据的读写。缓存模块通过数据量总和是目标数据量的N个内存单元执行目标数据的读写后，缓存目标数据量的脉冲串长度的目标数据，再将通过能对目标数据信号执行计算快速协议和双倍速率协议之间转换的控制模块实现目标数据信号的传输，从而在基于计算快速连接协议和双倍速率协议的基础上，一次性读写N个内存单元的数据量总和的目标数据，使内存单元的的读写速率提升，从而提升目标数据的数据传输速率。因此，解决了信号传输的数据传输速率较低的问题，进而达到了提高信号传输的数据传输速率的效果。
其中，上述步骤的执行主体可以为服务器等，但不限于此。
可选地，在本实施例中，上述内存控制设备可以但不限于用于连接数据信号与内存单元，并控制数据信号与内存单元之间的通信，进而实现数据信号中携带的数据在内存单元的读写，从而实现数据在CPU（Central Processing Unit，中央处理器）或服务器与内存单元之间的传输。
可选地，在本实施例中，可以但不限于通过控制模块接入CXL高速信号（目标数据信号）后将CXL高速信号转化为支持DDR协议的DDR高速信号，将DDR信号接入缓存模块，通过缓存模块对N个内存单元执行DDR信号中目标数据的读写，对目标数据进行整合和缓存，形成N个内存单元的数据量总和的Burst length（脉冲串长度），从而使控制模块与缓存模块之间每次可传输N个内存单元的数据量总和的目标数据，缓存模块与内存模块连接，可以但不限于根据目标数据量来确定N（N为大于1的正整数）的取值。
在上述步骤S702提供的技术方案中，双倍速率协议可以但不限于是DDR（DoubleData Rate)协议等支持更高的外部数据传输率的协议；计算快速协议可以但不限于是CXL（Compute Express Link）协议等主要用于CPU与Device(设备)之间的数据加速传输、低延迟、高速率的内存总线协议。在本申请实施例中，以双倍速率协议为DDR协议，计算快速连接协议为CXL协议为例进行说明。
可选地，在本实施例中，上述控制模块可以但不限于包括一种支持CXL协议的内存扩展控制器芯片，如MXC（Memory Expander Controller）芯片。
可选地，在本实施例中，目标数据信号可以但不限于是由CPU或者服务器发出的请求读写目标数据的控制信号，目标数据量可以但不限于用于表示需要读写的数据大小。
可选地，在本实施例中，目标数据量的脉冲串长度可以但不限于是在同一行中相邻的存储单元连续传输的周期数，可以但不限于用突发长度（Burst Lengths，简称BL）来表示。目标数据量的脉冲串可以但不限于用于表示在同一行中相邻的存储单元连续进行数据传输的方式。
在上述步骤S704提供的技术方案中，缓存模块可以但不限于包括当数据在具有不同传输能力的元件之间通过时，用来暂存这些数据的存储器。
可选地，在本实施例中，内存单元可以但不限于包括CPU可通过总线寻址，并进行读写操作的电脑部件，内存单元可以但不限于包括内存条、内存颗粒等。
在一个示例性实施例中，可以但不限于通过所述缓存模块缓存所述目标数据，并对所述N个内存单元执行所述目标数据的读写：在所述目标数据信号用于指示读取所述目标数据的情况下，分别通过N个内存通道读取所述N个内存单元中的数据，得到N个第一数据，其中，所述缓存模块中构建了所述N个内存通道，所述N个内存通道与所述N个内存单元一一对应；将所述N个第一数据拼接为所述目标数据发送至所述控制模块。
可选地，在本实施例中，缓存模块中可以但不限于构建了N个伪内存通道，即虚拟内存通道，且N个伪内存通道与N个内存单元一一对应，也就是说，若缓存模块中构建了伪内存通道1、伪内存通道2、伪内存通道3、...、伪内存通道N，N个内存单元中包括内存单元1、内存单元2、内存单元3、...、内存单元N，则伪内存通道1与内存单元1对应、伪内存通道2与内存单元2对应、伪内存通道3与内存单元3对应、...、伪内存通道N与内存单元N对应。
可选地，在本实施例中，在目标数据信号用于指示读取目标数据的情况下，可以但不限于通过数据缓冲器（缓存模块）读取目标数据，通过缓存模块中构建的与N个RANK（N个内存单元）一一对应的N个伪多内存通道，MXC芯片（控制模块）提供的CS片选信号同时使能N个Rank，伪内存通道1在准备对Rank1进行下一次读取内存数据时，伪内存通道2就进行Rank2的内存数据读取，以此类推，最后分别得到第一数据1、第一数据2、...、第一数据N等N个第一数据，数据缓冲器将N个第一数据进行拼接整合后发送至MXC芯片。
可选地，在本实施例中，不同于现有技术中读取内存数据时需等待上一个内存单元读取完毕才能进行下一个内存单元的读取，通过构建了与N个内存单元一一对应的N个伪内存通道的缓存模块，读取内存数据时通过控制模块的使能信号控制N个伪内存通道同时使能N个内存单元进行目标数据的读取，再将N个内存单元分别读取到N个第一数据进行拼接后传输给控制模块，缩减了读取内存数据的有效等待时间，提升了数据读取效率，从而提升了数据的传输速率。
在一个示例性实施例中，可以但不限于通过所述缓存模块缓存所述目标数据，并对所述N个内存单元执行所述目标数据的读写：在所述目标数据信号用于指示写入所述目标数据的情况下，将所述目标数据划分为N个第二数据，其中，所述缓存模块中构建了N个内存通道，所述N个内存通道与所述N个内存单元一一对应；分别通过所述N个内存通道将所述N个第二数据写入所述N个内存单元中。
可选地，在本实施例中，在目标数据信号用于指示写入目标数据的情况下，可以但不限于通过数据缓冲器（缓存模块）中构建的与N个RANK（N个内存单元）一一对应的N个伪多内存通道将目标数据划分为第一数据1、第一数据2、...、第一数据N等N个第二数据，MXC芯片（控制模块）提供的CS片选信号同时使能N个Rank，伪内存通道1在准备对Rank1进行下一次写入内存数据时，伪内存通道2就进行Rank2的内存数据写入，以此类推，分别通过N个伪内存通道将N个第二数据写入N个RANK中。
可选地，在本实施例中，不同于现有技术中写入内存数据时需等待上一个内存单元写入完毕才能进行下一个内存单元的写入，通过缓存模块中构建的与N个内存单元一一对应的N个伪内存通道，读取内存数据时先通过缓存模块将目标数据划分为与N个伪内存通道一一对应的第二数据，再通过控制模块的使能信号同时使能N个内存单元写入N个第二数据，使写入内存数据的有效等待时间缩减，提升了数据写入效率，从而提升了数据的传输速率。
在一个示例性实施例中，所述N个内存通道中每个内存通道可以但不限于允许对所述N个内存单元中对应的内存单元独立执行操作。
可选地，在本实施例中，若缓存模块中构建了伪内存通道1、伪内存通道2、伪内存通道3、...、伪内存通道N，N个内存单元中包括内存单元1、内存单元2、内存单元3、...、内存单元N，则伪内存通道1可以但不限于允许对内存单元1独立执行操作、伪内存通道2可以但不限于允许对内存单元2独立执行操作、伪内存通道3可以但不限于允许对内存单元3独立执行操作、...、伪内存通道N可以但不限于允许对内存单元N独立执行操作。
可选地，在本实施例中，不同于现有技术中缓存模块读写内存数据的串行逻辑，即缓存模块读写内存数据时需等待上一个内存单元读写完毕才能进行下一个内存单元的读写，本申请通过在缓存模块构建N个允许独立操作对应的N个内存单元的伪内存通道，实现了并行读写内存数据，提升内存数据读取效率，从而在当前计算节点原有的传统内存的基础下，进一步大幅扩展内存带宽，且能实现内存资源的最大化利用。
在一个示例性实施例中，所述N个内存单元为N个内存列，或者，所述N个内存单元为N个内存颗粒组，每个内存颗粒组中部署了多个内存颗粒。
可选地，在本实施例中，N个内存单元可以但不限于为N个传统内存条（内存列），N个内存单元还可以但不限于为N个内存颗粒组，每个内存颗粒组中可以但不限于部署了多个DRAM颗粒（内存颗粒）。每个内存颗粒组可以但不限于是多个DRAM颗粒拼接成一个RANK的形式，N个内存颗粒组中的每个内存颗粒组可以但不限于以行的形式依次排列。
在一个示例性实施例中，在通过所述缓存模块缓存所述目标数据，并对所述N个内存单元执行所述目标数据的读写之前，可以但不限于采用以下方法：通过内存扩展控制芯片的片选信号同时使能所述N个内存单元，其中，所述控制模块包括：内存扩展控制芯片，所述缓存模块包括：数据缓冲器，所述内存扩展控制芯片上部署了计算快速连接协议接口和双倍速率协议接口，所述计算快速连接协议接口用于与计算快速连接协议设备连接，所述双倍速率协议接口与所述数据缓冲器连接。
可选地，在本实施例中，内存扩展控制芯片可以但不限于是基于计算快速连接协议运行的芯片，本申请实施例中，以内存扩展控制芯片为MXC芯片为例进行说明。
可选地，在本实施例中，数据缓冲器可以但不限于是四总线缓冲器、八总线缓冲器等，具体可根据系统总线需求选择，本申请在此不作限定。
可选地，在本实施例中，在所述所述缓存模块缓存目标数据，并对N个内存单元执行目标数据的读写之前，可以但不限于通过MXC芯片（内存扩展控制芯片）的CS信号（片选信号）同时使能N个内存单元读取N个第一数据；可以但不限于通过MXC芯片（内存扩展控制芯片）的CS信号（片选信号）同时使能N个内存单元写入N个第二数据。
在一个示例性实施例中，每个所述内存单元的数据量可以但不限于为M，所述目标数据量可以但不限于为M×N。
可选地，在本实施例中，每个内存单元的数据量可以但不限于是以字节为单位的二进制数据的数据信息存储量。
可选地，在本实施例中，若每个内存单元的数据量是128字节（M），共有2（N）个内存单元，则目标数据量可以是128*2=256字节。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到根据上述实施例的方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质（如ROM/RAM、磁碟、光盘）中，包括若干指令用以使得一台终端设备（可以是手机，计算机，服务器，或者网络设备等）执行本申请各个实施例所述的方法。
在本实施例中还提供了一种内存控制装置，该装置用于实现上述实施例及优选实施方式，已经进行过说明的不再赘述。如以下所使用的，术语“模块”可以实现预定功能的软件和/或硬件的组合。尽管以下实施例所描述的装置较佳地以软件来实现，但是硬件，或者软件和硬件的组合的实现也是可能并被构想的。
图8是根据本申请实施例的内存控制装置的结构框图，如图8所示，该装置应用于内存控制设备，该装置包括：
转换模块802，用于通过控制模块对目标数据信号执行计算快速连接协议与双倍速率协议之间的转换，其中，所述内存控制设备包括：所述控制模块和缓存模块，所述控制模块与所述缓存模块通过所述双倍速率协议连接，所述控制模块还用于提供所述计算快速连接协议的信号接口，所述缓存模块用于与N个内存单元连接，N为大于1的正整数，所述目标数据信号用于指示执行目标数据的读写，所述目标数据为目标数据量的脉冲串长度，所述目标数据量为所述N个内存单元的数据量总和；
处理模块804，用于通过所述缓存模块缓存所述目标数据，并对所述N个内存单元执行所述目标数据的读写。
通过上述装置，目标数据信号通过提供计算快速连接协议的信号接口传输至控制模块，与缓存模块通过双倍速率协议连接的控制模块再将目标数据信号转换为支持双倍速率协议的数据信号传输给缓存模块，指示缓存模块执行目标数据的读写。缓存模块通过数据量总和是目标数据量的N个内存单元执行目标数据的读写后，缓存目标数据量的脉冲串长度的目标数据，再将通过能对目标数据信号执行计算快速协议和双倍速率协议之间转换的控制模块实现目标数据信号的传输，从而在基于计算快速连接协议和双倍速率协议的基础上，一次性读写N个内存单元的数据量总和的目标数据，使内存单元的的读写速率提升，从而提升目标数据的数据传输速率。因此，解决了信号传输的数据传输速率较低的问题，进而达到了提高信号传输的数据传输速率的效果。
在一个示例性实施例中，处理模块用于：在所述目标数据信号用于指示读取所述目标数据的情况下，分别通过N个内存通道读取所述N个内存单元中的数据，得到N个第一数据，其中，所述缓存模块中构建了所述N个内存通道，所述N个内存通道与所述N个内存单元一一对应；将所述N个第一数据拼接为所述目标数据发送至所述控制模块。
在一个示例性实施例中，处理模块还用于：在所述目标数据信号用于指示写入所述目标数据的情况下，将所述目标数据划分为N个第二数据，其中，所述缓存模块中构建了所述N个内存通道，所述N个内存通道与所述N个内存单元一一对应；分别通过所述N个内存通道将所述N个第二数据写入所述N个内存单元中。
在一个示例性实施例中，所述装置中的N个内存通道中每个内存通道允许对所述N个内存单元中对应的内存单元独立执行操作。
在一个示例性实施例中，所述装置中的所述N个内存单元为N个内存列，或者，所述N个内存单元为N个内存颗粒组，每个内存颗粒组中部署了多个内存颗粒。
在一个示例性实施例中，所述装置还包括：使能模块，用于在所述通过所述缓存模块缓存所述目标数据，并对所述N个内存单元执行所述目标数据的读写之前，通过内存扩展控制芯片的片选信号同时使能所述N个内存单元，其中，所述控制模块包括：内存扩展控制芯片，所述缓存模块包括：数据缓冲器，所述内存扩展控制芯片上部署了计算快速连接协议接口和双倍速率协议接口，所述计算快速连接协议接口用于与计算快速连接协议设备连接，所述双倍速率协议接口与所述数据缓冲器连接。
在一个示例性实施例中，所述装置中的每个所述内存单元的数据量为M，所述目标数据量为M×N。
需要说明的是，上述各个模块是可以通过软件或硬件来实现的，对于后者，可以通过以下方式实现，但不限于此：上述模块均位于同一处理器中；或者，上述各个模块以任意组合的形式分别位于不同的处理器中。
本申请的实施例还提供了一种计算机可读存储介质，该计算机可读存储介质中存储有计算机程序，其中，该计算机程序被设置为运行时执行上述任一项方法实施例中的步骤。
在一个示例性实施例中，上述计算机可读存储介质可以包括但不限于：U盘、只读存储器（Read-Only Memory，简称为ROM）、随机存取存储器（Random Access Memory，简称为RAM）、移动硬盘、磁碟或者光盘等各种可以存储计算机程序的介质。
本申请的实施例还提供了一种电子设备，其中，图9是根据本申请实施例的一种可选的电子设备的示意图，如图9所示，电子设备包括一个或多个处理器；存储器，用于存储一个或多个程序，当一个或多个程序被一个或多个处理器执行时，使得一个或多个处理器实现用于运行程序，其中，程序被设置为运行时执行上述的内存控制方法。
在一个示例性实施例中，上述电子设备还可以包括传输设备以及输入输出设备，其中，该传输设备和上述处理器连接，该输入输出设备和上述处理器连接。
本实施例中的具体示例可以参考上述实施例及示例性实施方式中所描述的示例，本实施例在此不再赘述。
显然，本领域的技术人员应该明白，上述的本申请的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本申请不限制于任何特定的硬件和软件结合。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (24)

1.一种内存控制设备，其特征在于，包括：控制模块和缓存模块，其中，
所述控制模块与所述缓存模块通过双倍速率协议连接，所述控制模块还用于提供计算快速连接协议的信号接口，所述缓存模块用于与N个内存单元连接，N为大于1的正整数；
所述控制模块，用于对目标数据信号执行所述计算快速连接协议与所述双倍速率协议之间的转换，其中，所述目标数据信号用于指示执行目标数据的读写，所述目标数据为目标数据量的脉冲串长度，所述目标数据量为所述N个内存单元的数据量总和；
所述缓存模块，用于缓存所述目标数据，并对所述N个内存单元执行所述目标数据的读写。
2.根据权利要求1所述的设备，其特征在于，所述缓存模块中构建了N个内存通道，所述N个内存通道与所述N个内存单元一一对应；
所述控制模块，用于在所述目标数据信号用于指示读取所述目标数据的情况下，接收所述缓存模块返回的所述目标数据；
所述缓存模块，用于分别通过所述N个内存通道读取所述N个内存单元中的数据，得到N个第一数据；将所述N个第一数据拼接为所述目标数据发送至所述控制模块。
3.根据权利要求1所述的设备，其特征在于，所述缓存模块中构建了N个内存通道，所述N个内存通道与所述N个内存单元一一对应；
所述缓存模块，用于在所述目标数据信号用于指示写入所述目标数据的情况下，将所述目标数据划分为N个第二数据；分别通过所述N个内存通道将所述N个第二数据写入所述N个内存单元中。
4.根据权利要求2或3所述的设备，其特征在于，所述N个内存通道中每个内存通道允许对所述N个内存单元中对应的内存单元独立执行操作。
5.根据权利要求1所述的设备，其特征在于，所述N个内存单元为N个内存列，或者，所述N个内存单元为N个内存颗粒组，每个内存颗粒组中部署了多个内存颗粒。
6.根据权利要求1所述的设备，其特征在于，所述控制模块包括：内存扩展控制芯片，所述缓存模块包括：数据缓冲器，其中，
所述内存扩展控制芯片上部署了计算快速连接协议接口和双倍速率协议接口，所述计算快速连接协议接口用于与计算快速连接协议设备连接，所述双倍速率协议接口与所述数据缓冲器连接；
所述内存扩展控制芯片的片选信号同时使能所述N个内存单元。
7.根据权利要求1所述的设备，其特征在于，每个所述内存单元的数据量为M，所述目标数据量为M×N。
8.一种服务器内存模组，其特征在于，包括：内存模块，控制模块和缓存模块，其中，
所述控制模块上部署了计算快速连接协议接口和双倍速率协议接口，所述控制模块与所述缓存模块通过所述双倍速率协议接口连接，所述计算快速连接协议接口用于与服务器连接并交互计算快速连接协议信号，所述缓存模块与所述内存模块连接，所述内存模块包括P个内存单元，P为大于1的正整数；
所述控制模块，用于对目标数据信号执行所述计算快速连接协议与所述双倍速率协议之间的转换，其中，所述目标数据信号用于指示执行目标数据的读写，所述目标数据为目标数据量的脉冲串长度，所述目标数据量为N个内存单元的数据量总和，所述P个内存单元包括所述N个内存单元，N大于1，且，小于或者等于P；
所述缓存模块，用于缓存所述目标数据，并对所述N个内存单元执行所述目标数据的读写。
9.根据权利要求8所述的服务器内存模组，其特征在于，所述缓存模块中构建了N个内存通道，所述N个内存通道与所述N个内存单元一一对应；
所述控制模块，用于在所述目标数据信号用于指示读取所述目标数据的情况下，接收所述缓存模块返回的所述目标数据；将通过所述计算快速连接协议将所述目标数据传输至所述服务器；
所述缓存模块，用于分别通过所述N个内存通道读取所述N个内存单元中的数据，得到N个第一数据；将所述N个第一数据拼接为所述目标数据发送至所述控制模块。
10.根据权利要求8所述的服务器内存模组，其特征在于，所述缓存模块中构建了N个内存通道，所述N个内存通道与所述N个内存单元一一对应；
所述缓存模块，用于在所述目标数据信号用于指示写入所述目标数据的情况下，将所述目标数据划分为N个第二数据；分别通过所述N个内存通道将所述N个第二数据写入所述N个内存单元中。
11.根据权利要求9或10所述的服务器内存模组，其特征在于，所述N个内存通道中每个内存通道允许对所述N个内存单元中对应的内存单元独立执行操作。
12.根据权利要求8所述的服务器内存模组，其特征在于，所述P个内存单元为P个内存列，或者，所述P个内存单元为P个内存颗粒组，每个内存颗粒组中部署了多个内存颗粒。
13.根据权利要求8所述的服务器内存模组，其特征在于，所述控制模块包括：内存扩展控制芯片，所述缓存模块包括：数据缓冲器，其中，
所述内存扩展控制芯片的片选信号同时使能所述N个内存单元。
14.根据权利要求8所述的服务器内存模组，其特征在于，每个所述内存单元的数据量为M，所述目标数据量为M×N。
15.一种内存控制方法，其特征在于，应用于内存控制设备，所述方法包括：
通过控制模块对目标数据信号执行计算快速连接协议与双倍速率协议之间的转换，其中，所述内存控制设备包括：所述控制模块和缓存模块，所述控制模块与所述缓存模块通过所述双倍速率协议连接，所述控制模块还用于提供所述计算快速连接协议的信号接口，所述缓存模块用于与N个内存单元连接，N为大于1的正整数，所述目标数据信号用于指示执行目标数据的读写，所述目标数据为目标数据量的脉冲串长度，所述目标数据量为所述N个内存单元的数据量总和；
通过所述缓存模块缓存所述目标数据，并对所述N个内存单元执行所述目标数据的读写。
16.根据权利要求15所述的方法，其特征在于，所述通过所述缓存模块缓存所述目标数据，并对所述N个内存单元执行所述目标数据的读写，包括：
在所述目标数据信号用于指示读取所述目标数据的情况下，分别通过N个内存通道读取所述N个内存单元中的数据，得到N个第一数据，其中，所述缓存模块中构建了所述N个内存通道，所述N个内存通道与所述N个内存单元一一对应；
将所述N个第一数据拼接为所述目标数据发送至所述控制模块。
17.根据权利要求15所述的方法，其特征在于，所述通过所述缓存模块缓存所述目标数据，并对所述N个内存单元执行所述目标数据的读写，包括：
在所述目标数据信号用于指示写入所述目标数据的情况下，将所述目标数据划分为N个第二数据，其中，所述缓存模块中构建了N个内存通道，所述N个内存通道与所述N个内存单元一一对应；
分别通过所述N个内存通道将所述N个第二数据写入所述N个内存单元中。
18.根据权利要求16或17所述的方法，其特征在于，所述N个内存通道中每个内存通道允许对所述N个内存单元中对应的内存单元独立执行操作。
19.根据权利要求15所述的方法，其特征在于，所述N个内存单元为N个内存列，或者，所述N个内存单元为N个内存颗粒组，每个内存颗粒组中部署了多个内存颗粒。
20.根据权利要求15所述的方法，其特征在于，在所述通过所述缓存模块缓存所述目标数据，并对所述N个内存单元执行所述目标数据的读写之前，所述方法还包括：
通过内存扩展控制芯片的片选信号同时使能所述N个内存单元，其中，所述控制模块包括：内存扩展控制芯片，所述缓存模块包括：数据缓冲器，所述内存扩展控制芯片上部署了计算快速连接协议接口和双倍速率协议接口，所述计算快速连接协议接口用于与计算快速连接协议设备连接，所述双倍速率协议接口与所述数据缓冲器连接。
21.根据权利要求15所述的方法，其特征在于，每个所述内存单元的数据量为M，所述目标数据量为M×N。
22.一种内存控制装置，其特征在于，应用于内存控制设备，所述装置包括：
转换模块，用于通过控制模块对目标数据信号执行计算快速连接协议与双倍速率协议之间的转换，其中，所述内存控制设备包括：所述控制模块和缓存模块，所述控制模块与所述缓存模块通过所述双倍速率协议连接，所述控制模块还用于提供所述计算快速连接协议的信号接口，所述缓存模块用于与N个内存单元连接，N为大于1的正整数，所述目标数据信号用于指示执行目标数据的读写，所述目标数据为目标数据量的脉冲串长度，所述目标数据量为所述N个内存单元的数据量总和；
处理模块，用于通过所述缓存模块缓存所述目标数据，并对所述N个内存单元执行所述目标数据的读写。
23.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质中存储有计算机程序，其中，所述计算机程序被处理器执行时实现所述权利要求15至21任一项中所述的方法的步骤。
24.一种电子设备，包括存储器、处理器以及存储在所述存储器上并可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现所述权利要求15至21任一项中所述的方法的步骤。
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