CN116364778A - 一种集成HJD的SiC VDMOSFET器件及其制备方法 - Google Patents
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Abstract
本发明涉及一种集成HJD的SiC VDMOSFET器件及其制备方法，包括：金属化漏极、N+衬底层、N‑外延层、P‑基区、P+注入区、N+注入区、N‑掺杂区、P+多晶硅区、栅介质层、N+多晶硅栅极和金属化源极。其中，P‑基区、P+注入区和N‑掺杂区的深度相同，源极与P+注入区、N+注入区和P+多晶硅区之间的接触界面为欧姆接触，P+多晶硅区与N‑掺杂区的界面为异质结接触。本发明在器件内集成了异质结二极管结构，提高了元胞面积的利用率，进一步减小开启电压的同时减小了栅电容，减小了开启时间和器件的开关损耗。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种集成HJD的SiC VDMOSFET器件及其制备方法。
背景技术
碳化硅(Silicon Carbide，化学式SiC)材料相比于Si来说拥有更大的禁带宽度，临界击穿电场更大，且热导率更高，使得SiC器件具备更好的抗辐射性，低导通电阻，低能量损耗。总的来说，SiC器件在大功率、高温高辐射环境、节能环保等方面具有极大的优势。
金属氧化物半导体场效应管(Metal Oxide Semiconductor Field EffectTransistor，简称MOSFET)具有集成密度高，热稳定性好，抗辐射能力强等一系列优点，被广泛应用于电力电子系统。SiC MOSFET作为新型第三代半导体器件，因其通态电阻小、开关速度快、驱动电路简单等优点，成为目前最受工业界看好的碳化硅功率半导体器件。而垂直双扩散金属氧化物半导体场效应管(Vertical Double-diffused Metal OxideSemiconductor Field Effect Transistor，简称VDMOSFET)是一种应用广泛的MOSFET。
SiC MOSFET在电力电子系统中主要充当电子开关，当MOSFET处于截止状态时，漏极和源极之间会有一个反向的漏电流，如果不加二极管反并联，这个漏电流可能会导致电路中其他器件的损坏。另外，当SiC MOSFET用于交流电路的整流时，由于MOSFET只能在正向电压下导通，需要使用一个反并联二极管来提供反向电压下的导通通道，从而实现电流的整流。故通常需要在SiC MOSFET体外反并联或者体内集成一个二极管以改善SiC MOSFET体二极管的性能，从而提高SiC MOSFET的工作效率。
在SiC MOSFET体外反向并联二极管可大幅度改善SiC MOSFET体二极管的性能，但会增大电路的占用空间，提高器件的封装成本且会引入寄生电容和寄生电感，导致反向二极管的响应速度较慢，故现有的技术均在SiC MOSFET内部集成肖特基势垒二极管(Schottky Barrier Diode，简称SBD)以及结势垒肖特基二极管(Junction BarrierSchottky Diode，简称JBS)，但内部集成的SBD与JBS仍具有较大的开启电压，并且具有很高的设计复杂度和制造成本，所以需要进一步的技术改进。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种集成HJD的SiCVDMOSFET器件及其制备方法。本发明要解决的技术问题通过以下技术方案实现：
一种集成HJD的SiC VDMOSFET器件，所述SiC VDMOSFET器件包括由下至上依次层叠设置的金属化漏极、N+衬底层和N-外延层，所述金属化漏极与所述N+衬底层之间为欧姆接触；所述N-外延层内设置有第一P-基区、第二P-基区、第一P+注入区、第二P+注入区、第一N+注入区、第二N+注入区、第一N-掺杂区、第二N-掺杂区，其中，
所述第一P-基区和所述第二P-基区之间通过所述N-外延层间隔设置；
所述第一P+注入区位于所述第一P-基区远离所述第二P-基区的一侧；所述第二P+注入区位于所述第二P-基区远离所述第一P-基区的一侧；
所述第一N+注入区设置在所述第一P-基区内，所述第二N+注入区设置在所述第二P-基区内；
所述第一N-掺杂区设置在所述第一P+注入区远离所述第一P-基区的一侧；所述第二N-掺杂区设置在所述第二P+注入区远离所述第二P-基区的一侧；
在所述第一N-掺杂区上设置有第一P+多晶硅区，所述第一N-掺杂区和所述第一P+多晶硅区之间为异质结接触，在所述第二N-掺杂区上设置有第二P+多晶硅区，所述第二N-掺杂区和所述第二P+多晶硅区之间为异质结接触。
在本发明的一个实施例中，所述第一P-基区和所述第二P-基区对称设置，所述第一P-基区和所述第二P-基区具有相同的宽度和深度。
在本发明的一个实施例中，所述第一P+注入区和所述第二P+注入区对称设置，所述第一P+注入区和所述第二P+注入区具有相同的宽度和深度。
在本发明的一个实施例中，所述第一N-掺杂区和所述第二N-掺杂区对称设置，所述第一N-掺杂区和所述第二N-掺杂区具有相同的宽度和深度，所述第一N-掺杂区和所述第二N-掺杂区的掺杂浓度大于所述N-外延层的掺杂浓度。
在本发明的一个实施例中，所述第一N-掺杂区和所述第二N-掺杂区对称设置，所述第一N-掺杂区和所述第二N-掺杂区具有相同的宽度和深度；
所述第一N+注入区的上表面与所述第一P-基区的上表面平齐，所述第一N+注入区的下表面位于所述第一P-基区内；所述第二N+注入区的上表面与所述第二P-基区的上表面平齐，所述第二N+注入区的下表面位于所述第二P-基区内。
在本发明的一个实施例中，所述第一N+注入区的一侧与所述第一P+注入区相接触，所述第一N+注入区的另一侧设置于所述第一P-基区内，所述第二N+注入区的一侧与所述第二P+注入区相接触，所述第二N+注入区的另一侧设置于所述第二P-基区内；
所述第一P+注入区与所述第一P-基区的侧面相接触；所述第二P+注入区与所述第二P-基区的侧面相接触；
所述第一N-掺杂区与所述第一P+注入区的侧面相接触，所述第二N-掺杂区与所述第二P+注入区的侧面相接触；
所述第一P-基区、所述第二P-基区、所述第一P+注入区、所述第二P+注入区、所述第一N-掺杂区、所述第二N-掺杂区的深度均相同。
在本发明的一个实施例中，所述第一P+注入区靠近所述第一N-掺杂区的一端设置有台阶，第二P+注入区靠近所述第二N-掺杂区的一端设置有台阶；
所述第一N-掺杂区和所述第二N-掺杂区的上表面低于所述第一P+注入区和所述第二P+注入区的上表面，所述第一N-掺杂区的上表面与所述第一P+注入区的台阶的台面平齐，所述第二N-掺杂区的上表面与所述第二P+注入区的台阶的台面平齐。
在本发明的一个实施例中，SiC VDMOSFET器件还包括环形的栅介质层和N+多晶硅栅极，其中，
所述栅介质层设置在所述第一N+注入区、所述第一P-基区、所述N-外延层、所述第二P-基区和所述第二N+注入区上；
所述N+多晶硅栅极设置在所述栅介质层的环形区域内，且所述N+多晶硅栅极的宽度小于所述第一N+注入区外侧的侧面与所述第二N+注入区外侧的侧面之间的距离。
在本发明的一个实施例中，SiC VDMOSFET器件还包括金属化源极，所述金属化源极设置在所述第一P+多晶硅区、所述第一P+注入区、所述第一N+注入区、所述栅介质层、所述第二N+注入区、所述第二P+注入区和所述第二P+多晶硅区之上，且形成欧姆接触。
本发明还提供一种集成HJD的SiC VDMOSFET器件的制备方法，用于制备上述任一项实施例所述的SiC VDMOSFET器件，所述制备方法包括：
步骤1、选取N+衬底层；
步骤2、采用外延生长的方式在所述N+衬底层上形成所述N-外延层；
步骤3、在所述N-外延层表面进行离子注入，形成所述第一P-基区和所述第二P-基区；
步骤4、在所述第一P-基区和所述第二P-基区表面进行离子注入，对应形成第一P+注入区和第二P+注入区；
步骤5、在所述第一P-基区和所述第二P-基区表面进行离子注入，对应形成第一N+注入区、第二N+注入区、第一N-掺杂区和第二N-掺杂区；
步骤6、先刻蚀所述第一P+注入区、所述第二P+注入区、所述第一N-掺杂区、所述第二N-掺杂区，再在所述第一N+注入区、所述第一P-基区、所述N-外延层、所述第二P-基区和所述第二N+注入区上沉积栅介质层，再在刻蚀后的所述第一N-掺杂区、所述第二N-掺杂区和栅介质层上沉积多晶硅，以形成第一P+多晶硅区、第二P+多晶硅区和N+多晶硅栅极；
步骤7、继续沉积栅介质层，以形成环状的栅介质层，并在所述N+衬底层下表面形成金属化漏极，在所述第一P+多晶硅区、所述第一P+注入区、所述第一N+注入区、所述栅介质层、所述第二N+注入区、所述第二P+注入区和所述第二P+多晶硅区上形成金属化源极。
与现有技术相比，本发明的有益效果在于：
本发明的P+多晶硅区与N-外延层之间的接触为异质结接触，即在SiC VDMOSFET器件内部集成了HJD结构，代替了一般SiC VDMOSFET器件内部集成的SBD结构或者JBS结构，由于4H-SiC和多晶硅结之间在价带上的势垒高度非常大，在导带上的势垒高度很低，在HJDMOSFET中，电子电流可以向源极移动，而空穴电流不能向漏极移动，因此它作为一个单极器件工作，并具有出色的反向恢复特性，故HJD结构具有更低的开启电压、更小的反向恢复电荷Qrr和更小的开关损耗能量。
本发明的P-基区中设置的第一P+注入区和第二P+注入区具有屏蔽效应，可以保护异质结界面免受高电场的影响，提高了器件的耐压能力；
本发明的P-基区中设置的第一N-掺杂区和第二N-掺杂区的浓度略高于N-外延层，其作用是进一步降低异质结二极管的开启电压。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种集成HJD的SiC VDMOSFET器件的结构示意图；
图2a-图2f是本发明实施例提供的一种集成HJD的SiC VDMOSFET器件的制备方法的过程示意图。
符号说明：
1-N+衬底层；2-N-外延层；3-第一P-基区；4-第二P-基区；5-第一P+注入区；6-第二P+注入区；7-第一N+注入区；8-第二N+注入区；9-栅介质层；10-N+多晶硅栅极；11-第一N-掺杂区；12-第二N-掺杂区；13-第一P+多晶硅区；14-第二P+多晶硅区；15-金属化漏极；16-金属化源极。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1是本发明实施例提供的一种集成HJD的SiC VDMOSFET器件的结构示意图。本发明实施例提供一种集成HJD的SiC VDMOSFET器件，该SiC VDMOSFET器件包括由下至上依次层叠设置的金属化漏极15、N+衬底层1和N-外延层2，金属化漏极15与N+衬底层1之间为欧姆接触；N-外延层2内设置有第一P-基区3、第二P-基区4、第一P+注入区5、第二P+注入区6、第一N+注入区7、第二N+注入区8、第一N-掺杂区11、第二N-掺杂区12，其中，
第一P-基区3和第二P-基区4之间通过N-外延层2间隔设置；
第一P+注入区5位于第一P-基区3远离第二P-基区4的一侧；第二P+注入区6位于第二P-基区4远离第一P-基区3的一侧；
第一N+注入区7设置在第一P-基区3内，第二N+注入区8设置在第二P-基区4内；
第一N-掺杂区11设置在第一P+注入区5远离第一P-基区3的一侧；第二N-掺杂区12设置在第二P+注入区6远离第二P-基区4的一侧；
在第一N-掺杂区11上设置有第一P+多晶硅区13，第一N-掺杂区11和第一P+多晶硅区13之间为异质结接触，在第二N-掺杂区12上设置有第二P+多晶硅区14，第二N-掺杂区12和第二P+多晶硅区14之间为异质结接触；
栅介质层9设置在第一N+注入区7、第一P-基区3、N-外延层2、第二P-基区4和第二N+注入区8上；
N+多晶硅栅极10设置在栅介质层9的环形区域内，且N+多晶硅栅极的宽度小于第一N+注入区7外侧的侧面与第二N+注入区8外侧的侧面之间的距离。
本发明的第一N-掺杂区11和第一P+多晶硅区13之间为异质结接触、第二N-掺杂区12和第二P+多晶硅区14之间为异质结接触，即在SiC VDMOSFET器件内部集成了HJD(异质结二极管结构，Hetero-junction diode)结构，代替了一般SiC VDMOSFET器件内部集成的SBD结构或者JBS结构，由于HJD价带中的SiC和多晶硅结之间在价带上的势垒高度非常大，在本发明所提供的HJD MOSFET中，电子电流可以向源极移动，而空穴电流不能向漏极移动，所以只有电子导电，因此它作为一个单极器件工作，在反向恢复过程中没有电子和空穴的复合过程，只需要从N区移除少量电子即可，所以速度很快，因此具有出色的反向恢复特性，更小的反向恢复电荷Qrr和更小的开关损耗能量，SiC和多晶硅在导带的电势垒较低，当源为正极时，电子更容易跨越HJD的势垒，使得HJD比pin二极管更容易导电，故HJD结构具有更低的开启电压。
本发明的第一P-基区和第二P-基区中设置第一P+注入区和第二P+注入区，在关断状态下，在第一P+注入区和第二P+注入区中产生的耗尽区能够保护p+多晶硅区免受高漏极电压的影响，并使其能够在高电压下稳定工作。因此第一P+注入区和第二P+注入区具有屏蔽效应，可以保护异质结界面免受高电场的影响，提高了器件的耐压能力。
在本实施例中，第一P-基区3和第二P-基区4对称设置，第一P-基区3和第二P-基区4具有相同的宽度和深度。
在本实施例中，第一P+注入区5和第二P+注入区6对称设置，第一P+注入区5和第二P+注入区6具有相同的宽度和深度。
在本实施例中，第一N-掺杂区11和第二N-掺杂区12对称设置，第一N-掺杂区11和第二N-掺杂区12具有相同的宽度和深度，第一N-掺杂区11和第二N-掺杂区12的掺杂浓度大于N-外延层2的掺杂浓度。
本发明的第一P-基区和第二P-基区中设置的第一N-掺杂区和第二N-掺杂区的浓度略高于N-外延层，所以和P+多晶硅区形成的HJD的势垒就会比较低，由此降低体二极管的开启电压。
在本实施例中，第一N-掺杂区11和第二N-掺杂区12对称设置，第一N-掺杂区11和第二N-掺杂区12具有相同的宽度和深度；
第一N+注入区7的上表面与第一P-基区3的上表面平齐，第一N+注入区7的下表面位于第一P-基区3内；第二N+注入区8的上表面与第二P-基区4的上表面平齐，第二N+注入区8的下表面位于第二P-基区4内。
在本实施例中，第一N+注入区7的一侧与第一P+注入区5相接触，第一N+注入区7的另一侧设置于第一P-基区3内，第二N+注入区8的一侧与第二P+注入区6相接触，第二N+注入区8的另一侧设置于第二P-基区4内；
第一P+注入区5与第一P-基区3的侧面相接触；第二P+注入区6与第二P-基区4的侧面相接触；
第一N-掺杂区11与第一P+注入区5的侧面相接触，第二N-掺杂区12与第二P+注入区6的侧面相接触；
第一P-基区3、第二P-基区4、第一P+注入区5、第二P+注入区6、第一N-掺杂区11、第二N-掺杂区12的深度均相同。
在本实施例中，第一P+注入区5靠近第一N-掺杂区11的一端设置有台阶，第二P+注入区6靠近第二N-掺杂区12的一端设置有台阶；
第一N-掺杂区11和第二N-掺杂区12的上表面低于第一P+注入区5和第二P+注入区6的上表面，第一N-掺杂区11的上表面与第一P+注入区5的台阶的台面平齐，第二N-掺杂区12的上表面与第二P+注入区6的台阶的台面平齐。
综上，请参见图1，N-外延层2内设置有第一P-基区3、第二P-基区4，且第一P-基区3、第二P-基区4内设置有第一P+注入区5、第二P+注入区6、第一N+注入区7、第二N+注入区8和第一N-掺杂区11、第二N-掺杂区12；
第一P-基区3、第二P-基区4有两个，第一P-基区3和第二P-基区4分别位于N-外延层2水平最左侧和水平最右侧，第一P-基区3的左上部分和第二P-基区4的右上部分被刻蚀为槽形，第一P-基区3和第二P-基区4对称设置，具有相同的宽度和深度；
第一P+注入区5、第二P+注入区6有两个，第一P+注入区5位于第一P-基区3的中间区域，并且左边界紧贴第一N-掺杂区11，右边界紧贴第一N+注入区7，第二P+注入区6位于第二P-基区4的中间区域，并且左边界紧贴第二N+注入区8，右边界紧贴第二N-掺杂区12；
第一P+注入区5、第二P+注入区6的形状相同，水平高度相同，具有相同的宽度和深度，且第一P+注入区5、第二P+注入区6的深度与第一P-基区3、第二P-基区4相同；
第一N+注入区7、第二N+注入区8有两个，其中第一N+注入区7位于第一P+注入区5的水平右侧，第二N+注入区8位于第二P+注入区6的水平左侧，且第一N+注入区7与第二N+注入区8分别位于第一P-基区3和第二P-基区4内；
第一N-掺杂区11、第二N-掺杂区12有两个，其中第一N-掺杂区11位于第一P-基区3下端水平的最左侧，第二N-掺杂区12位于第二P-base区4下端水平的最右侧；
第一N-掺杂区11、第二N-掺杂区12的水平高度相同，具有相同的宽度和深度，且第一N-掺杂区11、第二N-掺杂区12的深度与第一P-基区3、第二P-基区4相同；
N-外延层2上端的水平方向从左到右的顺序依次是第一N-掺杂区11、第一P+注入区5、第一N+注入区7、第一P-基区3、N-外延层2、第二P-基区4、第二N+注入区8、第二P+注入区6、第二N-掺杂区12；
第一P+多晶硅区13、第二P+多晶硅区14有两个，其中第一P+多晶硅区13位于N-外延层最左侧的上方，第一P+多晶硅区13的右侧与第一N-掺杂区11的右侧垂直对齐，第二P+多晶硅区14位于N-外延层最右侧的上方，第二P+多晶硅区14的左侧与第二N-掺杂区12的左侧垂直对齐，第一P+多晶硅区13、第二P+多晶硅区14分别与第一N-掺杂区11、第二N-掺杂区12之间的接触为异质结接触；
N+多晶硅栅极10位于第一N+注入区11、第一P-基区3、N-外延层2、第二P-基区4、第二N+注入区8的上方；N+多晶硅栅极10的宽度小于第一N+注入区7左边界到第二N+注入区8右边界的水平距离；
N+多晶硅栅极10被栅介质层9包围，即所有与N+多晶硅栅极10接触的结构都被栅介质层9隔离开来；
金属化源极16在底端水平从左到右分别与第一P+多晶硅区13、第一P+注入区5、第一N+注入区7、栅介质层9、第二N+注入区8、第二P+注入区6、第二P+多晶硅区14直接接触，且金属化源极16与P+注入区5/6、N+注入区7/8、P+多晶硅区13/14之间为欧姆接触。
可选的，金属化漏极和金属化源极的金属材料为钛、镍、钼或钨。
可选的，N+衬底层的厚度为1～100μm。
如，N+衬底层的厚度为3μm，掺杂浓度为5×1018cm-3。
可选的，N-外延层的厚度为10～500μm。
如，N-外延层的厚度为30μm，掺杂浓度为3×1015cm-3。
可选的，N+衬底层1、N-外延层2均为4H-SiC材料。
可选的，第一P-基区3、第二P-基区4的厚度为0.5～5μm。
如，第一P-基区3、第二P-基区4的厚度为0.8μm，宽度为4μm，掺杂浓度为2×1017cm-3。
可选的，第一N+注入区7、第二N+注入区8的厚度为0.1～2μm。
如，第一N+注入区7、第二N+注入区8的厚度为0.2μm，宽度为1μm，掺杂浓度为1×1019cm-3。
如，第一P+注入区5、第二P+注入区6的厚度为0.8μm，宽度为1.5μm，掺杂浓度为1×1019cm-3。
可选的，第一P-基区3、第二P-基区4内沟道长度为0.1～5μm。
如，第一P-基区3、第二P-基区4内沟道长度为0.5μm。
可选的，第一P+多晶硅区13、第二P+多晶硅区14的厚度为0.1～5μm。
如，第一P+多晶硅区13、第二P+多晶硅区14的宽度为1μm，高度为0.3μm，掺杂浓度为1×1020cm-3。
可选的，N+多晶硅栅极的厚度为0.1～5μm。
如，N+多晶硅栅极10的宽度为2.5μm，高度为0.5μm，掺杂浓度为1×1020cm-3。
可选的，N+多晶硅栅极10周围的栅介质层9的厚度为0.1～2μm。
如，栅介质层9为SiO2层，厚度为0.1μm。
如，第一N-掺杂区11、第二N-掺杂区12的厚度为0.8μm，宽度为1μm，掺杂浓度为2×1016cm-3。
本发明的P+多晶硅区与N-外延层之间的接触为异质结接触，即在SiC VDMOSFET器件内部集成了HJD结构，代替了一般SiC VDMOSFET器件内部集成的SBD结构或者JBS结构，由于4H-SiC和多晶硅结之间在价带上的势垒高度非常大，在导带上的势垒高度很低，在HJDMOSFET中，电子电流可以向源极移动，而空穴电流不能向漏极移动，因此它作为一个单极器件工作，并具有出色的反向恢复特性，故HJD结构具有更低的开启电压、更小的反向恢复电荷Qrr和更小的开关损耗能量。
本发明的P-基区中设置的第一P+注入区和第二P+注入区具有屏蔽效应，可以保护异质结界面免受高电场的影响，提高了器件的耐压能力；
本发明的P-基区中设置的第一N-掺杂区和第二N-掺杂区的浓度略高于N-外延层，其作用是进一步降低异质结二极管的开启电压。
实施例二
请参见图2a-图2f，图2a-图2f是本发明实施例提供的一种集成HJD的SiCVDMOSFET器件的制备方法的过程示意图。本发明提供了一种集成HJD的SiC VDMOSFET器件的制备方法，该制备方法用于制备实施例一所述的SiC VDMOSFET器件，该制备方法包括：
步骤1、选取N+衬底层1。
其中，N+衬底层为SiC材料。
步骤2、如图2a所示，采用外延生长的方式在N+衬底层1上形成N-外延层2。
具体而言，先对厚度为3μm，掺杂浓度为5×1018cm-3的SiC材料的N+衬底层1进行RCA标准清洗，然后在N+衬底层1上外延生长厚度为30μm，掺杂浓度为3×1015cm-3的SiC材料的的N-外延层2。
步骤3、如图2b所示，在N-外延层2表面进行离子注入，形成第一P-基区3和第二P-基区4。
具体而言，在N-外延层2表面沉积形成一层SiO2层，涂上光刻胶，在N-外延层2左右两侧4μm处都盖上掩膜版，经过曝光显影刻蚀去胶后，对N-外延层2进行铝离子注入，注入深度为0.8μm，掺杂浓度为2×1017cm-3。注入完成后，进行退火，之后除去第一层SiO2层，最终在N-外延层2左右两侧形成第一P-基区3和第二P-基区4。
步骤4、如图2c所示，在第一P-基区3和第二P-基区4表面进行离子注入，对应形成第一P+注入区5和第二P+注入区6。
具体而言，在N-外延层2、第一P-基区3和第二P-基区4上表面沉积形成一层SiO2层，涂上光刻胶,并在第一P-基区3最左侧隔1μm、最右侧隔1.5μm，第二P-基区4最左侧隔1.5μm、最右侧隔1μm的四处盖上长度为1.5μm的掩膜版，经过曝光显影刻蚀去胶后，对其进行铝离子注入，注入深度为0.8，掺杂浓度为1×1019cm-3。注入完成后进行退火，再去除第二层SiO2层，最终在第一P-基区3的中间区域形成第一P+注入区5、在第二P-基区4中间区域形成第二P+注入区6。
步骤5、如图2d所示，在第一P-基区3和第二P-基区4表面进行离子注入，对应形成第一N+注入区7、第二N+注入区8、第一N-掺杂区11和第二N-掺杂区12。
具体而言，在N-外延层2、第一P-基区3、第二P-基区4、第一P+注入区5和第二P+注入区6的上表面沉积形成一层SiO2层，涂上光刻胶,在第一P+注入区5的右侧和第二P+注入区6的左侧两处盖上长度为1μm的掩膜版，经过曝光显影刻蚀去胶后，对第一P-基区3和第二P-基区4进行磷离子注入，注入深度为0.2μm，掺杂浓度为1×1019cm-3，注入完成后进行退火，再去除第三层SiO2层，最终在第一P+注入区5的右侧形成第一N+注入区7和在第二P+注入区6的左侧形成第二N+注入区8；
在N-外延层2、第一P-基区3、第二P-基区4、第一P+注入区5、第二P+注入区6、第一N+注入区7和第二N+注入区8的上表面沉积形成一层SiO2层，在第一P+注入区5的左侧和第二P+注入区6的右侧两处盖上长度为1μm的掩膜版，经过曝光显影刻蚀去胶后，对第一P-基区3、第二P-基区4进行磷离子注入，注入深度为0.8μm，掺杂浓度为2×1016cm-3，注入完成后进行退火，再去除第四层SiO2层，最终在第一P+注入区5的左侧形成第一N-掺杂区11和在第二P+注入区6的右侧形成第二N-掺杂区12。
步骤6、如图2e所示，先刻蚀第一P+注入区5、第二P+注入区6、第一N-掺杂区11、第二N-掺杂区12，再在第一N+注入区7、第一P-基区3、N-外延层2、第二P-基区4和第二N+注入区8上沉积栅介质层，再在刻蚀后的第一N-掺杂区11、第二N-掺杂区12和栅介质层上沉积多晶硅，以形成第一P+多晶硅区13、第二P+多晶硅区14和N+多晶硅栅极10。
具体而言，在N-外延层2、第一P-基区3、第二P-基区4、第一P+注入区5、第二P+注入区6、第一N+注入区7、第二N+注入区8、第一N-掺杂区11和第二N-掺杂区12的上表面沉积形成一层SiO2层，涂上光刻胶，在第一N+注入区的左侧隔1μm处和第二N+注入区的右侧隔1μm处盖上长度为1μm的掩膜版，经过曝光显影刻蚀去胶后，去掉第五层SiO2层，最终形成槽形结构。
在N-外延层2、第一P-基区3、第二P-基区4、第一P+注入区5、第二P+注入区6、第一N+注入区7、第二N+注入区8、第一N-掺杂区11、第二N-掺杂区12、第一P+多晶硅区13和第二P+多晶硅区14的上表面沉积形成一层SiO2层，涂上光刻胶,掩膜版在第一N+注入区7与第二N+注入区8之间，经过曝光显影刻蚀去胶后，在器件表面先沉积一层N+多晶硅。再在N+多晶硅上沉积一层SiO2层，涂上光刻胶，将掩模版放在第一N-掺杂区11、第二N-掺杂区12的正上方，经过曝光显影刻蚀去胶后，在器件表面沉积一层P+多晶硅，去除第六层SiO2层，最终在上表面形成了栅介质层9、N+多晶硅栅极10、第一P+多晶硅区13和第二P+多晶硅区14，其中第一P+多晶硅区13、第二P+多晶硅区14与第一N-掺杂区11、第二N-掺杂区12之间为异质结接触。
步骤7、如图2f所示，继续沉积栅介质层，以形成环状的栅介质层9，并在N+衬底层1下表面形成金属化漏极15，在第一P+多晶硅区13、第一P+注入区5、第一N+注入区7、栅介质层9、第二N+注入区8、第二P+注入区6和第二P+多晶硅区14上形成金属化源极16。
具体而言，先在器件上表面沉积形成一层SiO2层，涂上光刻胶,掩膜版将N+多晶硅栅极10的上表面留出空隙，经过曝光显影刻蚀去胶后，分别在器件底部沉积金属钛形成金属化漏极15和器件上表面沉积金属钛形成金属化源极16，其中金属化漏极15与N+衬底层之间为欧姆接触，金属化源极16与第一P+注入区5、第二P+注入区6、第一N+注入区7、第二N+注入区8、第一P+多晶硅区13和第二P+多晶硅区14之间为欧姆接触，最后进行表面平坦化处理完成工艺设计。
在本发明的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
尽管在此结合各实施例对本发明进行了描述，然而，在实施所要求保护的本发明过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下所进行的修改都应当视为属于本发明的保护范围。
Claims (10)
1.一种集成HJD的SiC VDMOSFET器件，其特征在于，所述SiC VDMOSFET器件包括由下至上依次层叠设置的金属化漏极(15)、N+衬底层(1)和N-外延层(2)，所述金属化漏极(15)与所述N+衬底层(1)之间为欧姆接触；所述N-外延层(2)内设置有第一P-基区(3)、第二P-基区(4)、第一P+注入区(5)、第二P+注入区(6)、第一N+注入区(7)、第二N+注入区(8)、第一N-掺杂区(11)、第二N-掺杂区(12)，其中，
所述第一P-基区(3)和所述第二P-基区(4)之间通过所述N-外延层(2)间隔设置；
所述第一P+注入区(5)位于所述第一P-基区(3)远离所述第二P-基区(4)的一侧；所述第二P+注入区(6)位于所述第二P-基区(4)远离所述第一P-基区(3)的一侧；
所述第一N+注入区(7)设置在所述第一P-基区(3)内，所述第二N+注入区(8)设置在所述第二P-基区(4)内；
所述第一N-掺杂区(11)设置在所述第一P+注入区(5)远离所述第一P-基区(3)的一侧；所述第二N-掺杂区(12)设置在所述第二P+注入区(6)远离所述第二P-基区(4)的一侧；
在所述第一N-掺杂区(11)上设置有第一P+多晶硅区(13)，所述第一N-掺杂区(11)和所述第一P+多晶硅区(13)之间为异质结接触，在所述第二N-掺杂区(12)上设置有第二P+多晶硅区(14)，所述第二N-掺杂区(12)和所述第二P+多晶硅区(14)之间为异质结接触。
2.根据权利要求1所述的集成HJD的SiC VDMOSFET器件，其特征在于，所述第一P-基区(3)和所述第二P-基区(4)对称设置，所述第一P-基区(3)和所述第二P-基区(4)具有相同的宽度和深度。
3.根据权利要求1所述的集成HJD的SiC VDMOSFET器件，其特征在于，所述第一P+注入区(5)和所述第二P+注入区(6)对称设置，所述第一P+注入区(5)和所述第二P+注入区(6)具有相同的宽度和深度。
4.根据权利要求1所述的集成HJD的SiC VDMOSFET器件，其特征在于，所述第一N-掺杂区(11)和所述第二N-掺杂区(12)对称设置，所述第一N-掺杂区(11)和所述第二N-掺杂区(12)具有相同的宽度和深度，所述第一N-掺杂区(11)和所述第二N-掺杂区(12)的掺杂浓度大于所述N-外延层(2)的掺杂浓度。
5.根据权利要求1所述的集成HJD的SiC VDMOSFET器件，其特征在于，所述第一N-掺杂区(11)和所述第二N-掺杂区(12)对称设置，所述第一N-掺杂区(11)和所述第二N-掺杂区(12)具有相同的宽度和深度；
所述第一N+注入区(7)的上表面与所述第一P-基区(3)的上表面平齐，所述第一N+注入区(7)的下表面位于所述第一P-基区(3)内；所述第二N+注入区(8)的上表面与所述第二P-基区(4)的上表面平齐，所述第二N+注入区(8)的下表面位于所述第二P-基区(4)内。
6.根据权利要求1所述的集成HJD的SiC VDMOSFET器件，其特征在于，所述第一N+注入区(7)的一侧与所述第一P+注入区(5)相接触，所述第一N+注入区(7)的另一侧设置于所述第一P-基区(3)内，所述第二N+注入区(8)的一侧与所述第二P+注入区(6)相接触，所述第二N+注入区(8)的另一侧设置于所述第二P-基区(4)内；
所述第一P+注入区(5)与所述第一P-基区(3)的侧面相接触；所述第二P+注入区(6)与所述第二P-基区(4)的侧面相接触；
所述第一N-掺杂区(11)与所述第一P+注入区(5)的侧面相接触，所述第二N-掺杂区(12)与所述第二P+注入区(6)的侧面相接触；
所述第一P-基区(3)、所述第二P-基区(4)、所述第一P+注入区(5)、所述第二P+注入区(6)、所述第一N-掺杂区(11)、所述第二N-掺杂区(12)的深度均相同。
7.根据权利要求1所述的集成HJD的SiC VDMOSFET器件，其特征在于，所述第一P+注入区(5)靠近所述第一N-掺杂区(11)的一端设置有台阶，第二P+注入区(6)靠近所述第二N-掺杂区(12)的一端设置有台阶；
所述第一N-掺杂区(11)和所述第二N-掺杂区(12)的上表面低于所述第一P+注入区(5)和所述第二P+注入区(6)的上表面，所述第一N-掺杂区(11)的上表面与所述第一P+注入区(5)的台阶的台面平齐，所述第二N-掺杂区(12)的上表面与所述第二P+注入区(6)的台阶的台面平齐。
8.根据权利要求1所述的集成HJD的SiC VDMOSFET器件，其特征在于，还包括环形的栅介质层(9)和N+多晶硅栅极(10)，其中，
所述栅介质层(9)设置在所述第一N+注入区(7)、所述第一P-基区(3)、所述N-外延层(2)、所述第二P-基区(4)和所述第二N+注入区(8)上；
所述N+多晶硅栅极(10)设置在所述栅介质层(9)的环形区域内，且所述N+多晶硅栅极(10)的宽度小于所述第一N+注入区(7)外侧的侧面与所述第二N+注入区(8)外侧的侧面之间的距离。
9.根据权利要求8所述的集成HJD的SiC VDMOSFET器件，其特征在于，还包括金属化源极(16)，所述金属化源极(16)设置在所述第一P+多晶硅区(13)、所述第一P+注入区(5)、所述第一N+注入区(7)、所述栅介质层(9)、所述第二N+注入区(8)、所述第二P+注入区(6)和所述第二P+多晶硅区(14)之上，且形成欧姆接触。
10.一种集成HJD的SiC VDMOSFET器件的制备方法，其特征在于，用于制备权利要求1至9任一项所述的SiC VDMOSFET器件，所述制备方法包括：
步骤1、选取N+衬底层(1)；
步骤2、采用外延生长的方式在所述N+衬底层(1)上形成所述N-外延层(2)；
步骤3、在所述N-外延层(2)表面进行离子注入，形成所述第一P-基区(3)和所述第二P-基区(4)；
步骤4、在所述第一P-基区(3)和所述第二P-基区(4)表面进行离子注入，对应形成第一P+注入区(5)和第二P+注入区(6)；
步骤5、在所述第一P-基区(3)和所述第二P-基区(4)表面进行离子注入，对应形成第一N+注入区(7)、第二N+注入区(8)、第一N-掺杂区(11)和第二N-掺杂区(12)；
步骤6、先刻蚀所述第一P+注入区(5)、所述第二P+注入区(6)、所述第一N-掺杂区(11)、所述第二N-掺杂区(12)，再在所述第一N+注入区(7)、所述第一P-基区(3)、所述N-外延层(2)、所述第二P-基区(4)和所述第二N+注入区(8)上沉积栅介质层，再在刻蚀后的所述第一N-掺杂区(11)、所述第二N-掺杂区(12)和栅介质层上沉积多晶硅，以形成第一P+多晶硅区(13)、第二P+多晶硅区(14)和N+多晶硅栅极(10)；
步骤7、继续沉积栅介质层，以形成环状的栅介质层(9)，并在所述N+衬底层(1)下表面形成金属化漏极(15)，在所述第一P+多晶硅区(13)、所述第一P+注入区(5)、所述第一N+注入区(7)、所述栅介质层(9)、所述第二N+注入区(8)、所述第二P+注入区(6)和所述第二P+多晶硅区(14)上形成金属化源极(16)。
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|---|---|---|---|---|
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- 2023-03-27 CN CN202310312836.4A patent/CN116364778A/zh active Pending
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