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CN116344476A - 基板结构及其制造方法 - Google Patents

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CN116344476A
CN116344476A CN202111588543.6A CN202111588543A CN116344476A CN 116344476 A CN116344476 A CN 116344476A CN 202111588543 A CN202111588543 A CN 202111588543A CN 116344476 A CN116344476 A CN 116344476A
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circuit layers
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赖昶均
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Qingdao New Core Technology Co ltd
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Abstract

本发明涉及一种基板结构及其制造方法，包括经由结合层叠合一具有导电凸块与第一线路层的第一基部与一具有第二线路层的第二基部，以相互抵消因该第一基部的内应力与该第二基部的内应力所造成的翘曲，以达到应力平衡，提升该基板结构的可靠性。

Description

基板结构及其制造方法
技术领域
本发明有关一种半导体封装制程，尤指一种基板结构及其制造方法。
背景技术
随着半导体封装技术的演进，半导体装置(Semiconductor device)已开发出不同的封装型态，现有半导体封装件将半导体芯片经由多个焊锡凸块结合至一封装基板上，再以封装胶体包覆该半导体芯片。
然而，现有封装基板中，由于介电层与线路层皆朝向相同的方向设置，故容易受到内应力的影响，造成该封装基板在制程中可能会发生翘曲(warpage)，且随着介电层与线路层的层数越多，所产生的翘曲问题将会更加严重，甚至导致整体半导体封装件的毁损。
因此，如何克服上述现有技术的问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的缺陷，本发明提供一种基板结构及其制造方法，可提高基板结构的可靠性。
本发明的基板结构，包括：第一基部，其具有相对的第一侧与第二侧，其中，该第一基部包含有多个第一线路层，该多个第一线路层自该第二侧朝该第一侧的方向堆叠而成，及对应于该第一侧的该第一线路层上凸出有多个导电凸块，且令该多个导电凸块电性连接该第一线路层；第二基部，其具有相对的第三侧与第四侧，其中，该第二基部包含有多个第二线路层，该多个第二线路层自该第四侧朝该第三侧的方向堆叠而成，且令部分该第二线路层外露于该第三侧；以及结合层，其夹置于该第一基部与第二基部之间，以令该第一基部以其第一侧结合该结合层，且该第二基部以其第三侧结合该结合层，使该第一基部与该第二基部相叠合，其中，该多个导电凸块压入该结合层中，以电性连接该第一线路层及第二线路层。
本发明还提供一种基板结构的制造方法，步骤包括：提供第一基部与第二基部，该第一基部具有相对的第一侧与第二侧，该第二基部具有相对的第三侧与第四侧，其中，该第一基部包含多个第一线路层，该多个第一线路层自该第二侧朝该第一侧的方向堆叠而成，及对应于该第一侧的该第一线路层上凸出有电性连接该第一线路层的多个导电凸块，该第二基部包含有多个第二线路层，该多个第二线路层自该第四侧朝该第三侧的方向堆叠而成，且令部分该第二线路层外露于该第三侧；以及经由结合层结合该第一基部的第一侧与该第二基部的第三侧，使该第一基部与该第二基部相叠合，其中，该多个导电凸块压入该结合层中，以电性连接该第一线路层及第二线路层。
前述的制造方法中，还包括：将该结合层设置于该第二基部的第三侧上；以及将该第一基部以其第一侧压合于该结合层上。
前述的基板结构及其制造方法中，该第一基部中形成有多个电性导通各该第一线路层的第一导电盲孔，且该第二基部中形成有多个电性导通各该第二线路层的第二导电盲孔。例如，该第一导电盲孔的形状与该第二导电盲孔的形状为彼此间相互镜射。
前述的基板结构及其制造方法中，该结合层为异方性导电膜或非导电性胶膜。
前述的基板结构及其制造方法中，该导电凸块更包括导电柱体、导电焊料及金属阻障层，该导电焊料位于远离该第一侧的一侧，及该金属阻障层位于该导电柱体与该导电焊料之间。
由上可知，本发明的基板结构及其制造方法，主要经由堆叠该第一基部与该第二基部的设计以制作该基板结构，故相比于现有技术的封装基板的单一结构体的设计，本发明的基板结构于制程中能使各基部的内应力所造成的翘曲(warpage)相互抵消，以达到应力平衡，并强化其整体结构强度，因而能提升该基板结构的可靠性。
附图说明
图1及图2A至图2C为本发明的基板结构的制造方法的第一实施例的剖面示意图。
图3及图4A至图4C为本发明的基板结构的制造方法的第二实施例的剖面示意图。
附图标记说明
2:基板结构
20:第一基部
20a:第一侧
20b:第二侧
200:第一介电层
201:第一线路层
201a:第一导电盲孔
202、30:导电凸块
21:第二基部
21a:第三侧
21b:第四侧
210:第二介电层
211:第二线路层
211a:第二导电盲孔
22:结合层
22a:作用颗粒
220:导电粒子
23:开孔
300:导电焊料
301:金属阻障层
302:导电柱体
7:支撑板
8:第一支撑件
70、80、90:离形层
9:第二支撑件。
具体实施方式
以下经由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”、“一”等的用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图1及图2A至图2C为本发明的基板结构的制造方法的第一实施例的剖面示意图。
如图1所示，于一第一支撑件8上形成第一基部20，其中，该第一基部20具有相对的第一侧20a与第二侧20b，且对应该第一侧20a形成有多个导电凸块202。
所述的第一基部20例如为具有核心层的封装基板、无核心层(coreless)形式封装基板、具导电硅穿孔(Through-silicon via，简称TSV)的硅中介板(Through Siliconinterposer，简称TSI)或其它板型，其包含多个第一介电层200、形成于该多个第一介电层200上的多个第一线路层201以及电性连接该第一线路层201的多个导电凸块202。
于本实施例中，该第一基部20以无核心层(coreless)形式封装基板为例，其采用晶圆级(wafer level)电镀方式制作，于该第一支撑件8上形成该第一介电层200，再电镀金属材以作为图案化线路的第一线路层201，如扇出(fan out)型重布线路层(redistribution layer，简称RDL)，并于该第一介电层200中形成多个电性导通各该第一线路层201的第一导电盲孔201a，例如，于该第一介电层200形成锥状孔洞，再填入金属材，以形成该第一导电盲孔201a。之后，于最外层的第一线路层201上形成多个导电凸块202，其中，该导电凸块202凸出且外露于该第一基部20的第一侧20a外。
在一实施例中，该第一介电层200的材料可例如为ABF(Ajinomoto Build-upFilm)、感光型树脂、聚酰亚胺(Polyimide，简称PI)、双马来酰亚胺三嗪(BismaleimideTriazine，简称BT)、FR5的预浸材(Prepreg，简称PP)、模压树脂(Molding Compound)、模压环氧树脂(Epoxy Molding Compound，简称EMC)、防焊层(solder mask)或其它适当有机介电材料，且该第一线路层201与该导电凸块202以电镀或溅镀(sputter)方式形成如铜(Cu)或其组成的金属材，但不限于此。
另外，该第一支撑件8例如为半导体材料(如硅或玻璃)的板体，其上以例如涂布或沉积等方式形成有一离型膜或其它胶膜的离形层80，例如该离形层80为牺牲离形层(sacrificial release layer)，以结合该第一基部20的第二侧20b。
如图2A所示，另外于一第二支撑件9上形成第二基部21，其中，该第二基部21具有相对的第三侧21a与第四侧21b，且对应该第二基部21的第三侧21a上设置一结合层22。
所述的第二基部21与该第一基部20的结构大致相同，例如为具有核心层的封装基板、无核心层(coreless)形式封装基板、具导电硅穿孔(Through-silicon via，简称TSV)的硅中介板(Through Silicon interposer，简称TSI)或其它板型，其包含多个第二介电层210，以及形成于该多个第二介电层210上的多个第二线路层211，如扇出(fan out)型重布线路层(redistribution layer，简称RDL)。
于本实施例中，该第二基部21以无核心层(coreless)形式封装基板为例，其采用晶圆级(wafer level)电镀方式制作，于该第二支撑件9上形成该第二介电层210，再电镀金属材以作为图案化线路的第二线路层211，并于该多个第二介电层210中形成多个电性导通各该第二线路层211的第二导电盲孔211a，其中，该多个第二线路层211的部分线路外露出该第二基部21的第三侧21a，以为该结合层22所覆盖。
在一实施例中，该第二介电层210的材料，如ABF(Ajinomoto Build-up Film)、感光型树脂、聚酰亚胺(Polyimide，简称PI)、双马来酰亚胺三嗪(Bismaleimide Triazine，简称BT)、FR5的预浸材(Prepreg，简称PP)、模压树脂(Molding Compound)、模压环氧树脂(Epoxy Molding Compound，简称EMC)、防焊层(solder mask)或其它适当有机介电材料，且该第二线路层211以电镀或溅镀(sputter)方式形成如铜(Cu)或其组成的金属材，但不限于此。
另外，该第二支撑件9例如为半导体材料(如硅或玻璃)的板体，其上以例如涂布方式依序形成有一离型膜或其它胶膜的离形层90，例如该离形层90为牺牲离形层(sacrificial release layer)，以结合该第二基部21的第四侧21b。
另外，该结合层22包覆该第二线路层211的部分线路，且该结合层22为如异方性导电膜(Anisotropic Conductive Film，简称ACF)的绝缘层。
如图2B所示，将该第一基部20通过其第一侧20a的导电凸块202结合至该第二基部21的结合层22，以使该第一基部20与该第二基部21相叠合，且令该第一基部20的第一线路层201电性连接该第二基部21的第二线路层211。
于本实施例中，该导电凸块202压入该结合层22中，以结合该第二线路层211。例如，该导电凸块202为铜柱体，其于下压过程中，可压破ACF中的作用颗粒22a的保护膜，使该作用颗粒22a中的导电粒子220接触该导电凸块202与该第二线路层211。因此，经由ACF或其它具异向性导通的结合层22，经对准键合过程，以晶圆级(wafer level)形式或芯片堆叠晶圆(Chip on Wafer，简称CoW)形式完成第一线路层201与第二线路层211的对接与导通。应可理解地，该第一线路层201与该第二线路层211之间的导通介面为金属结构，其中，该金属结构的配置可为块体对线路、块体对块体或线路对线路，于图2B中仅显示块体对线路，但不限于此。
再者，由于该第一支撑件8上的第一基部20与该第二支撑件9上的第二基部21于制程中会产生同方向的翘曲(warpage)状态，如图1及图2A所示的虚线方向，故将该第一基部20倒置而压合于该第二基部21上时，可令该第一介电层200的翘曲方向与第二介电层210的翘曲方向相互抵消，如图2B所示的虚线方向。
如图2C所示，移除该第一支撑件8及其上的离形层80，以外露出该第一基部20的第二侧20b。接着，于该第一基部20的第二侧20b形成多个开孔23，以令该第一线路层201的部分线路外露于该第一基部20的第二侧20b，借此形成一基板结构2。
因此，本发明的基板结构2及其制造方法主要经由堆叠该第一基部20与该第二基部21的设计，使该第一介电层200的内应力与第二介电层210的内应力所造成的翘曲(warpage)能相互抵消，以达到应力平衡，并强化其整体结构强度，因而能提升该基板结构2的可靠性。
再者，该第一导电盲孔201a及该第二导电盲孔211a呈类锥状结构的设计，经由制程中翻转该第一基部20，使该第一基部20的第一导电盲孔201a的形状与该第二基部21的第二导电盲孔211a的形状彼此间可相互镜射，也就是，该第一基部20与第二基部21结合后的第一导电盲孔201a与第二导电盲孔211a两者呈类锥状结构的渐缩方向相反(或斜率不同向)。
图3及图4A至图4C为本发明的基板结构3的制造方法的第二实施例的剖面示意图。本实施例与第一实施例的差异在于结合层的材料，故以下不再赘述相同处。
如图3所示，于一第一支撑件8上形成第一基部20，其中，该第一基部20具有相对的第一侧20a与第二侧20b，且对应该第一侧20a上形成有多个导电凸块30。
于本实施例中，该多个导电凸块30的每一者至少包括导电焊料300、金属阻障层301及导电柱体302。该导电焊料位于远离该第一侧的一侧。该金属阻障层301可为镍或其他金属材料，设置介于该导电柱体302与该导电焊料300之间，用以增加导电凸块30的可靠度。其中，该金属阻障层301可由一层或一层以上的金属所构成。
如图4A所示，另外于一第二支撑件9上形成第二基部21，其中，该第二基部21具有相对的第三侧21a与第四侧21b，且对应该第二基部21的第三侧21a上设置有一结合层32。
于本实施例中，该结合层32的材料如非导电性胶膜(Non-Conductive Film，简称NCF)的绝缘层。
如图4B所示，将该第一基部20通过其第一侧20a的导电凸块30结合该第二基部21的结合层32，以使该第一基部20与该第二基部21相叠合，且令该第一基部20的第一线路层201电性连接该第二基部21的第二线路层211。
于本实施例中，该导电凸块30压入该结合层32中，以令该导电焊料300接触结合该第二线路层211。因此，经由NCF或其它绝缘薄膜的结合层32，经对准键合过程，利用该导电焊料300(如锡或其它金属)作为接点，以晶圆级(wafer level)形式或芯片堆叠晶圆(Chipon Wafer，简称CoW)形式完成第一线路层201与第二线路层211的对接与导通。应可理解地，该导电焊料300作为两侧金属线路之间的导通介面，其所在位置可位于任一侧的线路(如该导电凸块30或该第二线路层211)或两侧的线路(如该导电凸块30及该第二线路层211)，故用以承载该导电焊料300的结构可为凸体(如该导电柱体302)或线路(如第二线路层211)，于图4B中仅显示焊料(该导电焊料300)作为块体与线路的导通。
如图4C所示，移除该第一支撑件8及其上的离形层80，以外露出该第一基部20的第二侧20b。接着，于该第一基部20的第二侧20b形成多个开孔23，以令该第一线路层201的部分线路外露于该第一基部20的第二侧20b，借此形成一基板结构3。
因此，本发明的基板结构3及其制造方法主要经由堆叠该第一基部20与该第二基部21的设计，使该第一介电层200的内应力与第二介电层210的内应力所造成的翘曲能相互抵消，以达到应力平衡，并强化其整体结构强度，因而能提升该基板结构3的可靠性。
综上所述，本发明的基板结构及其制造方法，主要经由两个分开制作的软性薄膜线路基材(即第一基部与第二基部)，再以结合层结合堆叠两个结构相对的该第一基部与该第二基部，使该基板结构可抵消大部分因内应力所造成的翘曲，故本发明的基板结构及其制造方法适用于各种需具备多层内连线要求的封装产品，因而能满足高密度构装，且封装产品能具有良好的平坦性。
另外，可利用多个基部相叠合的概念，以完成布线更复杂的基板结构。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (11)

1.一种基板结构，其特征在于，包括：
第一基部，其具有相对的第一侧与第二侧，其中，该第一基部包含有多个第一线路层，该多个第一线路层自该第二侧朝该第一侧的方向堆叠而成，及对应于该第一侧的该第一线路层上凸出有多个导电凸块，且令该多个导电凸块电性连接该第一线路层；
第二基部，其具有相对的第三侧与第四侧，其中，该第二基部包含有多个第二线路层，该多个第二线路层自该第四侧朝该第三侧的方向堆叠而成，且令部分该第二线路层外露于该第三侧；以及
结合层，其夹置于该第一基部与第二基部之间，以令该第一基部以其第一侧结合该结合层，且该第二基部以其第三侧结合该结合层，使该第一基部与该第二基部相叠合，其中，该多个导电凸块压入该结合层中，以电性连接该第一线路层及第二线路层。
2.如权利要求1所述的基板结构，其特征在于，该第一基部中形成有多个电性导通各该第一线路层的第一导电盲孔，且该第二基部中形成有多个电性导通各该第二线路层的第二导电盲孔。
3.如权利要求2所述的基板结构，其特征在于，该第一导电盲孔的形状与该第二导电盲孔的形状为彼此间相互镜射。
4.如权利要求1所述的基板结构，其特征在于，该结合层为异方性导电膜或非导电性胶膜。
5.如权利要求1所述的基板结构，其特征在于，该导电凸块更包括导电柱体、导电焊料及金属阻障层，该导电焊料位于远离该第一侧的一侧，及该金属阻障层位于该导电柱体与该导电焊料之间。
6.一种基板结构的制造方法，其特征在于，包括：
提供第一基部与第二基部，该第一基部具有相对的第一侧与第二侧，该第二基部具有相对的第三侧与第四侧，其中，该第一基部包含多个第一线路层，该多个第一线路层自该第二侧朝该第一侧的方向堆叠而成，及对应于该第一侧的该第一线路层上凸出有电性连接该第一线路层的多个导电凸块，该第二基部包含有多个第二线路层，该多个第二线路层自该第四侧朝该第三侧的方向堆叠而成，且令部分该第二线路层外露于该第三侧；以及
经由结合层结合该第一基部的第一侧与该第二基部的第三侧，使该第一基部与该第二基部相叠合，其中，该多个导电凸块压入该结合层中，以电性连接该第一线路层及第二线路层。
7.如权利要求6所述的基板结构的制造方法，其特征在于，该第一基部中形成有多个电性导通各该第一线路层的第一导电盲孔，且该第二基部中形成有多个电性导通各该第二线路层的第二导电盲孔。
8.如权利要求7所述的基板结构的制造方法，其特征在于，该第一导电盲孔的形状与该第二导电盲孔的形状为彼此间相互镜射。
9.如权利要求6所述的基板结构的制造方法，其特征在于，该结合层为异方性导电膜或非导电性胶膜。
10.如权利要求6所述的基板结构的制造方法，其特征在于，该导电凸块更包括导电柱体、导电焊料及金属阻障层，该导电焊料位于远离该第一侧的一侧，及该金属阻障层位于该导电柱体与该导电焊料之间。
11.如权利要求6所述的基板结构的制造方法，其特征在于，所述方法还包括：
将该结合层设置于该第二基部的第三侧上；以及
将该第一基部以其第一侧压合于该结合层上。
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