CN115762411A - 栅极驱动电路和显示面板 - Google Patents

Abstract

本发明公开了一种栅极驱动电路和显示面板。其中，栅极驱动电路包括输出控制模块、第一晶体管、第二晶体管和电压调节模块；输出控制模块用于控制第一晶体管和第二晶体管交替导通，以将第一输出信号和第二输出信号交替传输至栅极驱动电路的输出端；第一晶体管和第二晶体管中的至少一者为双栅晶体管，双栅晶体管的第一栅极连接输出控制模块；电压调节模块连接双栅晶体管的第二栅极，用于调节双栅晶体管的第二栅极电压。本发明的技术方案，有助于改善栅极驱动信号的波形失真问题，从而提升显示面板的显示效果。

Description

栅极驱动电路和显示面板

技术领域

本发明实施例涉及显示技术领域，尤其涉及一种栅极驱动电路和显示面板。

背景技术

随着显示技术的不断发展，人们对于显示面板的性能要求越来越高。显示面板中包括用于产生栅极驱动信号的栅极驱动电路，目前，现有栅极驱动电路输出的栅极驱动信号波形存在畸变，影响了显示面板的显示效果。

发明内容

本发明实施例提供了一种栅极驱动电路和显示面板，以改善栅极驱动信号的波形失真问题，从而提升显示面板的显示效果。

第一方面，本发明实施例提供了一种栅极驱动电路，包括：

输出控制模块、第一晶体管、第二晶体管，所述输出控制模块连接至所述第一晶体管的栅极和所述第二晶体管的栅极，所述第一晶体管的第一极接入第一输出信号，所述第一晶体管的第二极连接所述栅极驱动电路的输出端，所述第二晶体管的第一极接入第二输出信号，所述第二晶体管的第二极连接所述栅极驱动电路的输出端，所述输出控制模块用于控制所述第一晶体管和所述第二晶体管交替导通，以将所述第一输出信号和所述第二输出信号交替传输至所述栅极驱动电路的输出端；其中，所述第一晶体管和所述第二晶体管中的至少一者为双栅晶体管，所述双栅晶体管的第一栅极连接所述输出控制模块；

至少一个电压调节模块，连接所述双栅晶体管的第二栅极，用于调节所述双栅晶体管的第二栅极电压。

可选地，所述电压调节模块用于在所述双栅晶体管导通时，调节所述双栅晶体管的第二栅极电压，以提升所述双栅晶体管的驱动能力，和/或，在所述双栅晶体管关断时，调节所述双栅晶体管的第二栅极电压，以抑制所述双栅晶体管的漏电流。

可选地，所述电压调节模块的控制端接入第一控制信号，所述电压调节模块的第一端接入第一电平信号，所述电压调节模块的第二端连接所述双栅晶体管的第二栅极，所述电压调节模块用于响应所述第一控制信号，在所述双栅晶体管关断时向所述双栅晶体管的第二栅极传输所述第一电平信号，以抑制所述双栅晶体管的漏电流；

优选地，所述电压调节模块包括第三晶体管，所述第三晶体管的栅极接入所述第一控制信号，所述第三晶体管的第一极接入所述第一电平信号，所述第三晶体管的第二极连接所述双栅晶体管的第二栅极。

可选地，所述电压调节模块的控制端接入第二控制信号，所述电压调节模块的第一端接入预设信号，所述电压调节模块的第二端连接所述双栅晶体管的第二栅极，所述电压调节模块用于响应所述第二控制信号，在所述双栅晶体管导通时通过所述预设信号调节所述双栅晶体管的第二栅极电压，以提升所述双栅晶体管的驱动能力；

优选地，所述电压调节模块包括第四晶体管，所述第四晶体管的栅极接入所述第二控制信号，所述第四晶体管的第一极接入所述预设信号，所述第四晶体管用于响应所述第二控制信号向所述双栅晶体管的第二栅极传输与所述预设信号相关的信号。

可选地，所述电压调节模块还包括第一电容，所述第一电容连接在所述第四晶体管的第二极和所述双栅晶体管的第二栅极之间。

可选地，所述电压调节模块还包括第五晶体管，所述第二控制信号经所述第五晶体管接入所述第四晶体管的栅极，所述第五晶体管保持常开状态。

可选地，所述电压调节模块包括：

第一电压调节单元，所述第一电压调节单元的控制端接入第一控制信号，所述第一电压调节单元的第一端接入第一电平信号，所述第一电压调节单元的第二端连接所述双栅晶体管的第二栅极，所述第一电压调节单元用于响应所述第一控制信号，在所述双栅晶体管关断时向所述双栅晶体管的第二栅极传输所述第一电平信号；

第二电压调节单元，所述第二电压调节单元的控制端接入第二控制信号，所述第二电压调节单元的第一端接入预设信号，所述第二电压调节单元的第二端连接所述双栅晶体管的第二栅极，所述第二电压调节单元用于响应所述第二控制信号，在所述双栅晶体管导通时，通过所述预设信号调节所述双栅晶体管的第二栅极电压；

其中，所述第一电平信号的电平包括第一电平；所述预设信号的电平包括第二电平，所述第一电平和所述第二电平中的一者为预设高电平，另一者为预设低电平。

可选地，所述第一电压调节单元包括第三晶体管，所述第二电压调节单元包括第四晶体管；

所述第三晶体管的栅极接入所述第一控制信号，所述第三晶体管的第一极接入所述第一电平信号，所述第三晶体管的第二极连接所述双栅晶体管的第二栅极；

所述第四晶体管的栅极接入所述第二控制信号，所述第四晶体管的第一极接入所述预设信号，所述第四晶体管用于响应所述第二控制信号向所述双栅晶体管的第二栅极传输与所述预设信号相关的信号；

优选地，所述第二电压调节单元还包括第一电容，所述第一电容连接在所述第四晶体管的第二电极和所述双栅晶体管的第二栅极之间；

优选地，在所述双栅晶体管为N型晶体管的情况下，所述第一电平为预设低电平，所述第二电平为预设高电平；

在所述双栅晶体管为P型晶体管的情况下，所述第一电平为预设高电平，所述第二电平为预设低电平。

可选地，所述第一控制信号包括第一时钟信号，所述预设信号包括第二时钟信号，所述第一时钟信号和所述第二时钟信号的相位相反。

可选地，所述第三晶体管为双栅晶体管；

所述第三晶体管的第一栅极接入所述第一控制信号，所述第三晶体管的第二栅极接入所述第一电平信号；或者，

所述第三晶体管的第二栅极接入所述第一控制信号，所述第三晶体管的第一栅极接入所述第一电平信号。

可选地，在所述第一晶体管为所述双栅晶体管的情况下，所述电压调节模块包括第一电压调节模块，所述第一电压调节模块连接所述第一晶体管的第二栅极；

在所述第二晶体管为所述双栅晶体管的情况下，所述电压调节模块包括第二电压调节模块，所述第二电压调节模块连接所述第二晶体管的第二栅极。

可选地，所述第一晶体管和所述第二晶体管均为所述双栅晶体管；

所述第一晶体管的第二栅极连接所述第一电压调节模块，且所述第二晶体管的第二栅极连接所述第二电压调节模块。

可选地，所述第一晶体管和所述第二晶体管均为所述双栅晶体管；

所述第一晶体管和所述第二晶体管中一者的第二栅极连接第一电平信号线，所述第一晶体管和所述第二晶体管中的另一者的第二栅极连接所述电压调节模块；或者，

所述第一晶体管和所述第二晶体管中一者的第一栅极和第二栅极相连，所述第一晶体管和所述第二晶体管中的另一者的第二栅极连接所述电压调节模块。

可选地，所述输出控制模块包括：

输入单元，连接第一节点、第二节点和所述栅极驱动电路的输入端，用于根据第一时钟信号、第二电平信号和所述栅极驱动电路的输入端的信号，控制所述第一节点和所述第二节点的信号；

第一输出控制单元，连接所述第一节点和所述第二节点，用于根据所述第二节点的信号和所述第一时钟信号，控制所述第一节点的信号；

第二输出控制单元，连接所述第一节点和所述第二节点，用于根据所述第一节点的信号、第二时钟信号和第三电平信号，控制所述第二节点的信号；其中，所述第一节点连接所述第一晶体管的栅极，所述第二节点的信号传输至所述第二晶体管的栅极；

其中，所述第三电平信号复用为所述第一输出信号，所述第二时钟信号复用为所述第二输出信号；

优选地，所述输出控制模块还包括第六晶体管，所述第六晶体管连接在第三节点和所述第二节点之间，所述第六晶体管保持常开状态，所述第三节点连接所述第二晶体管的栅极，所述第二节点的信号通过所述第六晶体管传输至所述第二晶体管的栅极；

优选地，在所述第一晶体管为所述双栅晶体管的情况下，所述电压调节模块包括第一电压调节模块，所述第一电压调节模块连接所述第一晶体管的第二栅极；在所述第二晶体管为所述双栅晶体管的情况下，所述电压调节模块包括第二电压调节模块，所述第二电压调节模块连接所述第二晶体管的第二栅极；

优选地，所述第二节点的信号、所述第三节点的信号或所述第一时钟信号复用为所述第一电压调节模块中的第一控制信号；所述第一节点的信号复用为所述第一电压调节模块中的第二控制信号；所述第二时钟信号或所述第二电平信号复用为所述第一电压调节模块和所述第二电压调节模块中的预设信号；所述第一节点的信号或所述第一时钟信号复用为所述第二电压调节模块中的第一控制信号，所述第二节点的信号或所述第三节点的信号复用为所述第二电压调节模块中的第二控制信号。

可选地，所述第一输出控制单元包括第七晶体管，所述第七晶体管的栅极连接所述第二节点，所述第七晶体管的第一极接入所述第一时钟信号，所述第七晶体管的第二极连接所述第一节点；

所述第二输出控制单元包括第八晶体管和第九晶体管，所述第八晶体管的栅极连接所述第一节点，所述第八晶体管的第一极接入所述第三电平信号，所述第八晶体管的第二极连接所述第九晶体管的第一极，所述第九晶体管的栅极接入所述第二时钟信号，所述第九晶体管的第二极连接所述第二节点；

优选地，所述第七晶体管为双栅晶体管，所述第七晶体管的第一栅极连接所述第二节点，所述第七晶体管的第二栅极接入所述第一电平信号；和/或，

所述第八晶体管和所述第九晶体管均为双栅晶体管，所述第八晶体管的第一栅极连接所述第一节点，所述第九晶体管的第一栅极接入所述第二时钟信号，所述第八晶体管的第二栅极和所述第九晶体管的第二栅极均接入所述第一电平信号。

可选地，所述输出控制模块包括：

输入单元，连接第一节点、第二节点和所述栅极驱动电路的输入端，用于根据第一时钟信号、第三电平信号和所述栅极驱动电路的输入端的信号，控制所述第一节点和所述第二节点的信号；

第一输出控制单元，连接第三节点、所述第一节点和所述第二节点，用于根据第二时钟信号、所述第一节点的信号、所述第二节点的信号和所述第三电平信号，控制所述第三节点的信号；其中，所述第三节点连接所述第一晶体管的栅极；

第二输出控制单元，连接第四节点和所述第三节点，用于根据所述第三节点的信号、所述第四节点的信号、所述第三电平信号和所述第二时钟信号，控制所述第四节点的信号；其中，所述第四节点连接所述第二晶体管的栅极，所述第二节点的信号传输至所述第二晶体管的栅极；

其中，所述第三电平信号复用为所述第一输出信号，第二电平信号复用为所述第二输出信号；

优选地，所述输出控制模块还包括第十晶体管，所述第十晶体管连接在所述第二节点和所述第四节点之间，所述第十晶体管保持常开状态，所述第二节点的信号通过所述第十晶体管传输至所述第二晶体管的栅极；

优选地，在所述第一晶体管为所述双栅晶体管的情况下，所述电压调节模块包括第一电压调节模块，所述第一电压调节模块连接所述第一晶体管的第二栅极；在所述第二晶体管为所述双栅晶体管的情况下，所述电压调节模块包括第二电压调节模块，所述第二电压调节模块连接所述第二晶体管的第二栅极；

优选地，所述第一时钟信号复用为所述第一电压调节模块和所述第二电压调节模块中的第一控制信号；所述第一节点的信号复用为所述第一电压调节模块中的第二控制信号；所述第二时钟信号或所述第二电平信号复用为所述第一电压调节模块和所述第二电压调节模块中的预设信号；所述第二节点的信号或所述第四节点的信号复用为所述第二电压调节模块中的第二控制信号。

可选地，所述输出控制模块包括：输入单元，连接第一节点、第二节点和所述栅极驱动电路的输入端，用于根据第一时钟信号、第二电平信号和所述栅极驱动电路的输入端的信号，控制所述第一节点和所述第二节点的信号；

第一输出控制单元，连接所述第一节点和所述第二节点，用于根据所述第二节点的信号和所述第一时钟信号，控制所述第一节点的信号；

第二输出控制单元，连接第三节点和第四节点，用于根据所述第三节点的信号和第二时钟信号，控制所述第四节点的信号；其中，所述第一节点的信号传输至所述第三节点，所述第四节点的信号传输至所述第一晶体管的栅极；

第三输出控制单元，连接第五节点和第六节点，用于根据所述第五节点的信号、所述第六节点的信号、第三电平信号和所述第二时钟信号，控制所述第六节点的信号；其中，所述第一节点的信号传输至所述第五节点，所述第二节点的信号传输至所述第六节点，所述第六节点连接所述第二晶体管的栅极；

第四输出控制单元，连接第七节点和所述第二节点，用于根据所述第二节点的信号和所述第三电平信号，控制所述第七节点的信号；其中，所述第四节点的信号传输至所述第七节点，所述第七节点连接所述第一晶体管的栅极；

其中，所述第三电平信号复用为所述第一输出信号，所述第二电平信号复用为所述第二输出信号；

优选地，所述输出控制模块还包括第十一晶体管，所述第十一晶体管的第一极连接所述第一节点，所述第十一晶体管的第二极连接所述第三节点，所述第十一晶体管保持常开状态，所述第一节点的信号通过所述第十一晶体管传输至所述第三节点；

所述输出控制模块还包括第十二晶体管，所述第十二晶体管连接在所述第四节点和所述第七节点之间，所述第十二晶体管保持常开状态，所述第四节点的信号通过所述第十二晶体管传输至所述第一晶体管的栅极；

所述输出控制模块还包括第十三晶体管，所述第十三晶体管的第一极连接所述第十一晶体管的第二极，所述第十三晶体管的第二极连接所述第五节点，所述第十三晶体管保持常开状态，所述第一节点的信号通过所述第十三晶体管传输至所述第五节点；

所述输出控制模块还包括第十四晶体管，所述第十四晶体管连接在所述第二节点和所述第六节点之间，所述第十四晶体管保持常开状态，所述第二节点的信号通过所述第十四晶体管传输至所述第六节点；

优选地，在所述第一晶体管为所述双栅晶体管的情况下，所述电压调节模块包括第一电压调节模块，所述第一电压调节模块连接所述第一晶体管的第二栅极；在所述第二晶体管为所述双栅晶体管的情况下，所述电压调节模块包括第二电压调节模块，所述第二电压调节模块连接所述第二晶体管的第二栅极；

优选地，所述第一时钟信号复用为所述第一电压调节模块和所述第二电压调节模块中的第一控制信号；所述第一节点的信号、所述第三节点的信号或所述第五节点的信号复用为所述第一电压调节模块中的第二控制信号；所述第二时钟信号或所述第二电平信号复用为所述第一电压调节模块和所述第二电压调节模块中的预设信号；所述第二节点的信号或所述第六节点的信号复用为所述第二电压调节模块中的第二控制信号。

可选地，在所述双栅晶体管为N型晶体管的情况下，所述第一电平信号的电位小于或等于所述第一输出信号和所述第二输出信号中的最小电位；在所述双栅晶体管为P型晶体管的情况下，所述第一电平信号的电位大于或等于所述第一输出信号和所述第二输出信号中的最大电位。

第二方面，本发明实施例提供了一种显示面板，包括多个如第一方面所述的栅极驱动电路，多个所述栅极驱动电路级联连接。

本发明实施例提供的栅极驱动电路和显示面板，通过输出控制模块控制第一晶体管和第二晶体管交替导通，以将第一输出信号和第二输出信号交替传输至栅极驱动电路的输出端作为栅极驱动信号，通过设置第一晶体管和第二晶体管中的至少一者为双栅晶体管，这样能够利用电压调节模块在双栅晶体管导通时，通过调节双栅晶体管的第二栅极电压来调节其阈值电压，以提升双栅晶体管的驱动能力，从而提升栅极驱动电路输出的栅极驱动信号的驱动能力，改善栅极驱动信号的波形失真问题，并且还能够利用电压调节模块在双栅晶体管关断时，通过调节双栅晶体管的第二栅极电压来调节其阈值电压，以抑制双栅晶体管的漏电流，从而减小双栅晶体管因漏电流而产生的功耗，并进一步改善栅极驱动信号的波形失真问题，有助于提升显示面板的显示效果。

应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种栅极驱动电路的结构示意图；

图2是本发明实施例提供的另一种栅极驱动电路的结构示意图；

图3是本发明实施例提供的另一种栅极驱动电路的结构示意图；

图4是本发明实施例提供的另一种栅极驱动电路的结构示意图；

图5是本发明实施例提供的另一种栅极驱动电路的结构示意图；

图6是本发明实施例提供的另一种栅极驱动电路的结构示意图；

图7是本发明实施例提供的另一种栅极驱动电路的结构示意图；

图8是本发明实施例提供的另一种栅极驱动电路的结构示意图；

图9是本发明实施例提供的另一种栅极驱动电路的结构示意图；

图10是本发明实施例提供的另一种栅极驱动电路的结构示意图；

图11是本发明实施例提供的另一种栅极驱动电路的结构示意图；

图12是本发明实施例提供的另一种栅极驱动电路的结构示意图；

图13是本发明实施例提供的另一种栅极驱动电路的结构示意图；

图14是本发明实施例提供的另一种栅极驱动电路的结构示意图；

图15是本发明实施例提供的另一种栅极驱动电路的结构示意图；

图16是本发明实施例提供的另一种栅极驱动电路的结构示意图；

图17是本发明实施例提供的另一种栅极驱动电路的结构示意图；

图18是本发明实施例提供的一种栅极驱动电路的驱动时序示意图；

图19是本发明实施例提供的一种漏电流和栅极驱动信号波形对比图；

图20是本发明实施例提供的一种栅极驱动信号波形对比图；

图21是本发明实施例提供的另一种栅极驱动电路的结构示意图；

图22是本发明实施例提供的另一种栅极驱动电路的结构示意图；

图23是本发明实施例提供的另一种栅极驱动电路的结构示意图；

图24是本发明实施例提供的另一种栅极驱动电路的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

正如背景技术所述，现有栅极驱动电路输出的栅极驱动信号波形存在畸变，影响了显示面板的显示效果。经发明人研究发现，出现上述问题的原因具体如下：现有栅极驱动电路中，通常设置有连接栅极驱动电路的栅极驱动信号输出端的两个输出晶体管，例如第一输出晶体管和第二输出晶体管，第一输出晶体管的第一极可以接入低电平信号，第二输出晶体管的第一极可以接入高电平信号，第一输出晶体管的第二极和第二输出晶体管的第二极均连接栅极驱动电路的栅极驱动信号输出端，通过控制第一输出晶体管和第二输出晶体管交替导通，能够使栅极驱动电路的栅极驱动信号输出端交替输出高电平和低电平。然而，输出晶体管一般存在较大的漏电流，例如，当N型铟镓锌氧化物(Indium Gallium ZincOxide，IGZO)作为输出晶体管时，阈值电压相对偏负，输出晶体管无法完全关断而产生较大的漏电问题，从而产生功耗，使栅极驱动信号的波形发生畸变。示例性地，当第二输出晶体管关断，第一输出晶体管导通并向栅极驱动信号输出端传输低电平信号时，若第二输出晶体管存在漏电流，则会影响栅极驱动信号输出端输出的低电平信号的电位，从而影响栅极驱动信号的波形，并且使第二输出晶体管因漏电流而产生功耗。另外，输出晶体管还存在驱动能力不足的问题，使得其向栅极驱动电路的栅极驱动信号输出端传输的电平信号失真，同样会使栅极驱动信号的波形发生畸变，最终影响了显示面板的显示效果。

针对上述问题，本发明实施例提供了一种栅极驱动电路。图1是本发明实施例提供的一种栅极驱动电路的结构示意图。参见图1，该栅极驱动电路包括：输出控制模块10、第一晶体管T1、第二晶体管T2和至少一个电压调节模块20。

输出控制模块10连接至第一晶体管T1的栅极和第二晶体管T2的栅极，第一晶体管T1的第一极接入第一输出信号，第一晶体管T1的第二极连接栅极驱动电路的输出端O1，第二晶体管T2的第一极接入第二输出信号，第二晶体管T2的第二极连接栅极驱动电路的输出端O1。输出控制模块10用于控制第一晶体管T1和第二晶体管T2交替导通，以将第一输出信号和第二输出信号交替传输至栅极驱动电路的输出端O1。其中，第一晶体管T1和第二晶体管T2中的至少一者为双栅晶体管，双栅晶体管的第一栅极连接输出控制模块10。

电压调节模块20连接双栅晶体管的第二栅极，电压调节模块20用于调节双栅晶体管的第二栅极电压。

具体地，第一输出信号和第二输出信号中的一者包含相对的低电平，另一者包含相对的高电平。图1中以第三电平信号VGL作为第一输出信号，第二电平信号VGH作为第二输出信号为例进行示意，则第三电平信号VGL和第二电平信号VGH中的一者包含相对的低电平，另一者包含相对的高电平，通过输出控制模块10控制第一晶体管T1和第二晶体管T2交替导通，能够使第一晶体管T1和第二晶体管T2交替向栅极驱动电路的输出端O1传输信号，以使栅极驱动电路的输出端O1输出高电平和低电平相交替的栅极驱动信号。

第一晶体管T1和第二晶体管T2中的至少一者为双栅晶体管，该双栅晶体管具体可以是包括顶栅和底栅的双栅晶体管，该双栅晶体管的第一栅极可以是顶栅和底栅中的一者，第二栅极可以是顶栅和底栅中的另一者。示例性的，该双栅晶体管的第一栅极可以是顶栅，第二栅极可以是底栅。当第一晶体管T1为双栅晶体管时，第一晶体管T1的第一栅极连接输出控制模块10，第一晶体管T1的第二栅极连接电压调节模块20，以通过输出控制模块10控制第一晶体管T1的第一栅极电压，从而控制第一晶体管T1导通或关断，并通过电压调节模块20调节第一晶体管T1的第二栅极电压。同理，当第二晶体管T2为双栅晶体管时，第二晶体管T2的第一栅极连接输出控制模块10，第二晶体管T2的第二栅极连接电压调节模块20，以通过输出控制模块10控制第二晶体管T2的第一栅极电压，从而控制第二晶体管T2导通或关断，并通过电压调节模块20调节第二晶体管T2的第二栅极电压。

根据双栅晶体管的特性可知，双栅晶体管的阈值电压会受到其第二栅极所接入电位的影响。当双栅晶体管为N型晶体管时，其第二栅极电位越正，双栅晶体管的阈值电压越偏负，其第二栅极电位越负，双栅晶体管的阈值电压越偏正；当双栅晶体管为P型晶体管时，其第二栅极电位越正，双栅晶体管的阈值电压越偏负，其第二栅极电位越负，双栅晶体管的阈值电压越偏正。

在第一晶体管T1为双栅晶体管的情况下，可以设置电压调节模块20包括第一电压调节模块20a，第一电压调节模块20a连接第一晶体管T1的第二栅极。在第二晶体管T2为双栅晶体管的情况下，可以设置电压调节模块20包括第二电压调节模块20b，第二电压调节模块20b连接第二晶体管T2的第二栅极。在一种实施例中，如图1所示，可以设置第一晶体管T1和第二晶体管T2均为双栅晶体管，第一晶体管T1的第二栅极连接第一电压调节模块20a，且第二晶体管T2的第二栅极连接第二电压调节模块20b。在其他实施例中，当第一晶体管T1和第二晶体管T2中的任一者为双栅晶体管时，可以仅设置与该双栅晶体管对应连接的电压调节模块20，当第一晶体管T1和第二晶体管T2均为双栅晶体管时，还可以仅设置与其中一个双栅晶体管对应连接的电压调节模块20。

可选地，电压调节模块20用于在双栅晶体管导通时，调节双栅晶体管的第二栅极电压，以提升双栅晶体管的驱动能力，和/或，在双栅晶体管关断时，调节双栅晶体管的第二栅极电压，以抑制双栅晶体管的漏电流。

下面以第一晶体管T1和第二晶体管T2均是N型晶体管，第三电平信号VGL包含低电平，第二电平信号VGH包含高电平为例，对图1所示的栅极驱动电路的工作原理进行说明。

当输出控制模块10控制第一晶体管T1关断，第二晶体管T2导通时，第二电平信号VGH通过第二晶体管T2传输至栅极驱动电路的输出端O1，栅极驱动电路输出的栅极驱动信号为高电平信号。第二晶体管T2对应的电压调节模块20可以在第二晶体管T2导通时，向第二晶体管T2的第二栅极传输大于0V的电位，抬高第二晶体管T2的第二栅极电压，以使第二晶体管T2的阈值电压偏负，在第二晶体管T2的第一栅极电压不变的情况下，第二晶体管T2的阈值电压越偏负，第二晶体管T2的电流越大，因此能够提升第二晶体管T2的驱动能力，以改善栅极驱动信号的波形失真问题。同时，第一晶体管T1对应的电压调节模块20可以在第一晶体管T1关断时，向第一晶体管T1的第二栅极传输小于0V的电位，降低第一晶体管T1的第二栅极电压，以使第一晶体管T1的阈值电压偏正，在第一晶体管T1的第一栅极的电压不变的情况下，第一晶体管T1的阈值电压越偏正，关断第一晶体管T1所需的第一栅极电压也就不需要过于偏负，以避免当第一晶体管T1的第一栅极电压不够低时，出现第一晶体管T1未被关断，即第一晶体管T1仍然处于亚阈值区，或者处于开启状态。因此，在第一晶体管T1关断时，通过向第一晶体管T1的第二栅极传输小于0V的电位，降低第一晶体管T1的第二栅极电压，使第一晶体管T1的阈值电压偏正，能够使第一晶体管T1更加容易被关断，因此有助于避免第一晶体管T1无法完全关断而产生的漏电问题，以抑制第一晶体管T1的漏电流，从而进一步改善栅极驱动信号的波形失真问题，并有助于减小第一晶体管T1因漏电流而产生的功耗。

同理，当输出控制模块10控制第二晶体管T2关断，第一晶体管T1导通时，第三电平信号VGL通过第一晶体管T1传输至栅极驱动电路的输出端O1，栅极驱动电路输出的栅极驱动信号为低电平信号。第一晶体管T1对应的电压调节模块20可以在第一晶体管T1导通时，向第一晶体管T1的第二栅极传输大于0V的电位，抬高第一晶体管T1的第二栅极电压，以使第一晶体管T1的阈值电压偏负，从而提升第一晶体管T1的驱动能力，改善栅极驱动信号的波形失真问题。同时，第二晶体管T2对应的电压调节模块20可以在第二晶体管T2关断时，向第二晶体管T2的第二栅极传输小于0V的电位，降低第二晶体管T2的第二栅极电压，以使第二晶体管T2的阈值电压偏正，有助于避免第二晶体管T2无法完全关断而产生的漏电问题，以抑制第二晶体管T2的漏电流，从而进一步改善栅极驱动信号的波形失真问题，并有助于减小第二晶体管T2因漏电流而产生的功耗。

在其他实施例中，当第一晶体管T1和第二晶体管T2均是P型晶体管时，可以通过电压调节模块20在对应的双栅晶体管(即第一晶体管T1或第二晶体管T2)导通时，向该双栅晶体管的第二栅极传输小于0V的电位，降低该双栅晶体管的第二栅极电压，以使该双栅晶体管的阈值电压偏正，从而提升该双栅晶体管的驱动能力，改善栅极驱动信号的波形失真问题，通过电压调节模块20在该双栅晶体管关断时，向该双栅晶体管的第二栅极传输大于0V的电位，抬升该双栅晶体管的第二栅极电压，以使该双栅晶体管的阈值电压偏负，从而抑制该双栅晶体管的漏电流，减小该双栅晶体管因漏电流而产生的功耗，并进一步改善栅极驱动信号的波形失真问题。

需要说明的是，上述实施例仅以通过电压调节模块20在对应的双栅晶体管导通时，调节双栅晶体管的第二栅极电压，以提升双栅晶体管的驱动能力，并通过电压调节模块20在对应的双栅晶体管关断时，调节双栅晶体管的第二栅极电压，以抑制双栅晶体管的漏电流的情形为例进行说明。在其他实施例中，还可以设置仅通过电压调节模块20在对应的双栅晶体管导通时，调节双栅晶体管的第二栅极电压，以提升双栅晶体管的驱动能力，或者设置仅通过电压调节模块20在对应的双栅晶体管关断时，调节双栅晶体管的第二栅极电压，以抑制双栅晶体管的漏电流，上述两种设置方式均有助于改善栅极驱动电路的栅极驱动信号波形失真问题。

综上所述，本发明实施例的技术方案，通过输出控制模块控制第一晶体管和第二晶体管交替导通，以将第一输出信号和第二输出信号交替传输至栅极驱动电路的输出端作为栅极驱动信号，通过设置第一晶体管和第二晶体管中的至少一者为双栅晶体管，这样能够利用电压调节模块在双栅晶体管导通时，通过调节双栅晶体管的第二栅极电压来调节其阈值电压，以提升双栅晶体管的驱动能力，从而提升栅极驱动电路输出的栅极驱动信号的驱动能力，改善栅极驱动信号的波形失真问题，并且还能够利用电压调节模块在双栅晶体管关断时，通过调节双栅晶体管的第二栅极电压来调节其阈值电压，以抑制双栅晶体管的漏电流，从而减小双栅晶体管因漏电流而产生的功耗，并进一步改善栅极驱动信号的波形失真问题，有助于提升显示面板的显示效果。

图2是本发明实施例提供的另一种栅极驱动电路的结构示意图。参见图2，在一种实施例中，可以设置电压调节模块20的控制端接入第一控制信号，电压调节模块20的第一端接入第一电平信号VGLL，电压调节模块20的第二端连接双栅晶体管的第二栅极，电压调节模块20用于响应第一控制信号，在双栅晶体管关断时向双栅晶体管的第二栅极传输第一电平信号VGLL，以抑制双栅晶体管的漏电流。

示例性地，当第一晶体管T1为双栅晶体管时，可以设置与第一晶体管T1对应的第一电压调节模块20a，第一电压调节模块20a的控制端接入第一控制信号A1-1，第一电压调节模块20a的第二端连接第一晶体管T1的第二栅极，在第一晶体管T1关断时第一电压调节模块20a响应第一控制信号A1-1导通，使第一电平信号VGLL通过第一电压调节模块20a传输至第一晶体管T1的第二栅极，通过第一电平信号VGLL调节第一晶体管T1的第二栅极电压，以调节第一晶体管T1的阈值电压，有助于确保第一晶体管T1完全关断，从而抑制第一晶体管T1的漏电流。同理，当第二晶体管T2为双栅晶体管时，可以设置与第二晶体管T2对应的第二电压调节模块20b，第二电压调节模块20b的控制端接入第一控制信号A1-2，第二电压调节模块20b的第二端连接第二晶体管T2的第二栅极，在第二晶体管T2关断时第二电压调节模块20b响应第一控制信号A1-2导通，使第一电平信号VGLL通过第二电压调节模块20b传输至第二晶体管T2的第二栅极，通过第一电平信号VGLL调节第二晶体管T2的第二栅极电压，以调节第二晶体管T2的阈值电压，有助于确保第二晶体管T2完全关断，从而抑制第二晶体管T2的漏电流。可选地，当第一晶体管T1或第二晶体管T2为N型双栅晶体管时，第一电平信号VGLL的电位可以是小于0V的电位。

继续参见图2，进一步地，电压调节模块20包括第三晶体管，第三晶体管的栅极接入第一控制信号，第三晶体管的第一极接入第一电平信号VGLL，第三晶体管的第二极连接双栅晶体管的第二栅极。示例性地，当第一晶体管T1为双栅晶体管时，可以设置第一电压调节模块20a包括第三晶体管T3-1，第三晶体管T3-1的栅极接入第一控制信号A1-1，第三晶体管T3-1的第一极接入第一电平信号VGLL，第三晶体管T3-1的第二极连接第一晶体管T1的第二栅极。当第二晶体管T2为双栅晶体管时，可以设置第二电压调节模块20b包括第三晶体管T3-2，第三晶体管T3-2的栅极接入第一控制信号A1-2，第三晶体管T3-2的第一极接入第一电平信号VGLL，第三晶体管T3-2的第二极连接第二晶体管T2的第二栅极。

在另一种实施例中，还可以采用时钟信号来替代第一电平信号VGLL，时钟信号包括高电平和低电平相交替的信号，示例性的，时钟信号包括大于0V的高电位和小于0V的低电位。在电压调节模块20连接的双栅晶体管为N型晶体管的情况下，可以在该双栅晶体管关断时，通过电压调节模块20(或第三晶体管)将时钟信号中小于0V的低电位传输至该双栅晶体管的第二栅极，以调节该双栅晶体管的阈值电压，有助于确保该双栅晶体管完全关断，从而抑制该双栅晶体管的漏电流；在电压调节模块20连接的双栅晶体管为P型晶体管的情况下，可以在该双栅晶体管关断时，通过电压调节模块20(或第三晶体管)将时钟信号中大于0V的高电位传输至该双栅晶体管的第二栅极，以调节该双栅晶体管的阈值电压，有助于确保该双栅晶体管完全关断，从而抑制该双栅晶体管的漏电流。

在另一种实施例中，还可以采用时钟信号来替代第一电平信号VGLL，并在第三晶体管的第二极和双栅晶体管的第二栅极之间设置电容，例如，当第一晶体管T1为双栅晶体管时，可以在第一电压调节模块20a中的第三晶体管T3-1的第二极和第一晶体管T1的第二栅极之间设置电容，以在第一晶体管T1关断时，控制第三晶体管T3-1将时钟信号传输至该电容，通过该电容根据时钟信号的跳变对第一晶体管T1的第二栅极电压进行耦合，以调节第一晶体管T1的阈值电压，从而确保第一晶体管T1完全关断，以抑制第一晶体管T1的漏电流。同理，当第二晶体管T2为双栅晶体管时，可以在第二电压调节模块20b中的第三晶体管T3-2的第二极和第二晶体管T2的第二栅极之间设置电容，并采用时钟信号来替代第一电平信号VGLL。

图3是本发明实施例提供的另一种栅极驱动电路的结构示意图。参见图3，在一种实施例中，可以设置电压调节模块20的控制端接入第二控制信号，电压调节模块20的第一端接入预设信号，电压调节模块20的第二端连接双栅晶体管的第二栅极，电压调节模块20用于响应第二控制信号，在双栅晶体管导通时通过预设信号调节双栅晶体管的第二栅极电压，以提升双栅晶体管的驱动能力。

其中，预设信号可以是固定电平信号，或者是跳变电平信号，跳变电平信号是指该信号的电平会在高电平和低电平之间进行跳变，例如跳变电平信号包括时钟信号。

示例性地，第二电平信号VGH可以作为预设信号。当第一晶体管T1为双栅晶体管时，可以设置与第一晶体管T1对应的第一电压调节模块20a，第一电压调节模块20a的控制端接入第二控制信号A2-1，第一电压调节模块20a的第二端连接第一晶体管T1的第二栅极，在第一晶体管T1导通时第一电压调节模块20a响应第二控制信号A2-1导通，使第二电平信号VGH通过第一电压调节模块20a传输至第一晶体管T1的第二栅极，通过第二电平信号VGH调节第一晶体管T1的第二栅极电压，以调节第一晶体管T1的阈值电压，从而提升第一晶体管T1的驱动能力。同理，当第二晶体管T2为双栅晶体管时，可以设置与第二晶体管T2对应的第二电压调节模块20b，第二电压调节模块20b的控制端接入第二控制信号A2-2，第二电压调节模块20b的第二端连接第二晶体管T2的第二栅极，在第二晶体管T2导通时第二电压调节模块20b响应第二控制信号A2-2导通，使第二电平信号VGH通过第二电压调节模块20b传输至第二晶体管T2的第二栅极，通过第二电平信号VGH调节第二晶体管T2的第二栅极电压，以调节第二晶体管T2的阈值电压，从而提升第二晶体管T2的驱动能力。可选地，当第一晶体管T1或第二晶体管T2为N型双栅晶体管时，第二电平信号VGH的电位可以是大于0V的电位。

继续参见图3，进一步地，电压调节模块20包括第四晶体管，第四晶体管的栅极接入第二控制信号，第四晶体管的第一极接入预设信号，第四晶体管用于响应第二控制信号向双栅晶体管的第二栅极传输预设信号。示例性地，当第一晶体管T1为双栅晶体管时，可以设置第一电压调节模块20a包括第四晶体管T4-1，第四晶体管T4-1的栅极接入第二控制信号A2-1，第四晶体管T4-1的第一极接入第二电平信号VGH，第四晶体管T4-1的第二极连接第一晶体管T1的第二栅极。当第二晶体管T2为双栅晶体管时，可以设置第二电压调节模块20b包括第四晶体管T4-2，第四晶体管T4-2的栅极接入第二控制信号A2-2，第四晶体管T4-2的第一极接入第二电平信号VGH，第四晶体管T4-2的第二极连接第二晶体管T2的第二栅极。

图4是本发明实施例提供的另一种栅极驱动电路的结构示意图。参见图4，在上述实施例的基础上，电压调节模块20还包括第一电容，第一电容连接在第四晶体管的第二极和双栅晶体管的第二栅极之间。具体地，当第一晶体管T1为双栅晶体管时，可以设置第一电压调节模块20a还包括第一电容C1-1，第一电容C1-1连接于第四晶体管T4-1的第二极和第一晶体管T1的第二栅极之间。在预设信号为时钟信号，例如第二时钟信号CK2，且第一晶体管T1是N型晶体管的情况下，在第一晶体管T1导通时第四晶体管T4-1可以响应第二控制信号A2-1导通，使第二时钟信号CK2通过第四晶体管T4-1传输至第一电容C1-1，以在第二时钟信号CK2的电平由低电平跳变至高电平时，通过第一电容C1-1对第一晶体管T1的第二栅极的电位进行耦合，能够抬高第一晶体管T1的第二栅极电压，以使第一晶体管T1的阈值电压偏负，从而提升第一晶体管T1的驱动能力。另外，当第二时钟信号CK2的电平为低电平时，第一晶体管T1的第二栅极和第四晶体管T4-1的第一极之间存在电压差，通过在第四晶体管T4-1的第二极和第一晶体管T1的第二栅极之间设置第一电容C1-1，通过第一电容C1-1阻断第四晶体管T4-1的第二极和第一晶体管T1的第二栅极之间的电流传输路径，以避免第二时钟信号CK2中的低电平传输至第一晶体管T1的第二栅极，影响第一晶体管T1的工作状态。同理，当第二晶体管T2为双栅晶体管时，可以设置第二电压调节模块20b还包括第一电容C1-2，第一电容C1-2连接于第四晶体管T4-2的第二极和第二晶体管T2的第二栅极之间。第一电容C1-2和第一电容C1-1的作用类似，不再赘述。

图5是本发明实施例提供的另一种栅极驱动电路的结构示意图。参见图5，可选地，电压调节模块20还包括第五晶体管，第五晶体管连接在第四晶体管的栅极和第二控制信号端之间，第五晶体管保持常开状态。具体地，当第一晶体管T1为双栅晶体管时，可以设置第一电压调节模块20a还包括第五晶体管T5-1，第五晶体管T5-1连接于第四晶体管T4-1的栅极和第二控制信号端之间，第二控制信号A2-1经第五晶体管T5-1接入第四晶体管T4-1的栅极。第五晶体管T5-1有助于阻隔第二控制信号A2-1中的极低/极高电位，以避免第二控制信号A2-1中的极低/极高电位传输至第四晶体管T4-1，对第四晶体管T4-1造成损伤，从而影响第四晶体管T4-1的正常工作。同理，当第二晶体管T2为双栅晶体管时，可以设置第二电压调节模块20b还包括第五晶体管T5-2，第五晶体管T5-2连接于第四晶体管T4-2的栅极和第二控制信号端之间，第二控制信号A2-2经第五晶体管T5-2接入第四晶体管T4-2的栅极。第五晶体管T5-2和第五晶体管T5-1的作用类似，不再赘述。

图6是本发明实施例提供的另一种栅极驱动电路的结构示意图。参见图6，可选地，在另一种实施例中，还可以设置电压调节模块20包括：第一电压调节单元210和第二电压调节单元220。第一电压调节单元210的控制端接入第一控制信号，第一电压调节单元210的第一端接入第一电平信号VGLL，第一电压调节单元210的第二端连接双栅晶体管的第二栅极，第一电压调节单元210用于响应第一控制信号，在双栅晶体管关断时向双栅晶体管的第二栅极传输第一电平信号VGLL。第二电压调节单元220的控制端接入第二控制信号，第二电压调节单元220的第一端接入预设信号，第二电压调节单元220的第二端连接双栅晶体管的第二栅极，第二电压调节单元220用于响应第二控制信号，在双栅晶体管导通时，通过预设信号调节双栅晶体管的第二栅极电压。

示例性地，在第一晶体管T1为双栅晶体管的情况下，可以设置电压调节模块20包括第一电压调节模块20a，第一电压调节模块20a连接第一晶体管T1的第二栅极。在第一电压调节模块20a中：第一电压调节单元210的控制端接入第一控制信号A1-1，第一电压调节单元210的第二端连接第一晶体管T1的第二栅极，第二电压调节单元220的控制端接入第二控制信号A2-1，第二电压调节单元220的第二端连接第一晶体管T1的第二栅极。这样，当输出控制模块10控制第一晶体管T1关断时，可以通过第一电压调节单元210响应第一控制信号A1-1向第一晶体管T1的第二栅极传输第一电平信号VGLL，通过第一电平信号VGLL调节第一晶体管T1的第二栅极电压，以调节第一晶体管T1的阈值电压，从而抑制第一晶体管T1的漏电流。当输出控制模块10控制第一晶体管T1导通时，可以通过第二电压调节单元220响应第二控制信号A2-1向第一晶体管T1的第二栅极传输与预设信号相关的信号，通过预设信号调节第一晶体管T1的第二栅极电压，以调节第一晶体管T1的阈值电压，从而提升第一晶体管T1的驱动能力。

同理，在第二晶体管T2为双栅晶体管的情况下，可以设置电压调节模块20包括第二电压调节模块20b，第二电压调节模块20b连接第二晶体管T2的第二栅极。在第二电压调节模块20b中：第一电压调节单元210的控制端接入第一控制信号A1-2，第一电压调节单元210的第二端连接第二晶体管T2的第二栅极，第二电压调节单元220的控制端接入第二控制信号A2-2，第二电压调节单元220的第二端连接第二晶体管T2的第二栅极。第二电压调节模块20b中的第一电压调节单元210和第二电压调节单元220的工作原理，与第一电压调节模块20a中的第一电压调节单元210和第二电压调节单元220的工作原理相似，不再赘述。

图7是本发明实施例提供的另一种栅极驱动电路的结构示意图。参见图7，在上述实施例的基础上，可选地，第一电压调节单元210包括第三晶体管，第二电压调节单元220包括第四晶体管。第三晶体管的栅极接入第一控制信号，第三晶体管的第一极接入第一电平信号VGLL，第三晶体管的第二极连接双栅晶体管的第二栅极。第四晶体管的栅极接入第二控制信号，第四晶体管的第一极接入预设信号，第四晶体管用于响应第二控制信号向双栅晶体管的第二栅极传输与预设信号相关的信号。

具体地，在第一晶体管T1为双栅晶体管的情况下，可以设置第一电压调节模块20a连接第一晶体管T1的第二栅极。在第一电压调节模块20a中：第三晶体管T3-1的栅极接入第一控制信号A1-1，第三晶体管T3-1的第一极接入第一电平信号VGLL，第三晶体管T3-1的第二极连接第一晶体管T1的第二栅极。第四晶体管T4-1的栅极接入第二控制信号A2-1，第四晶体管T4-1的第一极接入预设信号，第四晶体管T4-1用于响应第二控制信号A2-1向第一晶体管T1的第二栅极传输与预设信号相关的信号。在第二晶体管T2为双栅晶体管的情况下，可以设置第二电压调节模块20b连接第二晶体管T2的第二栅极。在第二电压调节模块20b中：第三晶体管T3-2的栅极接入第一控制信号A1-2，第三晶体管T3-2的第一极接入第一电平信号VGLL，第三晶体管T3-2的第二极连接第二晶体管T2的第二栅极。第四晶体管T4-2的栅极接入第二控制信号A2-2，第四晶体管T4-2的第一极接入预设信号，第四晶体管T4-2用于响应第二控制信号A2-2向第二晶体管T2的第二栅极传输与预设信号相关的信号。

继续参见图7，进一步地，在一种实施例中，第二电压调节单元220还包括第一电容，第一电容连接在第四晶体管的第二电极和双栅晶体管的第二栅极之间。例如，在第一晶体管T1为双栅晶体管的情况下，第一电压调节模块20a还可以包括第一电容C1-1，第一电容C1-1连接于第四晶体管T4-1的第二极和第一晶体管T1的第二栅极之间，第四晶体管T4-1的第一极接入的预设信号可以是时钟信号，例如第二时钟信号CK2。在第二晶体管T2为双栅晶体管的情况下，第二电压调节模块20b还可以包括第一电容C1-2，第一电容C1-2连接于第四晶体管T4-2的第二极和第二晶体管T2的第二栅极之间，第四晶体管T4-2的第一极接入的预设信号也可以是时钟信号，例如第二时钟信号CK2。

在另一种实施例中，当第一电压调节模块20a中未设置第一电容C1-1，第四晶体管T4-1的第二极直接连接第一晶体管T1的第二栅极时，第四晶体管T4-1的第一极接入的预设信号可以是第二电平信号VGH。同理，当第二电压调节模块20b中未设置第一电容C1-2，第四晶体管T4-2的第二极直接连接第二晶体管T2的第二栅极时，第四晶体管T4-2的第一极接入的预设信号也可以是第二电平信号VGH。

在上述各实施例的基础上，可选地，第一电平信号VGLL的电平包括第一电平；预设信号的电平包括第二电平，第一电平和第二电平中的一者为预设高电平，另一者为预设低电平。具体地，预设高电平是指与预设低电平相对的高电平，预设高电平对应的电压，可以是正常控制晶体管导通或关断的高电平对应的电压，例如预设高电平对应的电压可以是3.5V至5V左右的电压，预设低电平对应的电压，可以是正常控制晶体管导通或关断的低电平对应的电压，例如预设低电平对应的电压可以是-5V至-7V左右的电压。

进一步地，在第一晶体管T1和第二晶体管T2中的双栅晶体管为N型晶体管的情况下，第一电平信号VGLL所包括的第一电平为预设低电平，预设信号所包括的第二电平为预设高电平。以第一晶体管T1是双栅晶体管，且第一晶体管T1是N型晶体管为例进行说明，在第一晶体管T1关断时，通过向第一晶体管T1的第二栅极传输第一电平信号VGLL，也即传输预设低电平信号，可以降低第一晶体管T1的第二栅极电压，以使第一晶体管T1的阈值电压偏正，有助于确保第一晶体管T1完全关断，从而抑制第一晶体管T1的漏电流。上述实施例中的第二电平信号VGH或第二时钟信号CK2均可作为预设信号，在第一晶体管T1导通时，通过第二电平信号VGH或第二时钟信号CK2中的预设高电平调节第一晶体管T1的第二栅极电压，可以抬高第一晶体管T1的第二栅极电压，以使第一晶体管T1的阈值电压偏负，在第一晶体管T1的第一栅极电压不变的情况下，第一晶体管T1的阈值电压越负，第一晶体管T1的电流越大，从而提升第一晶体管T1的驱动能力。

在第一晶体管T1和第二晶体管T2中的双栅晶体管为P型晶体管的情况下，第一电平信号VGLL所包括的第一电平为预设高电平，预设信号所包括的第二电平为预设低电平。具体原理同前，不再赘述。

需要说明的是，图1至图7中，均以第一晶体管T1和第二晶体管T2同为双栅晶体管，且电压调节模块20包括第一电压调节模块20a和第二电压调节模块20b的情况为例进行示意。在其他实施例中，当第一晶体管T1和第二晶体管T2中的任一者为双栅晶体管时，可以仅设置与该双栅晶体管对应连接的电压调节模块20，当第一晶体管T1和第二晶体管T2均为双栅晶体管时，还可以仅设置与其中一个双栅晶体管对应连接的电压调节模块20。

图4、图5和图7均示出了电压调节模块20中包括第一电容(即C1-1或C1-2)，且第一电容连接于第四晶体管的第二极和对应的双栅晶体管的第二栅极之间的情况，在其他实施例中，还可以设置电压调节模块20不包括第一电容，第四晶体管的第一极接入第二时钟信号CK2，且第四晶体管的第二极直接连接对应的双栅晶体管的第二栅极。例如，参见图7，可以去除电压调节模块20中的第一电容C1-1，使得第四晶体管T4-1的第一极接入第二时钟信号CK2，第四晶体管T4-1的第二极直接连接第一晶体管T1的第二栅极，这样一来，在第一晶体管T1为N型晶体管的情况下，在第一晶体管T1导通时，可以控制第四晶体管T4-1将第二时钟信号CK2中的预设高电平传输至第一晶体管T1的第二栅极，以抬高第一晶体管T1的第二栅极电压，使第一晶体管T1的阈值电压偏负，从而提升第一晶体管T1的驱动能力。同理，还可以去除电压调节模块20中的第一电容C1-2，使得第四晶体管T4-2的第一极接入第二时钟信号CK2，第四晶体管T4-2的第二极直接连接第二晶体管T2的第二栅极。

图8是本发明实施例提供的另一种栅极驱动电路的结构示意图。图9是本发明实施例提供的另一种栅极驱动电路的结构示意图。参见图8和图9，可选地，电压调节模块20中的第三晶体管还可以是双栅晶体管。在一种实施例中，可以设置第三晶体管的第一栅极接入第一控制信号，第三晶体管的第二栅极接入第一电平信号VGLL。

示例性地，当第二晶体管T2为双栅晶体管时，第二电压调节模块20b中的第三晶体管T3-2可以是双栅晶体管，第三晶体管T3-2的第一栅极接入第一控制信号A1-2，第三晶体管T3-2的第二栅极连接第三晶体管T3-2的第一极，以接入第一电平信号VGLL。在第二晶体管T2为N型晶体管的情况下，第一电平信号VGLL所包括的第一电平为预设低电平，当输出控制模块10控制第二晶体管T2导通时，第四晶体管T4-2响应第二控制信号A2-2而导通，使第二时钟信号CK2通过第四晶体管T4-2传输至第一电容C1-2，以在第二时钟信号CK2的电平由低电平跳变至高电平时，通过第一电容C1-2对第二晶体管T2的第二栅极的电位进行耦合，以抬高第二晶体管T2的第二栅极电压，使第二晶体管T2的阈值电压偏负，从而提升第二晶体管T2的驱动能力。由于第二晶体管T2的第二栅极电压较高，而第一电平信号VGLL的电压较低，使得第三晶体管T3-2的两端存在电压差，通过设置第三晶体管T3-2的第二栅极接入第一电平信号VGLL，使得第三晶体管T3-2的第二栅极电位较低，有助于使第三晶体管T3-2的阈值电压偏正，在第三晶体管T3-2的第一栅极电压不变的情况下，保证第三晶体管T3-2处于关断状态，以避免第三晶体管T3-2未处于完全关断的状态，进而存在较大的漏电而影响第二晶体管T2的第二栅极电压，从而影响第二晶体管T2的驱动能力。

同理，当第一晶体管T1为双栅晶体管，且电压调节模块20包括与第一晶体管T1对应的第一电压调节模块20a时，同样可以设置第一电压调节模块20a中的第三晶体管为双栅晶体管，且该第三晶体管的第一栅极接入第一控制信号，该第三晶体管的第二栅极连接第三晶体管的第一极，使该第三晶体管的第二栅极接入第一电平信号VGLL。

图10是本发明实施例提供的另一种栅极驱动电路的结构示意图。参见图10，可选地，在另一种实施例中，当电压调节模块20中的第三晶体管是双栅晶体管时，还可以设置第三晶体管的第二栅极接入第一控制信号，第三晶体管的第一栅极连接第三晶体管的第一极。

示例性地，当第二晶体管T2为双栅晶体管时，第二电压调节模块20b中的第三晶体管T3-2可以是双栅晶体管，第三晶体管T3-2的第二栅极接入第一控制信号A1-2，第三晶体管T3-2的第一栅极连接第三晶体管T3-2的第一极，以接入第一电平信号VGLL。下面仍以第二晶体管T2为N型晶体管，第一电平信号VGLL所包括的第一电平是预设低电平为例进行说明。如上述实施例所述，当输出控制模块10控制第二晶体管T2导通时，为提升第二晶体管T2的驱动能力，需要抬高第二晶体管T2的第二栅极电压，使得第三晶体管T3-2的两端存在电压差，通过设置第三晶体管T3-2的第一栅极接入第一电平信号VGLL，能够使第三晶体管T3-2的阈值电压偏正，在第三晶体管T3-2的第二栅极电压不变的情况下，保证第三晶体管T3-2处于关断状态，以避免第三晶体管T3-2未处于完全关断的状态，进而存在较大的漏电而影响第二晶体管T2的第二栅极电压，从而影响第二晶体管T2的驱动能力。另外，由于第三晶体管T3-2的第二栅极接入第一控制信号A1-2，通过控制第三晶体管T3-2的第二栅极电压，同样可以控制第三晶体管T3-2的导通与关断，使得在第二晶体管T2关断时第三晶体管T3-2仍然可以响应第一控制信号A1-2导通，使第一电平信号VGLL通过第三晶体管T3-2传输至第二晶体管T2的第二栅极，通过第一电平信号VGLL调节第二晶体管T2的第二栅极电压，以调节第二晶体管T2的阈值电压，有助于确保第二晶体管T2完全关断，从而抑制第二晶体管T2的漏电流。

同理，当第一晶体管T1为双栅晶体管，且电压调节模块20包括与第一晶体管T1对应的第一电压调节模块20a时，同样可以设置第一电压调节模块20a中的第三晶体管为双栅晶体管，且该第三晶体管的第二栅极接入第一控制信号，该第三晶体管的第一栅极连接第三晶体管的第一极，以接入第一电平信号VGLL。

图11是本发明实施例提供的另一种栅极驱动电路的结构示意图。参见图8至图11，当第一晶体管T1和第二晶体管T2均为双栅晶体管时，还可以设置第一晶体管T1和第二晶体管T2中一者的第二栅极连接第一电平信号线30，第一电平信号线30接入第一电平信号VGLL，第一晶体管T1和第二晶体管T2中的另一者的第二栅极连接电压调节模块20。

示例性地，第一晶体管T1的第二栅极连接第一电平信号线30，第二晶体管T2的第二栅极连接电压调节模块20。在第一晶体管T1和第二晶体管T2均为N型晶体管的情况下，第一电平信号VGLL所包括的第一电平是预设低电平。第一电平信号线30可以向第一晶体管T1的第二栅极传输第一电平信号VGLL，以降低第一晶体管T1的第二栅极电压，有助于避免第一晶体管T1无法完全关断而产生的漏电问题，以抑制第一晶体管T1的漏电流。电压调节模块20中的第三晶体管T3-2可以在第二晶体管T2关断时，向第二晶体管T2的第二栅极传输第一电平信号VGLL，有助于确保第二晶体管T2完全关断，从而抑制第二晶体管T2的漏电流，第四晶体管T4-2可以在第二晶体管T2导通时，向第一电容C1-2传输第二时钟信号CK2，以通过第一电容C1-2的耦合作用来抬高第二晶体管T2的第二栅极电压，使第二晶体管T2的阈值电压偏负，从而提升第二晶体管T2的驱动能力。

在第一晶体管T1和第二晶体管T2均为P型晶体管的情况下，第一电平信号VGLL所包括的第一电平是预设高电平。通过第一电平信号线30向第一晶体管T1的第二栅极传输第一电平信号VGLL，同样有助于抑制第一晶体管T1的漏电流。并且，通过设置电压调节模块20，同样有助于在第二晶体管T2关断时，抑制第二晶体管T2的漏电流，并在第二晶体管T2导通时，提升第二晶体管T2的驱动能力。

在其他实施例中，当第一晶体管T1和第二晶体管T2均为双栅晶体管时，可以设置第一晶体管T1和第二晶体管T2中一者的第一栅极和第二栅极相连，第一晶体管T1和第二晶体管T2中的另一者的第二栅极连接电压调节模块20。

示例性地，第一晶体管T1的第一栅极和第二栅极相连，第二晶体管T2的第二栅极连接电压调节模块20。在第一晶体管T1为N型晶体管的情况下，输出控制模块10向第一晶体管T1的第一栅极和第二栅极传输高电平信号时，第一晶体管T1的第一栅极和第二栅极的电平均为高电平，以控制第一晶体管T1导通，第一晶体管T1的第一栅极和第二栅极相连，可以增加第一晶体管T1的栅极控制能力，提升第一晶体管T1的驱动能力。输出控制模块10向第一晶体管T1的第一栅极和第二栅极传输低电平信号时，第一晶体管T1的第一栅极和第二栅极的电平均为低电平，以控制第一晶体管T1关断，第一晶体管T1的第一栅极和第二栅极相连，可以增加第一晶体管T1的栅极控制能力，有助于确保第一晶体管T1完全关断，从而抑制第一晶体管T1的漏电流。同理，在第一晶体管T1为P型晶体管的情况下，输出控制模块10向第一晶体管T1的第一栅极和第二栅极传输低电平信号时，可以控制第一晶体管T1导通，并提升第一晶体管T1的驱动能力。输出控制模块10向第一晶体管T1的第一栅极和第二栅极传输高电平信号时，可以控制第一晶体管T1关断，并抑制第一晶体管T1的漏电流。通过设置电压调节模块20，有助于在第二晶体管T2关断时，抑制第二晶体管T2的漏电流，并在第二晶体管T2导通时，提升第二晶体管T2的驱动能力。

本发明的技术方案中，栅极驱动电路中的输出控制模块的具体结构可以有多种，结合上文各实施例所述的电压调节模块等不同结构，可以组成多种栅极驱动电路。下面以其中的几种为例进行说明。

参见图8，在一种实施例中，栅极驱动电路中的输出控制模块10可以包括：输入单元110、第一输出控制单元120和第二输出控制单元130。输入单元110连接第一节点N1、第二节点N2和栅极驱动电路的输入端，用于根据第一时钟信号CK1、第二电平信号VGH和栅极驱动电路的输入端的信号，即起始信号IN，控制第一节点N1和第二节点N2的信号。第一输出控制单元120连接第一节点N1和第二节点N2，用于根据第二节点N2的信号和第一时钟信号CK1，控制第一节点N1的信号。第二输出控制单元130连接第一节点N1和第二节点N2，用于根据第一节点N1的信号、第二时钟信号CK2和第三电平信号VGL，控制第二节点N2的信号。其中，第一节点N1连接第一晶体管T1的栅极，第二节点N2的信号传输至第二晶体管T2的栅极。第三电平信号VGL复用为第一输出信号，第二时钟信号CK2复用为第二输出信号。

具体地，第二电平信号VGH和第三电平信号VGL中的一者为高电平信号，另一者为低电平信号。栅极驱动电路的输入端接入起始信号IN。输入单元110根据第一时钟信号CK1、第二电平信号VGH和栅极驱动电路的输入端的信号，控制第一节点N1和第二节点N2的信号，其含义可以是，输入单元110响应第一时钟信号CK1向第一节点N1传输第二电平信号VGH，并响应第一时钟信号CK1向第二节点N2传输起始信号IN。第一输出控制单元120根据第二节点N2的信号和第一时钟信号CK1，控制第一节点N1的信号，是指第一输出控制单元120可以响应第二节点N2的信号，向第一节点N1传输第一时钟信号CK1。第二输出控制单元130根据第一节点N1的信号、第二时钟信号CK2和第三电平信号VGL，控制第二节点N2的信号，是指第二输出控制单元130可以响应第一节点N1的信号和第二时钟信号CK2，向第二节点N2传输第三电平信号VGL。

当第三电平信号VGL为低电平信号时，通过设置输出控制模块10包括输入单元110、第一输出控制单元120和第二输出控制单元130，可以控制第一节点N1和第二节点N2的信号，从而控制第一晶体管T1和第二晶体管T2交替导通，以在第一晶体管T1导通时，通过第一晶体管T1将第三电平信号VGL传输至栅极驱动电路的输出端O1，使栅极驱动电路输出的栅极驱动信号为低电平信号，在第二晶体管T2导通时，通过第二晶体管T2将第二时钟信号CK2中的高电平信号传输至栅极驱动电路的输出端O1，使栅极驱动电路输出的栅极驱动信号为高电平信号。同理，当第三电平信号VGL为高电平信号时，通过设置输出控制模块10包括输入单元110、第一输出控制单元120和第二输出控制单元130，可以控制第一节点N1和第二节点N2的信号，从而控制第一晶体管T1和第二晶体管T2交替导通，以在第一晶体管T1导通时，通过第一晶体管T1将第三电平信号VGL传输至栅极驱动电路的输出端O1，使栅极驱动电路输出的栅极驱动信号为高电平信号，在第二晶体管T2导通时，通过第二晶体管T2将第二时钟信号CK2中的低电平信号传输至栅极驱动电路的输出端O1，使栅极驱动电路输出的栅极驱动信号为低电平信号。

参见图8至图11，进一步地，在一种实施例中，可以设置输出控制模块10还包括第六晶体管T6，第六晶体管T6连接在第三节点N3和第二节点N2之间，第六晶体管T6保持常开状态，第三节点N3连接第二晶体管T2的栅极，使得第二节点N2的信号通过第六晶体管T6传输至第二晶体管T2的栅极。在其他实施例中，还可以设置第二节点N2直接连接第二晶体管T2的栅极，以使第二节点N2的信号可以直接传输至第二晶体管T2的栅极。

参见图9至图11，在上述实施例的基础上，可选地，第一输出控制单元120包括第七晶体管T7，第七晶体管T7的栅极连接第二节点N2，第七晶体管T7的第一极接入第一时钟信号CK1，第七晶体管T7的第二极连接第一节点N1。第二输出控制单元130包括第八晶体管T8和第九晶体管T9，第八晶体管T8的栅极连接第一节点N1，第八晶体管T8的第一极接入第三电平信号VGL，第八晶体管T8的第二极连接第九晶体管T9的第一极，第九晶体管T9的栅极接入第二时钟信号CK2，第九晶体管T9的第二极连接第二节点N2。输入单元110包括第十五晶体管T15和第十六晶体管T16，第十五晶体管T15的栅极和第十六晶体管T16的栅极均接入第一时钟信号CK1，第十五晶体管T15的第一极接入第二电平信号VGH，第十五晶体管T15的第二极连接第一节点N1，第十六晶体管T16的第一极可作为栅极驱动电路的输入端接入起始信号IN，第十六晶体管T16的第二极连接第二节点N2。该栅极驱动电路还包括第二电容C2和第三电容C3，第二电容C2连接于第一晶体管T1的第一栅极和第一极之间，第三电容C3连接于第二晶体管T2的第一栅极和第二极之间。

参见图9和图10，可选地，第七晶体管T7、第八晶体管T8和第九晶体管T9均为双栅晶体管，第七晶体管T7的第一栅极连接第二节点N2，第八晶体管T8的第一栅极连接第一节点N1，第九晶体管T9的第一栅极接入第二时钟信号CK2，第七晶体管T7的第二栅极、第八晶体管T8的第二栅极和第九晶体管T9的第二栅极均接入第一电平信号VGLL。

具体地，当第七晶体管T7、第八晶体管T8和第九晶体管T9均为N型晶体管时，第一电平信号VGLL为预设低电平信号，第七晶体管T7的第二栅极、第八晶体管T8的第二栅极和第九晶体管T9的第二栅极均接入第一电平信号VGLL，能够降低第七晶体管T7的第二栅极电压、第八晶体管T8的第二栅极电压和第九晶体管T9的第二栅极电压，使第七晶体管T7、第八晶体管T8和第九晶体管T9的阈值电压均偏正，有助于避免第七晶体管T7、第八晶体管T8和第九晶体管T9无法完全关断而产生的漏电问题，以抑制第七晶体管T7、第八晶体管T8和第九晶体管T9的漏电流，从而避免影响第一节点N1、第二节点N2和第三节点N3的电位，有助于确保第一晶体管T1和第二晶体管T2正常工作。

图9和图10示出了第七晶体管T7、第八晶体管T8和第九晶体管T9均为双栅晶体管的情况，在另一种实施例中，还可以仅设置第七晶体管T7为双栅晶体管，第七晶体管T7的第一栅极连接第二节点N2，第七晶体管T7的第二栅极接入第一电平信号VGLL，原因在于，在栅极驱动电路的工作过程中，第七晶体管T7处于关断状态的时间较长，这样有助于改善因第七晶体管T7无法完全关断而产生的漏电问题，以避免影响第一节点N1的电位，有助于确保第一晶体管T1正常工作。在另一种实施例中，还可以仅设置第八晶体管T8和第九晶体管T9均为双栅晶体管，第八晶体管T8的第一栅极连接第一节点N1，第九晶体管T9的第一栅极接入第二时钟信号CK2，第八晶体管T8的第二栅极和第九晶体管T9的第二栅极均接入第一电平信号VGLL，以改善因第八晶体管T8和第九晶体管T9无法完全关断而产生的漏电问题，以避免影响第二节点N2和第三节点N3的电位，有助于确保第二晶体管T2正常工作。

图12是本发明实施例提供的另一种栅极驱动电路的结构示意图。参见图12，可选地，在第一晶体管T1为双栅晶体管的情况下，电压调节模块20包括第一电压调节模块20a，在第二晶体管T2为双栅晶体管的情况下，电压调节模块20包括第二电压调节模块20b。第一输出信号可为固定电压信号，第二输出信号可为第二时钟信号CK2。第一输出信号和第一电平信号VGLL的极性可相同，第一电平信号VGLL的绝对值大于或等于第一输出信号的绝对值。第二晶体管T2的第一栅极的信号，或，与第二晶体管T2的第一栅极的信号的高低变化同步的信号或第一时钟信号CK1可复用为第一电压调节模块20a中的第一控制信号A1-1。第二节点N2的信号、第三节点N3的信号或第一时钟信号CK1复用为第一电压调节模块20a中的第一控制信号A1-1。第一晶体管T1的第一栅极的信号，或，与第一晶体管T1的第一栅极的信号的高低变化同步的信号可复用为第一电压调节模块20a中的第二控制信号A2-1。第一节点N1的信号复用为第一电压调节模块20a中的第二控制信号A2-1。第二时钟信号CK2或第二电平信号VGH复用为第一电压调节模块20a和第二电压调节模块20b中的预设信号。第一晶体管T1的第一栅极的信号，或，与第一晶体管T1的第一栅极的信号的高低变化同步的信号或第一时钟信号CK1可复用为第二电压调节模块20b中的第一控制信号A1-2。第一节点N1的信号或第一时钟信号CK1复用为第二电压调节模块20b中的第一控制信号A1-2。第二晶体管T2的第一栅极的信号，或，与第二晶体管T2的第一栅极的信号的高低变化同步的信号可复用为第二电压调节模块20b中的第二控制信号A2-2。第二节点N2的信号或第三节点N3的信号复用为第二电压调节模块20b中的第二控制信号A2-2。第一控制信号和第二控制信号复用与输出控制模块10连接的信号线上的信号或输出控制模块10内的节点的信号，可减少从外部芯片引入信号线的数量。

栅极驱动电路中的各个晶体管，可以同为N型晶体管，也可以同为P型晶体管。示例性地，当栅极驱动电路中的各个晶体管同为N型晶体管时，第一电平信号VGLL为预设低电平信号，第二电平信号VGH为预设高电平信号，第三电平信号VGL为低电平信号。当输出控制模块10控制第一晶体管T1关断，第二晶体管T2导通时，第二时钟信号CK2中的高电平信号通过第二晶体管T2传输至栅极驱动电路的输出端O1，栅极驱动电路输出的栅极驱动信号为高电平信号。第一节点N1的信号为低电平信号，第二节点N2和第三节点N3的信号为高电平信号。第一电压调节模块20a中的第三晶体管T3-1响应第二节点N2的信号、第三节点N3的信号或第一时钟信号CK1中的高电平信号而导通，使第一电平信号VGLL通过第三晶体管T3-1传输至第一晶体管T1的第二栅极，以减小第一晶体管T1的第二栅极电压，使第一晶体管T1的阈值电压偏正，有助于确保第一晶体管T1完全关断，从而抑制第一晶体管T1的漏电流，减小第一晶体管T1因漏电流而产生的功耗，并改善栅极驱动信号的波形失真问题。

当输出控制模块10控制第一晶体管T1导通，第二晶体管T2关断时，第三电平信号VGL通过第一晶体管T1传输至栅极驱动电路的输出端O1，栅极驱动电路输出的栅极驱动信号为低电平信号。第一节点N1的信号为高电平信号，第二节点N2和第三节点N3的信号为低电平信号。第一电压调节模块20a中的第四晶体管T4-1响应第一节点N1的信号而导通，使第二时钟信号CK2通过第四晶体管T4-1传输至第一电容C1-1，以在第二时钟信号CK2的电平由低电平跳变至高电平时，通过第一电容C1-1对第一晶体管T1的第二栅极的电位进行耦合，以抬高第一晶体管T1的第二栅极电压，使第一晶体管T1的阈值电压偏负，从而提升第一晶体管T1的驱动能力，并改善栅极驱动信号的波形失真问题。

同理，第二电压调节模块20b对第二晶体管T2的作用，与第一电压调节模块20a对第一晶体管T1的作用类似，具体可参照上述实施例进行理解，不再赘述。另外，当栅极驱动电路中的各个晶体管同为P型晶体管时，可以设置第一电平信号VGLL为预设高电平信号，第二电平信号VGH为预设低电平信号，第三电平信号VGL为高电平信号，原理同前。

图13是本发明实施例提供的另一种栅极驱动电路的结构示意图。参见图13，在另一种实施例中，栅极驱动电路中的输出控制模块10可以包括：输入单元110、第一输出控制单元120和第二输出控制单元130。输入单元110连接第一节点N1、第二节点N2和栅极驱动电路的输入端，用于根据第一时钟信号CK1、第三电平信号VGL和栅极驱动电路的输入端的信号，即起始信号IN，控制第一节点N1和第二节点N2的信号。第一输出控制单元120连接第三节点N3、第一节点N1和第二节点N2，用于根据第二时钟信号CK2、第一节点N1的信号、第二节点N2的信号和第三电平信号VGL，控制第三节点N3的信号。其中，第三节点N3连接第一晶体管T1的栅极。第二输出控制单元130连接第四节点N4和第三节点N3，用于根据第三节点N3的信号、第四节点N4的信号、第三电平信号VGL和第二时钟信号CK2，控制第四节点N4的信号。其中，第四节点N4连接第二晶体管T2的栅极，第二节点N2的信号传输至第二晶体管T2的栅极。第三电平信号VGL复用为第一输出信号，第二电平信号VGH复用为第二输出信号。

具体地，第二电平信号VGH和第三电平信号VGL中的一者为高电平信号，另一者为低电平信号。栅极驱动电路的输入端接入起始信号IN。输入单元110根据第一时钟信号CK1、第三电平信号VGL和栅极驱动电路的输入端的信号，控制第一节点N1和第二节点N2的信号，其含义可以是，输入单元110响应起始信号IN向第一节点N1传输第三电平信号VGL，并响应第一时钟信号CK1向第二节点N2传输起始信号IN。第一输出控制单元120根据第二时钟信号CK2、第一节点N1的信号、第二节点N2的信号和第三电平信号VGL，控制第三节点N3的信号，是指第一输出控制单元120可以响应第一节点N1的信号向第三节点N3传输第二时钟信号CK2，并响应第二节点N2的信号向第三节点N3传输第三电平信号VGL。第二输出控制单元130根据第三节点N3的信号、第四节点N4的信号、第三电平信号VGL和第二时钟信号CK2，控制第四节点N4的信号，是指第二输出控制单元130可以响应第三节点N3和第四节点N4的信号，通过第三电平信号VGL和第二时钟信号CK2控制第四节点N4的信号。

通过设置输出控制模块10包括输入单元110、第一输出控制单元120和第二输出控制单元130，可以控制第一节点N1、第二节点N2、第三节点N3和第四节点N4的信号，从而控制第一晶体管T1和第二晶体管T2交替导通，以在第一晶体管T1导通时，通过第一晶体管T1将第三电平信号VGL传输至栅极驱动电路的输出端O1，在第二晶体管T2导通时，通过第二晶体管T2将第二电平信号VGH传输至栅极驱动电路的输出端O1，使栅极驱动电路输出高电平和低电平相交替的栅极驱动信号。

继续参见图13，在上述实施例的基础上，可选地，输出控制模块10还包括第十晶体管T10，第十晶体管T10连接在第二节点N2和第四节点N4之间，第十晶体管T10保持常开状态，使得第二节点N2的信号通过第十晶体管T10传输至第二晶体管T2的栅极。在其他实施例中，还可以设置第二节点N2直接连接第二晶体管T2的栅极，以使第二节点N2的信号可以直接传输至第二晶体管T2的栅极。

图14是本发明实施例提供的另一种栅极驱动电路的结构示意图。图15是本发明实施例提供的另一种栅极驱动电路的结构示意图。参见图14和图15，在上述实施例的基础上，可选地，输入单元110包括第十七晶体管T17和第十八晶体管T18。第十七晶体管T17的栅极和第十八晶体管T18的第一极作为栅极驱动电路的输入端接入起始信号IN，第十七晶体管T17的第一极接入第三电平信号VGL，第十七晶体管T17的第二极连接第一节点N1，第十八晶体管T18的栅极接入第一时钟信号CK1，第十八晶体管T18的第二极连接第二节点N2。第一输出控制单元120包括第十九晶体管T19、第二十晶体管T20和第四电容C4。第十九晶体管T19的栅极连接第一节点N1，第十九晶体管T19的第一极接入第二时钟信号CK2，第十九晶体管T19的第二极连接第三节点N3。第二十晶体管T20的栅极连接第二节点N2，第二十晶体管T20的第一极接入第三电平信号VGL，第二十晶体管T20的第二极连接第三节点N3。第四电容C4连接于第十九晶体管T19的栅极和第一极之间。第二输出控制单元130包括第二十一晶体管T21、第二十二晶体管T22和第五电容C5。第二十一晶体管T21的栅极连接第三节点N3，第二十一晶体管T21的第一极接入第三电平信号VGL，第二十二晶体管T22的栅极连接第四节点N4，第二十二晶体管T22的第一极接入第二时钟信号CK2，第二十二晶体管T22的第二极连接第二十一晶体管T21的第二极。第五电容C5连接于第二十二晶体管T22的栅极和第二极之间。

参见图15，可选地，在第一晶体管T1为双栅晶体管的情况下，电压调节模块20包括第一电压调节模块20a，在第二晶体管T2为双栅晶体管的情况下，电压调节模块20包括第二电压调节模块20b。第一时钟信号CK1复用为第一电压调节模块20a中的第一控制信号A1-1和第二电压调节模块20b中的第一控制信号A1-2。第一节点N1的信号复用为第一电压调节模块20a中的第二控制信号A2-1。第二时钟信号CK2或第二电平信号VGH复用为第一电压调节模块20a和第二电压调节模块20b中的预设信号。第二节点N2或第四节点N4的信号复用为第二电压调节模块20b中的第二控制信号A2-2。

栅极驱动电路中的各个晶体管，可以同为N型晶体管，也可以同为P型晶体管。示例性地，当栅极驱动电路中的各个晶体管同为N型晶体管时，第一电平信号VGLL为预设低电平信号，第二电平信号VGH为预设高电平信号，第三电平信号VGL为低电平信号。当输出控制模块10控制第一晶体管T1关断，第二晶体管T2导通时，第二电平信号VGH通过第二晶体管T2传输至栅极驱动电路的输出端O1，栅极驱动电路输出的栅极驱动信号为高电平信号。第二节点N2和第四节点N4的信号为高电平信号，第二电压调节模块20b中的第四晶体管T4-2响应第二节点N2或第四节点N4的信号而导通，使第二时钟信号CK2通过第四晶体管T4-2传输至第一电容C1-2，以在第二时钟信号CK2的电平由低电平跳变至高电平时，通过第一电容C1-2对第二晶体管T2的第二栅极的电位进行耦合，以抬高第二晶体管T2的第二栅极电压，使第二晶体管T2的阈值电压偏负，从而提升第二晶体管T2的驱动能力，并改善栅极驱动信号的波形失真问题。

当输出控制模块10控制第一晶体管T1导通，第二晶体管T2关断时，第三电平信号VGL通过第一晶体管T1传输至栅极驱动电路的输出端O1，栅极驱动电路输出的栅极驱动信号为低电平信号。第二节点N2和第四节点N4的信号为低电平信号，第二电压调节模块20b中的第三晶体管T3-2响应第一时钟信号CK1中的高电平信号而导通，使第一电平信号VGLL通过第三晶体管T3-2传输至第二晶体管T2的栅极，以减小第二晶体管T2的第二栅极电压，使第二晶体管T2的阈值电压偏正，有助于确保第二晶体管T2完全关断，从而抑制第二晶体管T2的漏电流，减小第二晶体管T2因漏电流而产生的功耗，并改善栅极驱动信号的波形失真问题。

同理，第一电压调节模块20a对第一晶体管T1的作用，与第二电压调节模块20b对第二晶体管T2的作用类似，具体可参照上述实施例进行理解，不再赘述。另外，当栅极驱动电路中的各个晶体管同为P型晶体管时，可以设置第一电平信号VGLL为预设高电平信号，第二电平信号VGH为预设低电平信号，第三电平信号VGL为高电平信号，原理同前。

图16是本发明实施例提供的另一种栅极驱动电路的结构示意图。参见图16，在另一种实施例中，栅极驱动电路中的输出控制模块10可以包括：输入单元110、第一输出控制单元120、第二输出控制单元130、第三输出控制单元140和第四输出控制单元150。输入单元110连接第一节点N1、第二节点N2和栅极驱动电路的输入端，用于根据第一时钟信号CK1、第二电平信号VGH和栅极驱动电路的输入端的信号，即起始信号IN，控制第一节点N1和第二节点N2的信号。第一输出控制单元120连接第一节点N1和第二节点N2，用于根据第二节点N2的信号和第一时钟信号CK1，控制第一节点N1的信号。第二输出控制单元130连接第三节点N3和第四节点N4，用于根据第三节点N3的信号和第二时钟信号CK2，控制第四节点N4的信号。其中，第一节点N1的信号传输至第三节点N3，第四节点N4的信号传输至第一晶体管T1的栅极。第三输出控制单元140连接第五节点N5和第六节点N6，用于根据第五节点N5的信号、第六节点N6的信号、第三电平信号VGL和第二时钟信号CK2，控制第六节点N6的信号。其中，第一节点N1的信号传输至第五节点N5，第二节点N2的信号传输至第六节点N6，第六节点N6连接第二晶体管T2的栅极。第四输出控制单元150连接第七节点N7和第二节点N2，用于根据第二节点N2的信号和第三电平信号VGL，控制第七节点N7的信号。其中，第四节点N4的信号传输至第七节点N7，第七节点N7连接第一晶体管T1的栅极。第三电平信号VGL复用为第一输出信号，第二电平信号VGH复用为第二输出信号。

具体地，第二电平信号VGH和第三电平信号VGL中的一者为高电平信号，另一者为低电平信号。栅极驱动电路的输入端接入起始信号IN。输入单元110根据第一时钟信号CK1、第二电平信号VGH和栅极驱动电路的输入端的信号，控制第一节点N1和第二节点N2的信号，其含义可以是，输入单元110响应第一时钟信号CK1向第一节点N1传输第二电平信号VGH，并响应第一时钟信号CK1向第二节点N2传输起始信号IN。第一输出控制单元120根据第二节点N2的信号和第一时钟信号CK1，控制第一节点N1的信号，是指第一输出控制单元120可以响应第二节点N2的信号，向第一节点N1传输第一时钟信号CK1。第二输出控制单元130根据第三节点N3的信号和第二时钟信号CK2，控制第四节点N4的信号，是指第二输出控制单元130可以响应第三节点N3和第四节点N4的信号，通过第二时钟信号CK2控制第四节点N4的信号。第三输出控制单元140根据第五节点N5的信号、第六节点N6的信号、第三电平信号VGL和第二时钟信号CK2，控制第六节点N6的信号，是指第三输出控制单元140可以响应第五节点N5和第六节点N6的信号，通过第三电平信号VGL和第二时钟信号CK2控制第六节点N6的信号。第四输出控制单元150根据第二节点N2的信号和第三电平信号VGL，控制第七节点N7的信号，是指第四输出控制单元150可以响应第二节点N2的信号，向第七节点N7传输第三电平信号VGL。

继续参见图16，在上述实施例的基础上，可选地，输出控制模块10还包括第十一晶体管T11，第十一晶体管T11的第一极连接第一节点N1，第十一晶体管T11的第二极连接第三节点N3，第十一晶体管T11保持常开状态，以使第一节点N1的信号通过第十一晶体管T11传输至第三节点N3。在其他实施例中，还可以设置第一节点N1直接连接第三节点N3，以使第一节点N1的信号能够直接传输至第三节点N3。

进一步地，输出控制模块10还包括第十二晶体管T12，第十二晶体管T12连接在第四节点N4和第七节点N7之间，第十二晶体管T12保持常开状态，以使第四节点N4的信号通过第十二晶体管T12传输至第一晶体管T1的栅极。在其他实施例中，还可以设置第四节点N4直接连接第一晶体管T1的栅极，以使第四节点N4的信号能够直接传输至第一晶体管T1的栅极。

进一步地，输出控制模块10还包括第十三晶体管T13，第十三晶体管T13的第一极连接第十一晶体管T11的第二极，第十三晶体管T13的第二极连接第五节点N5，第十三晶体管T13保持常开状态，以使第一节点N1的信号通过第十三晶体管T13传输至第五节点N5。在其他实施例中，还可以设置第一节点N1直接连接第五节点N5，以使第一节点N1的信号能够直接传输至第五节点N5。

进一步地，输出控制模块10还包括第十四晶体管T14，第十四晶体管T14连接在第二节点N2和第六节点N6之间，第十四晶体管T14保持常开状态，以使第二节点N2的信号通过第十四晶体管T14传输至第六节点N6。在其他实施例中，还可以设置第二节点N2直接连接第六节点N6，以使第二节点N2的信号能够直接传输至第六节点N6。

图17是本发明实施例提供的另一种栅极驱动电路的结构示意图。参见图17，在上述实施例的基础上，可选地，输入单元110包括第二十三晶体管T23和第二十四晶体管T24。第二十三晶体管T23的栅极接入第一时钟信号CK1，第二十三晶体管T23的第一极接入第二电平信号VGH，第二十三晶体管T23的第二极连接第一节点N1。第二十四晶体管T24的栅极接入第一时钟信号CK1，第二十四晶体管T24的第一极接入起始信号IN，第二十四晶体管T24的第二极连接第二节点N2。第一输出控制单元120包括第二十五晶体管T25，第二十五晶体管T25的栅极连接第二节点N2，第二十五晶体管T25的第一极接入第一时钟信号CK1，第二十五晶体管T25的第二极连接第一节点N1。第二输出控制单元130包括第二十六晶体管T26和第六电容C6。第二十六晶体管T26的栅极连接第三节点N3，第二十六晶体管T26的第一极接入第二时钟信号CK2，第二十六晶体管T26的第二极连接第四节点N4，第六电容C6连接于第三节点N3和第四节点N4之间。第三输出控制单元140包括第二十七晶体管T27、第二十八晶体管T28和第七电容C7。第二十七晶体管T27的栅极连接第五节点N5，第二十七晶体管T27的第一极接入第三电平信号VGL，第二十八晶体管T28的栅极连接第六节点N6，第二十八晶体管T28的第一极接入第二时钟信号CK2，第二十八晶体管T28的第二极连接第二十七晶体管T27的第二极。第七电容C7连接于第二十八晶体管T28的栅极和第二极之间。第四输出控制单元150包括第二十九晶体管T29，第二十九晶体管T29的栅极连接第二节点N2，第二十九晶体管T29的第一极接入第三电平信号VGL，第二十九晶体管T29的第二极连接第七节点N7。

其中，在栅极驱动电路中的各个晶体管均为N型晶体管的情况下，当第二十六晶体管T26响应第三节点N3的高电平信号导通时，第二时钟信号CK2通过第二十六晶体管T26传输至第四节点N4，由于第六电容C6具有耦合作用，能够根据第四节点N4的第二时钟信号CK2的电平跳变对第三节点N3的信号进行耦合，将第三节点N3的信号电平耦合至高于高电平的极高电平，以增大第二十六晶体管T26的导通程度，保证第二十六晶体管T26将第二时钟信号CK2传输至第四节点N4，从而控制第一晶体管T1的第一栅极电压，使第一晶体管T1正常工作。通过设置第十一晶体管T11和第十三晶体管T13，有助于通过第十一晶体管T11阻隔第三节点N3的极高电平，以避免第三节点N3的极高电平向第二十三晶体管T23和第二十五晶体管T25传输，从而影响第二十三晶体管T23和第二十五晶体管T25工作，并通过第十三晶体管T13阻隔第三节点N3的极高电平，以避免第三节点N3的极高电平向第五节点N5传输，对第二十七晶体管T27造成损伤，影响第二十七晶体管T27工作。另外，当输出控制模块10控制第二晶体管T2导通时，第六节点N6的信号为高电平信号，使第二十八晶体管T28导通，第二时钟信号CK2通过第二十八晶体管T28传输至第七电容C7，由于第七电容C7具有耦合作用，能够根据第二十八晶体管T28的第二极的第二时钟信号CK2的电平跳变，对第六节点N6的信号进行耦合，将第六节点N6的信号电平耦合至高于高电平的极高电平，以增大第二晶体管T2的导通程度，以保证第二电平信号VGH能够通过第二晶体管T2传输至栅极驱动电路的输出端O1。通过设置第十四晶体管T14，有助于通过第十四晶体管T14阻隔第六节点N6的极高电平，以避免第六节点N6的极高电平向第二十四晶体管T24、第二十八晶体管T28和第二十九晶体管T29传输，从而影响第二十四晶体管T24、第二十八晶体管T28和第二十九晶体管T29工作。在栅极驱动电路中的各个晶体管均为P型晶体管的情况下，上述晶体管及电容同样能够达到类似的作用，具体原理不再赘述。

继续参见图17，可选地，第一控制信号包括第一时钟信号CK1，预设信号包括第二时钟信号CK2，第一时钟信号CK1和第二时钟信号CK2的频率相同，相位相反。进一步地，在第一晶体管T1为双栅晶体管的情况下，电压调节模块20包括第一电压调节模块20a，在第二晶体管T2为双栅晶体管的情况下，电压调节模块20包括第二电压调节模块20b。第一时钟信号CK1复用为第一电压调节模块20a中的第一控制信号A1-1和第二电压调节模块20b中的第一控制信号A1-2。第一节点N1的信号、第三节点N3的信号或第五节点N5的信号复用为第一电压调节模块20a中的第二控制信号A2-1。第二时钟信号CK2或第二电平信号VGH复用为第一电压调节模块20a和第二电压调节模块20b中的预设信号。第二晶体管T2的第一栅极的信号或与第二晶体管T2的第一栅极的信号的高低变化同步的信号复用为第二电压调节模块20b中的第二控制信号A2-2。第二节点N2的信号或第六节点N6的信号复用为第二电压调节模块20b中的第二控制信号A2-2。

图18是本发明实施例提供的一种栅极驱动电路的驱动时序示意图。该驱动时序可适用于驱动图16和图17所示的栅极驱动电路工作。下面结合图17和图18，以栅极驱动电路中的各个晶体管均是N型晶体管为例，对栅极驱动电路的工作原理进行说明。其中，第一电平信号VGLL为预设低电平信号，第二电平信号VGH为预设高电平信号，第三电平信号VGL为低电平信号。

在t0阶段，起始信号IN为高电平信号，第一晶体管T1关断，第二晶体管T2导通，第二电平信号VGH通过第二晶体管T2传输至栅极驱动电路的输出端O1，栅极驱动电路输出的栅极驱动信号Vout为高电平信号。第二节点N2和第六节点N6的信号均为高电平信号。第二电压调节模块20b中的第四晶体管T4-2响应第二节点N2或第六节点N6的信号而导通，使第二时钟信号CK2通过第四晶体管T4-2传输至第一电容C1-2，以在第二时钟信号CK2的电平由低电平跳变至高电平时，通过第一电容C1-2对第二晶体管T2的第二栅极的电位进行耦合，以抬高第二晶体管T2的第二栅极电压，使第二晶体管T2的阈值电压偏负，从而提升第二晶体管T2的驱动能力，并改善栅极驱动信号的波形失真问题。

在t1阶段，第一晶体管T1保持关断，第二晶体管T2保持导通，栅极驱动电路输出的栅极驱动信号Vout仍为高电平信号。起始信号IN的下降沿和第一时钟信号CK1的上升沿到来，第二十三晶体管T23和第一电压调节模块20a中的第三晶体管T3-1导通，第一电平信号VGLL通过第三晶体管T3-1传输至BGU节点，对BGU节点的电压进行复位，第一节点N1、第三节点N3和第五节点N5输入第二电平信号VGH，第一节点N1、第三节点N3和第五节点N5的信号均为高电平信号，第一电压调节模块20a中的第四晶体管T4-1响应第一节点N1、第三节点N3或第五节点N5的信号而导通，第二时钟信号CK2中的低电平传输至第一电压调节模块20a中的第一电容C1-1的第一极，对第一电容C1-1的第一极电压进行复位。

在t2阶段，起始信号IN为低电平信号，第二晶体管T2由导通状态变为关断状态，第一晶体管T1由关断状态变为导通状态，第三电平信号VGL通过第一晶体管T1传输至栅极驱动电路的输出端O1，栅极驱动电路输出的栅极驱动信号Vout由高电平信号变为低电平信号。在第一晶体管T1导通之后，第一节点N1、第三节点N3和第五节点N5的信号均为高电平信号，第一电压调节模块20a中的第四晶体管T4-1响应第一节点N1、第三节点N3或第五节点N5的信号而导通，将第二时钟信号CK2传输至第一电容C1-1的第一极。当第一电压调节模块20a中的第三晶体管T3-1响应第一时钟信号CK1中的低电平而关断时，第二时钟信号CK2由低电平跳变至高电平，第一电容C1-1能够响应第二时钟信号CK2的电平跳变对BGU节点的电位进行耦合，以抬高BGU节点的电压，使第一晶体管T1的阈值电压偏负，从而提升第一晶体管T1的驱动能力，使得栅极驱动电路输出的栅极驱动信号Vout迅速由高电平信号下降至低电平信号，有助于降低栅极驱动信号Vout的波形延迟，从而改善栅极驱动信号的波形失真问题。同时，第二节点N2和第六节点N6的信号均为低电平信号。第二电压调节模块20b中的第四晶体管T4-2响应第二节点N2或第六节点N6的信号而关断，当第三晶体管T3-2响应第一时钟信号CK1中的高电平而导通时，第一电平信号VGLL通过第三晶体管T3-2传输至BGD节点，并通过第一电容C1-2维持BGD节点的电压，使第二晶体管T2的第二栅极传输第一电平信号VGLL，以减小第二晶体管T2的第二栅极电压，使第二晶体管T2的阈值电压偏正，有助于确保第二晶体管T2完全关断，从而抑制第二晶体管T2的漏电流，减小第二晶体管T2因漏电流而产生的功耗，并改善栅极驱动信号的波形失真问题。

在t3阶段，起始信号IN的上升沿和第一时钟信号CK1的上升沿到来，第二十四晶体管T24和第二电压调节模块20b中的第三晶体管T3-2导通，第一电平信号VGLL通过第三晶体管T3-2传输至BGD节点，对BGD节点的电压进行复位，第二节点N2和第六节点N6输入第二电平信号VGH，第二节点N2和第六节点N6的信号均为高电平信号，第二电压调节模块20b中的第四晶体管T4-2响应第二节点N2或第六节点N6的信号而导通，第二时钟信号CK2中的低电平传输至第一电容C1-2的第一极，对第一电容C1-2的第一极电压进行复位。

在t4阶段，起始信号IN为高电平信号，第一晶体管T1由导通状态变为关断状态，第二晶体管T2由关断状态变为导通状态，第二电平信号VGH通过第二晶体管T2传输至栅极驱动电路的输出端O1，栅极驱动电路输出的栅极驱动信号Vout由低电平信号变为高电平信号。在第二晶体管T2导通之后，第二节点N2和第六节点N6的信号均为高电平信号，第二电压调节模块20b中的第四晶体管T4-2响应第二节点N2或第六节点N6的信号而导通，将第二时钟信号CK2传输至第一电容C1-2的第一极。当第二电压调节模块20b中的第三晶体管T3-2响应第一时钟信号CK1中的低电平而关断时，第二时钟信号CK2由低电平跳变至高电平，第一电容C1-2能够响应第二时钟信号CK2的电平跳变对BGD节点的电位进行耦合，以抬高BGD节点的电压，使第二晶体管T2的阈值电压偏负，从而提升第二晶体管T2的驱动能力，使得栅极驱动电路输出的栅极驱动信号Vout迅速由低电平信号上升至高电平信号，有助于降低栅极驱动信号Vout的波形延迟，从而改善栅极驱动信号的波形失真问题。同时，第一节点N1、第三节点N3和第五节点N5的信号均为低电平信号，第一电压调节模块20a中的第四晶体管T4-1响应第一节点N1、第三节点N3或第五节点N5的信号而关断，当第三晶体管T3-1响应第一时钟信号CK1中的高电平而导通时，第一电平信号VGLL通过第三晶体管T3-1传输至BGU节点，并通过第一电容C1-1维持BGU节点的电压，使第一晶体管T1的第二栅极传输第一电平信号VGLL，以减小第一晶体管T1的第二栅极电压，使第一晶体管T1的阈值电压偏正，有助于确保第一晶体管T1完全关断，从而抑制第一晶体管T1的漏电流，减小第一晶体管T1因漏电流而产生的功耗，并改善栅极驱动信号的波形失真问题。

当栅极驱动电路中的各个晶体管均是P型晶体管时，第一电平信号VGLL为预设高电平信号，第二电平信号VGH为预设低电平信号，第三电平信号VGL为高电平信号，栅极驱动电路的具体工作原理与上述实施例类似，不再赘述。

图19是本发明实施例提供的一种漏电流和栅极驱动信号波形对比图。

其中，坐标横轴表示时间t，坐标纵轴分别为漏电流Id和栅极驱动电路的输出端输出的栅极驱动信号Vout，漏电流Id的单位为安培A，栅极驱动信号Vout的单位为伏特V。结合图17和图19，Id1表示本发明的技术方案中第一晶体管T1的漏电流，Id2表示现有技术中的栅极驱动电路的输出晶体管的漏电流。当第一晶体管T1和现有技术中的栅极驱动电路的输出晶体管均为N型晶体管时，现有技术中的栅极驱动电路的输出晶体管的阈值电压偏负，其漏电流较大，而本发明的技术方案能够将第一晶体管T1的漏电流Id1大幅度减小。Vout1表示本发明的技术方案中，栅极驱动电路输出的栅极驱动信号中的高电平信号，Vout2表示现有技术中，栅极驱动电路输出的栅极驱动信号中的高电平信号，可见，与现有技术相比，本发明实施例提供的栅极驱动电路输出的高电平信号更为稳定。

图20是本发明实施例提供的一种栅极驱动信号波形对比图。其中，坐标横轴表示时间t，坐标纵轴表示栅极驱动电路的输出端输出的栅极驱动信号Vout，Vout1'表示本发明的技术方案中，栅极驱动电路输出的栅极驱动信号中的下降沿波形，Vout2'表示现有技术中，栅极驱动电路输出的栅极驱动信号中的下降沿波形。其中，在Vout1'中，栅极驱动信号的电压由V2减小至V1所需的时间t01≈374.18ns，在Vout2'中，栅极驱动信号的电压由V2减小至V1所需的时间t02≈373.89ns，可见，本发明实施例提供的栅极驱动电路与现有技术中的栅极驱动电路输出的栅极驱动信号的下降沿延迟接近，在减小了第一晶体管T1和第二晶体管T2的漏电流的同时，保证了第一晶体管T1和第二晶体管T2的驱动能力。

在上述各实施例的基础上，在第一晶体管T1和第二晶体管T2中的双栅晶体管为N型晶体管的情况下，第一电平信号VGLL的电位小于或等于第一输出信号和第二输出信号中的最小电位。第一输出信号和第二输出信号中的一者为高电平信号，另一者为低电平信号，第一输出信号和第二输出信号中的最小电位，即为低电平信号的电位。示例性地，参见图17，当第三电平信号VGL作为第一输出信号，第二电平信号VGH作为第二输出信号时，第三电平信号VGL的电位低于第二电平信号VGH的电位，且第一电平信号VGLL的电位小于或等于第三电平信号VGL的电位。第三电平信号VGL对应的电平，可以是正常控制晶体管导通或关断的低电平，例如第三电平信号VGL的电压可以是-5V至-7V左右的电压。第一电平信号VGLL的电平，也即预设低电平，可以是比第三电平信号VGL的电平更偏负的低电平，例如第一电平信号VGLL的电压可以比第三电平信号VGL的电压低0.5V至5V左右。这样设置的原因在于，在通过第一电平信号VGLL调节第一晶体管T1和第二晶体管T2中的双栅晶体管的第二栅极电压时，第一电平信号VGLL的电平越低，可以使该双栅晶体管的阈值电压越偏正，有助于确保该双栅晶体管完全关闭，从而抑制该双栅晶体管的漏电流。在其他实施例中，还可以设置第一电平信号VGLL的电位等于第三电平信号VGL的电位，这样能够将第三电平信号VGL复用为第一电平信号VGLL，以减少显示面板中的信号端的数量。

同理，在第一晶体管T1和第二晶体管T2中的双栅晶体管为P型晶体管的情况下，第一电平信号VGLL的电位大于或等于第一输出信号和第二输出信号中的最大电位。第一输出信号和第二输出信号中的一者为高电平信号，另一者为低电平信号，第一输出信号和第二输出信号中的最大电位，即为高电平信号的电位。示例性地，当第三电平信号VGL作为第一输出信号，第二电平信号VGH作为第二输出信号时，第三电平信号VGL的电位高于第二电平信号VGH的电位，且第一电平信号VGLL的电位大于或等于第三电平信号VGL的电位。第三电平信号VGL对应的电平，可以是正常控制晶体管导通或关断的高电平，例如第三电平信号VGL的电压可以是3.5V至5V左右的电压。第一电平信号VGLL的电平，也即预设高电平，可以是比第三电平信号VGL的电平更高的高电平，例如第一电平信号VGLL的电压可以比第三电平信号VGL的电压高0.5V至5V左右。这样一来，在通过第一电平信号VGLL调节第一晶体管T1和第二晶体管T2中的双栅晶体管的第二栅极电压时，同样有助于确保该双栅晶体管彻底关闭，从而抑制该双栅晶体管的漏电流。在其他实施例中，还可以设置第一电平信号VGLL的电位等于第三电平信号VGL的电位，这样能够将第三电平信号VGL复用为第一电平信号VGLL，以减少显示面板中的信号端的数量。

图21是本发明实施例提供的另一种栅极驱动电路的结构示意图。参见图21，在该栅极驱动电路中，第一电压调节模块20a还包括第五晶体管T5-1，第二电压调节模块20b还包括第五晶体管T5-2。通过在第四晶体管T4-1的栅极和对应的第二控制信号端(即第一节点N1、第三节点N或第五节点N5)之间设置常开状态的第五晶体管T5-1，有助于阻隔第一节点N1、第三节点N3和第五节点N5中的极高电平，以避免该极高电平向第四晶体管T4-1传输，从而影响第四晶体管T4-1工作。通过在第四晶体管T4-2的栅极和对应的第二控制信号端(即第二节点N2或第六节点N6)之间设置常开状态的第五晶体管T5-2，有助于阻隔第二节点N2和第六节点N6中的极高电平，以避免该极高电平向第四晶体管T4-2传输，从而影响第四晶体管T4-2工作。

图22是本发明实施例提供的另一种栅极驱动电路的结构示意图。参见图22，在该栅极驱动电路中，第一电压调节模块20a中的第三晶体管T3-1为双栅晶体管，第三晶体管T3-1的第一栅极接入第一控制信号A1-1，第三晶体管T3-1的第二栅极连接第三晶体管T3-1的第一极，以接入第一电平信号VGLL。第二电压调节模块20b中的第三晶体管T3-2为双栅晶体管，第三晶体管T3-2的第一栅极接入第一控制信号A1-2，第三晶体管T3-2的第二栅极连接第三晶体管T3-2的第一极，以接入第一电平信号VGLL。通过设置第三晶体管T3-1的第二栅极接入第一电平信号VGLL，能够调节第三晶体管T3-1的第二栅极电位，以调节第三晶体管T3-1的阈值电压，在第三晶体管T3-1的第一栅极电压不变的情况下，保证第三晶体管T3-1处于关断状态，以避免第三晶体管T3-1未处于完全关断的状态，进而存在较大的漏电而影响第一晶体管T1的第二栅极电压，从而影响第一晶体管T1的驱动能力。同理，设置第三晶体管T3-2的第二栅极接入第一电平信号VGLL，能够调节第三晶体管T3-2的第二栅极电位，以调节第三晶体管T3-2的阈值电压，在第三晶体管T3-2的第一栅极电压不变的情况下，保证第三晶体管T3-2处于关断状态，以避免第三晶体管T3-2未处于完全关断的状态，进而存在较大的漏电而影响第二晶体管T2的第二栅极电压，从而影响第二晶体管T2的驱动能力。

图23是本发明实施例提供的另一种栅极驱动电路的结构示意图。图23与图17所示的栅极驱动电路相比，区别之处在于，第三输出控制单元140中无需设置第七电容C7，第二十八晶体管T28的栅极接入第二时钟信号CK2，第二十八晶体管T28的第一极连接第二节点N2，以通过第三输出控制单元140响应第五节点N5的信号和第二时钟信号CK2，向第二节点N2传输第三电平信号VGL。另外，栅极驱动电路还包括第八电容C8，第八电容C8的第一极接入第二时钟信号CK2，第八电容C8的第二极连接第六节点N6，第八电容C8能够根据第二时钟信号CK2的电平跳变，对第六节点N6的信号进行耦合。

图24是本发明实施例提供的另一种栅极驱动电路的结构示意图。图24与图23所示的栅极驱动电路相比，区别之处在于，第一电压调节模块20a中的第三晶体管T3-1为双栅晶体管，第三晶体管T3-1的第一栅极接入第一控制信号A1-1，第三晶体管T3-1的第二栅极连接第三晶体管T3-1的第一极，以接入第一电平信号VGLL。第二电压调节模块20b中的第三晶体管T3-2为双栅晶体管，第三晶体管T3-2的第一栅极接入第一控制信号A1-2，第三晶体管T3-2的第二栅极连接第三晶体管T3-2的第一极，以接入第一电平信号VGLL。通过设置第三晶体管T3-1的第二栅极接入第一电平信号VGLL，能够调节第三晶体管T3-1的第二栅极电位，以调节第三晶体管T3-1的阈值电压，在第三晶体管T3-1的第一栅极电压不变的情况下，保证第三晶体管T3-1处于关断状态，以避免第三晶体管T3-1未处于完全关断的状态，进而存在较大的漏电而影响第一晶体管T1的第二栅极电压，从而影响第一晶体管T1的驱动能力。同理，设置第三晶体管T3-2的第二栅极接入第一电平信号VGLL，能够调节第三晶体管T3-2的第二栅极电位，以调节第三晶体管T3-2的阈值电压，在第三晶体管T3-2的第一栅极电压不变的情况下，保证第三晶体管T3-2处于关断状态，以避免第三晶体管T3-2未处于完全关断的状态，进而存在较大的漏电而影响第二晶体管T2的第二栅极电压，从而影响第二晶体管T2的驱动能力。

本发明实施例还提供了一种显示面板，包括上述任意实施例中栅极驱动电路，且栅极驱动电路的数量为多个，多个栅极驱动电路级联连接。该显示面板可以是有机发光二极管(Organic Light-Emitting Diode，OLED)显示面板或微米级发光二极管Micro-LED显示面板等。多个栅极驱动电路级联连接，例如第一级栅极驱动电路的输入端接入起始信号，前一级栅极驱动电路的输出端连接后一级栅极驱动电路的输入端，这样，前一级栅极驱动电路的输出信号可作为下一级栅极驱动电路的输入信号，多级栅极驱动电路可逐级输出时序依次后移的栅极驱动信号。

该显示面板中包括多个像素电路和发光器件，像素电路可由薄膜晶体管和存储电容构成，薄膜晶体管包括驱动晶体管和开关晶体管，当像素电路中的开关晶体管导通时，可以将数据电压传输至存储电容，通过存储电容来存储数据电压，以使驱动晶体管能够根据存储电容存储的数据电压产生驱动电流，进而驱动发光器件进行发光显示。栅极驱动电路输出的栅极驱动信号，可用于驱动像素电路中的开关晶体管工作。

本发明实施例提供的显示面板，包括本发明任意实施例中的栅极驱动电路，因此具有栅极驱动电路相应的功能模块及有益效果，这里不再赘述。

应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发明中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本发明的技术方案所期望的结果，本文在此不进行限制。

上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。

Claims (19)

1.一种栅极驱动电路，其特征在于，包括：

输出控制模块、第一晶体管、第二晶体管，所述输出控制模块连接至所述第一晶体管的栅极和所述第二晶体管的栅极，所述第一晶体管的第一极接入第一输出信号，所述第一晶体管的第二极连接所述栅极驱动电路的输出端，所述第二晶体管的第一极接入第二输出信号，所述第二晶体管的第二极连接所述栅极驱动电路的输出端，所述输出控制模块用于控制所述第一晶体管和所述第二晶体管交替导通，以将所述第一输出信号和所述第二输出信号交替传输至所述栅极驱动电路的输出端；其中，所述第一晶体管和所述第二晶体管中的至少一者为双栅晶体管，所述双栅晶体管的第一栅极连接所述输出控制模块；

至少一个电压调节模块，连接所述双栅晶体管的第二栅极，用于调节所述双栅晶体管的第二栅极电压。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述电压调节模块用于在所述双栅晶体管导通时，调节所述双栅晶体管的第二栅极电压，以提升所述双栅晶体管的驱动能力，和/或，在所述双栅晶体管关断时，调节所述双栅晶体管的第二栅极电压，以抑制所述双栅晶体管的漏电流。

3.根据权利要求1所述的栅极驱动电路，其特征在于，所述电压调节模块的控制端接入第一控制信号，所述电压调节模块的第一端接入第一电平信号，所述电压调节模块的第二端连接所述双栅晶体管的第二栅极，所述电压调节模块用于响应所述第一控制信号，在所述双栅晶体管关断时向所述双栅晶体管的第二栅极传输所述第一电平信号，以抑制所述双栅晶体管的漏电流；

优选地，所述电压调节模块包括第三晶体管，所述第三晶体管的栅极接入所述第一控制信号，所述第三晶体管的第一极接入所述第一电平信号，所述第三晶体管的第二极连接所述双栅晶体管的第二栅极。

4.根据权利要求1所述的栅极驱动电路，其特征在于，所述电压调节模块的控制端接入第二控制信号，所述电压调节模块的第一端接入预设信号，所述电压调节模块的第二端连接所述双栅晶体管的第二栅极，所述电压调节模块用于响应所述第二控制信号，在所述双栅晶体管导通时通过所述预设信号调节所述双栅晶体管的第二栅极电压，以提升所述双栅晶体管的驱动能力；

优选地，所述电压调节模块包括第四晶体管，所述第四晶体管的栅极接入所述第二控制信号，所述第四晶体管的第一极接入所述预设信号，所述第四晶体管用于响应所述第二控制信号向所述双栅晶体管的第二栅极传输与所述预设信号相关的信号。

5.根据权利要求4所述的栅极驱动电路，其特征在于，所述电压调节模块还包括第一电容，所述第一电容连接在所述第四晶体管的第二极和所述双栅晶体管的第二栅极之间。

6.根据权利要求4所述的栅极驱动电路，其特征在于，所述电压调节模块还包括第五晶体管，所述第二控制信号经所述第五晶体管接入所述第四晶体管的栅极，所述第五晶体管保持常开状态。

7.根据权利要求1所述的栅极驱动电路，其特征在于，所述电压调节模块包括：

第一电压调节单元，所述第一电压调节单元的控制端接入第一控制信号，所述第一电压调节单元的第一端接入第一电平信号，所述第一电压调节单元的第二端连接所述双栅晶体管的第二栅极，所述第一电压调节单元用于响应所述第一控制信号，在所述双栅晶体管关断时向所述双栅晶体管的第二栅极传输所述第一电平信号；

第二电压调节单元，所述第二电压调节单元的控制端接入第二控制信号，所述第二电压调节单元的第一端接入预设信号，所述第二电压调节单元的第二端连接所述双栅晶体管的第二栅极，所述第二电压调节单元用于响应所述第二控制信号，在所述双栅晶体管导通时，通过所述预设信号调节所述双栅晶体管的第二栅极电压；

其中，所述第一电平信号的电平包括第一电平；所述预设信号的电平包括第二电平，所述第一电平和所述第二电平中的一者为预设高电平，另一者为预设低电平。

8.根据权利要求7所述的栅极驱动电路，其特征在于，所述第一电压调节单元包括第三晶体管，所述第二电压调节单元包括第四晶体管；

所述第三晶体管的栅极接入所述第一控制信号，所述第三晶体管的第一极接入所述第一电平信号，所述第三晶体管的第二极连接所述双栅晶体管的第二栅极；

所述第四晶体管的栅极接入所述第二控制信号，所述第四晶体管的第一极接入所述预设信号，所述第四晶体管用于响应所述第二控制信号向所述双栅晶体管的第二栅极传输与所述预设信号相关的信号；

优选地，所述第二电压调节单元还包括第一电容，所述第一电容连接在所述第四晶体管的第二电极和所述双栅晶体管的第二栅极之间；

优选地，在所述双栅晶体管为N型晶体管的情况下，所述第一电平为预设低电平，所述第二电平为预设高电平；

在所述双栅晶体管为P型晶体管的情况下，所述第一电平为预设高电平，所述第二电平为预设低电平。

9.根据权利要求7所述的栅极驱动电路，其特征在于，所述第一控制信号包括第一时钟信号，所述预设信号包括第二时钟信号，所述第一时钟信号和所述第二时钟信号的相位相反。

10.根据权利要求3或8所述的栅极驱动电路，其特征在于，所述第三晶体管为双栅晶体管；

所述第三晶体管的第一栅极接入所述第一控制信号，所述第三晶体管的第二栅极接入所述第一电平信号；或者，

所述第三晶体管的第二栅极接入所述第一控制信号，所述第三晶体管的第一栅极接入所述第一电平信号。

11.根据权利要求1-9中任一所述的栅极驱动电路，其特征在于，在所述第一晶体管为所述双栅晶体管的情况下，所述电压调节模块包括第一电压调节模块，所述第一电压调节模块连接所述第一晶体管的第二栅极；

在所述第二晶体管为所述双栅晶体管的情况下，所述电压调节模块包括第二电压调节模块，所述第二电压调节模块连接所述第二晶体管的第二栅极。

12.根据权利要求11所述的栅极驱动电路，其特征在于，所述第一晶体管和所述第二晶体管均为所述双栅晶体管；

所述第一晶体管的第二栅极连接所述第一电压调节模块，且所述第二晶体管的第二栅极连接所述第二电压调节模块。

13.根据权利要求1-9中任一所述的栅极驱动电路，其特征在于，所述第一晶体管和所述第二晶体管均为所述双栅晶体管；

所述第一晶体管和所述第二晶体管中一者的第二栅极连接第一电平信号线，所述第一晶体管和所述第二晶体管中的另一者的第二栅极连接所述电压调节模块；或者，

所述第一晶体管和所述第二晶体管中一者的第一栅极和第二栅极相连，所述第一晶体管和所述第二晶体管中的另一者的第二栅极连接所述电压调节模块。

14.根据权利要求1所述的栅极驱动电路，其特征在于，所述输出控制模块包括：

输入单元，连接第一节点、第二节点和所述栅极驱动电路的输入端，用于根据第一时钟信号、第二电平信号和所述栅极驱动电路的输入端的信号，控制所述第一节点和所述第二节点的信号；

第一输出控制单元，连接所述第一节点和所述第二节点，用于根据所述第二节点的信号和所述第一时钟信号，控制所述第一节点的信号；

第二输出控制单元，连接所述第一节点和所述第二节点，用于根据所述第一节点的信号、第二时钟信号和第三电平信号，控制所述第二节点的信号；其中，所述第一节点连接所述第一晶体管的栅极，所述第二节点的信号传输至所述第二晶体管的栅极；

其中，所述第三电平信号复用为所述第一输出信号，所述第二时钟信号复用为所述第二输出信号；

优选地，所述输出控制模块还包括第六晶体管，所述第六晶体管连接在第三节点和所述第二节点之间，所述第六晶体管保持常开状态，所述第三节点连接所述第二晶体管的栅极，所述第二节点的信号通过所述第六晶体管传输至所述第二晶体管的栅极；

优选地，在所述第一晶体管为所述双栅晶体管的情况下，所述电压调节模块包括第一电压调节模块，所述第一电压调节模块连接所述第一晶体管的第二栅极；在所述第二晶体管为所述双栅晶体管的情况下，所述电压调节模块包括第二电压调节模块，所述第二电压调节模块连接所述第二晶体管的第二栅极；

优选地，所述第二节点的信号、所述第三节点的信号或所述第一时钟信号复用为所述第一电压调节模块中的第一控制信号；所述第一节点的信号复用为所述第一电压调节模块中的第二控制信号；所述第二时钟信号或所述第二电平信号复用为所述第一电压调节模块和所述第二电压调节模块中的预设信号；所述第一节点的信号或所述第一时钟信号复用为所述第二电压调节模块中的第一控制信号，所述第二节点的信号或所述第三节点的信号复用为所述第二电压调节模块中的第二控制信号。

15.根据权利要求14所述的栅极驱动电路，其特征在于，所述第一输出控制单元包括第七晶体管，所述第七晶体管的栅极连接所述第二节点，所述第七晶体管的第一极接入所述第一时钟信号，所述第七晶体管的第二极连接所述第一节点；

所述第二输出控制单元包括第八晶体管和第九晶体管，所述第八晶体管的栅极连接所述第一节点，所述第八晶体管的第一极接入所述第三电平信号，所述第八晶体管的第二极连接所述第九晶体管的第一极，所述第九晶体管的栅极接入所述第二时钟信号，所述第九晶体管的第二极连接所述第二节点；

优选地，所述第七晶体管为双栅晶体管，所述第七晶体管的第一栅极连接所述第二节点，所述第七晶体管的第二栅极接入所述第一电平信号；和/或，

所述第八晶体管和所述第九晶体管均为双栅晶体管，所述第八晶体管的第一栅极连接所述第一节点，所述第九晶体管的第一栅极接入所述第二时钟信号，所述第八晶体管的第二栅极和所述第九晶体管的第二栅极均接入所述第一电平信号。

16.根据权利要求1所述的栅极驱动电路，其特征在于，所述输出控制模块包括：

输入单元，连接第一节点、第二节点和所述栅极驱动电路的输入端，用于根据第一时钟信号、第三电平信号和所述栅极驱动电路的输入端的信号，控制所述第一节点和所述第二节点的信号；

第一输出控制单元，连接第三节点、所述第一节点和所述第二节点，用于根据第二时钟信号、所述第一节点的信号、所述第二节点的信号和所述第三电平信号，控制所述第三节点的信号；其中，所述第三节点连接所述第一晶体管的栅极；

第二输出控制单元，连接第四节点和所述第三节点，用于根据所述第三节点的信号、所述第四节点的信号、所述第三电平信号和所述第二时钟信号，控制所述第四节点的信号；其中，所述第四节点连接所述第二晶体管的栅极，所述第二节点的信号传输至所述第二晶体管的栅极；

其中，所述第三电平信号复用为所述第一输出信号，第二电平信号复用为所述第二输出信号；

优选地，所述输出控制模块还包括第十晶体管，所述第十晶体管连接在所述第二节点和所述第四节点之间，所述第十晶体管保持常开状态，所述第二节点的信号通过所述第十晶体管传输至所述第二晶体管的栅极；

优选地，在所述第一晶体管为所述双栅晶体管的情况下，所述电压调节模块包括第一电压调节模块，所述第一电压调节模块连接所述第一晶体管的第二栅极；在所述第二晶体管为所述双栅晶体管的情况下，所述电压调节模块包括第二电压调节模块，所述第二电压调节模块连接所述第二晶体管的第二栅极；

优选地，所述第一时钟信号复用为所述第一电压调节模块和所述第二电压调节模块中的第一控制信号；所述第一节点的信号复用为所述第一电压调节模块中的第二控制信号；所述第二时钟信号或所述第二电平信号复用为所述第一电压调节模块和所述第二电压调节模块中的预设信号；所述第二节点的信号或所述第四节点的信号复用为所述第二电压调节模块中的第二控制信号。

17.根据权利要求1所述的栅极驱动电路，其特征在于，所述输出控制模块包括：输入单元，连接第一节点、第二节点和所述栅极驱动电路的输入端，用于根据第一时钟信号、第二电平信号和所述栅极驱动电路的输入端的信号，控制所述第一节点和所述第二节点的信号；

第一输出控制单元，连接所述第一节点和所述第二节点，用于根据所述第二节点的信号和所述第一时钟信号，控制所述第一节点的信号；

第二输出控制单元，连接第三节点和第四节点，用于根据所述第三节点的信号和第二时钟信号，控制所述第四节点的信号；其中，所述第一节点的信号传输至所述第三节点，所述第四节点的信号传输至所述第一晶体管的栅极；

第三输出控制单元，连接第五节点和第六节点，用于根据所述第五节点的信号、所述第六节点的信号、第三电平信号和所述第二时钟信号，控制所述第六节点的信号；其中，所述第一节点的信号传输至所述第五节点，所述第二节点的信号传输至所述第六节点，所述第六节点连接所述第二晶体管的栅极；

第四输出控制单元，连接第七节点和所述第二节点，用于根据所述第二节点的信号和所述第三电平信号，控制所述第七节点的信号；其中，所述第四节点的信号传输至所述第七节点，所述第七节点连接所述第一晶体管的栅极；

其中，所述第三电平信号复用为所述第一输出信号，所述第二电平信号复用为所述第二输出信号；

优选地，所述输出控制模块还包括第十一晶体管，所述第十一晶体管的第一极连接所述第一节点，所述第十一晶体管的第二极连接所述第三节点，所述第十一晶体管保持常开状态，所述第一节点的信号通过所述第十一晶体管传输至所述第三节点；

所述输出控制模块还包括第十二晶体管，所述第十二晶体管连接在所述第四节点和所述第七节点之间，所述第十二晶体管保持常开状态，所述第四节点的信号通过所述第十二晶体管传输至所述第一晶体管的栅极；

所述输出控制模块还包括第十三晶体管，所述第十三晶体管的第一极连接所述第十一晶体管的第二极，所述第十三晶体管的第二极连接所述第五节点，所述第十三晶体管保持常开状态，所述第一节点的信号通过所述第十三晶体管传输至所述第五节点；

所述输出控制模块还包括第十四晶体管，所述第十四晶体管连接在所述第二节点和所述第六节点之间，所述第十四晶体管保持常开状态，所述第二节点的信号通过所述第十四晶体管传输至所述第六节点；

优选地，在所述第一晶体管为所述双栅晶体管的情况下，所述电压调节模块包括第一电压调节模块，所述第一电压调节模块连接所述第一晶体管的第二栅极；在所述第二晶体管为所述双栅晶体管的情况下，所述电压调节模块包括第二电压调节模块，所述第二电压调节模块连接所述第二晶体管的第二栅极；

优选地，所述第一时钟信号复用为所述第一电压调节模块和所述第二电压调节模块中的第一控制信号；所述第一节点的信号、所述第三节点的信号或所述第五节点的信号复用为所述第一电压调节模块中的第二控制信号；所述第二时钟信号或所述第二电平信号复用为所述第一电压调节模块和所述第二电压调节模块中的预设信号；所述第二节点的信号或所述第六节点的信号复用为所述第二电压调节模块中的第二控制信号。

18.根据权利要求3中任一所述的栅极驱动电路，其特征在于，

在所述双栅晶体管为N型晶体管的情况下，所述第一电平信号的电位小于或等于所述第一输出信号和所述第二输出信号中的最小电位；在所述双栅晶体管为P型晶体管的情况下，所述第一电平信号的电位大于或等于所述第一输出信号和所述第二输出信号中的最大电位。

19.一种显示面板，其特征在于，包括多个如权利要求1-18中任一所述的栅极驱动电路，多个所述栅极驱动电路级联连接。

Images