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CN115394846A - 高电子迁移率晶体管及其制作方法 - Google Patents

高电子迁移率晶体管及其制作方法 Download PDF

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CN115394846A
CN115394846A CN202110563682.7A CN202110563682A CN115394846A CN 115394846 A CN115394846 A CN 115394846A CN 202110563682 A CN202110563682 A CN 202110563682A CN 115394846 A CN115394846 A CN 115394846A
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layer
gate
air gap
epitaxial stack
forming
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杨柏宇
王珣彣
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United Microelectronics Corp
Original Assignee
United Microelectronics Corp
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Publication date
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Priority to US18/761,282 priority patent/US20240355920A1/en
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Abstract

本发明公开了一种高电子迁移率晶体管及其制作方法，其中该高电子迁移率晶体管包括一外延叠层位于一基底上，一栅极结构位于该外延叠层上，一钝化层位于该外延叠层并覆盖该栅极结构，以及一气隙位于该钝化层及该栅极结构之间。

Description

高电子迁移率晶体管及其制作方法
技术领域
本发明涉及一种高电子迁移率晶体管(high electron mobility transistor,HEMT)，特别是涉及一种包括气隙的高电子迁移率晶体管。
背景技术
高电子迁移率晶体管为一种新兴的场效晶体管，其利用接合不同能隙的 半导体材料而在异质结(heterojunction)处形成位能阱(potential well)，可汇聚 电子而形成二维电子气层(two-dimensional electron gas,2DEG)作为元件电流 的通道区。III-V族半导体化合物之中的氮化镓(GaN)系列化合物由于具有宽 能隙(band gap)、高击穿电压、高键结力与热稳定性，以及独特的自发极化 (spontaneous polarization)和压电极化(piezoelectric polarization)特性，可 在未掺杂的状况下即形成高电子浓度及高电子迁移率的二维电子气层，达到 高切换速度及响应频率，因此已逐渐取代硅基晶体管，广泛应用在功率转换 器、低噪声放大器、射频(RF)或毫米波(MMW)等技术领域中。
目前的高电子迁移率晶体管仍存在待改善的问题，例如栅极寄生电容(parasitic capacitor)造成电流增益截止频率(fT)下降或介电层电荷捕捉 (dielectriccharge trap)造成临界电压不稳定(threshold voltage instability)的问 题，均对元件的高频性能造成限制。
发明内容
本发明目的在于提供一种高电子迁移率晶体管及其制作方法，其主要利 用选择性蚀刻制作工艺来移除栅极结构和钝化层之间的绝缘层及/或间隙壁， 而在栅极结构和钝化层之间形成气隙，可降低栅极结构附近的寄生电容及寄 生晶体管漏电流，从而获得改善的高频性能。
根据本发明一实施例提供的一种高电子迁移率晶体管，包括一外延叠层 位于一基底上，一栅极结构位于该外延叠层上，一钝化层位于该外延叠层并 覆盖该栅极结构，以及一气隙位于该钝化层及该栅极结构之间。
根据本发明另一实施例提供的一种高电子迁移率晶体管的制作方法，包 括以下步骤。首先，在一基底上形成一外延叠层，接着于该外延叠层上形成 一栅极结构，然后形成一绝缘层覆盖该外延叠层及该栅极结构，再形成一钝 化层于该绝缘层上。然后形成一开口穿过该钝化层以显露出该栅极结构上的 部分该绝缘层，并自该开口移除部分该绝缘层，以于该栅极结构及该钝化层 之间形成一气隙。
附图说明
图1、图2、图3和图4为本发明第一实施例的高电子迁移率晶体管的 制作方法步骤示意图；
图3A和图3B为图3所示步骤的另一种实施态样的示意图；
图4A为沿着图4中AA’切线切过高电子迁移率晶体管的俯视平面示意 图；
图5至图8为本发明第二实施例的高电子迁移率晶体管的制作方法步骤 示意图；
图9至图10为本发明第三实施例的高电子迁移率晶体管的制作方法步 骤示意图；
图10A为沿着图10中BB’切线切过高电子迁移率晶体管的俯视平面示 意图；
图11至图12为本发明第四实施例的高电子迁移率晶体管的制作方法步 骤示意图；
图13为本发明第五实施例的高电子迁移率晶体管的剖面示意图；
图14为本发明第六实施例的高电子迁移率晶体管的剖面示意图；
图15为本发明第七实施例的高电子迁移率晶体管的剖面示意图。
主要元件符号说明
101 外延叠层
101a 顶面
102 基底
103 缓冲层
104 通道层
106 势垒层
108 栅极结构
108a 半导体栅极层
108b 金属栅极层
108c 间隙壁
108d 金属栅极层
126 绝缘层
126a 端部
128 钝化层
130 开口
131 气隙
132 栅极电极
AA' 切线
BB’ 切线
E1 湿蚀刻制作工艺
E2 湿蚀刻制作工艺
具体实施方式
为使熟悉本发明所属技术领域的一般技术人员能更进一步了解本发明， 下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构 成内容及所欲达成的功效。需知悉的是，以下所举实施例可以在不脱离本揭 露的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他 实施例。
图1、图2、图3和图4所绘示为根据本发明第一实施例的高电子迁移 率晶体管的制作方法步骤示意图。图3A和图3B所绘示为图3所示步骤的 另一种实施态样的示意图。图4A所绘示为沿着图4中AA’切线切过高电子 迁移率晶体管的俯视平面示意图。请参考图1，首先提供一基底102，接着 于基底102上形成一外延叠层101，以及于外延叠层101上形成一栅极结构 108。然后，形成绝缘层126共型地覆盖外延叠层101的顶面101a及栅极结 构108的顶面和侧壁，再于绝缘层126上形成一钝化层128。
基底102可包括硅基底、碳化硅(SiC)基底、蓝宝石(sapphire)基底、氮化 镓基底、氮化铝基底，或由其他适合的材料所形成的基底。外延叠层101可 通过异质外延成长(heteroepitaxy growth)制作工艺连续地形成在基底102上， 由下(靠近基底102)而上(远离基底102)依序可包括缓冲层103、通道层104， 以及势垒层106。外延叠层101的缓冲层103、通道层104，势垒层106的材 料分别可包括III-V族半导体化合物材料，例如分别可包括氮化镓(GaN)、氮 化铝镓(AlGaN)、渐变氮化铝镓(graded AlGaN)、氮化铝铟(AlInN)、氮化铟镓 (InGaN)、氮化铝镓铟(AlGaInN)、含掺杂氮化镓(doped GaN)、氮化铝(AlN)， 或上述的组合，但不限于此。根据本发明一实施例，缓冲层103的材料可包 括氮化铝镓(AlGaN)，通道层104的材料可包括氮化镓(GaN)，势垒层106的 材料可包括氮化铝镓(AlGaN)。势垒层106与通道层104的结109附近可包 括二维电子气层(图未示)，为高电子迁移率晶体管的一平面电流通道。
本实施例的栅极结构108为金属-半导体栅极(metal-semiconductor gate)， 其可包括一半导体栅极层108a以及位于半导体栅极层108a上的一金属栅极 层108b。半导体栅极层108a的材料可根据高电子迁移率晶体管的应用类型 来选择具有n导电型(negativeconductive type)或p导电型(positive conductive type)。根据本发明一实施例，半导体栅极层108a的材料可包含镁(Mg)、铁 (Fe)或其他合适掺杂的p型氮化镓(p-GaN)。金属栅极层108b的材料可包括 金属或金属化合物材料，例如金(Au)、钨(W)、钴(Co)、镍(Ni)、钛(Ti)、钼 (Mo)、铜(Cu)、铝(Al)、钽(Ta)、钯(Pd)、铂(Pt)、上述金属的化合物、复合 层或合金，但不限于此。根据本发明一实施例，金属栅极层108b材料可包 括氮化钛(TiN)。形成栅极结构108的方法可包括利用异质外延成长制作工艺 在势垒层106上形成一半导体栅极材料层(图未示)，然后进行化学气相沉积 (CVD)、物理气相沉积(PVD)，或原子层沉积(ALD)制作工艺在该半导体栅极 材料层上形成一金属栅极材料层(图未示)，然后进行图案化制作工艺(例如光 刻暨蚀刻制作工艺)以将金属栅极材料层和半导体栅极材料层图案化成半导体栅极层108a和金属栅极层108b。
绝缘层126以及钝化层128的材料分别可包括绝缘材料，例如但不限于 氮化铝(AlN)、氧化铝(Al2O3)、氮化硼(BN)、氮化硅(Si3N4)、氧化硅(SiO2)、 氧化锆(ZrO2)、氧化铪(HfO2)、氧化镧(La2O3)、氧化镏(Lu2O3)、氧化镧镏 (LaLuO3)、高介电常数(high-k)介电材料或其他适合的绝缘材料。值得注意的 是，绝缘层126需选用和钝化层128之间具有蚀刻选择性的材料，例如绝缘 层126可包括氧化铝(Al2O3)，钝化层128可包括氧化硅(SiO2)。
请参考图2。接着对钝化层128进行一图案化制作工艺(例如光刻暨蚀刻 制作工艺)，以于栅极结构108正上方形成穿过钝化层128并且显露出部分 绝缘层126的开口130。在一些实施例中，如图2所示，绝缘层126位于栅 极结构108顶面的部分也可被移除，也就是说开口130可穿过绝缘层126而 显露出栅极结构108的顶面。在其他实施例中，也可选择使开口130未穿过 绝缘层126而未显露出栅极结构108。
请参考图3、图3A和图3B。接着进行一湿蚀刻制作工艺E1自开口130 移除位于栅极结构108侧壁上的绝缘层126，而于栅极结构108及钝化层128 之间形成一气隙131。湿蚀刻制作工艺E1需使用对于绝缘层126具有蚀刻 选择性的蚀刻剂，例如当绝缘层126材料包括氧化铝(Al2O3)时，湿蚀刻制作 工艺E1使用的蚀刻剂可包括氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)， 及/或硫酸(H2SO4)。根据本发明一实施例，湿蚀刻制作工艺E1温度可介于摄氏20度至摄氏150度之间，蚀刻时间可介于1秒至600秒之间，但不限于 此。如图3所示，湿蚀刻制作工艺E1后，绝缘层126的端部126a可大致上 与钝化层128面向栅极结构108的侧壁切齐。在其他实施例中，如图3A所 示，湿蚀刻制作工艺E1可侧向蚀刻端部126a，使得端部126a往远离栅极结 构108的方向退缩，因此使气隙131底部可横向延伸至钝化层128和外延叠层101的顶面101a之间而具有L型的剖面形状；或者如图3B所示，湿蚀刻 制作工艺E1后可保留部分栅极结构108底部侧壁上的绝缘层126，因此绝 缘层126的端部126a可具有L型的剖面形状。
请参考图4和图4A。接着于钝化层128上形成栅极电极132，并使栅极 电极132填入开口130与栅极结构108的金属栅极层108b直接接触并且密 封住气隙131。栅极电极132可包括金属材料，例如金(Au)、钨(W)、钴(Co)、 镍(Ni)、钛(Ti)、钼(Mo)、铜(Cu)、铝(Al)、钽(Ta)、钯(Pd)、铂(Pt)、上述金 属的化合物、复合层或合金，但不限于此。根据本发明一实施例，栅极电极 132材料可包括铝(Al)、铜(Cu)，或铝铜(Al/Cu)合金。如图4所示，本发明 第一实施例提供的高电子迁移率晶体管包括基底102、位于基底102上的外 延叠层101、位于外延叠层101上的栅极结构108、位于外延叠层101上并 且覆盖栅极结构108的钝化层128，以及被栅极电极132密封在钝化层128 及栅极结构108之间的气隙131。详细来看，气隙131与半导体栅极层108a 和金属栅极层108b的侧壁、外延叠层101的部分顶面101a，以及绝缘层126 位于钝化层128和外延叠层101之间的端部126a直接接触。在一些实施例 中，如图4A所示，从俯视平面图来看，栅极结构108周围可被气隙131完 全围绕。需特别说明的是，图4A示出的栅极结构108的形状仅为示意，并 不用于限制本发明。本发明通过移除部分绝缘层126而在高电子迁移率晶体 管的栅极结构108和钝化层128之间形成气隙131，可降低栅极结构108与 附近结构间的寄生电容提升电流增益截止频率(fT)，也可改善绝缘层126的 电荷捕捉造成的临界电压不稳定(threshold voltage instability)的问题。另外， 在如图4所示栅极结构108为金属-半导体栅极(metal-semiconductor gate)的 实施例中，气隙131还可减少半导体栅极层108a边缘的寄生晶体管(parasitic transistor)造成的漏电流，改善功率增益截止频率(fmax)，改善元件的高频性能。
下文将针对本发明的不同实施例进行说明。为简化说明，以下说明主要 描述各实施例不同之处，而不再对相同之处作重复赘述。各实施例中相同的 元件是以相同的标号进行标示，以利于各实施例间互相对照。
图5至图8所绘示为根据本发明第二实施例的高电子迁移率晶体管的制 作方法步骤示意图。与图1至图4绘示的高电子迁移率晶体管的差异处在于， 图5所示高电子迁移率晶体管的栅极结构108还包括位于半导体栅极层108a 上并覆盖金属栅极层108b的侧壁的间隙壁108c。根据本发明一实施例，图 5的栅极结构108的制作方法例如在外延叠层101上形成未被图案化的半导 体栅极材料层(图未示)后，接着在半导体栅极材料层上形成图案化的金属栅 极层108b，接着利用自对准间隙壁制作工艺(self-aligned spacer process)于金 属栅极层108b的侧壁上形成间隙壁108b，然后再以金属栅极层108b和间隙 壁108b为掩模对下方的半导体栅极材料层(图未示)进行蚀刻，获得图案化的 半导体栅极层108a。间隙壁108c可包括绝缘材料，例如但不限于氮化铝(AlN)、 氧化铝(Al2O3)、氮化硼(BN)、氮化硅(Si3N4)、氧化硅(SiO2)、氧化锆(ZrO2)、 氧化铪(HfO2)、氧化镧(La2O3)、氧化镏(Lu2O3)、氧化镧镏(LaLuO3)、高介电 常数(high-k)介电材料或其他适合的绝缘材料。值得注意的是，间隙壁108c 需选用与钝化层128之间具有蚀刻选择性的材料，例如当钝化层128包括氧 化硅(SiO2)时，间隙壁108c可包括氮化硅(Si3N4)。
请参考图6，接着对钝化层128进行一图案化制作工艺(例如光刻暨蚀刻 制作工艺)，以形成穿过栅极结构108正上方的钝化层128并且显露出部分 绝缘层126的开口130。在一些实施例中，开口130可进一步穿过绝缘层126 并显露出栅极结构108的金属栅极层108b的顶面及部分间隙壁108c。在其 他实施例中，可选择使开口130未贯穿绝缘层126而未显露出金属栅极层 108b及间隙壁108c。
请参考图7，接着进行湿蚀刻制作工艺E1自开口130移除部分绝缘层 126以于栅极结构108及钝化层128之间形成一气隙131。湿蚀刻制作工艺 E1使用的蚀刻剂及制作工艺参数可参考前文说明，在此不再重述。
请参考图8。接着于钝化层128上形成栅极电极132，并使栅极电极132 填入开口130与金属栅极层108b直接接触并且密封住气隙131。栅极电极 132的材料可参考前文说明，在此不再重述。如图8所示，本实施例的气隙 131位于钝化层128及栅极结构108之间，并且直接接触间隙壁108c的侧壁、 半导体栅极层108a的侧壁、外延叠层101的顶面101a以及绝缘层126的端 部126a。值得注意的是，本实施例的气隙131与金属栅极层108b由间隙壁108c区隔开，不直接接触。
图9至图10所绘示为根据本发明第三实施例的高电子迁移率晶体管的 制作方法步骤示意图。图10A所绘示为沿着图10中BB’切线切过高电子迁 移率晶体管的俯视平面示意图。请参考图9，不同于图7进行湿蚀刻制作工 艺E1来移除部分绝缘层126，本实施例在形成开口后130是进行湿蚀刻制 作工艺E2移除至少部分间隙壁108c(参考图6)，而于栅极结构108及绝缘层 126之间形成气隙131。湿蚀刻制作工艺E2使用对于间隙壁108c具有蚀刻选择性的蚀刻剂，例如间隙壁108c材料包括氮化硅(Si3N4)时，湿蚀刻制作 工艺E2使用的蚀刻剂可包括磷酸(H3PO4)，温度可介于摄氏20度至摄氏150 度之间，蚀刻时间可介于1秒至600秒之间，但不限于此。请参考图10，接 着于钝化层128上形成栅极电极132，并使栅极电极132填入开口130与金 属栅极层108b直接接触并且密封住气隙131。如图10所示，本实施例的气 隙131位于绝缘层126、半导体栅极层108a的顶面和金属栅极层108b的侧 壁之间。半导体栅极层108a的侧壁和外延叠层101的顶面101a仍被绝缘层 126覆盖，并未与气隙131直接接触。根据本发明一实施例，间隙壁108c 在湿蚀刻制作工艺E2可被完全移除，因此形成的气隙131大致上具有一间 隙壁轮廓。如图10A所示，从俯视平面图来看，栅极结构108周围可被气隙 131完全围绕，而气隙131周围可被绝缘层126完全围绕。需特别说明的是， 图10A示出的栅极结构108的形状仅为示意，并不用于限制本发明。
图11至图12所绘示为根据本发明第四实施例的高电子迁移率晶体管的 制作方法步骤示意图。请参考图11，不同于图7进行湿蚀刻制作工艺E1来 移除部分绝缘层126，本实施例在形成开口后130是进行湿蚀刻制作工艺E1 和湿蚀刻制作工艺E2移除部分绝缘层126和至少部分间隙壁108c，而于栅 极结构108及钝化层128之间形成气隙131。湿蚀刻制作工艺E1和湿蚀刻 制作工艺E2使用的蚀刻剂及制作工艺参数可参考前文说明，在此不再重述。请参考图12，接着于钝化层128上形成栅极电极132，并使栅极电极132填 入开口130与金属栅极层108b直接接触并且密封住气隙131。如图12所示， 本实施例的气隙131位于钝化层128及栅极结构108之间，并且与金属栅极 层108b的侧壁、半导体栅极层108a的顶面及侧壁、外延叠层101的顶面101a， 以及绝缘层126的端部126a直接接触。
图13、图14和图15所绘示为根据本发明第五、第六、第七实施例的高 电子迁移率晶体管的剖面示意图，其与图4、图8和图12示出的高电子迁移 率晶体管的主要差异在于，图13、图14和图15示出的高电子迁移率晶体管 包括金属栅极(metal gate)。详细来说，如图13、图14和图15所示，栅极结 构108是由金属栅极层108d一体成型构成，其中金属栅极层108d可直接接 触势垒层106，或者通过一栅极介电层(图未示)而与势垒层106区隔开不直接接触。金属栅极层108d的材料可包括金属材料，例如金(Au)、钨(W)、钴 (Co)、镍(Ni)、钛(Ti)、钼(Mo)、铜(Cu)、铝(Al)、钽(Ta)、钯(Pd)、铂(Pt)、 上述金属的化合物、复合层或合金，但不限于此。根据本发明一实施例，金 属栅极层108d的材料可包括镍(Ni)、镍钛(Ni/Ti)、镍铝(Ni/Al)、镍金(Ni/Au)， 或氮化钽(TaN)。图13所示第五实施例中，可通过如图3所示湿蚀刻制作工 艺E1来移除覆盖在金属栅极层108d侧壁的绝缘层126，以于金属栅极层108d和钝化层128之间形成气隙131。图14所示第六实施例中，可通过如 图9所示湿蚀刻制作工艺E2来移除覆盖金属栅极层108d的侧壁的间隙壁(图 未示)，以于金属栅极层108d和绝缘层126之间形成大致上具有间隙壁轮廓 的气隙131。图15所示第七实施例中，可通过如图11所示湿蚀刻制作工艺 E1和湿蚀刻制作工艺E2来移除间隙壁(图未示)及其上的绝缘层126，以于 金属栅极层108d和钝化层128之间形成气隙131。
综合以上，本发明利用蚀刻制作工艺选择性地移除高电子迁移率晶体管 的栅极结构和钝化层之间的绝缘层及/或间隙壁，而在栅极结构和钝化层之间 形成气隙，由此可降低栅极结构附近的寄生电容及介电层电荷捕捉。当高电 子迁移率晶体管的栅极结构为金属-半导体栅极时，气隙还可降低半导体栅 极层的寄生晶体管造成的漏电，改善元件的高频性能。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变 化与修饰，都应属本发明的涵盖范围。

Claims (23)

1.一种高电子迁移率晶体管，包括:
外延叠层，位于基底上；
栅极结构，位于该外延叠层上；
钝化层，位于该外延叠层并覆盖该栅极结构；以及
气隙，位于该钝化层及该栅极结构之间。
2.如权利要求1所述的高电子迁移率晶体管，另包括栅极电极，位于该钝化层及该栅极结构上并密封该气隙。
3.如权利要求1所述的高电子迁移率晶体管，另包括绝缘层，位于外延叠层与该钝化层之间，其中该绝缘层的端部直接接触该气隙。
4.如权利要求1所述的高电子迁移率晶体管，其中该绝缘层的材料包括氧化铝(Al2O3)，该钝化层的材料包括氧化硅(SiO2)。
5.如权利要求1所述的高电子迁移率晶体管，其中该气隙直接接触该栅极结构的侧壁以及该外延叠层的顶面。
6.如权利要求1所述的高电子迁移率晶体管，其中该外延叠层包括III-V族半导体化合物材料。
7.如权利要求1所述的高电子迁移率晶体管，其中该栅极结构包括:
半导体栅极层，位于该外延叠层上；以及
金属栅极层，位于该半导体栅极层上。
8.如权利要求7所述的高电子迁移率晶体管，其中该气隙直接接触该金属栅极层的侧壁、该半导体栅极层的顶面及侧壁，以及该外延叠层的顶面。
9.如权利要求7所述的高电子迁移率晶体管，另包括间隙壁，位于该半导体栅极层的顶面及该金属栅极层的侧壁上，其中该气隙直接接触该间隙壁的侧壁、该半导体栅极层的侧壁，以及该外延叠层的一顶面。
10.如权利要求9所述的高电子迁移率晶体管，其中该间隙壁的材料包括氮化硅(SiN)。
11.如权利要求7所述的高电子迁移率晶体管，另包括绝缘层，位于外延叠层与该钝化层之间以及该半导体栅极层与该钝化层之间。
12.如权利要求11所述的高电子迁移率晶体管，其中该气隙位于该绝缘层、该半导体栅极层的顶面、该金属栅极层的侧壁之间，并且具有间隙壁轮廓。
13.如权利要求1所述的高电子迁移率晶体管，其中该气隙完全围绕该栅极结构。
14.一种高电子迁移率晶体管的制作方法，包括:
在基底上形成外延叠层；
在该外延叠层上形成栅极结构；
形成绝缘层覆盖该外延叠层及该栅极结构；
形成钝化层于该绝缘层上；
形成开口穿过该钝化层以显露出该栅极结构上的部分该绝缘层；以及
自该开口移除部分该绝缘层，以于该栅极结构及该钝化层之间形成气隙。
15.如权利要求14所述的高电子迁移率晶体管的制作方法，另包括形成栅极电极于该钝化层及该栅极结构上并密封该气隙。
16.如权利要求14所述的高电子迁移率晶体管的制作方法，其中该气隙直接接触该栅极结构的侧壁以及该外延叠层的顶面。
17.如权利要求14所述的高电子迁移率晶体管的制作方法，其中形成该栅极结构的步骤包括:
在该外延叠层上形成半导体栅极层；
在该半导体栅极层的顶面上形成金属栅极层；
在该金属栅极层的侧壁上形成间隙壁；以及
以该金属栅极层及该间隙壁为掩模蚀刻该半导体栅极层。
18.如权利要求17所述的高电子迁移率晶体管的制作方法，另包括:
自该开口移除该间隙壁以显露出该金属栅极层的该侧壁。
19.如权利要求17所述的高电子迁移率晶体管的制作方法，其中该气隙介于该间隙壁的侧壁、该半导体栅极层的侧壁、该外延叠层的顶面之间。
20.一种高电子迁移率晶体管的制作方法，包括:
在基底上形成外延叠层；
在该外延叠层上形成栅极结构，其中该栅极结构包括:
半导体栅极层；
金属栅极层，在该半导体栅极层上；以及
间隙壁，位于该半导体栅极层的顶面以及该金属栅极层的侧壁上；形成钝化层覆盖该外延叠层及该栅极结构；
形成开口穿过该钝化层以显露出部分该间隙壁；以及
自该开口移除该间隙壁，以于该金属栅极层及该钝化层之间形成气隙。
21.如权利要求20所述的高电子迁移率晶体管的制作方法，另包括形成栅极结构于该钝化层及该金属栅极层上并密封该气隙。
22.如权利要求20所述的高电子迁移率晶体管的制作方法，另包括:
形成绝缘层覆盖该外延叠层及该栅极结构；
形成该钝化层于该绝缘层上；以及
形成该开口穿过该钝化层及该绝缘层以显露出部分该间隙壁。
23.如权利要求22所述的高电子迁移率晶体管的制作方法，其中该气隙和该半导体栅极层与该钝化层之间由该绝缘层区隔开。
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