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CN115273948A - 存储器的操作方法、存储器及存储器系统 - Google Patents

存储器的操作方法、存储器及存储器系统 Download PDF

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CN115273948A
CN115273948A CN202210889977.8A CN202210889977A CN115273948A CN 115273948 A CN115273948 A CN 115273948A CN 202210889977 A CN202210889977 A CN 202210889977A CN 115273948 A CN115273948 A CN 115273948A
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CN
China
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memory block
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CN202210889977.8A
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杨名
向莉
魏镜
张扬
栗山正男
梁轲
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Yangtze Memory Technologies Co Ltd
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Yangtze Memory Technologies Co Ltd
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Abstract

本公开实施例提供一种存储器的操作方法、存储器及存储器系统。所述存储器包括由多个存储块组成的存储单元阵列，每个所述存储块至少包括多个存储串以及与所述存储串耦接的多条字线；该操作方法包括：在第一时段内，对待擦除的存储块施加擦除电压；在所述第一时段后的第二时段内，导通所述待擦除的存储块中的各存储串的顶部选择管和底部选择管，以使擦除后的各存储串的沟道内的电荷从所述存储串的两端释放；对所述存储块执行擦除验证操作。

Description

存储器的操作方法、存储器及存储器系统
技术领域
本公开涉及半导体技术领域，涉及但不限于一种存储器的操作方法、存储 器及存储器系统。
背景技术
闪存存储器是一种可以被电擦除和重新编程的低成本、高密度、非易失 性的固态存储介质。闪存存储器包括NOR闪存存储器和NAND闪存存储器。 闪存单元的栅极具有包括隧道绝缘层、浮栅电极、电介质层和控制栅的结构。 由于非易失性的固态存储器在切断电源后仍能够保存数据，因此，若需要删 除数据则需采用专门的擦除操作来实现。擦除操作即通过对闪存单元的栅极 与衬底之间施加电压，使得保存在浮栅电极中的电荷释放，进而改变存储单 元的阈值电压，进而达到数据擦除的目的。
然而，在对存储单元执行擦除操作后，残留在沟道中的电荷往往会对后 续数据的读写产生干扰，因此，如何清理擦除后残留的电荷是对存储器控制 的重要操作。
发明内容
有鉴于此，本公开实施例提供了一种存储器的操作方法、存储器及存储器 系统。
第一方面，本公开实施例提供了一种存储器的操作方法，所述存储器包括 由多个存储块组成的存储单元阵列，每个所述存储块至少包括多个存储串以及 与所述存储串耦接的多条字线；所述方法包括：
在第一时段内对待擦除的存储块施加擦除电压；
在所述第一时段后的第二时段内，导通所述待擦除的存储块中各存储串的 顶部选择管和底部选择管，以使擦除后的所述各存储串的沟道内的电荷从所述 存储串的两端释放；
对所述存储块执行擦除验证操作。
在一些实施例中，所述在所述第一时段后的第二时段内，导通所述待擦除 的存储块中各存储串的顶部选择管和底部选择管，包括：
对所述存储块中的顶部选择栅线施加第一开启电压；其中，所述顶部选择 栅线连接至所述顶部选择管的控制极；
对所述存储块中的底部选择栅线施加第二开启电压；其中，所述底部选择 栅线连接至所述底部选择管的控制极
在所述第二时段内，同步对所述顶部选择栅线上连接的第一选通开关和底 部选择栅线上连接的第二选通开关施加第一选通电压，以使所述第一开启电压 施加至所述顶部选择管，并使所述第二开启电压施加至所述底部选择管。
在一些实施例中，所述第一开启电压等于所述第二开启电压。
在一些实施例中，所述方法还包括：
在第一时段内，对所述第一选通开关和所述第二选通开关施加第二选通电 压；所述第二选通电压小于所述第一选通电压。
在一些实施例中，所述方法还包括：
在所述第二时段内，导通所述存储串对应位线所耦接的页缓冲器中的放电 通路。
在一些实施例中，所述导通所述存储串对应位线所耦接的页缓冲器中的放 电通路，包括：
对所述位线耦接的页缓冲器中的放电通路中的控制开关施加第三开启电压。
在一些实施例中，所述方法还包括：
在所述第二时段内，对所述页缓冲器中的所述位线与感测节点之间的控制 开关施加截止电压，以断开所述页缓冲器中的预充电通路以及锁存器之间的通 路。
在一些实施例中，所述在第一时段内对待擦除的存储块施加擦除电压，包 括：
在所述第一时段内，所述待擦除的存储块的各条字线施加地电压；
同时对所述待擦除的存储块的各条位线或源极线施加所述擦除电压。
在一些实施例中，所述方法还包括：
在所述第二时段内，将在所述各条位线或源极线上施加的所述擦除电压切 换为接地电压。
在一些实施例中，所述对所述存储块执行擦除验证操作，包括：
对所述存储块上的选择字线施加擦除验证电压；其中，所述选择字线为所 述存储块上的任意字线；
对所述存储块上的未选择字线施加开启电压；其中，所述开启电压大于或 等于存储单元的最大阈值电压；所述擦除验证电压小于所述开启电压；
读取所述选择字线对应的存储单元，得到所述擦除验证操作的验证结果。
第二方面，本公开实施例提供一种存储器，所述存储器包括：
外围电路以及由多个存储块组成的存储单元阵列；
其中，所述外围电路至少被配置为执行上述任一实施例所述的操作方法。
第三方面，本公开实施例提供一种存储器系统，所述存储器系统包括：
存储器和控制器；
所述存储器至少包括外围电路和由多个存储块组成的存储单元阵列；所述 外围电路至少被配置为执行上述任一实施例所述的操作方法。
本公开实施例提供的存储器的操作方法，针对在存储块擦除过程中，沟道 电荷残留的问题采用顶部选择管和底部选择管同时开启的方法，使得沟道电荷 能够从沟道两端被释放，从而减少了擦除后的沟道电荷残留，进而减少了由于 沟道电荷提升沟道电势以产生后续读取错误的问题。
附图说明
图1为本公开实施例提供的一种示例性系统的结构示意图；
图2为本公开实施例提供的一种存储器卡的结构示意图；
图3为本公开实施例提供的一种固态驱动器(SSD)的结构示意图；
图4为本公开实施例提供的一种包括存储单元阵列和外围电路的存储器的 结构示意图；
图5为本公开实施例提供的一种存储器的结构示意图；
图6为本公开实施例提供的一种存储器的外围电路中页缓冲器的示意图；
图7为本公开实施例提供的一种存储器中存储串的示意图；
图8为本公开实施例提供的一种存储器中字线与公共字线的示意图；
图9为本公开实施例提供的一种存储器中存储串的顶部选择管与底部选择 管控制释放沟道电荷的原理示意图；
图10为本公开实施例提供的一种存储器擦除操作的波形示意图；
图11为本公开实施例提供的一种存储器的操作方法流程图；
图12为本公开实施例提供的一种存储器的操作方法中擦除操作的波形示 意图；
图13为本公开实施例提供的一种存储器的操作方法中对页缓冲器的控制 开关状态示意图；
图14为本公开实施例提供的一种存储器中存储单元状态分布的示意图；
图15为本公开实施例提供的一种存储器的结构示意图；
图16为本公开实施例提供的一种存储器系统的结构示意图。
具体实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。 附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实 现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本 公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术 领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术 语只是为了描述具体的实施例的目的，不是旨在于限制本公开。本文所使用的 术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
如图1所示，本公开实施例示出了一种示例性系统10，该示例性系统10 可以包括主机20和存储系统30。其中，示例性系统10可以包括但不限于移动 电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、 打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增 强现实(AR)设备或者其中具有存储器34的任何其他合适的电子设备；主机 20可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统(SoC) (例如，应用处理器(AP))。
在本公开实施例中，主机20可以被配置为将数据发送到存储系统30或者 从存储系统30接收数据。这里，存储系统30可以包括控制器32和一个或多个 存储器34。其中，存储器34可以包括但不限于NAND闪存(NAND Flash Memory)、垂直NAND闪存(Vertical NANDFlash Memory)、NOR闪存(NOR Flash Memory)、动态随机存储器(Dynamic Random AccessMemory，DRAM)、 铁电随机存储器(Ferroelectric Random Access Memory，FRAM)、磁性随机存 储器(Magnetoresistive Random Access Memory，MRAM)、相变随机存储器 (PhaseChange Random Access Memory，PCRAM)、阻变随机存储器(Resistive Random AccessMemory，RRAM)、纳米随机存储器(Nano Random Access Memory，NRAM)等。
另一方面，控制器32可以耦合到存储器34和主机20，且用于控制存储器 34。示例性地，控制器可以被设计为用于在低占空比环境中操作，如安全数字 (SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器或者用于 在诸如个人计算器、数字相机、移动电话等电子设备中使用的其他介质。在一 些实施例中，控制器还可以被设计为用于在高占空比环境SSD或嵌入式多媒体 卡(eMMC)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型 计算机等移动设备的数据储存器以及企业存储阵列。进一步地，控制器可以管 理存储器中的数据，并且与主机通信。控制器可以被配置为控制存储器读取、 擦除和编程等操作；还可以被配置为管理关于存储在或要存储在存储器中的数 据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损 耗均衡等；还可以被配置为处理关于从存储器读取的或者被写入到存储器中的 数据的纠错码(ECC)。此外，控制器还可以执行任何其他合适的功能，例如格 式化存储器，或者根据特定通信协议与外部设备(例如，图1中主机20)通信。 示例性地，控制器可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E) 协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算 机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子 设备(IDE)协议、Firewire协议等。
在本公开实施例中，控制器和一个或多个存储器可以集成到各种类型的存 储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC 封装)中。也就是说，存储系统可以实施并且封装到不同类型的终端电子产品 中。如图2所示，控制器32和单个存储器34可以集成到存储器卡40中。存储 器卡40可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、 智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、 SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡40还可以包括将 存储器卡40与主机(例如，图1中的主机20)耦合的存储器卡连接器42。在 如图3中所示的另一实施例中，控制器32和多个存储器34可以集成到SSD 50 中。SSD 50还可以包括将SSD 50与主机(例如，图1中的主机20)耦合的SSD 连接器52。在一些实施方式中，SSD 50的存储容量和/或操作速度大于存储器 卡40的存储容量和/或操作速度。
需要说明的是，本公开实施例涉及的存储器可以是半导体存储器，是用半 导体集成电路工艺制成的存储数据信息的固态电子器件。示例性地，图4为本 公开实施例中一种可选的存储器60的示意图。其中，存储器60可以是图1至 图3中的存储器34。如图4所示，存储器60可以由存储单元阵列62和耦合到 存储单元阵列62的外围电路64等组成。这里，存储单元阵列可以是NAND闪 存存储单元阵列，其中，存储单元以NAND存储串66阵列的形式提供，每个NAND存储串66在衬底(未示出)上方垂直地延伸。在一些实施例中，每个 NAND存储串66可以包括串联耦合并且垂直地堆叠的多个存储单元。其中， 每个存储单元以保持连续模拟值，例如，电压或电荷，其取决于在存储单元区 域内捕获的电子的数量。另外，上述存储单元阵列62中的每个存储单元可以是 包括浮栅晶体管的浮栅类型的存储单元，或者是包括电荷捕获晶体管的电荷捕 获类型的存储单元。
在本公开实施例中，上述存储单元可以是具有两种可能的存储状态并且因 此可以存储一位数据的单层存储单元(Single Level Cell，SLC)。例如，第一 存储状态“0”可以对应于第一电压范围，并且第二存储状态“1”可以对应于 第二电压范围。在另一些实施例中，每个存储单元是能够在多于四个的存储器 状态中存储多于单个位的数据的多层存储单元(Multi Level Cell，MLC)。例 如，MLC可以每单元存储两位，每单元存储三位(又被称为三层存储单元(Triple Level Cell，TLC))，或者每单元存储四位(又被称为四层存储单元(Quad Level Cell，QLC))。每个MLC可以被编程为采取可能的标称存储值的范围。示例性地，如果每个MLC存储两位数据，则MLC可以被编程为通过将三个可能的 标称存储值中的一个写入到该存储单元而从擦除状态采取三个可能的编程级中 的一个。其中，第四标称存储值可以用于擦除状态。
在本公开实施例中，上述外围电路可以通过位线(Bit Line，BL)、字线(WordLine，WL)、源极线(Source Line)、源极选择栅(Source Select Gate，SSG) 和漏极选择栅(Drain Select Gate，DSG)耦合到存储单元阵列。这里，外围电 路可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线、 字线、源极、SSG和DSG将电压信号和/或电流信号施加到每个目标存储单元 以及从每个目标存储单元感测电压信号和/或电流信号来促进存储单元阵列的 操作。此外。外围电路还可以包括使用金属-氧化物-半导体(MOS)技术形成 的各种类型的外围电路。示例性地，如图5所示。外围电路70包括页缓冲器(Page Buffer)/感测放大器71、列解码器/位线驱动器72、行解码器/字线驱动器73、 电压发生器74、控制逻辑单元75、寄存器76、接口77和数据总线78。应当理 解，上述外围电路70可以与图4中的外围电路64相同，并且在另一些实施例 中，外围电路70还可以包括图5中未示出的附加外围电路。
如图6所示，本公开一实施例中示出了一种页缓冲器90。页缓冲器90可 以经由位线BL与存储单元阵列80耦接。每个页缓冲器包括通过位线偏置开关 VBLBIAS连接的寄存器组91以及通过放电开关VBLDISCH连接至地的放电通路。 此外，页缓冲器中还可以包括至少一个感测节点位于上述寄存器组与字线之间。 如图6所示，页缓冲器90包括感测节点SO以及感测节点SO2，并且，两个感 测节点之间还包括选择管VSOBLK。另外，页缓冲器还可以包括与位线之间的位 线开关VPASS，用于控制整个页缓冲器与位线之间是否连通。
在本公开实施例中，存储单元阵列可以由如图7所示的存储串700构成， 每个存储串由垂直于衬底710的沟道720连接多个存储单元堆叠而成。字线730 垂直于沟道并可以围绕沟道以用于作为存储单元的栅电极。存储单元的栅电极 与沟道之间的存储结构740至少包括隧穿层741、存储层742(电荷捕获层)以 及阻挡层743等。该存储结构一般可以为包含氧化硅的隧穿层、包含氮化硅的 存储层以及包含氧化硅的阻挡层，也就是所谓ONO结构。
各存储单元可以处于擦除状态或编程状态，编程状态可以有多个。擦除状 态用于表示存储单元未进行编程的原始状态，或者未存储数据的状态，也可以 理解为存储的数据为“0”；编程状态则用于表示存储有不同数据的状态。例如， 针对上述SLC的存储单元，其能够保存1位(bit)数据，因此只需要一个擦除 态表示数据“0”，以及一个编程状态表示数据“1”。对于上述MLC的存储单 元，其能够保存2位数据，则需要一个擦除状态表示数据“00”，以及3个编程 状态表示数据“01”、“10”以及“11”。
上述擦除状态以及编程状态实质上是通过存储单元的阈值电压来体现的。 由于具有ONO结构的存储单元可以实现电荷捕获，通过在栅电极与沟道之间 施加电压，则可以利用隧穿效应使得电荷穿过隧穿层到达存储层，也就是电荷 捕获层，从而使得电荷被束缚在存储层中。存储层中电荷量的变化则会导致该 存储单元阈值电压的变化。因此，如果要向存储单元中存入数据，则可以向存 储层注入相应的电荷就可以实现。这里，可以将注入电荷的过程称为“编程”， 即通过编程将存储单元的状态由擦除状态调整至不同的编程状态。
相应地，若要擦除存储单元中的数据，也就是使其由编程状态恢复至擦除 状态，则需要采用与编程相反的过程，对栅电极与沟道之间施加相反的电压， 利用隧穿效应使得束缚在存储层中的电荷穿过隧穿层回到沟道中，从而释放存 储层中的电荷，使存储单元的阈值电压回到擦除状态所在的范围。
在本公开实施例中，上述存储器的存储单元阵列可以由多个存储块(block) 组成，每个存储块具有源极，存储块中的各存储串的沟道底部可以通过衬底中 的掺杂区域与源极的SL连接，存储串的顶部则与BL连接。存储块是擦除操作 的最小单位，在进行擦除时，可以对SL或者BL施加一个高电压，并同时维持 存储串的沟道处于非导通状态，例如，对存储串上各存储单元的字线施加0V 电压。这时，BL或者SL的高电压会耦合到沟道，抬升沟道的电压，从而使得 存储在存储层中的电荷隧穿至沟道中，进而实现擦除。
在一些实施例中，在施加擦除电压后，可以通过验证过程来确认擦除是否 成功。验证过程与读取操作的原理类似，例如，利用擦除状态的验证电压施加 在待验证的存储单元对应的WL(可称为选择字线，Sel Blk WL)上，并将通过 电压Vpass施加在其他WL(未选择字线上)，然后通过BL进行读取。若读取 到电压，即该存储单元导通，说明存储单元的阈值电压小于验证电压，也就是 说该存储单元已经被成功擦除。若未读取到电压，即存储单元未导通，说明存 储单元的阈值电压大于验证电压，也就是说该存储单元尚未被擦除成功。
然而，可以理解的是，由于擦除后存储层中的电荷回到沟道中，而沟道实 质上未导通，因此，这些电荷会影响后续的读取或者其他操作。因此，在擦除 后还需要将沟道中的电荷释放掉，以保证不影响后续的操作。
针对上述验证过程，由于沟道内残留有电荷，使得在验证开始时，沟道放 电。此时，放电产生的电流会对选择字线，产生耦合效应，导致选择字线的电 压被下拉，甚至达到负电压。而由于存储块的各条字线还通过耦接至公共字线 (LWL，Local Word Line)，如图8所示。使得上述选择字线SEL_WL被下拉 会导致未选择字线UNSEL_WL的电压泄露，进而导致在验证结束后阈值电压 偏移，后续读取操作则会出现错误。
在一些实施例中，可以采用打开存储串底部选择管(Bottom Select Gate， BSG)的方式，使得沟道部分导通。如图9所示，通过抬升SD Vg(String Driver Gate)的电压，使得BSG电压在擦除后抬升。这里SD Vg是用来控制存储块的 中各存储串的串选择线是否施加电压的开关。当SD Vg打开时，BSG线与TSG 线上加的电压信号会加载到BSG的控制极与TSG控制极上。如图10所示，SD Vg在准备阶段和擦除阶段维持在6V，在擦除阶段向BL或SL施加擦除电压 Vers，使得BSG与TSG的电压由低电压vss耦合至较高的高电压。当施加擦除 电压结束后进入恢复阶段，BSG与TSG的电压回落，如3V左右。此时将，SD Vg的电压提升至15V，则会使得TSG与BSG被选通，由于此时如图9所示， BSG上施加6V电压，而TSG施加0V电压，因此BSG重新被打开以达到放电 的目的，而TSG则维持关断的状态。
由于BSG位于存储串的底部，通过BSG一端打开进行沟道放电，可以使 电荷快速流向衬底，以便进行后续的擦除验证操作。
然而，随着存储器层数的增多，仅通过打开BSG的方式可能也难以满足擦 除后的放电需求，需要更长的放电时长，且仍然容易存在电荷残留导致擦除验 证后的上述异常。
因此，如图11所示，本公开实施例提供了一种存储器的操作方法，该存储 器包括由多个存储块组成的存储单元阵列，每个存储块至少包括多个存储串以 及与存储串耦接的多条字线；包括：
步骤S101、在第一时段内对待擦除的存储块施加擦除电压；
步骤S102、在所述第一时段后的第二时段内，导通所述待擦除的存储块中 各存储串的顶部选择管和底部选择管，以使擦除后的所述各存储串的沟道内的 电荷从所述存储串的两端释放；；
步骤S103、对所述存储块执行擦除验证操作。
在本公开实施例中，可以在对存储块施加擦除电压后，同时开启顶部选择 管和底部选择管，使得沟道内的电荷从沟道两端释放，进而加快放电速度，并 且能够进一步减少残留电荷，使得放电更加充分。
在一些实施例中，上述步骤S101中，对待擦除的存储块施加擦除电压包括：
对待擦除的存储块的源极施加擦除电压，同时浮置对应的各存储串所连接 的位线；或对待擦除的存储块的各条位线施加擦除电压，同时浮置所述源极； 又或者，同时对存储块的源极和各条位线施加擦除电压。
在擦除过程中，对源极施加擦除电压即对上述SL施加高电平电压，此时 可以浮置BL，这样，整个存储串的沟道是未导通的，但是会在SL高电平电压 的作用下耦合至高电平，从而与各存储单元的栅极(字线)之间产生电压差。 同理，也可以通过对位线施加擦除电压即对BL施加高电平电压，同时浮置源 极SL，使得沟道被耦合至高电平，以实现存储块的擦除。此外，还可以对BL 和SL同时施加擦除电压，整体提升沟道的电势至高电平，从而实现存储块的 擦除。
可以理解的是，对待擦除的存储块施加擦除电压可以是施加在BL或者SL 上的高电压，在此过程中，浮置的沟道被耦合到高电平，同时TSG与BSG可 能由低电平状态被耦合至高电平状态。其他WL可以接地，或者提供低电压。 P+(P型重掺杂)的多晶硅中的空穴在电场的作用下进入沟道中，再基于WL 与沟道之间电压差产生的电场作用，进入存储层，并与存储层中的电子中和， 从而实现擦除的效果。
在此过程结束后，停止施加擦除电压，从而空穴停止继续进入存储层。此 时，沟道中会存在大量残留的空穴。
因此，通过上述步骤S102，将存储串的顶部选择管与底部选择管打开，使 得残留的电荷得以释放。
在一些实施例中，上述步骤S102中，在第一时段后的第二时段内，开启存 储块中的各存储串的顶部选择管和底部选择管，包括：
对所述存储块中的顶部选择栅线施加第一开启电压；其中，顶部选择栅线 连接至顶部选择管的控制极；
对所述存储块中的底部选择栅线施加第二开启电压；其中，底部选择栅线 连接至底部选择管的控制极；
在第二时段内，同步对所述顶部选择栅线上连接的第一选通开关和底部选 择栅线上连接的第二选通开关施加选通电压，以使所述第一开启电压施加至所 述顶部选择管，并使所述第二开启电压施加至所述底部选择管。
存储块由多层堆叠结构组成，其中，交替堆叠的导电层与绝缘层垂直于存 储串沟道的方向成平面分布，各导电层可以用来作为存储单元的字线，以控制 位于沟道侧壁的ONO结构的存储单元。位于堆叠结构顶部的导电层即顶部选 择栅线TSG，位于堆叠结构底部的导电层即底部选择栅线BSG，如图9所示。
在一些实施例中，可以在第二时段内，对顶部选择栅线TSG与底部选择栅 线BSG分别施加第一开启电压V1和第二开启电压V2，使得沟道两端的选择 管打开。
此外，上述TSG与BSG可以分别与选通开关连接。即第一选通开关SD_Vg1 与TSG连接，用于选通TSG。第二选通开关SD_Vg2则与BSG连接，用于选 通BSG。
如此，可以不改变TSG与BSG上施加的电压，而是通过选通开关来控制 其施加到沟道两端晶体管的时间，从而达到控制沟道通断的目的。
在一些实施例中，所述第一开启电压等于所述第二开启电压。对顶部选择 栅线与底部选择栅线提供相等的开启电压，可以使得顶部选择管与底部选择管 具有相同的开启程度，方便电荷从沟道释放。并且，可以将TSG与BSG连接 至同一选通开关SD。在上述擦除电压施加结束后，则可以通过导通选通开关 SD，同时将第一开启电压施加至顶部选择栅线，将第二开启电压施加至底部选 择栅线。由于顶部选择栅线连接在TSG的控制极，底部选择栅线连接在BSG 的控制极，因此可以使得上述第一开启电压与第二开启电压同步施加至TSG与 BSG，进而打开TSG与BSG，释放沟道电荷。
需要说明的是，上述第一时段可以在如图12所示出的擦除阶段，第二阶段 则可以在擦除阶段后的恢复阶段。
在一些实施例中，所述方法还包括：
在第一时段内，对第一选通开关和第二选通开关施加第二选通电压，且第 二选通电压小于第一选通电压。
示例性地，如图12所示，在擦除阶段TSG与BSG所连接的选通开关SD 可以提供较低的第二选通电压，如接地、或6V电压等。由于擦除阶段沟道电 势较高，因此TSG与BSG实际上是处于断开状态的。
而切换至第二时段，如图12中的恢复阶时，可以将选通开关SD的选通电 压提升至第一选通电压，例如15V。此时BSG与TSG同步开启，使得沟道两 端处于导通的状态，进而便于沟道电荷从两端释放。
在一些实施例中，所述方法还包括：
在第二时段内，开启所述存储串对应位线所耦接的页缓冲器中的放电通路。
在一些实施例中，所述开启所述存储串对应位线所耦接的页缓冲器中的放 电通路，包括：
对所述位线耦接的页缓冲器中的放电通路中的控制开关施加第三开启电压。
在一些实施例中，所述方法还包括：
在所述第二时段内，对所述页缓冲器中的所述位线与感测节点之间的控制 开关施加截止电压，以断开所述页缓冲器中的预充电通路以及锁存器之间的通 路。
可以理解的是，上述存储串与位线BL连接，位线则通过如图6所示的页 缓冲器与外围电路的其他模块连接。由于位线没有直接接地，因此，通过打开 TSG释放沟道电荷时，还需提供位线BL到地Gnd的通路。
示例性地，如图13所示，在本公开实施例中，可以关闭BL与页缓冲器90 的感测节点SO以及SO2之间的控制开关，并打开放电通路的放电开关。具体 地，对位线偏置开关VBLBIAS和开关VSOBLK施加截止电压使得该通路断开，同 时位线开关VPASS，并对放电开关VBLDISCH以及位线开关VPASS施加开启电压(即 上述第三开启电压)以导通放电通路。如此，上述沟道中残留的电荷则可以通 过位线释放至该放电通路，以达到快速释放电荷的目的。
此外需要说明的是，上述擦除操作，即在第一时段内对待擦除的存储块施 加擦除电压的步骤具体可以包括：
在所述第一时段内，所述待擦除的存储块的各条字线施加地电压；
同时对所述待擦除的存储块的各条位线或源极线施加所述擦除电压。
在所述第二时段内，将在所述各条位线或源极线上施加的所述擦除电压切 换为接地电压。
在一些实施例中，上述步骤S103中，对所述存储块执行擦除验证操作包括：
对所述存储块上的选择字线施加擦除验证电压；其中，所述选择字线为所 述存储块上的任意字线；
对所述存储块上的未选择字线施加开启电压；其中，所述开启电压大于或 等于存储单元的最大阈值电压；所述擦除验证电压小于所述开启电压；
读取所述选择字线对应的存储单元，得到所述擦除验证操作的验证结果。
上述验证过程可以针对不同字线依次实施，与读取过程类似，在存储块的 选择字线上施加擦除验证电压，并对其他字线施加开启电压。读取所述选择字 线对应的存储单元的过程具体包括：在位线上施加电压，通过位线连接的感测 节点，可以检测沟道是否导通。如果沟道导通，说明上述擦除验证电压大于选 择字线耦接的存储单元的阈值电压，即该存储单元擦除成功。若沟道未导通， 则说明上述擦除验证电压小于该存储单元的阈值电压，即存储单元的擦除失败。
可以理解的是，如图14所示，上述擦除验证电压Vvf0是基于擦除后的目标 阈值电压Vth来定义的。即擦除成功的存储单元的阈值电压Vth应当于小于于 该擦除验证电压Vvf0，这样，在验证时，只要存储单元仍处在P1状态、P2状 态以及P3状态等未擦除成功的状态下，其阈值电压Vth都大于擦除验证电压 Vvf0，从而导致存储单元无法导通；只有在成功擦除后，存储单元的阈值电压 Vth小于擦除验证电压Vvf0。也就是说，若擦除成功表示存储单元已进入擦除态 E0，其最大阈值电压为V1，那么设定的擦除验证电压Vvf0应当大于或等于V1。
如图15所示，本公开实施例还提供一种存储器100，包括：
外围电路110以及由多个存储块组成的存储单元阵列120；
其中，所述外围电路110至少被配置为执行上述任一实施例所述的操作方 法。即上述任一实施例所提供的操作方法均可以应用于该存储器100。
如图16所示，本公开实施例还提供一种存储器系统200，包括：
存储器210和控制器220；
所述存储器210至少包括外围电路和由多个存储块组成的存储单元阵列； 所述外围电路至少被配置为执行如上述任一实施例所述的操作方法。该存储器 210也可以为上述实施例中图12所示的存储器100。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情 况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限 于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易 想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护 范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种存储器的操作方法，其特征在于，所述存储器包括由多个存储块组成的存储单元阵列，每个所述存储块至少包括多个存储串以及与所述存储串耦接的多条字线；所述方法包括：
在第一时段内对待擦除的存储块施加擦除电压；
在所述第一时段后的第二时段内，导通所述待擦除的存储块中各存储串的顶部选择管和底部选择管，以使擦除后的所述各存储串的沟道内的电荷从所述存储串的两端释放；
对所述存储块执行擦除验证操作。
2.根据权利要求1所述的操作方法，其特征在于，所述在所述第一时段后的第二时段内，导通所述待擦除的存储块中各存储串的顶部选择管和底部选择管，包括：
对所述存储块中的顶部选择栅线施加第一开启电压；其中，所述顶部选择栅线连接至所述顶部选择管的控制极；
对所述存储块中的底部选择栅线施加第二开启电压；其中，所述底部选择栅线连接至所述底部选择管的控制极；
在所述第二时段内，同步对所述顶部选择栅线上连接的第一选通开关和底部选择栅线上连接的第二选通开关施加第一选通电压，以使所述第一开启电压施加至所述顶部选择管，并使所述第二开启电压施加至所述底部选择管。
3.根据权利要求2所述的操作方法，其特征在于，所述第一开启电压等于所述第二开启电压。
4.根据权利要求2所述的操作方法，其特征在于，所述方法还包括：
在第一时段内，对所述第一选通开关和所述第二选通开关施加第二选通电压；所述第二选通电压小于所述第一选通电压。
5.根据权利要求1所述的操作方法，其特征在于，所述方法还包括：
在所述第二时段内，导通所述存储串对应位线所耦接的页缓冲器中的放电通路。
6.根据权利要求5所述的操作方法，其特征在于，所述导通所述存储串对应位线所耦接的页缓冲器中的放电通路，包括：
对所述位线耦接的页缓冲器中的放电通路中的控制开关施加第三开启电压。
7.根据权利要求5所述的操作方法，其特征在于，所述方法还包括：
在所述第二时段内，对所述页缓冲器中的所述位线与感测节点之间的控制开关施加截止电压，以断开所述页缓冲器中的预充电通路以及锁存器之间的通路。
8.根据权利要求1所述的操作方法，其特征在于，所述在第一时段内对待擦除的存储块施加擦除电压，包括：
在所述第一时段内，所述待擦除的存储块的各条字线施加地电压；
同时对所述待擦除的存储块的各条位线或源极线施加所述擦除电压。
9.根据权利要求8所述的操作方法，其特征在于，所述方法还包括：
在所述第二时段内，将在所述各条位线或源极线上施加的所述擦除电压切换为接地电压。
10.根据权利要求1至9任一所述的操作方法，其特征在于，所述对所述存储块执行擦除验证操作，包括：
对所述存储块上的选择字线施加擦除验证电压；其中，所述选择字线为所述存储块上的任意字线；
对所述存储块上的未选择字线施加开启电压；其中，所述开启电压大于或等于存储单元的最大阈值电压；所述擦除验证电压小于所述开启电压；
读取所述选择字线对应的存储单元，得到所述擦除验证操作的验证结果。
11.一种存储器，其特征在于，所述存储器包括：
外围电路以及由多个存储块组成的存储单元阵列；
其中，所述外围电路至少被配置为执行如权利要求1至10任一所述的操作方法。
12.一种存储器系统，其特征在于，所述存储器系统包括：
存储器和控制器；
所述存储器至少包括外围电路和由多个存储块组成的存储单元阵列；所述外围电路至少被配置为执行如权利要求1至10任一所述的操作方法。
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