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CN115224049A - 半导体装置 - Google Patents

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CN115224049A
CN115224049A CN202210335802.2A CN202210335802A CN115224049A CN 115224049 A CN115224049 A CN 115224049A CN 202210335802 A CN202210335802 A CN 202210335802A CN 115224049 A CN115224049 A CN 115224049A
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CN
China
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well
insulating layer
buried insulating
film
disposed
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CN202210335802.2A
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English (en)
Inventor
李一珉
崔训诚
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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Abstract

提供了一种半导体装置。所述半导体装置包括：基底；第一掩埋绝缘层，设置在基底上；第一阱，在由第一元件分离膜限定的第一区域中设置在第一掩埋绝缘层上，并且包括沿着第一掩埋绝缘层的上表面延伸的第一部分和在第一部分的一侧处在从基底朝向第一掩埋绝缘层的方向上延伸的第二部分；第二掩埋绝缘层，设置在第一阱的第一部分上；第一半导体膜，设置在第二掩埋绝缘层上；第一栅极结构，位于第一半导体膜上；以及第二元件分离膜，位于第一阱的第一部分上，将第二掩埋绝缘层和第一半导体膜与第一阱的第二部分分离，其中，第一阱的第二部分的上表面与第一元件分离膜的上表面设置在同一平面上。

Description

半导体装置
本申请基于并要求于2021年3月31日在韩国知识产权局提交的第10-2021-0041728号韩国专利申请和于2021年5月20日在韩国知识产权局提交的第10-2021-0064732号韩国专利申请的优先权，以上韩国专利申请的公开通过引用整体包含于此。
技术领域
公开涉及一种半导体装置。
背景技术
最近的半导体元件已经在以低电压执行高速操作的方向上发展，并且半导体元件的制造工艺已经在提高集成度的方向上发展。因此，高度缩放的高度集成半导体元件的图案可以以具有微小宽度的微小间距彼此间隔开。
在半导体元件的小型化工艺期间，引入了FD-SOI(完全耗尽的绝缘体上硅)工艺，在FD-SOI工艺中，在基底上形成掩埋绝缘层，并且在掩埋绝缘层上形成沟道和晶体管。FD-SOI工艺具有通过完全耗尽晶体管下方的沟道来减小寄生电容和漏电流的效果。
发明内容
公开的各个方面提供了一种半导体装置，所述半导体装置包括两个掩埋绝缘层，并且可以将各种体偏置电压施加到半导体装置。
公开的各个方面还提供了一种半导体装置，所述半导体装置包括两个掩埋绝缘层并且易于缩放。
通过参照下面给出的公开的具体实施方式，公开的其他方面对于公开所属领域的普通技术人员而言将变得更加明显。
根据公开的一个方面，提供了一种半导体装置，所述半导体装置可以包括：基底；第一掩埋绝缘层，设置在基底上；第一阱，在由第一元件分离膜限定的第一区域中设置在第一掩埋绝缘层上，并且包括沿着第一掩埋绝缘层的上表面延伸的第一部分和在第一部分的一侧处在从基底朝向第一掩埋绝缘层的方向上延伸的第二部分；第二掩埋绝缘层，设置在第一阱的第一部分上；第一半导体膜，设置在第二掩埋绝缘层上；第一栅极结构，位于第一半导体膜上；以及第二元件分离膜，位于第一阱的第一部分上，将第二掩埋绝缘层和第一半导体膜与第一阱的第二部分分离，其中，第一阱的第二部分的上表面与第一元件分离膜的上表面设置在同一平面上。
根据公开的一个方面，提供了一种半导体装置，所述半导体装置可以包括：基底；第一掩埋绝缘层，设置在基底上；第一阱，在由第一元件分离膜限定的第一区域中设置在第一掩埋绝缘层上，并且包括沿着第一掩埋绝缘层的上表面延伸的第一部分和在第一部分的一侧处在从基底朝向第一掩埋绝缘层的方向上延伸的第二部分；第二掩埋绝缘层，设置在第一阱的第一部分上；第一半导体膜，设置在第二掩埋绝缘层上；第一栅极结构，位于第一半导体膜上；第二元件分离膜，位于第一阱的第一部分上，将第二掩埋绝缘层和第一半导体膜与第一阱的第二部分分离；以及第一阱接触件，设置在第一阱的第二部分的上表面上，其中，第一阱的第二部分沿着第一元件分离膜的侧壁延伸。
根据公开的一个方面，提供了一种半导体装置，所述半导体装置包括：基底；第一掩埋绝缘层，设置在基底上；第一阱，位于第一掩埋绝缘层上，包括第一部分和第二部分，并且在与第一方向相交的第二方向上延伸，第一部分具有在从基底朝向第一掩埋绝缘层的第一方向上的第一厚度，第二部分具有比第一厚度大的第二厚度；第二阱，位于第一掩埋绝缘层上，包括具有在第一方向上的第三厚度的第三部分和具有比第三厚度大的第四厚度的第四部分，并且在第二方向上延伸；第二掩埋绝缘层，设置在第一阱的第一部分上；第三掩埋绝缘层，设置在第二阱的第三部分上；第一半导体膜，设置在第二掩埋绝缘层上；第二半导体膜，设置在第三掩埋绝缘层上；第一栅极结构，设置在第一半导体膜上；第二栅极结构，设置在第二半导体膜上；第一元件分离膜，在第一掩埋绝缘层上，分别将第一阱的第一部分、第二掩埋绝缘层和第一半导体膜与第二阱的第三部分、第三掩埋绝缘层和第二半导体膜完全分离；第二元件分离膜，将第一阱的第二部分与第二掩埋绝缘层上的第一半导体膜分离；第三元件分离膜，将第二阱的第四部分与第三掩埋绝缘层上的第二半导体膜分离；第一阱接触件，设置在第一阱的第二部分的上表面上；以及第二阱接触件，设置在第二阱的第四部分的上表面上，其中，第一阱的第二部分的上表面与第二元件分离膜的上表面设置在同一平面上，并且第二阱的第四部分的上表面与第三元件分离膜的上表面设置在同一平面上。
附图说明
通过参照附图详细描述公开的示例性实施例，公开的以上和其他方面和特征将变得更加明显，在附图中：
图1是根据一些实施例的用于解释半导体装置的概念平面图；
图2是沿着图1的线A-A截取的剖视图；
图3至图8是根据一些实施例的用于解释半导体装置的剖视图；
图9是根据一些实施例的用于解释半导体装置的概念平面图；
图10是根据一些实施例的用于解释半导体装置的概念平面图；
图11是沿着图10的线B-B截取的剖视图；
图12至图17是根据一些实施例的用于解释制造参照图1和图2的半导体装置的方法的中间阶段图；
图18至图21是根据一些实施例的用于解释制造参照图1、图2和图12至图17的半导体装置的方法的中间阶段图；
图22和图23是根据一些实施例的用于解释制造参照图1、图2和图12至图21的半导体装置的方法的中间阶段图；以及
图24至图28是根据一些实施例的用于解释制造参照图10和图11的半导体装置的方法的中间阶段图。
具体实施方式
在此描述的所有实施例都是示例实施例，因此，发明构思不限于此，并且可以以各种其他形式实现。将理解的是，当元件或层被称为“在”另一元件或层“之上”、“上方”、“上”、“下方”、“下”、“之下”、“连接到”或“结合到”另一元件或层时，该元件或层可以直接在所述另一元件或层之上、上方、上、下方、下、之下、直接连接到或直接结合到所述另一元件或层，或者可以存在中间元件或中间层。相对地，当元件被称为“直接在”另一元件或层“之上”、“上方”、“上”、“下方”、“下”、“之下”、“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或中间层。
图1是根据一些实施例的用于解释半导体装置的概念平面图。图2是沿着图1的线A-A截取的剖视图。
参照图1和图2，根据一些实施例的半导体装置可以包括基底100、第一掩埋绝缘层110、第一阱120、第二阱220、第二掩埋绝缘层130、第三掩埋绝缘层230、第一半导体膜140、第二半导体膜240、第一元件分离膜160、第二元件分离膜150、第三元件分离膜250、第一栅极结构180、第二栅极结构280以及接触件191、接触件193、接触件195、接触件197、接触件291、接触件293、接触件295和接触件297。
基底100可以包括但不限于基体基底和在基体基底上生长的外延层。基底100可以仅包括没有外延层的基体基底。基底100可以包括硅基底、硅锗基底等，并且这里将作为示例描述硅基底。
第一掩埋绝缘层110可以设置在基底100上。尽管第一掩埋绝缘层110可以包括例如氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)及其组合中的至少一种，但是公开不限于此。
第一元件分离膜160可以设置在第一掩埋绝缘层110上。第一元件分离膜160可以在第一方向DR1上延伸以与第一掩埋绝缘层110接触。第一方向DR1可以是从基底100朝向第一掩埋绝缘层110的方向。如图所示，尽管第一元件分离膜160的下表面160S2可以与第一掩埋绝缘层110的上表面接触，但是公开不限于此。与附图中所示的示例不同，第一元件分离膜160的下表面160S2可以设置在第一掩埋绝缘层110内部，并且还可以与第一掩埋绝缘层110的下表面设置在基本同一平面上。
第一元件分离膜160可以在第一掩埋绝缘层110上限定有源区域。第一元件分离膜160可以包括第一元件分离区域161、第二元件分离区域162和第三元件分离区域163。第一元件分离区域161、第二元件分离区域162和第三元件分离区域163可以在第二方向DR2上彼此间隔开。第二方向DR2可以是与第一方向DR1相交的方向。第一元件分离区域161和第二元件分离区域162可以限定第一有源区域，并且第二元件分离区域162和第三元件分离区域163可以限定第二有源区域。
第一阱120和第二阱220可以设置在第一掩埋绝缘层110上。第一阱120可以设置在由第一元件分离区域161和第二元件分离区域162限定的第一有源区域中。第二阱220可以设置在由第二元件分离区域162和第三元件分离区域163限定的第二有源区域中。
第一阱120和第二阱220可以通过第二元件分离区域162完全分离。第一阱120和第二阱220可以彼此不接触。也就是说，第一阱120与第二阱220可以电绝缘。
第一阱120可以包括沿着第一掩埋绝缘层110的上表面延伸的第一部分121以及在第一部分121的一侧处在第一方向DR1上延伸的第二部分122。第二部分122可以沿着第一元件分离区域161的一个侧壁延伸。可选择地，第一阱120可以包括在第一掩埋绝缘层110上的具有第一厚度的第一部分121和具有第二厚度的第二部分122。第一厚度和第二厚度可以基于第一方向DR1。第二厚度可以比第一厚度厚。
第一阱120的顶表面可以与第一元件分离膜160的上表面160S1和/或第二元件分离膜150的上表面150S1设置在基本同一平面上。第一阱120的第二部分122的上表面122S可以与第一元件分离膜160的上表面160S1和/或第二元件分离膜150的上表面150S1设置在基本同一平面上。
第二阱220可以包括沿着第一掩埋绝缘层110的上表面延伸的第三部分221以及在第三部分221的一侧处在第一方向DR1上延伸的第四部分222。第四部分222可以沿着第三元件分离区域163的一个侧壁延伸。可选择地，第二阱220可以包括在第一掩埋绝缘层110上的具有第三厚度的第三部分221和具有第四厚度的第四部分222。第四厚度可以比第三厚度厚。
第二阱220的顶表面可以与第一元件分离膜160的上表面160S1和/或第三元件分离膜250的上表面250S1设置在基本同一平面上。第二阱220的第四部分222的上表面222S可以与第一元件分离膜160的上表面160S1和/或第三元件分离膜250的上表面250S1设置在基本同一平面上。
第一阱120和第二阱220可以具有彼此不同的导电类型。第一阱120可以具有第一导电类型，并且第二阱220可以具有第二导电类型。第一阱120可以是例如N型，并且第二阱220可以是P型。
第一阱120可以用作第一晶体管的体区域，并且第二阱220可以用作第二晶体管的体区域。
第一阱接触件191可以设置在第一阱120的第二部分122的上表面122S上。第一阱接触件191的下表面可以与第一阱120的第二部分122的上表面122S接触。第一阱接触件191可以电连接到第一阱120。可以通过第一阱接触件191将体偏置电压(body bias voltage)施加到第一阱120。
第二阱接触件291可以设置在第二阱220的第四部分222的上表面222S上。第二阱接触件291的下表面可以与第二阱220的第四部分222的上表面222S接触。第二阱接触件291可以电连接到第二阱220。可以通过第二阱接触件291将体偏置电压施加到第二阱220。因此，可以控制根据一些实施例的半导体装置的阈值电压、饱和电流和漏电流。
第一阱接触件191和第二阱接触件291可以包括导电物质。尽管导电物质可以包括例如多晶硅、金属硅化物化合物、导电金属氮化物和金属中的至少一种，但是公开不限于此。
与所示示例不同，可以在第一阱接触件191的下表面与第一阱120的第二部分122的上表面122S之间和/或第二阱接触件291的下表面与第二阱220的第四部分222的上表面222S之间形成硅化物膜。因此，可以减小第一阱接触件191与第一阱120之间和/或第二阱接触件291与第二阱220之间的电阻。
在根据一些实施例的半导体装置中，因为第一阱120和第二阱220通过第一元件分离膜160完全分离，所以在第一阱120与第二阱220之间不形成PN结。因此，可以通过第一阱接触件191不仅将正向体偏置(FBB)电压而且将反向体偏置(RBB)电压施加到第一阱120。可以通过第二阱接触件291将正向体偏置电压以及反向体偏置电压施加到第二阱220。也就是说，施加到第一阱120的体偏置电压不受施加到第二阱220的体偏置电压的限制。第一阱120和第二阱220分别不受正向体偏置电压和反向体偏置电压中的一个的限制。施加到第一阱120和第二阱220的体偏置电压可以在不对第二元件分离区域162引起HCI(Hot CarrierInjection，热载流子注入)现象或者不变得等于或高于击穿电压的范围内自由地施加。
因此，根据一些实施例的半导体装置可以具有取决于体偏置电压的各种阈值电压，并且半导体装置的缩放(scaling)可以变得更容易。
第二掩埋绝缘层130可以设置在第一阱120的第一部分121上。第一阱120可以通过第二掩埋绝缘层130与第一半导体膜140绝缘。第三掩埋绝缘层230可以设置在第二阱220的第三部分221上。第二阱220可以通过第三掩埋绝缘层230与第二半导体膜240绝缘。
第二掩埋绝缘层130和第三掩埋绝缘层230可以通过第二元件分离区域162分离。也就是说，基底100可以是包括两个绝缘层的硅基底。
尽管第二掩埋绝缘层130和第三掩埋绝缘层230可以包括例如氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)及其组合，但是公开不限于此。
第一半导体膜140可以设置在第二掩埋绝缘层130上。第一半导体膜140可以包括第一源区141、第一漏区142和第一沟道区143。第一源区141和第一漏区142可以分别用作第一栅极结构180的源极和漏极。
第二半导体膜240可以设置在第三掩埋绝缘层230上。第二半导体膜240可以包括第二源区241、第二漏区242和第二沟道区243。第二源区241和第二漏区242可以分别用作第二栅极结构280的源极和漏极。第一半导体膜140和第二半导体膜240可以通过第二元件分离区域162分离。
与附图中所示的示例不同，第一源区141和第一漏区142的至少一部分可以具有从第一半导体膜140的上表面突出的结构，并且第二源区241和第二漏区242的至少一部分可以具有从第二半导体膜240的上表面突出的结构。
第一半导体膜140和第二半导体膜240可以具有彼此不同的导电类型。第一半导体膜140可以与第一阱120具有相同的导电类型，并且第二半导体膜240可以与第二阱220具有相同的导电类型。第一半导体膜140可以具有第一导电类型，并且第二半导体膜240可以具有第二导电类型。第一半导体膜140可以是例如N型，并且第二半导体膜240可以是P型。
第一源极接触件193和第二源极接触件293可以分别形成在第一源区141和第二源区241上。可以通过第一源极接触件193和第二源极接触件293将源极电压施加到第一源区141和第二源区241中的每个。第一漏极接触件197和第二漏极接触件297可以分别形成在第一漏区142和第二漏区242上。可以分别通过第一漏极接触件197和第二漏极接触件297将漏极电压施加到第一漏区142和第二漏区242。
第一源极接触件193、第二源极接触件293、第一漏极接触件197和第二漏极接触件297可以包括导电物质。例如，尽管这样的导电物质可以包括多晶硅、金属硅化物化合物、导电金属氮化物和金属中的至少一种，但是公开不限于此。
第二元件分离膜150可以设置在第一元件分离区域161与第二元件分离区域162之间。第二元件分离膜150可以设置在第一阱120上。第二元件分离膜150可以在第一方向DR1上延伸并与第二掩埋绝缘层130接触。第二元件分离膜150的下表面150S2可以与第二掩埋绝缘层130的下表面设置在基本同一平面上。
第二元件分离膜150可以使第一阱120的第二部分122与第二掩埋绝缘层130分离并且使第一阱120的第二部分122与第一半导体膜140分离。也就是说，第一阱120的第二部分122可以沿着第二元件分离膜150的一个侧壁延伸。第一阱120的第二部分122可以填充在第一元件分离区域161与第二元件分离膜150之间。因此，在根据一些实施例的半导体装置中，第一阱120可以被绝缘。第一阱120可以与第一掩埋绝缘层110、第一元件分离区域161、第二元件分离膜150、第二掩埋绝缘层130和第二元件分离区域162接触。第一阱120可以通过第一掩埋绝缘层110、第一元件分离区域161、第二元件分离膜150、第二掩埋绝缘层130和第二元件分离区域162绝缘。
第三元件分离膜250可以设置在第二元件分离区域162与第三元件分离区域163之间。第三元件分离膜250可以设置在第二阱220上。第三元件分离膜250可以在第一方向DR1上延伸并与第三掩埋绝缘层230接触。第三元件分离膜250的下表面250S2可以与第三掩埋绝缘层230的下表面设置在基本同一平面上。
第三元件分离膜250可以使第二阱220的第四部分222与第三掩埋绝缘层230分离并且使第二阱220的第四部分222与第二半导体膜240分离。也就是说，第二阱220的第四部分222可以沿着第三元件分离膜250的一个侧壁延伸。第二阱220的第四部分222可以填充在第三元件分离膜250与第三元件分离区域163之间。因此，在根据一些实施例的半导体装置中，第二阱220可以被绝缘。第二阱220可以与第一掩埋绝缘层110、第二元件分离区域162、第三掩埋绝缘层230、第三元件分离膜250和第三元件分离区域163接触。第二阱220可以通过第一掩埋绝缘层110、第二元件分离区域162、第三掩埋绝缘层230、第三元件分离膜250和第三元件分离区域163绝缘。
与所示的示例不同，第二元件分离膜150的下表面150S2和第三元件分离膜250的下表面250S2可以与第二掩埋绝缘层130的上表面和第三掩埋绝缘层230的上表面设置在基本同一平面上，或者可以分别设置在第二掩埋绝缘层130和第三掩埋绝缘层230内部。
第二元件分离膜150的下表面150S2和第三元件分离膜250的下表面250S2可以设置在第一元件分离膜160的下表面160S2的水平上方。
第一栅极结构180可以设置在第一半导体膜140上。第一栅极结构180可以包括第一栅电极181、第一栅极绝缘层182和第一栅极间隔件183。第二栅极结构280可以设置在第二半导体膜240上。第二栅极结构280可以包括第二栅电极281、第二栅极绝缘层282和第二栅极间隔件283。
第一栅极结构180和第一半导体膜140可以形成第一晶体管，并且第二栅极结构280和第二半导体膜240可以形成第二晶体管。
第一栅电极181可以形成为填充由第一栅极间隔件183和第一栅极绝缘层182限定的栅极沟槽。第二栅电极281可以形成为填充由第二栅极间隔件283和第二栅极绝缘层282限定的栅极沟槽。第一栅电极181和第二栅电极281可以包括导电物质。
例如，第一栅电极181和第二栅电极281可以包括多晶硅(poly Si)、非晶硅(a-Si)、钽(Ti)、氮化钛(TiN)、氮化钨(WN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钽(TaN)、碳化钛(TiC)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化钽硅(TaSiN)、钽(Ta)、钴(Co)、钌(Ru)、铝(Al)、钨(W)及其组合中的至少一种。可以通过但不限于例如替换工艺(或后栅极工艺)来形成第一栅电极181。也可以通过先栅极工艺形成第一栅电极181。
第一栅极接触件195可以形成在第一栅电极181上。可以通过第一栅极接触件195将栅极电压施加到第一栅电极181。第二栅极接触件295可以形成在第二栅电极281上。可以通过第二栅极接触件295将栅极电压施加到第二栅电极281。
第一栅极接触件195和第二栅极接触件295可以包括导电物质。例如，尽管导电物质可以包括多晶硅、金属硅化物化合物、导电金属氮化物和金属中的至少一种，但是公开不限于此。
第一栅极绝缘层182可以形成在第一栅电极181与第一半导体膜140之间。第一栅极绝缘层182可以形成在第一半导体膜140的第一沟道区143上。第二栅极绝缘层282可以形成在第二栅电极281与第二半导体膜240之间。第二栅极绝缘层282可以形成在第二半导体膜240的第二沟道区243上。也就是说，由于根据一些实施例的半导体装置具有FD-SOI(完全耗尽的绝缘体上硅)结构，因此可以完全耗尽第一沟道区143和第二沟道区243，并且可以相应地减小寄生电容和漏电流。
第一栅极绝缘层182和第二栅极绝缘层282可以包括氧化硅(SiO2)、氮氧化硅(SiON)、氮化硅(SiN)和具有比氧化硅的介电常数高的介电常数的高介电常数(高k)材料。高介电常数材料可以包括但不限于例如氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽或铌酸铅锌中的一种或更多种。
第一栅极间隔件183可以形成在第一栅电极181的侧壁上。第二栅极间隔件283可以形成在第二栅电极281的侧壁上。第一栅极间隔件183和第二栅极间隔件283可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)及其组合中的至少一种。
此外，与所示示例不同，界面膜可以置于第一栅极绝缘层182与第一沟道区143之间和/或第二栅极绝缘层282与第二沟道区243之间。
层间绝缘层170可以覆盖第一元件分离膜160、第二元件分离膜150、第三元件分离膜250、第一栅极结构180、第二栅极结构280、第一半导体膜140和第二半导体膜240。接触件191、接触件193、接触件195、接触件197、接触件291、接触件293、接触件295和接触件297可以形成在层间绝缘层170内部。尽管层间绝缘层170可以包括例如氧化物膜，但是公开不限于此。
图3至图8是根据一些实施例的用于解释半导体装置的剖视图。作为参照，图3至图8可以是沿着图1的线A-A截取的剖视图。为了便于解释，将主要描述与图2不同的点。
参照图3，在根据一些实施例的半导体装置中，第一半导体膜140可以具有与第一阱120不同的导电类型，并且第二半导体膜240可以具有与第二阱220不同的导电类型。第一阱120可以具有第二导电类型，并且第二阱220可以具有第一导电类型。第一阱120可以是例如P型，并且第二阱220可以是例如N型。
参照图4，在根据一些实施例的半导体装置中，第一阱120的顶表面120S可以设置在第一元件分离膜160的上表面160S1的水平和第二元件分离膜150的上表面150S1的水平下方。第一阱120的顶表面120S可以通过第一元件分离区域161和第二元件分离膜150暴露。也就是说，第一阱120可以不包括图2的第二部分122。
第二阱220的顶表面220S可以设置在第三元件分离膜250的上表面250S1的水平和第一元件分离膜160的上表面160S1的水平下方。第二阱220的顶表面220S可以通过第三元件分离膜250和第三元件分离区域163暴露。也就是说，第二阱220可以不包括图2的第四部分222。
参照图5，第一元件分离膜160可以穿透第一掩埋绝缘层110。第一元件分离膜160可以延伸到基底100中。第一元件分离膜160的下表面160S2可以设置在基底100内部。
参照图6，第二元件分离膜150可以穿透第二掩埋绝缘层130。第二元件分离膜150可以延伸到第一阱120中。第二元件分离膜150的下表面150S2可以设置在第一阱120的第一部分121内部。
第三元件分离膜250可以穿透第三掩埋绝缘层230。第三元件分离膜250可以延伸到第二阱220中。第三元件分离膜250的下表面250S2可以设置在第二阱220的第三部分221内部。
参照图7，第一阱120的第二部分122可以穿透第二掩埋绝缘层130。第一阱120的第二部分122的侧壁的至少一部分可以与第二掩埋绝缘层130接触。
第二阱220的第四部分222可以穿透第三掩埋绝缘层230。第二阱220的第四部分222的侧壁的至少一部分可以与第三掩埋绝缘层230接触。这可以归因于形成第一元件分离膜160、第二元件分离膜150和第三元件分离膜250的位置以及/或者形成第一阱的第二部分122和第二阱220的第四部分222的位置。
参照图8，在一些实施例中，第一阱120的第二部分122可以穿透第二掩埋绝缘层130和第一半导体膜140。第一阱120的第二部分122的侧壁的至少一部分可以与第二掩埋绝缘层130和第一半导体膜140接触。
第二阱220的第四部分222可以穿透第三掩埋绝缘层230和第二半导体膜240。第二阱220的第四部分222的侧壁的至少一部分可以与第三掩埋绝缘层230和第二半导体膜240接触。这可以归因于形成第一元件分离膜160、第二元件分离膜150和第三元件分离膜250的位置以及/或者形成第一阱的第二部分122和第二阱220的第四部分222的位置。
图9是根据一些实施例的用于解释半导体装置的概念平面图。为了便于解释，将主要描述与图1不同的点。作为参照，图2至图8是沿着图9的线A-A截取的剖视图。
参照图9，根据一些实施例的半导体装置可以包括多个栅极结构180、280、380、480、580和680。第一栅极结构180、第三栅极结构380和第五栅极结构580可以设置在第一阱120上，并且第二栅极结构280、第四栅极结构480和第六栅极结构680可以设置在第二阱220上。
第一元件分离膜160可以限定第一阱120和第二阱220。第一阱120和第二阱220可以通过第一元件分离膜160分离。第一阱120和第二阱220可以在第三方向DR3上延伸。
第二元件分离膜150可以设置在第一阱120的第一部分121上。第二元件分离膜150可以限定第一栅极结构180、第三栅极结构380和第五栅极结构580。第一栅极结构180、第三栅极结构380和第五栅极结构580可以设置在第一阱120的第一部分121上。第一栅极结构180、第三栅极结构380和第五栅极结构580可以通过第二元件分离膜150分离。
第一栅极结构180、第三栅极结构380和第五栅极结构580可以共享第一阱120和第一阱接触件191。第一栅极结构180、第三栅极结构380和第五栅极结构580可以共享作为公共体区域的第一阱120。当通过第一阱接触件191将体偏置电压施加到第一阱120时，第一栅极结构180、第三栅极结构380和第五栅极结构580可以具有共同的体偏置电压。也就是说，由第一栅极结构180、第三栅极结构380和第五栅极结构580构成的第一晶体管、第三晶体管和第五晶体管可以具有相同的阈值电压。
第三元件分离膜250可以设置在第二阱220的第三部分221上。第三元件分离膜250可以限定第二栅极结构280、第四栅极结构480和第六栅极结构680。第二栅极结构280、第四栅极结构480和第六栅极结构680可以设置在第二阱220的第三部分221上。第二栅极结构280、第四栅极结构480和第六栅极结构680可以通过第三元件分离膜250分离。
第二栅极结构280、第四栅极结构480和第六栅极结构680可以共享第二阱220和第二阱接触件291。第二栅极结构280、第四栅极结构480和第六栅极结构680可以共享作为公共体区域的第二阱220。当通过第二阱接触件291将体偏置电压施加到第二阱220时，第二栅极结构280、第四栅极结构480和第六栅极结构680可以具有共同的体偏置电压。也就是说，由第二栅极结构280、第四栅极结构480和第六栅极结构680构成的第二晶体管、第四晶体管和第六晶体管可以具有相同的阈值电压。在图9中，半导体膜340和半导体膜540可以类似于第一半导体膜140，并且半导体膜440和半导体膜640可以类似于第二半导体膜240。
因此，在根据一些实施例的半导体装置中，可以将具有相同阈值电压的晶体管设置在单个阱上以共享作为公共体区域的阱，并且可以通过单个阱接触件将体偏置电压施加到晶体管。因此，与其中为每个晶体管形成阱接触件的半导体装置相比，根据一些实施例的半导体装置的面积可以减小。
图10是根据一些实施例的用于解释半导体装置的概念平面图。图11是沿着图10的线B-B截取的剖视图。为了便于解释，将主要描述与图1和图2不同的点。
参照图10和图11，根据一些实施例的半导体装置可以包括基底100、第一掩埋绝缘层710、第一阱720、第三掩埋绝缘层730、第一半导体膜740、第一元件分离膜760、第二元件分离膜750、第一栅极结构780、第二掩埋绝缘层810、第二半导体膜840、第二栅极结构880以及接触件791、接触件793、接触件795、接触件797、接触件893、接触件895和接触件897。
第一掩埋绝缘层710、第一阱720、第三掩埋绝缘层730、第一半导体膜740、第一元件分离膜760、第二元件分离膜750、层间绝缘层770、第一栅极结构780、第一阱接触件791、第一源极接触件793、第一栅极接触件795和第一漏极接触件797可以与图1和图2中示出的第一掩埋绝缘层110、第一阱120、第二掩埋绝缘层130、第一半导体膜140、第一元件分离膜160、第二元件分离膜150、层间绝缘层170、第一栅极结构180、第一阱接触件191、第一源极接触件193、第一栅极接触件195和第一漏极接触件197基本相同。
第二掩埋绝缘层810和第二半导体膜840可以顺序地设置在基底100上。第二掩埋绝缘层810和第二半导体膜840设置在由第二元件分离区域762和第三元件分离区域763限定的第二有源区域中。第二掩埋绝缘层810和第二半导体膜840可以通过第二元件分离区域762与第一掩埋绝缘层710、第一阱720、第三掩埋绝缘层730和第一半导体膜740分离。在图11中，第一元件分离膜760还包括第一元件分离区域761。
第一元件分离膜760可以与基底100接触。第一元件分离膜760的下表面760S2可以与基底100的上表面设置在基本同一平面上。与所示示例不同，第一元件分离膜760的下表面760S2也可以设置在基底100内部。第二元件分离膜750的下表面750S2可以与第三掩埋绝缘层730的底表面设置在基本同一平面上，并且也可以设置在第三掩埋绝缘层730内部。
第二元件分离膜750的下表面750S2可以设置在第一元件分离膜760的下表面760S2的水平上方。
第二半导体膜840可以包括第二源区841、第二漏区842和第二沟道区843。第二源区841和第二漏区842可以分别用作第二栅极结构880的源极和漏极。可以通过第二源极接触件893将源极电压施加到第二源区841。可以通过第二漏极接触件897将漏极电压施加到第二漏区842。
第二源区841和第二漏区842的底表面可以例如设置在第一源区741和第一漏区742的底表面的水平下方。
第二栅极结构880可以设置在第二半导体膜840上。第二栅极结构880可以包括第二栅电极881、第二栅极绝缘层882和第二栅极间隔件883。第二栅极结构880和第二半导体膜840可以形成第二晶体管。
第二栅电极881可以形成为填充由第二栅极间隔件883和第二栅极绝缘层882限定的栅极沟槽。第二栅电极881和第二栅极接触件895可以包括导电物质。可以通过第二栅极接触件895将栅极电压施加到第二栅电极881。第二栅极绝缘层882可以形成在第二栅电极881与第二半导体膜840之间。第二栅极绝缘层882可以形成在第二半导体膜840的第二沟道区843上。第二栅极间隔件883可以形成在第二栅电极881的侧壁上。界面膜可以置于第一栅极绝缘层782与第一沟道区743之间和/或第二栅极绝缘层882与第二沟道区843之间。
第一栅极结构780和第一半导体膜740可以形成第一晶体管，并且第二栅极结构880和第二半导体膜840可以形成第二晶体管。也就是说，根据一些实施例的半导体装置可以包括具有FD-SOI(完全耗尽的绝缘体上硅)结构的第一晶体管和具有PD-SOI(部分耗尽的绝缘体上硅)结构的第二晶体管。第一晶体管与第二晶体管通过第一元件分离膜760电绝缘，并且可以彼此独立地操作。
根据实施例，图10中所示的半导体装置可以向第三方向DR3延伸以采取与图9中所示的半导体装置类似的形式，从而在第三方向DR3上包括两个附加的第一半导体膜740和两个附加的第一栅极结构780，并且在第三方向DR3上包括两个附加的第二半导体膜840和两个附加的第二栅极结构880。在本实施例中，任意第二半导体膜840中的第二源区841和第二漏区842的底表面可以设置在任意第一半导体膜740中的第一源区741和第一漏区742的底表面的水平下方。
图12至图17是根据一些实施例的用于解释制造参照图1和图2的半导体装置的方法的中间阶段图。作为参照，图12至图17是沿着图1的线A-A截取的剖视图。图1和图2中使用的附图标记适用于图12至图17中所示的方法的描述。
参照图12，可以提供其上各自形成有第一掩埋绝缘层110、第一阱120、第二阱220、第二掩埋绝缘层130、第一半导体膜140和第二半导体膜240的基底100。第一阱120和第二阱220中的每个可以是第一阱120的第一部分121和第二阱220的第三部分221，这将在后面描述。
可以通过用杂质对基底100进行掺杂来分别形成第一阱120、第二阱220、第一半导体膜140和第二半导体膜240。例如，可以用第一导电类型的物质和第二导电类型的物质对基底100进行掺杂，以形成第一阱120和第二阱220中的每个。此外，可以用第一导电类型的物质和第二导电类型的物质对基底100进行掺杂，以形成第一半导体膜140和第二半导体膜240中的每个。
参照图13，可以形成第一沟槽t1。第一沟槽t1可以穿透第一半导体膜140、第二掩埋绝缘层130和第一阱120。第一沟槽t1可以穿透第二半导体膜240、第二掩埋绝缘层130和第二阱220。第一掩埋绝缘层110的上表面可以被第一沟槽t1暴露。
可选择地，可以通过蚀刻第一半导体膜140和第二掩埋绝缘层130以及第二半导体膜240和第二掩埋绝缘层130而形成第一沟槽t1，以暴露第一阱120的上表面和第二阱220的上表面。可选择地，可以将第一沟槽t1形成为使得其底表面设置在第一阱120和第二阱220内部。
参照图14，第二部分122可以填充穿透第一半导体膜140、第二掩埋绝缘层130和第一部分121的第一沟槽t1。因此，可以形成包括沿着第一掩埋绝缘层110的上表面延伸的第一部分121和用于填充第一沟槽t1的第二部分122的第一阱120。
第四部分222可以填充穿透第二半导体膜240、第二掩埋绝缘层130和第三部分221的第一沟槽t1。因此，可以形成包括沿着第一掩埋绝缘层110的上表面延伸的第三部分221和用于填充第一沟槽t1的第四部分222的第二阱220。
可以通过用杂质对基底进行掺杂来分别形成第一阱120的第二部分122和第二阱220的第四部分222。例如，可以用第一导电类型的物质和第二导电类型的物质对基底100进行掺杂，以形成第二部分122和第四部分222中的每个。
参照图15，可以形成第二沟槽t2。第二沟槽t2可以形成在第一半导体膜140与第二半导体膜240之间。此外，第二沟槽t2可以形成在例如第二部分122的两侧上和第四部分222的两侧上。
可以通过蚀刻到第二掩埋绝缘层130和第三掩埋绝缘层230来形成第二沟槽t2。第二沟槽t2可以暴露第一阱120的第一部分121的上表面和第二阱220的第三部分221的上表面。因此，可以使第二掩埋绝缘层130与第三掩埋绝缘层230分离，并且可以使第一半导体膜140与第二半导体膜240分离。此外，第一半导体膜140和第二掩埋绝缘层130可以与第一阱120的第二部分122分离，并且第二半导体膜240和第三掩埋绝缘层230可以与第二阱220的第四部分222分离。
可选择地，可以将第二沟槽t2形成为使得其底表面设置在第二掩埋绝缘层130的上表面和第三掩埋绝缘层230的上表面上。可选择地，可以将第二沟槽t2形成为使得其底表面设置在第二掩埋绝缘层130和第三掩埋绝缘层230内部。
参照图16，可以通过在第二沟槽t2的部分上进一步蚀刻第一阱120的第一部分121和第二阱220的第四部分222来形成第三沟槽t3。第三沟槽t3可以暴露第一掩埋绝缘层110的上表面。因此，第一阱120的第一部分121可以与第二阱220的第三部分221分离，并且第一阱120的第二部分122和第二阱220的第四部分222可以被限定。
可选择地，可以将第三沟槽t3形成为使得其底表面设置在第一掩埋绝缘层110内部。可选择地，可以通过蚀刻第一掩埋绝缘层110来使第三沟槽t3暴露基底100的上表面，并且可以通过蚀刻基底100的一部分来使第三沟槽t3的底表面设置在基底100内部。
参照图17，第一元件分离膜160可以填充第三沟槽t3。第二元件分离膜150可以填充第一阱120上的第二沟槽t2。第三元件分离膜250可以填充第二阱220上的第二沟槽t2。因此，第一元件分离膜160的上表面160S1、第二元件分离膜150的上表面150S1和第三元件分离膜250的上表面250S1可以与第一阱120的第二部分122的上表面122S和第二阱220的第四部分222的上表面222S设置在基本同一平面上。
此外，第一元件分离膜160的下表面160S2可以设置在第二元件分离膜150的下表面150S2和第三元件分离膜250的下表面250S2下方。这可以是由于第二沟槽t2和第三沟槽t3的形成。
参照图2，可以在第一半导体膜140内部形成第一源区141和第一漏区142，并且可以在第二半导体膜240内部形成第二源区241和第二漏区242。可以通过用杂质对第一半导体膜140和第二半导体膜240中的每个进行掺杂或者通过外延生长来形成第一源区141、第一漏区142、第二源区241和第二漏区242。
可以在第一半导体膜140上形成第一栅极结构180，并且可以在第二半导体膜240上形成第二栅极结构280。通过在第一半导体膜140和第二半导体膜240上形成绝缘层和导电膜，并对它们进行图案化，可以形成第一栅极绝缘层182和第二栅极绝缘层282以及第一栅电极181和第二栅电极281。可以在第一栅电极181和第二栅电极281的侧壁上形成第一栅极间隔件183和第二栅极间隔件283。尽管已经将第一栅极结构180和第二栅极结构280描述为通过先栅极方法形成，但是公开不限于此，并且也可以通过后栅极方法形成第一栅极结构180和第二栅极结构280。
可以形成层间绝缘层170，并且可以蚀刻层间绝缘层170以形成接触孔。可以用导电物质填充接触孔以形成接触件191、接触件193、接触件195、接触件197、接触件291、接触件293、接触件295和接触件297。
图18至图21是根据一些实施例的用于解释制造参照图1、图2和图12至图17的半导体装置的方法的中间阶段图。作为参照，图18至图23是沿着图1的线A-A截取的剖视图。图1、图2和图12至图17中使用的附图标记适用于图18至图21中所示的方法的描述。
参照图18，可以提供第一基底10和第二基底20。第一基底10可以包括基底100和设置在基底100上的第一绝缘层102。第二基底20可以包括第一附加基底125和设置在第一附加基底125上的第二绝缘层104。第一基底10和第二基底20可以是其中绝缘层形成在硅基底上的SOI(绝缘体上硅)基底。
可以将第二基底20附着到第一基底10上，使得第二绝缘层104面向第一绝缘层102。
参照图19，可以将第一绝缘层102与第二绝缘层104附着以形成第一掩埋绝缘层110。基底100和第一附加基底125可以通过第一掩埋绝缘层110彼此间隔开。
参照图20，可以提供第三基底30。第三基底30可以包括第二附加基底145和设置在第二附加基底145上的第二掩埋绝缘层130。第三基底30可以是其中绝缘层形成在硅基底上的SOI(绝缘体上硅)基底。
可以将第三基底30附着到第一附加基底125上，使得第二掩埋绝缘层130面向第一附加基底125。
参照图21，可以将第一附加基底125与第二掩埋绝缘层130附着。第一附加基底125和第二附加基底145可以通过第二掩埋绝缘层130彼此间隔开。因此，基底100可以包括两个掩埋绝缘层110和130。
返回参照图12，可以用杂质对第一附加基底125进行掺杂以形成第一阱120和第二阱220，并且可以用杂质对第二附加基底145进行掺杂以形成第一半导体膜140和第二半导体膜240。
图22和图23是根据一些实施例的用于解释制造参照图1、图2和图12至图21的半导体装置的方法的中间阶段图。作为参照，图22和图23是沿着图1的线A-A截取的剖视图。图1、图2和图12至图21中使用的附图标记适用于图22和图23中所示的方法的描述。
参照图22，可以提供通过第二掩埋绝缘层130而与第二附加基底145间隔开的基底100。基底100可以是其中绝缘层形成在硅基底上的SOI基底。
可以对基底100执行氧离子注入工艺。
参照图23，可以通过氧离子注入工艺将氧掺杂到基底100中以形成预绝缘层115。第一附加基底125可以通过预绝缘层115与基底100分离。
可以对预绝缘层115执行退火(加热)工艺。尽管可以使用低温浸泡退火(lowtemperature soak annealing)、闪光灯退火、激光退火和尖峰退火(spike annealing)中的任意一种作为退火工艺，但是公开不限于此。
返回参照图12，通过退火工艺使预绝缘层115中的氧扩散，并且可以形成第一掩埋绝缘层110。可以用杂质对第一附加基底125进行掺杂以形成第一阱120和第二阱220，并且可以用杂质对第二附加基底145进行掺杂以形成第一半导体膜140和第二半导体膜240。
图24至图28是根据一些实施例的用于解释制造参照图10和图11的半导体装置的方法的中间阶段图。作为参照，图24至图28是沿着图10的线B-B截取的剖视图。图10和图11中使用的附图标记适用于图24至图28中所示的方法的描述。
参照图24，可以提供其上顺序形成有第一掩埋绝缘层710、第一阱720、第三掩埋绝缘层730和第一半导体膜740的基底100。第一阱720可以是将在下面描述的第一阱720的第一部分721。
可以形成第四沟槽t4和第五沟槽t5。第四沟槽t4和第五沟槽t5可以穿透第一半导体膜740、第三掩埋绝缘层730和第一阱720。第一掩埋绝缘层710的上表面可以通过第四沟槽t4和第五沟槽t5暴露。
可选择地，可以通过蚀刻第一半导体膜740和第三掩埋绝缘层730来形成第四沟槽t4和/或第五沟槽t5以暴露第一阱720的顶表面。可选择地，可以将第四沟槽t4和/或第五沟槽t5形成为使得其底表面设置在第一阱720内部。
例如，第四沟槽t4在第二方向DR2上的宽度可以小于第五沟槽t5在第二方向DR2上的宽度。其中形成有第五沟槽t5的区域可以是用于形成下面将描述的第二晶体管的区域。
可以通过用杂质对基底100进行掺杂来分别形成第一阱720和第一半导体膜740。
参照图25，第二部分722可以填充第四沟槽t4。因此，可以形成包括沿着第一掩埋绝缘层710延伸的第一部分721和用于填充第四沟槽t4的第二部分722的第一阱720。
第二半导体膜840可以填充第五沟槽t5。可以通过用杂质对基底100进行掺杂来形成第二半导体膜840。
参照图26，可以形成第六沟槽t6。第六沟槽t6可以形成在第一半导体膜740和第三掩埋绝缘层730与第二半导体膜840之间。此外，第六沟槽t6可以例如形成在第一阱720的第二部分722的两侧上。
可以通过蚀刻到第三掩埋绝缘层730来形成第六沟槽t6。第六沟槽t6可以暴露第一阱720的第一部分721的上表面。因此，第三掩埋绝缘层730和第一半导体膜740可以与第二半导体膜840分离。此外，第一半导体膜740和第三掩埋绝缘层730可以与第一阱720的第二部分722分离。
可选择地，可以将第六沟槽t6形成为使得其底表面设置在第三掩埋绝缘层730的上表面上。可选择地，可以将第六沟槽t6形成为使得其底表面设置在第三掩埋绝缘层730内部。
参照图27，可以通过在第六沟槽t6的部分上进一步蚀刻第一阱720的第一部分721来形成第七沟槽t7。第七沟槽t7可以暴露基底100的上表面。因此，第一阱720的第一部分721可以与第二半导体膜840分离，并且第一掩埋绝缘层710可以与第二掩埋绝缘层810分离。第一阱720的第二部分722可以被限定。
可选择地，可以将第七沟槽t7形成为使得其底表面设置在第一掩埋绝缘层710的上表面上，并且第一掩埋绝缘层710和第二掩埋绝缘层810可以不分离。可选择地，可以将第七沟槽t7形成为使得其底表面设置在第一掩埋绝缘层710和第二掩埋绝缘层810内部。
参照图28以及图11，第一元件分离膜760可以填充第七沟槽t7。第二元件分离膜750可以填充第六沟槽t6。因此，第一元件分离膜760的上表面760S1和第二元件分离膜750的上表面750S1可以与第一阱720的第二部分722的上表面722S设置在基本同一平面上。
此外，第一元件分离膜760的下表面760S2可以设置在第二元件分离膜750的下表面750S2的水平下方。这可以是由于第六沟槽t6和第七沟槽t7的形成。
返回参照图11，可以在第一半导体膜740内部形成第一源区741和第一漏区742，并且可以在第二半导体膜840内部形成第二源区841和第二漏区842。可以通过用杂质对第一半导体膜740和第二半导体膜840中的每个进行掺杂或者通过外延生长来形成第一源区741、第一漏区742、第二源区841和第二漏区842。
可以在第一半导体膜740上形成第一栅极结构780，并且可以在第二半导体膜840上形成第二栅极结构880。通过在第一半导体膜740和第二半导体膜840上形成绝缘层和导电膜，并对它们进行图案化，可以形成第一栅极绝缘层782和第二栅极绝缘层882以及第一栅电极781和第二栅电极881。可以在第一栅电极781和第二栅电极881的侧壁上形成第一栅极间隔件783和第二栅极间隔件883。尽管第一栅极结构780和第二栅极结构880已经被描述为通过先栅极方法形成，但是公开不限于此，并且第一栅极结构780和第二栅极结构880也可以通过后栅极方法形成。
形成层间绝缘层770，并蚀刻层间绝缘层770以形成接触孔。可以用导电物质填充接触孔以形成接触件791、接触件793、接触件795、接触件797、接触件893、接触件895和接触件897。
在总结具体实施方式时，本领域技术人员将理解的是，在基本不脱离公开的原理的情况下，可以对以上实施例进行许多变化和修改。因此，公开的以上实施例仅以一般和描述性含义使用，而不是为了限制的目的。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基底；
第一掩埋绝缘层，设置在基底上；
第一阱，在由第一元件分离膜限定的第一区域中设置在第一掩埋绝缘层上，并且包括沿着第一掩埋绝缘层的上表面延伸的第一部分和在第一部分的一侧处在从基底朝向第一掩埋绝缘层的方向上延伸的第二部分；
第二掩埋绝缘层，设置在第一阱的第一部分上；
第一半导体膜，设置在第二掩埋绝缘层上；
第一栅极结构，位于第一半导体膜上；以及
第二元件分离膜，位于第一阱的第一部分上，将第二掩埋绝缘层和第一半导体膜与第一阱的第二部分分离，
其中，第一阱的第二部分的上表面与第一元件分离膜的上表面设置在同一平面上。
2.如权利要求1所述的半导体装置，其中，第一阱的第二部分设置在第一元件分离膜与第二元件分离膜之间的空间中。
3.如权利要求1所述的半导体装置，其中，第一元件分离膜的下表面设置在第二元件分离膜的下表面的水平下方。
4.如权利要求1所述的半导体装置，其中，第一阱的第二部分的上表面与第二元件分离膜的上表面设置在同一平面上。
5.如权利要求1所述的半导体装置，所述半导体装置还包括：
第一阱接触件，设置在第一阱的第二部分的上表面上。
6.如权利要求1所述的半导体装置，其中，第一元件分离膜穿透第一掩埋绝缘层并穿透基底的至少一部分。
7.如权利要求1所述的半导体装置，所述半导体装置还包括：
第二阱，在由第一元件分离膜限定的第二区域中设置在第一掩埋绝缘层上，并且包括沿着第一掩埋绝缘层的上表面延伸的第三部分，以及在第三部分的一侧处在从基底朝向第一掩埋绝缘层的方向上延伸的第四部分；
第三掩埋绝缘层，设置在第二阱的第三部分上；
第二半导体膜，设置在第三掩埋绝缘层上；
第二栅极结构，设置在第二半导体膜上；以及
第三元件分离膜，位于第二阱的第三部分上，将第三掩埋绝缘层和第二半导体膜与第二阱的第四部分分离，
其中，第一阱、第二掩埋绝缘层和第一半导体膜通过第一元件分离膜分别与第二阱、第三掩埋绝缘层和第二半导体膜完全分离。
8.如权利要求1所述的半导体装置，所述半导体装置还包括：
第三半导体膜，位于第一掩埋绝缘层上，设置在由第一元件分离膜限定的第三区域中；以及
第三栅极结构，设置在第三半导体膜上。
9.如权利要求8所述的半导体装置，其中，第一阱、第二掩埋绝缘层和第一半导体膜与第三半导体膜通过第一元件分离膜完全分离。
10.如权利要求8所述的半导体装置，其中，第一栅极结构包括设置在第一半导体膜内部的第一源区/漏区，
其中，第三栅极结构包括设置在第三半导体膜内部的第三源区/漏区，
其中，第三源区/漏区的底表面设置在第一源区/漏区的底表面下方。
11.一种半导体装置，所述半导体装置包括：
基底；
第一掩埋绝缘层，设置在基底上；
第一阱，在由第一元件分离膜限定的第一区域中设置在第一掩埋绝缘层上，并且包括沿着第一掩埋绝缘层的上表面延伸的第一部分和在第一部分的一侧处在从基底朝向第一掩埋绝缘层的方向上延伸的第二部分；
第二掩埋绝缘层，设置在第一阱的第一部分上；
第一半导体膜，设置在第二掩埋绝缘层上；
第一栅极结构，位于第一半导体膜上；
第二元件分离膜，位于第一阱的第一部分上，将第二掩埋绝缘层和第一半导体膜与第一阱的第二部分分离；以及
第一阱接触件，设置在第一阱的第二部分的上表面上，
其中，第一阱的第二部分沿着第一元件分离膜的侧壁延伸。
12.如权利要求11所述的半导体装置，其中，第一阱的第二部分与第一元件分离膜和第二元件分离膜接触。
13.如权利要求11所述的半导体装置，其中，第一阱的第二部分沿着第二元件分离膜的侧壁延伸。
14.如权利要求11所述的半导体装置，其中，第一元件分离膜的下表面设置在第二元件分离膜的下表面下方。
15.如权利要求11所述的半导体装置，其中，第一阱的第二部分的上表面与第一元件分离膜的上表面设置在同一平面上。
16.一种半导体装置，所述半导体装置包括：
基底；
第一掩埋绝缘层，设置在基底上；
第一阱，位于第一掩埋绝缘层上，包括第一部分和第二部分，并且在与第一方向相交的第二方向上延伸，第一部分具有在从基底朝向第一掩埋绝缘层的第一方向上的第一厚度，第二部分具有比第一厚度大的第二厚度；
第二阱，位于第一掩埋绝缘层上，包括具有在第一方向上的第三厚度的第三部分和具有比第三厚度大的第四厚度的第四部分，并且在第二方向上延伸；
第二掩埋绝缘层，设置在第一阱的第一部分上；
第三掩埋绝缘层，设置在第二阱的第三部分上；
第一半导体膜，设置在第二掩埋绝缘层上；
第二半导体膜，设置在第三掩埋绝缘层上；
第一栅极结构，设置在第一半导体膜上；
第二栅极结构，设置在第二半导体膜上；
第一元件分离膜，位于第一掩埋绝缘层上，分别将第一阱的第一部分、第二掩埋绝缘层和第一半导体膜与第二阱的第三部分、第三掩埋绝缘层和第二半导体膜完全分离；
第二元件分离膜，将第一阱的第二部分与第二掩埋绝缘层上的第一半导体膜分离；
第三元件分离膜，将第二阱的第四部分与第三掩埋绝缘层上的第二半导体膜分离；
第一阱接触件，设置在第一阱的第二部分的上表面上；以及
第二阱接触件，设置在第二阱的第四部分的上表面上，
其中，第一阱的第二部分的上表面与第二元件分离膜的上表面设置在同一平面上，并且
其中，第二阱的第四部分的上表面与第三元件分离膜的上表面设置在同一平面上。
17.如权利要求16所述的半导体装置，其中，第一阱的第二部分沿着第一元件分离膜和第二元件分离膜的侧壁延伸，并且
其中，第二阱的第四部分沿着第一元件分离膜和第三元件分离膜的侧壁延伸。
18.如权利要求16所述的半导体装置，其中，第一元件分离膜的下表面设置在第二元件分离膜的下表面和第三元件分离膜的下表面的水平下方。
19.如权利要求16所述的半导体装置，其中，第一阱和第二阱在第二方向上彼此间隔开，并且还在与第一方向和第二方向相交的第三方向上延伸，
其中，第一掩埋绝缘层在第三方向上延伸，并且
其中，半导体装置还包括：
第三半导体膜，设置在第二掩埋绝缘层上；以及
第三栅极结构，设置在第三半导体膜上并与第一栅极结构共享第一阱。
20.如权利要求19所述的半导体装置，其中，通过第一阱接触件向第一栅极结构和第三栅极结构提供第一体偏置电压，并且
其中，通过第二阱接触件向第二栅极结构提供第二体偏置电压。
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