[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN114879794B - 用于ldo频率补偿的片内电容实现电路及ldo电路 - Google Patents

用于ldo频率补偿的片内电容实现电路及ldo电路 Download PDF

Info

Publication number
CN114879794B
CN114879794B CN202210577194.6A CN202210577194A CN114879794B CN 114879794 B CN114879794 B CN 114879794B CN 202210577194 A CN202210577194 A CN 202210577194A CN 114879794 B CN114879794 B CN 114879794B
Authority
CN
China
Prior art keywords
tube
nmos tube
circuit module
electrode
nmos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210577194.6A
Other languages
English (en)
Other versions
CN114879794A (zh
Inventor
刘智
于洪波
师娅
姚思远
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xian Microelectronics Technology Institute
Original Assignee
Xian Microelectronics Technology Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xian Microelectronics Technology Institute filed Critical Xian Microelectronics Technology Institute
Priority to CN202210577194.6A priority Critical patent/CN114879794B/zh
Publication of CN114879794A publication Critical patent/CN114879794A/zh
Application granted granted Critical
Publication of CN114879794B publication Critical patent/CN114879794B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current 
    • G05F1/46—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC
    • G05F1/56—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
    • G05F1/561—Voltage to current converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Amplifiers (AREA)

Abstract

本发明公开了一种用于LDO频率补偿的片内电容实现电路及LDO电路，包括第一启动电路模块；第一启动电路模块的输出端与第一电流比例增大电路模块的输入端相连，第二启动电路的输出端与第二电流比例增大模块的输入端相连；电容C0的负极与第一电流比例增大电路模块的输入端相连，电容C0的正极与第二电流比例增大电路模块的输出端相连；第二电流比例增大电路模块的输入端还与第一电流比例增大电路模块的输出端相连；第一电流比例增大电路模块的输出端还与第二启动电路模块的输入端相连；本发明实现了片内电容面积不变而等效容值增大，有效减小了LDO芯片面积；所述实现电路结构简单，占用芯片面积小，易于在各种CMOS工艺上移植。

Description

用于LDO频率补偿的片内电容实现电路及LDO电路
技术领域
本发明属于电源管理类芯片的线路设计技术技术领域，特别涉及一种用于LDO频率补偿的片内电容实现电路及LDO电路。
背景技术
低压差线性稳压器(Low-dropout regulator，LDO)具有输出电压精度高、纹波小、噪音低等特点，广泛应用于手机、笔记本电脑、MP3等各种电子设备中；LDO在本质上是一个负反馈系统，是模拟电路中利用负反馈进行实时线性控制的一个典型系统；如附图1所示，传统的LDO利用负载较大容值的片外电容稳定其输出电压；例如：附图1中的负载电容为片外电容CL；其主极点位于输出，但因使用的电容容值较大而不易实现系统集成，需使用分立电容器件，从而增加了电路占用面积。
与传统的LDO相比，无电容LDO不需要较大的片外电容，易于系统集成，然而其稳定性和瞬态响应成为设计的难点；为了保证无电容LDO的稳定性，通常利用Miller效应，加Miller补偿电容使极点分裂；而上述补偿方法产生了和单位增益带宽相关的主极点和第一非主极点；但是，需要明确第二非主极点与单位增益带宽的关系，以达到足够的相位裕度；在应用中，LDO往往需要很大的负载电容来抑制输出纹波，因而为使极点分裂效应明显，需要设计较大的Miller补偿电容；但现有的Miller补偿电容，存在结构复杂，占用较大的芯片面积的技术问题。
发明内容
针对现有技术中存在的技术问题，本发明提供了一种用于LDO频率补偿的片内电容实现电路及LDO电路，以解决现有的Miller补偿电容，存在结构复杂，占用较大的芯片面积的技术问题。
为达到上述目的，本发明采用的技术方案为：
本发明提供了一种用于LDO频率补偿的片内电容实现电路，所述片内电容实现电路，包括电容C0、第一启动电路模块、第一电流比例增大电路模块、第二启动电路模块及第二电流比例增大电路模块；
第一启动电路模块的输出端与第一电流比例增大电路模块的输入端相连，第二启动电路的输出端与第二电流比例增大模块的输入端相连；
电容C0的负极与第一电流比例增大电路模块的输入端相连，电容C0的正极与第二电流比例增大电路模块的输出端相连；第二电流比例增大电路模块的输入端还与第一电流比例增大电路模块的输出端相连；第一电流比例增大电路模块的输出端还与第二启动电路模块相连；
其中，电容C0的正极与第二电流比例增大电路模块的输出端共同作为所述片内电容实现电路的正极；第一电流比例增大电路模块和第二电流比例增大电路模块，用于以预设比例增大电容C0的电容值。
进一步的，第一启动电路模块，包括PMOS管MP1、NMOS管MN1和NMOS管MN2；
PMOS管MP1的源极与电源相连；PMOS管MP1的漏极与NMOS管MN1的漏极及NMOS管MN2的栅极均相连，PMOS管MP1的栅极与NMOS管MN1的漏极及NMOS管MN2的栅极均相连；
NMOS管MN1的栅极与NMOS管MN2的源极相连；NMOS管MN1的栅极与NMOS管MN2的源极还均与第一电流比例增大模块的输入端相连；NMOS管MN1的源极与地相连。
进一步的，第一电流比例增大电路模块，包括PMOS管MP2、PMOS管MP3、NMOS管MN3及NMOS管MN4；
PMOS管MP2的源极与电源相连；PMOS管MP2的栅极与PMOS管MP3的栅极相连；PMOS管MP2的漏极与电容C0的负极、NMOS管MN3的漏极、NMOS管MN3的栅极及NMOS管MN4的栅极均相连；PMOS管MP2的栅极和PMOS管MP2的漏极还均与第一启动电路模块的输出端相连；
PMOS管MP3的源极与电源相连；PMOS管MP3的栅极与PMOS管MP2的栅极相连，PMOS管MP3的栅极还与第一启动电路模块的输出端相连；PMOS管MP3的漏极与NMOS管MN4的漏极、第二电流比例增大电路模块的输入端及第二启动电路模块均相连；
NMOS管MN3的源极与地相连；NMOS管MN3的栅极及NMOS管MN3的漏极均与第一启动电路模块输出端相连；
NMOS管MN4的源极与地相连；NMOS管MN4的栅极与NMOS管MN3的栅极、NMOS管MN3的漏极及第一启动电路模块的输出端均相连；NMOS管MN4的漏极与PMOS管MP3的漏极、第二电流比例增大电路模块的输入端及第二启动电路模块均相连。
进一步的，PMOS管MP2与PMOS管MP3的沟道长度相同，且PMOS管MP2与PMOS管MP3的沟道宽度比例为1：k1；NMOS管MN3与NMOS管MN4的沟道长度相同，且NMOS管MN3与NMOS管MN4的沟道宽度比例为1：k1。
进一步的，第二启动电路模块包括PMOS管MP4、NMOS管MN5及NMOS管MN6；
PMOS管MP4的源极与电源相连，PMOS管MP4的栅极与NMOS管MN5的漏极及NMOS管MN6的栅极均相连，PMOS管MP4的漏极与NMOS管MN5的源极及NMOS管MN6的栅极均相连；
NMOS管MN5的源极与地相连；NMOS管MN5的栅极与NMOS管MN6的源极及第二电流比例增大电路模块的输入端均相连；NMOS管MN5的漏极与NMOS管MN6的栅极、PMOS管MP4的漏极均相连；
NMOS管MN6的源极及NMOS管MN6的漏极还均与第二电流比例增大电路模块相连。
进一步的，第二电流比例增大电路模块，包括PMOS管MP5、PMOS管MP6、NMOS管MN7及NMOS管MN8；
PMOS管MP5的源极与电源相连，PMOS管MP5的栅极与PMOS管MP6的栅极及第二启动电路模块均相连；PMOS管MP5的漏极与NMOS管MN7的漏极、NMOS管MN7的栅极、NMOS管MN8的栅极、第一电流比例增大模块的输出端及第二启动电路模块的输出端均相连；
PMOS管MP6的源极与电源相连，PMOS管MP6的栅极与第二启动电路模块的输出端相连；PMOS管MP6的漏极与电容C0的正极及NMOS管MN8的漏极均相连；
NMOS管MN7的源极与地相连，NMOS管MN7的栅极与第二启动电路模块输出端相连；NMOS管MN7的漏极还与第二启动电路模块的输出端相连；
NMOS管MN8的源极与地相连，NMOS管MN8的栅极与NMOS管MN7的栅极、NMOS管MN7的漏极及第二启动电路模块的输出端均相连；NMOS管MN8的漏极与电容C0的正极、PMOS管MP6的漏极均相连。
进一步的，PMOS管MP5与PMOS管MP6的沟道长度相同，且PMOS管MP5与PMOS管MP5的沟道宽度比例为1：k2；NMOS管MN7与NMOS管MN8的沟道长度相同，且NMOS管MN7与NMOS管MN8的沟道宽度比例为1：k2。
本发明还提供了一种LDO电路，包括误差放大器、PMOS管MP、电阻R1、等效片内电容Ceq、电阻R2及片外电容CL；所述等效片内电容Ceq为权利要求1-7任意一项所述的用于LDO频率补偿的片内电容实现电路；
误差放大器的反相输入端与Vref相连，误差放大器的正相输入端与电阻R1的第一端及电阻R2的第一端均相连；电阻R1的第二端与PMOS管MP的漏极、片外电容CL的第一极板及Vout均相连；片外电容CL的第二极板的接地，电阻R2的第二端接地；
误差放大器的输出端与等效片内电容Ceq的输出端口及PMOS管MP的栅极均相连；PMOS管MP的源极与Vin相连。
进一步的，所述等效片内电容Ceq的输出端口为所述片内电容实现电路的正极。
与现有技术相比，本发明的有益效果为：
本发明提供了一种用于LDO频率补偿的片内电容实现电路及LDO电路，通过设置两个电流比例增大电路模块，形成电流模式电容倍增电路，以利用电流比例增大电路模块根据预设比例增大片内电容的容值，实现了片内电容面积不变而等效容值增大，有效减小了LDO芯片面积和片外电容的容值；所述实现电路结构简单，占用芯片面积小，易于在各种CMOS工艺上移植。
附图说明
图1为现有传统的LDO电路原理图；
图2为实施例1中片内电容实现电路的电路图；
图3为实施例2中的LDO电路的电路图。
具体实施方式
为了使本发明所解决的技术问题，技术方案及有益效果更加清楚明白，以下具体实施例，对本发明进行进一步的详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明提供了一种用于LDO频率补偿的片内电容实现电路，其特征在于，所述片内电容实现电路，包括电容C0、第一启动电路模块、第一电流比例增大电路模块、第二启动电路模块及第二电流比例增大电路模块。
第一启动电路模块的输入端与电源相连，第一启动电路模块的输出端与第一电流比例增大电路模块的输入端相连；第二启动电路模块的输入端与电源相连，第二启动电路的输出端与第二电流比例增大模块的输入端相连；其中，第一启动电路模块，用于电源上电时启动第一电流比例增大电路模块；第二启动电路模块，用于电源上电时启动第二电流比例增大电路模块。
电容C0的负极与第一电流比例增大电路模块的输入端相连，电容C0的正极与第二电流比例增大电路模块的输出端相连；第二电流比例增大电路模块的输入端还与第一电流比例增大电路模块的输出端相连；第一电流比例增大电路模块的输出端还与第二启动电路模块的输入端相连；其中，电容C0的正极与第二电流比例增大电路模块的输出端共同作为所述片内电容实现电路的正极；第一电流比例增大电路模块和第二电流比例增大电路模块，用于以预设比例增大电容C0的电容值。
本发明所述的用于LDO频率补偿的片内电容实现电路，通过设置两个电流比例增大电路模块，形成电流模式电容倍增电路，以利用电流比例增大电路模块根据预设比例增大电容C0的电容值，实现了片内电容面积不变而等效容值增大，有效减小了LDO芯片面积；所述实现电路结构简单，占用芯片面积小，易于在各种CMOS工艺上移植。
实施例1
如附图2所示，本实施例1提供了一种用于用于LDO频率补偿的片内电容实现电路，包括电容C0、第一启动电路模块、第一电流比例增大电路模块、第二启动电路模块及第二电流比例增大模块；第一启动电路模块的输入端与电源相连，第一启动电路模块的输出端与第一电流比例增大电路模块的输入端相连；第二启动电路模块的输入端与电源相连，第二启动电路的输出端与第二电流比例增大模块的输入端相连；电容C0的负极与第一电流比例增大电路模块的输入端相连，电容C0的正极与第二电流比例增大电路模块的输出端相连；第二电流比例增大电路模块的输入端还与第一电流比例增大电路模块的输出端相连；第一电流比例增大电路模块的输出端还与第二启动电路模块的输入端相连；其中，电容C0的正极与第二电流比例增大电路模块的输出端共同作为所述片内电容实现电路的正极。
具体的，所述第一启动电路模块包括PMOS管MP1、NMOS管MN1及NMOS管MN2；所述第一电流比例增大电路模块包括PMOS管MP2、PMOS管MP3、NMOS管MN3及NMOS管MN4；所述第二启动电路模块包括PMOS管MP4、NMOS管MN5及NMOS管MN6；所述第二电流比例增大电路模块包括PMOS管MP5、PMOS管MP6、NMOS管MN7及NMOS管MN8。
上述各个电路模块之间的连接关系，具体如下：
PMOS管MP1的源极与电源相连；PMOS管MP1的漏极与NMOS管MN1的漏极及NMOS管MN2的栅极均相连；PMOS管MP1的栅极与NMOS管MN1的漏极及NMOS管MN2的栅极均相连；NMOS管MN1的源极接地；NMOS管MN1的的栅极与NMOS管MN2的源极、NMOS管MN3的漏极、NMOS管MN3的栅极及NMOS管MN4的栅极均相连；NMOS管MN2的漏极与PMOS管MP2及PMOS管MP3的栅极均相连。
PMOS管MP2的源极与电源相连；PMOS管MP2的栅极与PMOS管MP3的栅极、NMOS管MN2的漏极均相连；PMOS管MP2的漏极与电容C0的负极、NMOS管MN3的漏极、NMOS管MN3的栅极、NMOS管MN4的栅极、NMOS管MN2的源极及NMOS管MN1的栅极均相连；PMOS管MP3的源极与电源相连；PMOS管MP3的栅极与PMOS管MP2的栅极、NMOS管MN2的漏极均相连；PMOS管MP3的漏极与NMOS管MN4的漏极、PMOS管MP5的漏极、NMOS管MN7的漏极、NMOS管MN7的栅极、NMOS管MN5的栅极及NMOS管MN6的源极均相连。
NMOS管MN3的源极与地相连；NMOS管MN3的栅极与NMOS管MN1的栅极、NMOS管MN2的源极均相连；NMOS管MN3的漏极与NMOS管MN1的栅极、NMOS管MN2的源极均相连；NMOS管MN4的源极与地相连，NMOS管MN4的栅极与NMOS管MN3的栅极、NMOS管MN3的漏极、NMOS管MN1的栅极及NMOS管MN2的源极均相连；NMOS管MN4的漏极与PMOS管MP3的漏极、PMOS管MP5的漏极、NMOS管MN7的漏极、NMOS管MN7的栅极、NMOS管MN8的栅极、NMOS管MN5的栅极及NMOS管MN6的源极均相连。
PMOS管MP4的源极与电源相连；PMOS管MP4的栅极与NMOS管MN5的漏极及NMOS管MN6的栅极均相连；PMOS管MP4的漏极与NMOS管MN5的源极及NMOS管MN6的栅极均相连；NMOS管MN5的源极与地相连；NMOS管MN5的栅极与NMOS管MN6的源极、NMOS管MN7的漏极、NMOS管MN7的栅极、NMOS管MN8的栅极均相连；NMOS管MN5的漏极与NMOS管MN6的栅极、PMOS管MP4的漏极及PMOS管MP4的栅极均相连；NMOS管MN6的源极与NMOS管MN5的栅极、NMOS管MN7的漏极、NMOS管MN7的栅极及NMOS管MN8的栅极均相连；NMOS管MN6的栅极与PMOS管MP4的漏极、PMOS管MP4的栅极及NMOS管MN5的漏极均相连；NMOS管MN6的漏极与PMOS管MP5的栅极及PMOS管MP6的栅极均相连。
PMOS管MP5的源极与电源相连；PMOS管MP5的栅极与PMOS管MP6的栅极及NMOS管MN6的漏极均相连；PMOS管MP5的漏极与NMOS管MN7的漏极、NMOS管MN7的栅极、NMOS管MN8的栅极、NMOS管MN4的漏极、PMOS管MP3的漏极、NMOS管MN6的源极及NMOS管MN5的栅极均相连；PMOS管MP6的源极与电源相连；PMOS管MP6的栅极与PMOS管MP5的栅极、NMOS管MN6的漏极均相连；PMOS管MP6的漏极与电容C0的正极及NMOS管MN8的漏极均相连。
NMOS管MN7的源极与地相连；NMOS管MN7的栅极与NMOS管MN5的栅极及NMOS管MN6的源极均相连；NMOS管MN7的漏极与NMOS管MN5的栅极及NMOS管MN6的源极均相连；NMOS管MN8的源极与地相连；NMOS管MN8的栅极与NMOS管MN7的栅极、NMOS管MN7的漏极、NMOS管MN5的栅极及NMOS管MN6的源极均相连；NMOS管MN8的漏极与电容C0的正极及PMOS管MP6的漏极均相连。
本实施例1中，PMOS管MP2与PMOS管MP3的沟道长度相同，PMOS管MP2与PMOS管MP3的沟道宽度比例为1：k1；NMOS管MN3与NMOS管MN4的沟道长度相同，NMOS管MN3与NMOS管MN4的沟道宽度比例为1：k1；PMOS管MP5与PMOS管MP6的沟道长度相同，PMOS管MP5与PMOS管MP5的沟道宽度比例为1：k2；NMOS管MN7与NMOS管MN8的沟道长度相同，NMOS管MN7与NMOS管MN8的沟道宽度比例为1：k2。
工作原理：
本实施例1所述的用于LDO频率补偿的片内电容实现电路，根据电路的具体结构，在输入电压一定的情况下，等效输入阻抗与输入电流成反比；因此，在相同输入电压下将输入电流加倍，则等效电容值增加相应倍数。
第一电流比例增大电路的输入电流和输出电流之间的关系为：
I2＝k1×I1
其中，I1为第一电流比例增大电路的输入电流；I2为第一电流比例增大电路的输出电流。
第二电流比例增大电路的输入电流和输出电流之间的关系为：
I3＝k2×I2＝k2×k1×I1
其中，I3为第二电流比例增大电路的输出电流。
因此，所述片内电容实现电路的正极的电容值Ceq为：
Ceq＝Ieq/sV＝(I1+I3)/sV＝(1+k1·k2)·C0
其中，Ieq为所述片内电容实现电路的输入电流；sV为所述片内电容实现电路的等效输入阻抗；C0为电容C0的容值。
实施例2
如附图3所示，本实施例2提供了一种LDO电路，包括误差放大器、PMOS管MP、电阻R1、等效片内电容Ceq、电阻R2及片外电容CL；误差放大器的反相输入端与Vref相连，误差放大器的正相输入端与电阻R1的第一端及电阻R2的第一端均相连；电阻R1的第二端与PMOS管MP的漏极、片外电容CL的第一极板及Vout均相连；片外电容CL的第二极板的接地，电阻R2的第二端接地；误差放大器的输出端与等效片内电容Ceq的输出端口及PMOS管MP的栅极均相连；PMOS管MP的源极与Vin相连。
本实施例2中，所述等效片内电容Ceq采用实施例1中所述的用于LDO频率补偿的片内电容实现电路，即附图3中虚线框内的等效片内电容Ceq采用附图2所示的用于LDO频率补偿的片内电容实现电路，端口等效电容将比原电容C0的容值增大了k1·k2倍；所述等效片内电容Ceq的具体结构详见实施例1部分内容，此处不再赘述；其中，所述等效片内电容Ceq的输出端口为所述片内电容实现电路的正极。
本发明所述的一种用于LDO频率补偿的片内电容实现电路及LDO电路，通过采样流过电容的电流，将其放大k1·k2倍后反馈到采样端，从而实现等效大电容；实现片内电容面积不变而等效容值增大，从而有效减小了LDO芯片面积；电路结构简单、占用芯片面积小、易于在各种CMOS工艺上移植；本发明所述的片内电容实现电路，可应用于各种需要在芯片内实现大电容的电路。
上述实施例仅仅是能够实现本发明技术方案的实施方式之一，本发明所要求保护的范围并不仅仅受本实施例的限制，还包括在本发明所公开的技术范围内，任何熟悉本技术领域的技术人员所容易想到的变化、替换及其他实施方式。

Claims (4)

1.一种用于LDO频率补偿的片内电容实现电路，其特征在于，所述片内电容实现电路，包括电容C0、第一启动电路模块、第一电流比例增大电路模块、第二启动电路模块及第二电流比例增大电路模块；
第一启动电路模块的输出端与第一电流比例增大电路模块的输入端相连，第二启动电路的输出端与第二电流比例增大模块的输入端相连；
电容C0的负极与第一电流比例增大电路模块的输入端相连，电容C0的正极与第二电流比例增大电路模块的输出端相连；第二电流比例增大电路模块的输入端还与第一电流比例增大电路模块的输出端相连；第一电流比例增大电路模块的输出端还与第二启动电路模块相连；
其中，电容C0的正极与第二电流比例增大电路模块的输出端共同作为所述片内电容实现电路的正极；第一电流比例增大电路模块和第二电流比例增大电路模块，用于以预设比例增大电容C0的电容值；
第一启动电路模块，包括PMOS管MP1、NMOS管MN1和NMOS管MN2；
PMOS管MP1的源极与电源相连；PMOS管MP1的漏极与NMOS管MN1的漏极及NMOS管MN2的栅极均相连，PMOS管MP1的栅极与NMOS管MN1的漏极及NMOS管MN2的栅极均相连；
NMOS管MN1的栅极与NMOS管MN2的源极相连；NMOS管MN1的栅极与NMOS管MN2的源极还均与第一电流比例增大模块的输入端相连；NMOS管MN1的源极与地相连；
第一电流比例增大电路模块，包括PMOS管MP2、PMOS管MP3、NMOS管MN3及NMOS管MN4；
PMOS管MP2的源极与电源相连；PMOS管MP2的栅极与PMOS管MP3的栅极相连；PMOS管MP2的漏极与电容C0的负极、NMOS管MN3的漏极、NMOS管MN3的栅极及NMOS管MN4的栅极均相连；PMOS管MP2的栅极和PMOS管MP2的漏极还均与第一启动电路模块的输出端相连；
PMOS管MP3的源极与电源相连；PMOS管MP3的栅极与PMOS管MP2的栅极相连，PMOS管MP3的栅极还与第一启动电路模块的输出端相连；PMOS管MP3的漏极与NMOS管MN4的漏极、第二电流比例增大电路模块的输入端及第二启动电路模块均相连；
NMOS管MN3的源极与地相连；NMOS管MN3的栅极及NMOS管MN3的漏极均与第一启动电路模块输出端相连；
NMOS管MN4的源极与地相连；NMOS管MN4的栅极与NMOS管MN3的栅极、NMOS管MN3的漏极及第一启动电路模块的输出端均相连；NMOS管MN4的漏极与PMOS管MP3的漏极、第二电流比例增大电路模块的输入端及第二启动电路模块均相连；
PMOS管MP2与PMOS管MP3的沟道长度相同，且PMOS管MP2与PMOS管MP3的沟道宽度比例为1：k1；NMOS管MN3与NMOS管MN4的沟道长度相同，且NMOS管MN3与NMOS管MN4的沟道宽度比例为1：k1；
第二启动电路模块包括PMOS管MP4、NMOS管MN5及NMOS管MN6；
PMOS管MP4的源极与电源相连，PMOS管MP4的栅极与NMOS管MN5的漏极及NMOS管MN6的栅极均相连，PMOS管MP4的漏极与NMOS管MN5的源极及NMOS管MN6的栅极均相连；
NMOS管MN5的源极与地相连；NMOS管MN5的栅极与NMOS管MN6的源极及第二电流比例增大电路模块的输入端均相连；NMOS管MN5的漏极与NMOS管MN6的栅极、PMOS管MP4的漏极均相连；
NMOS管MN6的源极及NMOS管MN6的漏极还均与第二电流比例增大电路模块相连；
第二电流比例增大电路模块，包括PMOS管MP5、PMOS管MP6、NMOS管MN7及NMOS管MN8；
PMOS管MP5的源极与电源相连，PMOS管MP5的栅极与PMOS管MP6的栅极及第二启动电路模块均相连；PMOS管MP5的漏极与NMOS管MN7的漏极、NMOS管MN7的栅极、NMOS管MN8的栅极、第一电流比例增大模块的输出端及第二启动电路模块的输出端均相连；
PMOS管MP6的源极与电源相连，PMOS管MP6的栅极与第二启动电路模块的输出端相连；PMOS管MP6的漏极与电容C0的正极及NMOS管MN8的漏极均相连；
NMOS管MN7的源极与地相连，NMOS管MN7的栅极与第二启动电路模块输出端相连；NMOS管MN7的漏极还与第二启动电路模块的输出端相连；
NMOS管MN8的源极与地相连，NMOS管MN8的栅极与NMOS管MN7的栅极、NMOS管MN7的漏极及第二启动电路模块的输出端均相连；NMOS管MN8的漏极与电容C0的正极、PMOS管MP6的漏极均相连。
2.根据权利要求1所述的一种用于LDO频率补偿的片内电容实现电路，其特征在于，PMOS管MP5与PMOS管MP6的沟道长度相同，且PMOS管MP5与PMOS管MP5的沟道宽度比例为1：k2；NMOS管MN7与NMOS管MN8的沟道长度相同，且NMOS管MN7与NMOS管MN8的沟道宽度比例为1：k2。
3.一种LDO电路，其特征在于，包括误差放大器、PMOS管MP、电阻R1、等效片内电容Ceq、电阻R2及片外电容CL；所述等效片内电容Ceq为权利要求1-2任意一项所述的用于LDO频率补偿的片内电容实现电路；
误差放大器的反相输入端与Vref相连，误差放大器的正相输入端与电阻R1的第一端及电阻R2的第一端均相连；电阻R1的第二端与PMOS管MP的漏极、片外电容CL的第一极板及Vout均相连；片外电容CL的第二极板的接地，电阻R2的第二端接地；
误差放大器的输出端与等效片内电容Ceq的输出端口及PMOS管MP的栅极均相连；PMOS管MP的源极与Vin相连。
4.根据权利要求3所述的一种LDO电路，其特征在于，所述等效片内电容Ceq的输出端口为所述片内电容实现电路的正极。
CN202210577194.6A 2022-05-25 2022-05-25 用于ldo频率补偿的片内电容实现电路及ldo电路 Active CN114879794B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210577194.6A CN114879794B (zh) 2022-05-25 2022-05-25 用于ldo频率补偿的片内电容实现电路及ldo电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210577194.6A CN114879794B (zh) 2022-05-25 2022-05-25 用于ldo频率补偿的片内电容实现电路及ldo电路

Publications (2)

Publication Number Publication Date
CN114879794A CN114879794A (zh) 2022-08-09
CN114879794B true CN114879794B (zh) 2023-07-07

Family

ID=82677900

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210577194.6A Active CN114879794B (zh) 2022-05-25 2022-05-25 用于ldo频率补偿的片内电容实现电路及ldo电路

Country Status (1)

Country Link
CN (1) CN114879794B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105162327A (zh) * 2015-09-01 2015-12-16 电子科技大学 一种用于buck变换器的补偿电路
CN109189137A (zh) * 2018-09-03 2019-01-11 西安微电子技术研究所 一种双极抗辐照5a低压宽带线性稳压器
CN111857229A (zh) * 2020-06-15 2020-10-30 芯创智（北京）微电子有限公司 一种带保护电路的动态零点补偿电路及其线性稳压电路

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6600299B2 (en) * 2001-12-19 2003-07-29 Texas Instruments Incorporated Miller compensated NMOS low drop-out voltage regulator using variable gain stage
US6788146B2 (en) * 2002-12-16 2004-09-07 Texas Instruments Incorporated Capacitor compensation in miller compensated circuits
US6812778B1 (en) * 2003-01-24 2004-11-02 02Micro International Limited Compensating capacitive multiplier
US7218083B2 (en) * 2005-02-25 2007-05-15 O2Mincro, Inc. Low drop-out voltage regulator with enhanced frequency compensation
US7495422B2 (en) * 2005-07-22 2009-02-24 Hong Kong University Of Science And Technology Area-efficient capacitor-free low-dropout regulator
US7589507B2 (en) * 2005-12-30 2009-09-15 St-Ericsson Sa Low dropout regulator with stability compensation
CN201616035U (zh) * 2009-04-28 2010-10-27 Bcd半导体制造有限公司 一种增强型密勒补偿低压差线性稳压器
CN102541134A (zh) * 2011-05-11 2012-07-04 电子科技大学 一种基于动态零极点跟踪技术的ldo
US8547077B1 (en) * 2012-03-16 2013-10-01 Skymedi Corporation Voltage regulator with adaptive miller compensation
CN104679088B (zh) * 2013-12-03 2016-10-19 深圳市国微电子有限公司 一种低压差线性稳压器及其频率补偿电路
CN104320105B (zh) * 2014-08-26 2017-06-06 中山大学 一种混合模式电容倍增器电路
CN204833032U (zh) * 2015-01-21 2015-12-02 北京华强智连微电子有限责任公司 一种瞬态响应增强型片上电容ldo电路
CN105045329B (zh) * 2015-07-07 2016-10-19 吉林大学 一种提高瞬态响应和电源抑制比的无片外电容ldo
CN106354186A (zh) * 2015-07-21 2017-01-25 炬芯（珠海）科技有限公司 一种低压差线性稳压器
CN105573396B (zh) * 2016-01-29 2017-10-24 佛山中科芯蔚科技有限公司 一种低压差线性稳压器电路
CN106940579A (zh) * 2017-03-27 2017-07-11 北京松果电子有限公司 低压差线性稳压器及其频率补偿方法
CN107291138A (zh) * 2017-08-13 2017-10-24 刘博文 一种包含频率补偿的低压差稳压器
CN107797599B (zh) * 2017-10-31 2019-09-03 中国电子科技集团公司第五十八研究所 具有动态补偿和快速瞬态响应的ldo电路
CN108776506B (zh) * 2018-06-25 2019-12-10 电子科技大学 一种高稳定性的低压差线性稳压器
CN109116906B (zh) * 2018-10-31 2024-07-16 上海海栎创科技股份有限公司 一种基于自适应零点补偿的低压差线性稳压器
US10768650B1 (en) * 2018-11-08 2020-09-08 Dialog Semiconductor (Uk) Limited Voltage regulator with capacitance multiplier
CN110320956B (zh) * 2019-08-02 2021-01-05 深圳贝特莱电子科技股份有限公司 一种芯片内无片外电容的ldo调节电路
CN112468104A (zh) * 2019-09-09 2021-03-09 深圳市中兴微电子技术有限公司 一种运算放大器
CN111176358B (zh) * 2019-12-27 2021-11-02 成都锐成芯微科技股份有限公司 一种低功耗低压差线性稳压器
CN111522389B (zh) * 2020-04-01 2024-08-16 博流智能科技（南京）有限公司 宽输入低压差线性稳压电路
CN111880597B (zh) * 2020-07-14 2022-09-13 上海艾为电子技术股份有限公司 线性稳压电路及电子设备
CN213934662U (zh) * 2021-01-21 2021-08-10 中国科学院微电子研究所 一种无片外电容线性稳压电路
CN114265460B (zh) * 2021-08-30 2023-03-10 中国兵器工业集团第二一四研究所苏州研发中心 一种片内集成式频率补偿可调的低压差线性稳压器
CN113885641B (zh) * 2021-10-26 2022-09-13 西安微电子技术研究所 一种用于带隙基准源的高低温补偿电路
CN114253330A (zh) * 2021-12-02 2022-03-29 电子科技大学 一种快速瞬态响应的无片外电容低压差线性稳压器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105162327A (zh) * 2015-09-01 2015-12-16 电子科技大学 一种用于buck变换器的补偿电路
CN109189137A (zh) * 2018-09-03 2019-01-11 西安微电子技术研究所 一种双极抗辐照5a低压宽带线性稳压器
CN111857229A (zh) * 2020-06-15 2020-10-30 芯创智（北京）微电子有限公司 一种带保护电路的动态零点补偿电路及其线性稳压电路

Also Published As

Publication number Publication date
CN114879794A (zh) 2022-08-09

Similar Documents

Publication Publication Date Title
CN105700601B (zh) 一种ldo线性稳压器
CN108776506B (zh) 一种高稳定性的低压差线性稳压器
CN102880219B (zh) 一种具有动态补偿特性的线性稳压器
CN111176358B (zh) 一种低功耗低压差线性稳压器
CN105652945B (zh) 一种低压差线性稳压器
CN113050750B (zh) 一种能够实现宽输入范围和快速稳态的低压差线性稳压器
CN115328254B (zh) 一种基于多种频率补偿方式的高瞬态响应ldo电路
CN211878488U (zh) 宽输入低压差线性稳压电路
CN103760943A (zh) 一种应用于ldo的摆率增强电路
CN107505971A (zh) 一种驱动大电流负载的ldo调整器频率补偿方案
CN113835463B (zh) 一种小面积快速瞬态响应全片上集成ldo电路
CN117389371B (zh) 一种适用于ldo的双环路频率补偿电路及其补偿方法
CN114879794B (zh) 用于ldo频率补偿的片内电容实现电路及ldo电路
CN112732000A (zh) 一种新型瞬态响应增强ldo
CN116578152B (zh) 调零电阻与有源前馈双重补偿的无输出电容ldo电路
CN112947666A (zh) 一种高电源抑制比的线性稳压器与大电流低噪声放大器
CN110879629A (zh) 一种低压差线性稳压电路
US6812778B1 (en) Compensating capacitive multiplier
CN108445959B (zh) 一种可选接片外电容的低压差线性稳压器
CN214586612U (zh) 一种新型瞬态响应增强ldo
CN116560446A (zh) 一种面向大电流应用的全集成ldo电路及其工作方法
CN104049667A (zh) 一种高带宽高psrr低压降线性稳压器
CN116126066A (zh) 一种低电压全集成低压差线性稳压器
CN116243749A (zh) 一种低压差线性稳压器及电子设备
CN114840051A (zh) 低功耗高瞬态响应无片外电容低压差线性稳压器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant