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CN114649742B - 一种高效垂直腔面eml芯片及其制备方法 - Google Patents

一种高效垂直腔面eml芯片及其制备方法 Download PDF

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CN114649742B CN202210544535.XA CN202210544535A CN114649742B CN 114649742 B CN114649742 B CN 114649742B CN 202210544535 A CN202210544535 A CN 202210544535A CN 114649742 B CN114649742 B CN 114649742B
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Abstract

本发明公开了一种高效垂直腔面EML芯片及其制备方法，涉及半导体光电子技术领域，其中高效垂直腔面EML芯片包括VCSEL单元、氧化隔离层和EOM单元，氧化隔离层设置于VCSEL单元和EOM单元之间，用于防止两单元接触处的电位影响各自单元内的工作电流。本发明突破性地在VCSEL单元和EOM单元之间设置具有电学绝缘效果的氧化隔离层来隔离施加到EOM单元的高频调制信号，使得VCSEL单元和EOM单元相对独立，防止高频调制信号对VCSEL单元中的电流产生影响，从而确保VCSEL单元的稳定输出。同时，该高效垂直腔面EML芯片的VCSEL单元结构采用隧穿结来代替传统的氧化限制层实现电学与光学限制，有利于提高VCSEL单元的出光效率，降低生产难度，提升良率。

Description

一种高效垂直腔面EML芯片及其制备方法
技术领域
本发明涉及半导体光电子技术领域，特别涉及一种高效垂直腔面EML芯片及其制备方法。
背景技术
随着数据通信时代快速发展，垂直腔面发射激光芯片（Vertical Cavity SurfaceEmitting Laser，VCSEL）由于其优异的特性，例如芯片体积微小，输出圆形光斑，工作阈值低，耦合效率高，且方便集成等，被广泛运用于光通信领域，例如光互连，光传感，光存储，应用场景诸如数据中心短距通信，5G基站，HDMI超高清视频传输等等。VCSEL芯片具有良好的经济性，实用性及可靠性，为各行各业中的信息交换带来了极大的便利。
由于数据量日渐增加，对数据传输的速率和质量提出了更高要求。目前 VCSEL芯片多采用直接调制的工作方式进行信号传输，即采用高速射频电信号直接调制。随着调制速率的提高，直接调制VCSEL芯片在其工作过程中易产生啁啾（Chirp）现象，这一现象会限制激光芯片的传输速率，传输距离增加时，还会伴随产生传输串扰（Crosstalk）、光功率衰减，降低信号的传输质量。若要达到更高的调制速率，如果不改变调制方式，则需要成倍增加电流密度，此时又会带来芯片功耗增大、寿命缩短的问题。
类似于边发射EML芯片是由发光单元DFB和调制单元单片集成的一种边发射激光芯片，现有垂直腔面EML芯片是由发光单元（VCSEL单元）与调制单元（EOM单元）单片集成的一种垂直发射激光芯片，其通常为“NDBR-有源区-氧化限制层-PDBR-吸收区-NDBR”的结构，VCSEL单元与EOM单元通过共用PDBR分别实现VCSEL单元的光学谐振以及增强EOM单元的光吸收。然而，由于VCSEL单元与EOM单元之间没有电学隔离，当高频调制信号加到EOM单元上时，VCSEL单元中的电流会受到影响，从而影响VCSEL单元的稳定输出。此外，与NDBR相比，PDBR有着较高的自由载流子吸收与电阻，这增加了光吸收损耗与热损耗，降低了VCSEL单元的光电转换效率。
基于此，我们提供一种高效垂直腔面EML芯片及其制备方法。
发明内容
本发明提供一种高效垂直腔面EML芯片及其制备方法，其主要目的在于解决现有技术存在的问题。
本发明采用如下技术方案：
一种高效垂直腔面EML芯片，包括VCSEL单元、氧化隔离层和EOM单元，其中：
所述VCSEL单元由下至上包括衬底、缓冲层、第一DBR、谐振腔和第二DBR，并且所述谐振腔由下至上包括第一限制层、第一波导层、量子阱层、第二波导层、第二限制层、第三限制层和掩埋隧穿结；
所述EOM单元由下至上包括第三DBR、吸收区和第四DBR；
所述氧化隔离层设置于所述VCSEL单元和EOM单元之间，用于防止两单元接触处的电位影响各自单元内的工作电流。
本发明突破性地在VCSEL单元和EOM单元之间设置具有电学绝缘效果的氧化隔离层来隔离施加到EOM单元的高频调制信号，使得VCSEL单元和EOM单元相对独立，防止高频调制信号对VCSEL单元中的电流产生影响，从而确保VCSEL单元的稳定输出。相较于现有技术中VCSEL单元和EOM单元直接接触的方式，电学隔离可降低高频信号传输过程中的RC延迟，有助于提高传输性能，实现更优的调制效果。
本发明之所以设置掩埋隧穿结的原因在于：在制程工艺上，由于在氧化限制层的氧化制程中，氧化层和半导体界面会产生点状缺陷和位错，而且氧化层和半导体的热膨胀系数不同，这导致氧化过程通常非常难以控制，工艺窗口超窄，氧化过程后氧化层-半导体界面容易开裂或剥离。本发明用掩埋隧穿结代替现有技术中VCSEL单元的氧化限制层来实现电学与光学限制，可以避开传统氧化限制型VCSEL在湿法氧化这一关键工艺上常面临的良率损失问题，可降低生产难度，简化生产工艺，并且采用光刻工艺制备的掩埋隧穿结均匀性好，大大提升了良率。
该高效垂直腔面EML芯片还包括第一电极、第二环形电极、第三环形电极和第四环形电极，其中：
所述第一电极可选为设置于所述衬底的下表面的第一平面电极或设置于所述第一DBR的上表面的第一环形电极；
所述第二环形电极设置于第二DBR的上表面；
所述第三环形电极设置于第三DBR的上表面；
所述第四环形电极设置于第四DBR的上表面。
由于VCSEL单元和EOM单元之间设置了具有电隔离效果的氧化隔离层，因此不能共用电极，需要设置四电极结构。在实际应用中，可根据需要将第一电极设置为第一平面电极或第一环形电极，以使其满足不同应用场景，如TOP-TOP接触型，TOP-BOTTOM接触型的应用。
所述VCSEL单元的激射波长范围为750nm-1200nm，所述衬底的材料为GaAs，并且所述氧化隔离层的厚度为2-5000nm，具体应用时可参照传统VCSEL结构的氧化限制层的厚度来设计。GaAs材料体系具有更高的可靠性，当VCSEL单元的谐振腔与EOM单元的吸收区均采用GaAs材料体系时，两单元的材料物性相似，可大大改善芯片外延沉积的稳定性，降低量产难度。
基于GaAs的材料体系，所述氧化隔离层的材料为Al2O3，其由材料为AlxGa1-xAs的预制层经湿法氧化工艺氧化形成，其中x≥0.97。Al2O3具有良好的电学绝缘效果，是氧化隔离层的理想材料。预制层材料为AlGaAs材料，与GaAs衬底体系晶格相匹配，可实现连续外延生长，降低了外延生产难度，利于大批量生产。同时也确保了VCSEL单元与EOM单元的外延晶体质量，提高了器件的可靠性。
所述第一DBR、第二DBR、第三DBR和第四DBR是由AliGa1-iAs/AljGa1-jAs材料构成的周期结构，并且i和j均不大于0.92。由于预制层采用含铝量较高的AlxGa1-xAs材料，一方面为了防止第一至第四DBR被过度氧化；另一方面由于含铝量越多导致的器件电阻越大，应确保组成第一至第四DBR的材料AliGa1-iAs/AljGa1-jAs的含铝量i和j不大于92%。此外，在应用中还应注意避免采用砷化铝材料。
作为其中一种实施方案，所述第三限制层为P型限制层；所述第一DBR为第一N型掺杂DBR；所述第二DBR为第二N型掺杂DBR；所述第三DBR为第三N型掺杂DBR；所述第四DBR为P型掺杂DBR。现有技术中“NDBR-有源区-氧化限制层-PDBR-吸收区-NDBR”结构的调制型VCSEL由于PDBR具有较高的自由载流子吸收与电阻，因此存在增加光吸收损耗与热损耗，降低了VCSEL单元的电转换效率的问题，而本发明的VCSEL单元采用掩埋隧穿结能够反转PDBR的极性，从而避免设置PDBR带来较高的自由载流子吸收与电阻所增加的光吸收损耗与热损耗。可见本发明的外延结构采用的是NP-TJ-N-O-NP结构，但是在实际应用中，还可根据根据需要将外延结构调整为NP-TJ-N-O-PN、PN-TJ-P-O-NP、PN-TJ-P-O-PN结构，其中N指的N形限制层或N型掺杂DBR，P指的是P形限制层或P型掺杂DBR，TJ指的是掩埋隧穿结，O指的是氧化隔离层。
所述谐振腔为下波导、有源区、上波导的三明治结构并采用掩埋隧穿结进行光学与电学限制，谐振腔的腔长为半激射波长的整数倍。谐振腔的量子阱的增益结构可以为单量子阱、多量子阱、隧道结级联量子阱或量子点，具体可选用InGaAs/GaAs、InGaAs/AlGaAs、InGaAs/GaAsP、GaAs/AlGaAs、AlInGaAs/AlGaAs、InGaAsP/AlGaAs和AlGaInP/GaAs中的一种。
同谐振腔的量子阱，所述吸收区的量子阱材料同样可选用InGaAs/GaAs、InGaAs/AlGaAs、InGaAs/GaAsP、GaAs/AlGaAs、AlInGaAs/AlGaAs、InGaAsP/AlGaAs和AlGaInP/GaAs中的一种，但是为了实现调制，应控制所述吸收区的量子阱波长比所述谐振腔的量子阱波长短5-99nm。
所述吸收区为单量子阱或多量子阱结构。当吸收区为单量子阱结构时，吸收区与第三DBR之间设有第三波导层，吸收区与第四DBR之间设有第四波导层。这是由于单量子阱结构需要形成和VCSEL单元一样的FP谐振腔，但吸收区中FP谐振腔是一个用以增强吸收的passive F-P，而不是像VCSEL单元中的active F-P。
当吸收区采用一对量子阱结构时，EOM单元基于量子限制斯塔克效应（QCSE）实现对VCSEL单元的光强度的调制。通过调制EOM单元的偏压大小，从而直接实现吸收区的吸收边带的移动，进而间接实现对VCSEL输出光强的高速调制。使用EOM调制单元的高效调制相较于传统的直接调制方式，可减小VCSEL单元设计上的限制，从而有利于提高光电转换效率，优化VCSEL单元的结构设计。
当吸收区采用多对量子阱结构时，EOM单元基于顶部反射镜和底部反射镜的反射率偏差实现对VCSEL单元的光强度的调制。通过调制EOM单元的偏压大小，从而直接影响吸收区的吸收状态，进而控制顶部反射镜的整体反射率，由此间接实现对VCSEL输出光强的高速调制。
所述掩埋隧穿结由下至上包括P型重掺层和N型重掺层，并且掩埋隧穿结的孔径为2-100μm。具体来说，所述P型重掺层的材料为GaInP、GaAs或AlGaAs，所述N型重掺层的材料为GaInP、GaAs或AlGaAs；所述P型重掺层的厚度范围为8-50 nm，所述N型重掺层厚度范围为10-50nm；所述P型重掺层掺杂原子可以为C、Mg、Zn或Be，所述N型重掺层掺杂原子可以为Te或Se；所述P型重掺层与N型重掺层掺杂浓度为1019-1020cm-3数量级。
所述P型限制层的材料为掺C 的AlGaAs或者1-2对P型掺杂DBR。
一种高效垂直腔面EML芯片的制备方法，其特征在于：
（1）在衬底上依次生长缓冲层、第一DBR和谐振腔，所述谐振腔包括第一限制层、第一波导层、量子阱层、第二波导层、第二限制层、第三限制层和隧穿结层；
（2）在所述隧穿结层表面形成隧穿结蚀刻掩膜，并蚀刻遂穿结层以形成具有一定尺寸孔径的掩埋隧穿结，再去除隧穿结蚀刻掩膜；
（3）继续在所述掩埋隧穿结表面依次生长第二DBR、预制层、第三DBR、吸收区和第四DBR；
（4）在所述缓冲层的下表面制备第一平面电极或在所述第一DBR的上表面制作第一环形电极；
（5）在所述第二DBR的上表面制作第二环形电极；
（6）采用湿法氧化工艺对预制层进行氧化以形成氧化隔离层；
（7）在所述第三DBR的上表面制作第三环形电极，并在所述第四DBR的顶部制作表面形成第四环形电极。
进一步，在步骤（1）和步骤（3）中，外延片的生长工艺采用金属有机气相沉积法或者分子束外延法。
进一步，在步骤（2）中，首先通过增强等离子化学气相沉积方法、光刻与反应离子刻蚀工艺在隧穿结层表面形成隧穿结蚀刻掩膜SiNx，然后通过电感耦合等离子体蚀刻遂穿结层形成具有氧化孔径的掩埋隧穿结，最后通过BOE去除隧穿结蚀刻掩膜SiNx。
进一步，在步骤（3）中，当吸收区的量子阱为单量子阱结构时，应注意吸收区与第三DBR之间还必须沉积第三波导层，吸收区与第四DBR之间还必须沉积第四波导层。
进一步，在步骤（4）中，本发明中的第一电极优选为第一平面电极，制作时采用ICP刻蚀所述衬底以露出缓冲层，并在所述缓冲层远离所述第一DBR表面制备第一平面电极。
进一步，在步骤（5）中，首先通过增强等离子化学气相沉积方法（PECVD）、光刻与反应离子刻蚀（RIE）工艺在第二DBR顶部形成接触层选区掩膜SiNx，然后通过ICP刻蚀进行选择性边缘刻蚀，从而将第二DBR顶部以上的外延结构刻蚀至第二DBR的上表面，接着通过BOE去除接触层选区掩膜SiNx；最后通过光刻工艺、电子束蒸发金属层工艺和剥离工艺，在第二DBR的上表面形成第二环形电极。
进一步，在步骤（6）中，选择在制备完第一电极和第二环形电极后再进行预制层的氧化工艺的原因在于：其一，氧化工序中可以充分利用金属层（即第一电极和第二环形电极）对位更加准确的优点，确保氧化工艺精准可控；其二，第一电极和第二环形电极的刻蚀工序会减小氧化工序的氧化面积，可大幅节省氧化时间，也有助于提升氧化的均匀性；其三，预制层氧化后会产生应力，对金属电极部分的刻蚀步骤会产生一定的影响，因此需要先对金属电极部分进行制作。
进一步，在步骤（7）中 ，第三环形电极的制备方法与第二环形电极的制备方法相同，此处不再不赘述，但是应注意进行ICP刻蚀时，必须在距离第三DBR底部200nm以上的外延结构进行选择性边缘刻蚀，以防止刻穿氧化隔离层，导致氧化隔离层失效。第四环形电极的制备采用常规工艺，在此不加赘述。之所以选择在氧化工序后制备第三环形电极和第四环形电极是因为氧化制程中需要在红外显微镜下观测预制层是否充分氧化形成氧化隔离层，若制作完上方的金属层再进行氧化，则不利于观察到氧化隔离层的形貌状况。
和现有技术相比，本发明产生的有益效果在于：
1、本发明突破性地在VCSEL单元和EOM单元之间设置具有电学绝缘效果的氧化隔离层来隔离施加到EOM单元的高频调制信号，使得VCSEL单元和EOM单元相对独立，防止高频调制信号对VCSEL单元中的电流产生影响，从而确保VCSEL单元的稳定输出。相较于现有技术中VCSEL单元和EOM单元直接接触的方式，电学隔离可降低高频信号传输过程中的RC延迟，有助于提高传输性能，实现更优的调制效果。
2、在结构设计上，本发明的VCSEL单元采用掩埋隧穿结能够反转第二N型掺杂DBR的极性，从而避免现有技术中设置PDBR所存在问题，有利于提高VCSEL单元的出光效率；在制程工艺上，用掩埋隧穿结代替现有技术中VCSEL单元的氧化限制层可降低生产难度，简化生产工艺，并有助于提升良率。
附图说明
图1为本发明中实施例一所提供的芯片剖面结构示意图。
图2为本发明中实施例一所提供的VCSEL单元的谐振腔结构示意图。
图3为本发明中实施例一所提供的调制原理示意图。
图4为本发明中实施例二所提供的调制原理示意图。
图中：
10、衬底 11、缓冲层
12、第一N型掺杂DBR 13、谐振腔
14、第二N型掺杂DBR 15、氧化隔离层
16、第三N型掺杂DBR 17、第三波导层
18、吸收区 19、第四波导层
110、P型掺杂DBR 111、第一平面电极
111’、第一环形电极 112、第二环形电极
113、第三环形电极 114、第四环形电极
21、第一限制层 22、第一波导层
23、量子阱层 24、第二波导层
25、第二限制层 26、掩埋隧穿结
27、P型限制层
20、顶部反射镜 30、底部反射镜
具体实施方式
下面参照附图说明本发明的具体实施方式。为了全面理解本发明，下面描述到许多细节，但对于本领域技术人员来说，无需这些细节也可实现本发明。
实施例一：
如图1所示，本实施例提供一种高效垂直腔面EML芯片，包括VCSEL单元、氧化隔离层15和EOM单元，氧化隔离层15设置于VCSEL单元和EOM单元之间，用于防止两单元接触处的电位影响各自单元内的工作电流。
如图1所示，VCSEL单元由下至上包括衬底10、缓冲层11、第一N型掺杂DBR12、谐振腔13和第二N型掺杂DBR14。EOM单元由下至上包括第三N型掺杂DBR16、第三波导层17、吸收区18、第四波导层19和P型掺杂DBR110。
如图1所示，该芯片还包括第一电极、第二环形电极112、第三环形电极113和第四环形电极114。具体地，在本实施例中，第一电极为设置于衬底10的下表面的第一平面电极111，在其他实施例中，第一电极也可以为设置于第一N型掺杂DBR12的上表面的第一环形电极111’；第二环形电极112设置于第二N型掺杂DBR14的上表面；第三环形电极113设置于第三N型掺杂DBR16的上表面；第四环形电极114设置于P型掺杂DBR110的上表面。
优选地，衬底10为掺Si的GaAs衬底，掺杂浓度为1.5e18cm-3。
优选地，缓冲层11为掺Si的GaAs层，掺杂浓度为2e18cm-3，厚度为200nm。
优选地，第一、二、三N型掺杂DBR为高折射率/低折射率/高折射率/低折射率……/高折射率结构，高折射率材料为掺Si的 Al0.12Ga0.88As层，低折射率材料为掺Si的Al0.9Ga0.1As层。掺Si的 Al0.12Ga0.88As层厚度为60nm，掺杂浓度为2e18cm-3，掺Si的Al0.9Ga0.1As层厚度为69.4nm，掺杂浓度为2e18cm-3。
如图2所示，谐振腔13的光学厚度为一个波长，并且谐振腔13由下至上包括第一限制层21、第一波导层22、量子阱层23、第二波导层24、第二限制层25、P型限制层27和掩埋隧穿结26。
优选地，第一限制层21为掺Si的Al0.6Ga0.4As，厚度为22nm，且掺杂浓度为2e17cm-3。
优选地，第一波导层22为Al0.45Ga0.55As，厚度为18nm；
优选地，量子阱层23由厚度为10nm的垒层Al0.35Ga0.65As、厚度为8nm的阱层GaAs组成的阱/垒/阱/垒/阱结构，激射波长为850nm。
优选地，第二波导层24为Al0.45Ga0.55As，厚度为30nm。
优选地，第二限制层25为掺Si的Al0.6Ga0.4As，厚度为62.5nm，且掺杂浓度为2e18cm-3。
优选地，P型限制层27为掺C的AlGaAs或者1-2对P型掺杂DBR，掺杂浓度为2e18cm-3。
优选地，掩埋隧穿结26由下至上包括Al0.2Ga0.8As重掺C层和Al0.2Ga0.8As重掺Te层。其中，Al0.2Ga0.8As重掺C层的厚度为15nm，掺杂浓度为1.5e20cm-3；Al0.2Ga0.8As重掺Te层的厚度为15nm，掺杂浓度为2e19cm-3，掩埋隧穿结的孔径为8μm。
优选地，氧化隔离层15为由厚度为30nm的未掺杂Al0.98Ga0.02As的预制层经湿法氧化工艺形成具有电学绝缘效果的Al2O3隔离层，由此能够有效地防止VCSEL单元和EOM单元接触处的电位影响VCSEL单元中的电流，进一步改善了VCSEL的性能。
优选地，第三波导层17为掺Si的Al0.45Ga0.55As，厚度为77nm，掺杂浓度为2e17cm-3。
优选地，吸收区18为一对Al0.35Ga0.65As为垒、GaAs为阱的量子阱，Al0.35Ga0.65As垒层厚度为5nm，GaAs阱层厚度为6nm，吸收区18厚度为450nm，吸收区18的量子阱波长为830nm。
优选地，第四波导层19为掺C的Al0.45Ga0.55As，厚度为77nm，掺杂浓度为2e17cm-3。第三波导层17与第四波导层19分别为N型与P型掺杂，形成PN结，吸收区18则在PN结之间形成。
优选地，P型掺杂DBR110为周期性叠加的高折射率/低折射率/高折射率/低折射率…/高折射率结构，高折射率材料为掺C的 Al0.12Ga0.88As层，低折射率材料为掺C的Al0.9Ga0.1As层。掺C的Al0.12Ga0.88As层厚度为60nm，掺杂浓度为2e18cm-3；掺C的Al0.9Ga0.1As层厚度69.4nm，掺杂浓度为2e18cm-3。掩埋隧穿结26的工作原理为：掩埋在简并化的重掺杂半导体中，n型半导体的费米能级进入了导带，p型半导体的费米能级进入了价带。由于量子力学的隧道效应，n区导带的电子可能穿过禁带到p型价带，p区价带电子也可能穿过禁带到n区导带，从而产生隧道电流。此处，用掩埋隧穿结26代替氧化限制层来实现电学与光学限制。一方面，掩埋隧穿结26反转了PDBR的极性，从而避免设置PDBR带来较高的自由载流子吸收与电阻所增加的光吸收损耗与热损耗，有利于提高VCSEL单元的出光效率；另一方面，在制程工艺上，由于在氧化限制层的氧化制程中，氧化层和半导体界面会产生点状缺陷和位错，而且氧化层和半导体的热膨胀系数不同，这导致氧化过程通常非常难以控制，工艺窗口超窄，氧化过程后氧化层-半导体界面容易开裂或剥离。用掩埋隧穿结代替现有技术中VCSEL单元的氧化限制层有助于提升制造良率。因此，用掩埋隧穿结来代替氧化限制层实现光学与电学限制有利于提高VCSEL的出光效率及制造良率。
如图3所示，本实施例的调制原理为：当第三环形电极113与第四环形电极114间未加偏压或加较低偏压时，EOM单元的吸收曲线与VCSEL单元的发射波长相比，处于蓝移方向，此时VCSEL单元激射的光束在通过EOM单元后不会遭受吸收损失。当对EOM单元施加较高偏压时，由于量子限制斯塔克效（QCSE），其吸收谱边带会迅速漂移至长波长，覆盖VCSEL单元的发射波长，所以施加在EOM单元的高速电调制信号直接影响其吸收边带的移动，实现对VCSEL出光光强的高速调制。在本实施例中，EOM单元与VCSEL单元被氧化隔离层15隔离开，二者相对独立，有助于实现更优的调制效果。
本实施例的制备方法包括如下步骤：
1、在衬底10上采用MOCVD法在依次沉积缓冲层11、第一N型掺杂DBR12和谐振腔13，谐振腔13包括第一限制层21、第一波导层22、量子阱层23、第二波导层24、第二限制层25、P型限制层27和隧穿结层。
2、通过增强等离子化学气相沉积方法、光刻与反应离子刻蚀工艺在隧穿结层表面形成隧穿结蚀刻掩膜SiNx，然后通过电感耦合等离子体蚀刻遂穿结层形成孔径为8μm的掩埋隧穿结26，最后通过BOE去除隧穿结蚀刻掩膜SiNx。
3、采用MOCVD法继续在掩埋隧穿结表面依次生长第二N型掺杂DBR层14、预制层（Al0.98Ga0.02As）、第三N型掺杂DBR16、第三波导层17、吸收区18、第四波导层19和P型掺杂DBR110。
4、采用ICP刻蚀衬底10以露出缓冲层11，并在缓冲层11远离第一N型掺杂DBR12表面制备第一平面电极111。
5、首先通过增强等离子化学气相沉积方法（PECVD）、光刻与反应离子刻蚀（RIE）工艺在第二N型掺杂DBR14顶部形成接触层选区掩膜SiNx，然后通过ICP刻蚀进行选择性边缘刻蚀，从而将第二N型掺杂DBR14顶部以上的外延结构刻蚀至第二N型掺杂DBR14的上表面，接着通过BOE去除接触层选区掩膜SiNx；最后通过光刻工艺、电子束蒸发金属层工艺和剥离工艺，在第二N型掺杂DBR14的上表面形成第二环形电极112。
6、采用湿法氧化工艺对成分为Al0.98Ga0.02As的预制层进行氧化以形成成分为Al2O3的氧化隔离层15。
7、参照步骤5的方法在第三N型掺杂DBR16的上表面制作第三环形电极113，但是应注意进行ICP刻蚀时，必须在距离第三N型掺杂DBR16底部200nm以上的外延结构进行选择性边缘刻蚀，以防止刻穿氧化隔离层15，导致氧化隔离层15失效。之后采用现有技术在P型掺杂DBR110的上表面制作第四环形电极114。
实施例二：
如图1和2所示。本实施例的结构设计与实施例一基本相同，不同的是，本实施例未设置第三波导层17和第四波导层19，并且吸收区18为多对Al0.35Ga0.65As为垒、GaAs为阱的量子阱，Al0.35Ga0.65As垒层厚度为5nm，GaAs阱层厚度为6nm，吸收区厚度为450nm。增加吸收区18的量子阱的周期数，可减少顶部P型掺杂DBR110的周期数。
如图1所示，底部反射镜30为谐振腔13之下所有部分，顶部反射镜20为谐振腔13之上所有部分。针对谐振腔13的激射波长850nm，底部反射镜30的整体反射率可设计为99.995% ，顶部反射镜20的整体反射率可设计为99.89%。将EOM单元的吸收区18置于顶部反射镜20之光强度最大处。
如图4所述，本实施例的调制原理为：当第三环形电极113与第四环形电极114间未加偏压或加较低偏压时，EOM单元内的吸收区18处于未吸收状态，此时底部反射镜30的反射率为99.995%，顶部反射镜20的反射率为99.89%，量子阱23发出的光子在谐振腔13内可形成持续且稳定的来回振荡，增益到达一定值后可穿过顶部反射镜20形成光输出；当第三环形电极113与第四环形电极114间加较高偏压时，EOM单元内的吸收区18的吸收作用加强，顶部反射镜20的反射率下降至99.68%，此时量子阱23发出的光子在谐振腔13内无法成持续稳定振荡，或增益不足，光强无法穿透顶部反射镜20稳定光输出，或者造成输出激光功率降低。因此，通过调制EOM单元的偏压水平，改变吸收区18的工作状态，可以影响顶部DBR的反射率，从而实现对VCSEL单元出光光强的高速调制。
上述仅为本发明的具体实施方式，但本发明的设计构思并不局限于此，凡利用此构思对本发明进行非实质性的改动，均应属于侵犯本发明保护范围的行为。

Claims (7)

1.一种高效垂直腔面EML芯片的制备方法，其特征在于：所述高效垂直腔面EML芯片包括VCSEL单元、氧化隔离层和EOM单元，其中：
所述VCSEL单元由下至上包括衬底、缓冲层、第一DBR、谐振腔和第二DBR，并且所述谐振腔由下至上包括第一限制层、第一波导层、量子阱层、第二波导层、第二限制层、第三限制层和掩埋隧穿结；所述VCSEL单元的激射波长范围为750nm-1200nm，所述衬底的材料为GaAs；
所述EOM单元由下至上包括第三DBR、吸收区和第四DBR；
所述氧化隔离层设置于所述VCSEL单元和EOM单元之间，用于防止两单元接触处的电位影响各自单元内的工作电流；所述氧化隔离层的材料为Al2O3，其由材料为AlxGa1-xAs的预制层经湿法氧化工艺氧化形成，其中x≥0.97，并且所述氧化隔离层的厚度为5-5000nm；
所述制备方法包括如下步骤：
（1）在衬底上依次生长缓冲层、第一DBR和谐振腔，所述谐振腔包括第一限制层、第一波导层、量子阱层、第二波导层、第二限制层、第三限制层和隧穿结层；
（2）在所述隧穿结层表面形成隧穿结蚀刻掩膜，并蚀刻遂穿结层以形成掩埋隧穿结，再去除隧穿结蚀刻掩膜；
（3）继续在所述掩埋隧穿结表面依次生长第二DBR、预制层、第三DBR、吸收区和第四DBR；
（4）在所述缓冲层的下表面制备第一平面电极或在所述第一DBR的上表面制作第一环形电极；
（5）在所述第二DBR的上表面制作第二环形电极；
（6）采用湿法氧化工艺对材料为AlxGa1-xAs的预制层进行氧化以形成材料为Al2O3的氧化隔离层；
（7）在所述第三DBR的上表面制作第三环形电极，并在所述第四DBR的上表面制作第四环形电极。
2.如权利要求1所述的一种高效垂直腔面EML芯片的制备方法，其特征在于：还包括第一电极、第二环形电极、第三环形电极和第四环形电极，其中：所述第一电极为设置于所述衬底的下表面的第一平面电极或设置于所述第一DBR的上表面的第一环形电极；所述第二环形电极设置于第二DBR的上表面；所述第三环形电极设置于第三DBR的上表面；所述第四环形电极设置于第四DBR的上表面。
3.如权利要求1所述的一种高效垂直腔面EML芯片的制备方法，其特征在于：所述第一DBR、第二DBR、第三DBR和第四DBR是由AliGa1-iAs/AljGa1-jAs材料构成的周期结构，并且i和j均不大于0.92。
4.如权利要求1所述的一种高效垂直腔面EML芯片的制备方法，其特征在于：所述掩埋隧穿结由下至上包括P型重掺层和N型重掺层，并且掩埋隧穿结的孔径为2-100 μm。
5.如权利要求1所述的一种高效垂直腔面EML芯片的制备方法，其特征在于：所述第三限制层为P型限制层；所述第一DBR为第一N型掺杂DBR；所述第二DBR为第二N型掺杂DBR；所述第三DBR为第三N型掺杂DBR；所述第四DBR为P型掺杂DBR。
6.如权利要求1所述的一种高效垂直腔面EML芯片的制备方法，其特征在于：所述吸收区的量子阱波长比所述谐振腔的量子阱波长短5-99nm。
7.如权利要求1所述的一种高效垂直腔面EML芯片的制备方法，其特征在于：所述吸收区为单量子阱或多量子阱结构；当吸收区为单量子阱结构时，吸收区与第三DBR之间设有第三波导层，吸收区与第四DBR之间设有第四波导层。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115085006B (zh) * 2022-08-22 2023-02-28 福建慧芯激光科技有限公司 一种两端带有组合反射镜的长波长vcsel及其制备方法
CN115347456B (zh) * 2022-08-22 2024-09-03 福建慧芯激光科技有限公司 一种单颗芯片剥离的组合反射镜式长波长vcsel的制备方法
CN117096236B (zh) * 2023-10-18 2024-01-26 南昌凯捷半导体科技有限公司 一种共振腔结构红光led芯片及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113258440A (zh) * 2021-06-01 2021-08-13 福建慧芯激光科技有限公司 一种高效率垂直腔面发射激光器
CN113675726A (zh) * 2021-10-21 2021-11-19 福建慧芯激光科技有限公司 一种高速垂直腔面发射激光器的外延结构

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7983572B2 (en) * 2005-06-30 2011-07-19 Finisar Corporation Electro-absorption modulator integrated with a vertical cavity surface emitting laser
US7508858B2 (en) * 2007-04-30 2009-03-24 The Research Foundation Of State University Of New York Detuned duo-cavity laser-modulator device and method with detuning selected to minimize change in reflectivity
CN103078252B (zh) * 2013-01-25 2014-08-20 中国科学院半导体研究所 双波长锑化物应变量子阱半导体激光器及其制备方法
CN113964649A (zh) * 2021-11-02 2022-01-21 福建慧芯激光科技有限公司 一种高功率垂直腔面发射激光器的外延结构

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113258440A (zh) * 2021-06-01 2021-08-13 福建慧芯激光科技有限公司 一种高效率垂直腔面发射激光器
CN113675726A (zh) * 2021-10-21 2021-11-19 福建慧芯激光科技有限公司 一种高速垂直腔面发射激光器的外延结构

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