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CN114530118B - 显示面板 - Google Patents

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CN114530118B CN202210158199.5A CN202210158199A CN114530118B CN 114530118 B CN114530118 B CN 114530118B CN 202210158199 A CN202210158199 A CN 202210158199A CN 114530118 B CN114530118 B CN 114530118B
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Abstract

本申请实施例提供一种显示面板，包括：N组数据信号输入端，每组数据信号输入端包括两个数据信号输入端；多列像素，包括多组像素组，每组像素组包括与同一个数据信号输入端连接的M列像素，连接同一组数据信号输入端的两个数据信号输入端的多列像素交叉设置；至少一个数据线组，每一数据线组包括M条数据线，每组数据线组中第i条数据线连接一像素组中第i列像素，i为在1至M之间自然数；分时复用信号输入模块用于将每组数据信号输入端的两个数据信号输入端与每一数据线组中M条数据线一一选择性连接，以使数据信号输入端分时向不同列的像素输入信号，N、M为大于1的自然数；电容设置在连接同一数据信号输入端的相邻的数据线之间。

Description

显示面板
技术领域
本申请涉及显示技术领域，特别涉及一种显示面板。
背景技术
随着人们对精密显示的要求越来越高，显示面板的高分辨率也越来越高；显示设备分辨率的增加意味着数据线和数据驱动电路的数量增加，为了降低成本，一般会对数据信号进行分时,然后使用解复用器电路将数据信号顺序地施加至数据线。
然而，这样相邻数据线间的电容耦合会导致存储在数据线中的数据电压发生变化，从而影响像素电压导致图像质量下降或失真。
发明内容
本申请实施例提供一种显示面板，可以改善现有的相邻数据线间的电容耦合会导致存储在数据线中的数据电压发生变化的情况。
本申请实施例提供一种显示面板，包括：
N组数据信号输入端，每组所述数据信号输入端包括两个数据信号输入端，每个所述数据信号输入端用于向所述像素输入信号，N为大于1的自然数；
多列像素，包括多组像素组，每组所述像素组包括与同一个所述数据信号输入端连接的M列像素，连接同一组数据信号输入端的两个数据信号输入端的多列像素交叉设置，以使相邻列的所述像素与不同的数据信号输入端连接；
至少一个数据线组，每一所述数据线组包括M条数据线，每组所述数据线组中第i条所述数据线连接一所述像素组中第i列所述像素，i为在1至M之间自然数；
分时复用信号输入模块，分时复用信号输入模块用于将每组数据信号输入端的两个数据信号输入端与每一所述数据线组中M条数据线一一选择性连接，以使不同的所述信号线分时接收所述分时复用信号，所述数据信号输入端分时向不同列的所述像素输入信号，M为大于1的自然数；
电容，所述电容设置在连接同一数据信号输入端的相邻的数据线之间。
可选的，所述两个数据信号输入端包括输入不同信号的第一数据信号输入端和第二数据信号输入端；
所述信号线包括间隔设置的第一信号线和第二信号线；
所述分时复用信号输入模块还包括：多个第一晶体管和多个第二晶体管，多个所述第一晶体管设置在所述第一信号线上，多个所述第二晶体管设置在所述第二信号线上；
其中，连接所述第一信号线的多个所述数据线通过多个所述第一晶体管同时导通所述第一数据信号输入端，连接所述第二信号线的多个所述数据线通过多个所述第二晶体管同时导通所述第二数据信号输入端。
可选的，所述像素组包括与所述第一数据信号输入端连接的第一列像素组和与所述第二数据信号输入端连接的第二列像素组，所述第一列像素组包括第一列像素和第二列像素，所述第二列像素组包括第三列像素和第四列像素，所述第一列像素、所述第三列像素、所述第二列像素和所述第四列像素依次排列；
所述数据线包括第一组数据线和第二组数据线，所述第一组数据线包括与所述第一列像素连接的第一数据线和与所述第二列像素连接的第二数据线，所述第二组数据线包括与所述第三列像素连接的第三数据线和与所述第四列像素连接的第四数据线；
其中，所述第一数据线和所述第三数据线与所述第一晶体管连接，所述第二数据线和第四数据线与第二晶体管连接，且所述第一数据线和所述第二数据线之间设置第一电容，所述第三数据线和所述第四数据线之间设置第二电容。
可选的，所述第一晶体管的第一电极与所述第一数据线连接，所述第一晶体管的第二电极与所述第一数据信号输入端连接，所述第一晶体管的栅极与所述第一信号线连接，所述第一晶体管用于连接或断开所述第一数据线和所述第一数据信号输入端；
所述第二晶体管的第一电极与所述第二数据线连接，所述第二晶体管的第二电极与所述第一数据信号输入端连接，所述第二晶体管的栅极与所述第二信号线连接，所述第二晶体管用于连接或断开所述第二数据线和所述第一数据信号输入端。
可选的，与同一所述信号线连接的相邻的所述数据线之间存在耦合电容；
当所述第一信号线断开，所述第二信号线导通时，所述第一数据线和所述第三数据线分别与所述数据信号输入端断开，所述第二数据线和所述第四数据线分别与所述数据信号输入端导通，所述第一数据线和所述第二数据线之间存在第一耦合电容，所述第一电容至少抵消部分所述第一耦合电容。
可选的，所述数据信号输入端包括第一数据信号输入端、第二数据信号输入端、第三数据信号输入端和第四数据信号输入端；
所述信号线包括间隔设置的第一信号线和第二信号线；
所述像素组包括与所述第一数据信号输入端连接的第一列像素组、与所述第二数据信号输入端连接的第二列像素组、与所述第三数据信号输入端连接的第三列像素组和与所述第四数据信号输入端连接的第四列像素组，其中，所述第一列像素组包括第一列像素和第二列像素、所述第二列像素组包括第三列像素和第四列像素、所述第三列像素组包括第五列像素和第六列像素，所述第四列像素组包括第七列像素和第八列像素，所述第一列像素、第三列像素、第二列像素、第四列像素、第五像素、第七像素、第六像素和第八像素依次排列；
所述数据线包括第一组数据线、第二组数据线、第三组数据线和第四组数据线，其中，所述第一组数据线包括与所述第一列像素连接的第一数据线和与所述第三列像素连接的第三数据线、所述第二组数据线包括与所述第二列像素连接的第二数据线和与所述第四列像素连接的第四数据线、所述第三组数据线包括与所述第五列像素连接的第五数据线和与所述第七列像素连接的第七数据线、所述第四组数据线包括与所述第六列像素连接的第六数据线和与所述第八列像素连接的第八数据线；
其中，所述第一数据线和所述第三数据线之间设置有第一电容，所述第二数据线和所述第四数据线之间设置有第二电容，所述第五数据线和所述第七数据线之间设置有第三电容，所述第六数据线和所述第八数据线之间设置有第四电容。
可选的，所述数据信号输入端包括第一数据信号输入端和第二数据信号输入端；
所述信号线包括间隔设置的第一信号线、第二信号线和第三信号线；
所述像素组包括与所述第一数据信号输入端连接的第一列像素组和与所述第二数据信号输入端连接的第二列像素组，所述第一列像素组包括第一列像素、第二列像素和第三列像素，所述第二列像素组包括第四列像素、第五列像素和第六列像素，所述第一列像素、第五列像素、第三列像素、第四列像素、第二列像素和第六列像素依次排列；
所述数据线包括第一组数据线和第二组数据线，其中，所述第一组数据线包括与所述第一列像素连接的第一数据线、与所述第二列像素连接的第二数据线和与所述第三列像素连接的第三数据线、所述第二组数据线包括与所述第四列像素连接的第四数据线、与所述第五列像素连接的第五数据线和与所述第六列像素连接的第六数据线；
其中，所述第一数据线和所述第二数据线之间设置有第一电容，所述第二数据线和所述第三数据线之间设置有第二电容，所述第四数据线和所述第五数据线之间设置有第三电容，所述第五数据线和所述第六数据线之间设置有第四电容
可选的，所述耦合电容的电性与所述电容的电性相反。
可选的，所述电容的电容量在1fF至1pF之间。
可选的，所述信号线的数量等于所述每个像素组中所述像素的列数。
本申请的有益效果在于：本申请实施例提供的显示面板包括N个数据信号输入端、多个像素组、多条信号线和数据线，其中，相邻N列像素为一组，数据线用于连接信号线和像素，通过在连接像素组中相邻的两个像素的数据线之间设置电容，可以抵消至少部分相邻数据线之间产生的电容耦合，以此防止存储在数据线中的数据电压发生变化，进而可以解决图像质量下降或失真的问题。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
为了更完整地理解本申请及其有益效果，下面将结合附图来进行说明。其中，在下面的描述中相同的附图标号表示相同部分。
图1为本申请实施例提供的驱动电路的第一示意图。
图2为本申请实施例提供的驱动电路的第二示意图。
图3为本申请实施例提供的驱动电路的第三示意图。
图4为本申请实施例提供的驱动电路的信号时序图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在目前的主动矩阵式(AM)显示中，包括AMLCD、AMOLED、AM-MiniLED、AM-MicroLED等，这些类型的显示器都包括通过扫描线提供扫描信号的扫描驱动器和通过数据线提供数据信号的数据驱动器。为了提高显示设备的分辨率，会伴随着数据线和数据驱动电路的数量增加，而这会带来成本的增加。为了可以减少数据驱动电路的数量，对数据信号进行分时，然后使用解复用器电路将数据信号顺序地施加至数据线。这样的显示装置可以将一条外接数据信号同时连接到显示面板的两条数据线中。
但这一技术也有一些缺点，其一是各像素的充电时间减半，对其内TFT的开态电流和载流子迁移率提出更高的要求，对此可以采用Oxide TFT或LTPS TFT去驱动像素；其第二个缺点是在给相邻数据线输入信号的同时，另一列数据线对应的Pixel TFT仍未关闭，故相邻数据线间的电容耦合会导致存储在浮动数据线中的数据电压发生变化，从而影响像素电压导致图像质量下降或失真。而这个问题是Oxide TFT和LTPS TFT所无法解决的。
因此，为了解决上述问题，本申请提出了一种显示面板。下面结合附图和实施方式对本申请作进一步说明。
请参阅图1，图1为本申请实施例提供的驱动电路的第一示意图。本申请实施例提供一种显示面板100，该显示面板100包括N组数据信号输入端10、多列像素40、分时复用信号输入模块20、数据线30和电容。其中，每个数据信号输入端10用于向像素输入信号，每组数据信号输入端10包括两个数据信号输入端，例如，第一数据信号输入端D1和第二数据信号输入端D2，N为大于1的自然数。多列像素40包括多组像素组，多列像素40呈矩阵排布，与同一个数据信号输入端连接的M列像素为一像素组，其中，每组像素组包括与同一个所述数据信号输入端连接的M列像素40，连接同一组数据信号输入端的两个数据信号输入端的多列像素交叉设置，以使相邻列的像素与不同的数据信号输入端连接像素组中连接。即第一数据信号输入端10的像素与像素组中连接第二数据信号输入端的像素交叉设置，以使相邻的像素与不同的数据信号输入端连接。分时复用信号输入模块20包括M条用于输入分时复用信号的信号线，不同的信号线分时接收分时复用信号，以使数据信号输入端10分时向不同列的像素输入信号，其中，分时复用信号输入模块20用于将每组数据信号输入端的两个数据信号输入端与每一数据线组中M条数据线一一选择性连接，以使不同的信号线分时接收分时复用信号，数据信号输入端分时向不同列的像素输入信号。例如，M条信号线与每一像素组中M列像素一一连接，M为大于1的自然数。数据线组包括M条数据线，每组所述数据线组中第i条所述数据线连接一所述像素组中第i列所述像素，i为在1至M之间自然数，每条数据线30的一端连接第i条信号线，数据线30的另一端用于连接一像素组中第i列像素，i为在1至M之间自然数。电容设置在连接同一数据信号输入端的相邻的数据线之间。通过在连接同一数据信号输入端的相邻的两个数据线30之间设置电容，可以抵消相邻数据线30之间产生的电容耦合，以此防止存储在数据线30中的数据电压发生变化，进而可以解决图像质量下降或失真的问题。
需要说明的是，与同一信号线连接的相邻的数据线30之间存在耦合电容，耦合电容的电性与电容的电性相反，在一些实施例中，耦合电容的电容量与电容的电容量相同，以使电容可以完全抵消耦合电容，抵消其对像素40电压的拉扯，避免数据线30中的电压发生变化，从而使像素40电压维持在预设的电压值，使图像质量保真。
在一些实施例中，电容的电容量在1fF至1pF之间。可以理解的是，电容的电容量的具体数值根据实际情况进行设置，在此不作具体的限定，只需要满足电容可以至少抵消部分耦合电容即可。
各组数据线30包括的数据线30数量相等。每组数据线30包括多条间隔设置的数据线30，且各数据线30之间间隔的数据线30数量相等。
在一些实施例中，显示面板100中信号线的条数与数据信号输入端10的个数相同，且数据信号输入端10的个数与像素组的组数相同。可参阅图1，数据信号输入端10包括第一数据信号输入端D1和第二数据信号输入端D2。像素组包括与第一数据信号输入端D1连接的第一列像素组和与第二数据信号输入端D2连接的第二列像素组，第一列像素组包括第一列像素410和第二列像素420，第二列像素组包括第三列像素430和第四列像素440，其中，第一列像素410、第三列像素430、第二列像素420和第四列像素440依次排列。
数据线30包括第一组数据线和第二组数据线，第一组数据线包括与第一列像素410连接的第一数据线310、与第二列像素420连接的第二数据线320。第二组数据线包括与第三列像素430连接的第三数据线330和与第四列像素440连接的第四数据线340，第一数据线310和第二数据线320与第一晶体管230连接，第三数据线330和第四数据线340与第二晶体管240连接，且第一列像素410和第二列像素420之间设置第一电容C(1)，第三列像素430和第四列像素440之间设置第二电容C(2)。
信号线包括间隔设置的第一信号线210和第二信号线220，分时复用信号输入模块20还包括多个第一晶体管230和多个第二晶体管240，多个第一晶体管230设置在第一信号线210上，多个第二晶体管240设置在第二信号线220上。第一晶体管230的第一电极与第一数据线310连接，第一晶体管230的第二电极与第一数据信号输入端D1连接，第一晶体管230的栅极与第一信号线210连接，第一晶体管230用于连接或断开第一数据线310和第一数据信号输入端D1。第二晶体管240的第一电极与第三数据线330连接，第二晶体管240的第二电极与第一数据信号输入端D1连接，第二晶体管240的栅极与第二信号线220连接，第二晶体管240用于连接或断开第三数据线330和第一数据信号输入端D1。
其中，连接第一信号线210的多个数据线30通过多个第一晶体管230同时导通第一数据信号输入端D1；连接第二信号线220的多个数据线30通过多个第二晶体管240同时导通第二数据信号输入端D2。即多列像素中连接第一晶体管230的像素40与连接第二晶体管240的像素40不同时导通，一像素组中连接第一晶体管230的像素40与相邻的像素组中连接第一晶体管230同时导通。以使得呈阵列排布的像素40间隔一个的导通，进而可以将数据信号分时的施加至不同的数据线30上，以节约成本。
当第一信号线210断开，第二信号线220导通时，连接第一列像素410的第一数据线310和连接第三列像素430的第三数据线330分别与数据信号输入端10断开，连接第二列像素420的第二数据线320和连接第四列像素440的第四数据线340分别与数据信号输入端10导通，第二数据线320和第一数据线310之间存在第一耦合电容，第一电容C(1)至少部分抵消第一耦合电容。
当第二信号线220断开，第一信号线210导通时，连接第二列像素420的第二数据线320和连接第四列像素440的第四数据线340分别与数据信号输入端10断开，连接第一列像素410的第一数据线310和第三列像素430的第三数据线330分别与数据信号输入端10导通，第三数据线330和第四数据线340之间存在第二耦合电容，第二电容C(2)至少部分抵消第二耦合电容。
在其他一些实施例中，显示面板100中信号线的条数与数据信号输入端10的个数不相同，且显示面板100中信号线的条数小于数据信号输入端10的个数。可参阅图2，图2为本申请实施例提供的显示面板的第二示意图。数据信号输入端10包括第一数据信号输入端D1、第二数据信号输入端D2、第三数据信号输入端D3和第四数据信号输入端D4。像素组包括与第一数据信号输入端D1连接的第一列像素组、与第二数据信号输入端D2连接的第二列像素组、与第三数据信号输入端D3连接的第三列像素组和与第四数据信号输入端D4连接的第四列像素组，其中，第一列像素组包括第一列像素410、第二列像素420。第二列像素组包括第三列像素430和第四列像素440。第三列像素组包括第五像素450和第六像素460。第四列像素组包括第七像素470和第八像素480。
信号线包括间隔设置的第一信号线210和第二信号线220，分时复用信号输入模块20还包括多个第一晶体管230和多个第二晶体管240，多个第一晶体管230设置在第一信号线210上，多个第二晶体管240设置在第二信号线220上。
数据线30包括第一组数据线、第二组数据线、第三组数据线和第四组数据线，其中，第一组数据线包括与第一列像素410连接的第一数据线310和与第三像素430连接的第三数据线330。第二组数据线包括与第二列像素420连接的第二数据线320和与第四列像素440连接的第四数据线340。第三组数据线包括与第五列像素450连接的第五数据线350和与第七列像素470连接的第七数据线370。第四组数据线包括与第六列像素460连接的第六数据线360和与第八列像素480连接的第八数据线380。其中，第一数据线310、第三数据线330、第五数据线350和第七数据线370与第一信号线210连接，第二数据线320、第四数据线340、第六数据线360和第八数据线380与第二信号线220连接。
其中，第一数据线310和第三数据线330之间设置第一电容C(1)，第二数据线320和第四数据线340之间设置第二电容C(2)，第三数据线330和第五数据线350之间设置第三电容C(3)，第六数据线360和第八数据线380之间设置有第四电容C(4)。
在其他一些实施例中，信号线的数量等于每个像素组中像素40的数量。可参阅图3，图3为本申请实施例提供的显示面板的第三示意图。数据信号输入端10包括第一数据信号输入端D1和第二数据信号输入端D2。
像素组包括与第一数据信号输入端连接的第一列像素组和与第二数据信号输入端连接的第二列像素组，第一列像素组包括第一列像素410、第二列像素420和第三列像素430，第二列像素组包括第四列像素440、第五像素450和第六像素460，其中，第一列像素410、第五列像素450、第三列像素430、第四列像素440、第二列像素420和第六列像素460依次排列。信号线包括间隔设置的第一信号线210、第二信号线220和第三信号线250，分时复用信号输入模块20还包括多个第一晶体管230、多个第二晶体管240和多个第三晶体管260，多个第一晶体管230设置在第一信号线210上，多个第二晶体管240设置在第二信号线220上，多个第三晶体管260设置在第三信号线250上。
数据线30包括第一组数据线和第二组数据线，其中，第一组数据线包括与第一列像素410连接的第一数据线310、与第二列像素420连接的第二数据线320、与第三像素430连接的第三数据线330。第二组数据线包括与第四列像素440连接的第四数据线340、与第五像素450连接的第五数据线350、与第六像素460连接的第六数据线360。第一数据线310和第四数据线340与第一信号线210连接，第二数据线320和第五数据线350与第二信号线220连接，第三数据线330和第六数据线360与第三信号线250连接。
其中，第一数据线310和第二数据线320之间设置第一电容C(1)，第二数据线320和第三数据线330之间设置第二电容C(2)，第四数据线340和第五数据线350之间设置第三电容C(3)，第五数据线350和第六数据线360之间设置第四电容C(4)。
可以理解的是，在其他一些实施例中，像素中第一列像素410、第二列像素420、第三列像素430、第四列像素440、第五像素450和第六像素460的排列顺序可以是：第一列像素410、第四列像素440、第二列像素420、第五列像素450、第三列像素430和第六列像素460依次排列。需要说明的是，具体的排列方式根据实际情况进行设置，在此不作具体的限定。
请继续参阅图4，图4为本申请实施例提供的显示面板的信号时序图。从图中可看出，在理想状态不考虑电容耦合的情况下，详见P1(N，2-1)，在t0时，第一信号线210导通，第二数据信号输入端D2输入信号至像素40点P(N，2-1)，在t1时，第一信号线210断开，第二数据信号输入端D2与D(2-1)断开，电压D(1-2)电压维持不变；在t2时，地线G(n)关闭，晶体管关闭，P(N，2-1)信号与D(2-1)断开，一直维持电压不变。
但是，实际情况时，相邻数据线30件电容耦合。详见P2(N，2-1)，在t1时，第一信号线210关闭，D(1-2)与D(2)断开，D(1-2)电压不变，但D(2-1)由于第二信号线220打开接入D(1)而产生电压变化，通过相邻数据线30间的电容耦合，对D(2-1)的电压产生影响，此时G(n)开启，故P(N，2-1)的电压受到影响，在t2时，G(n)关闭，P(N，2-1)维持电压不变，此时电压已经与预设的不同，产生了偏差。
而在本提案中，通过增加了电容C(2)，使得隔行的数据线30D(2-2)与D(2-1)之间也能在t1产生耦合，并且由于t1时，D(1-2)和D(2-2)分别处于正帧和负帧，因此两者通过电容耦合对D(2-1)电压产生的拉扯是相反方向的，两者抵消下可以大大降低对D(2-1)电压的影响，从而降低对P(N，2-1)电压的影响，使其更接近理想预设状态。
在一些实施例中，各组数据线30的晶体管和分时复用信号输出端之间均设置有电位控制模块。
以上对本申请实施例提供的显示面板进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请。同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种显示面板，其特征在于，包括：
N组数据信号输入端，每组所述数据信号输入端包括两个数据信号输入端，每个所述数据信号输入端用于向像素输入信号，N为大于1的自然数；
多列像素，包括多组像素组，每组所述像素组包括与同一个所述数据信号输入端连接的M列像素，连接同一组数据信号输入端的两个数据信号输入端的多列像素交叉设置，以使相邻列的所述像素与不同的数据信号输入端连接；
至少一个数据线组，每一所述数据线组包括M条数据线，每组所述数据线组中第i条所述数据线连接一所述像素组中第i列所述像素，i为在1至M之间自然数；
分时复用信号输入模块，所述分时复用信号输入模块包括多条信号线，分时复用信号输入模块用于将每组数据信号输入端的两个数据信号输入端与每一所述数据线组中M条数据线一一选择性连接，以使不同的所述信号线分时接收所述分时复用信号，所述数据信号输入端分时向不同列的所述像素输入信号，M为大于1的自然数；
电容，所述电容设置在连接同一数据信号输入端的相邻的数据线之间。
2.根据权利要求1所述的显示面板，其特征在于，
所述两个数据信号输入端包括输入不同信号的第一数据信号输入端和第二数据信号输入端；
所述信号线包括间隔设置的第一信号线和第二信号线；
所述分时复用信号输入模块还包括：多个第一晶体管和多个第二晶体管，多个所述第一晶体管设置在所述第一信号线上，多个所述第二晶体管设置在所述第二信号线上；
其中，连接所述第一信号线的多个所述数据线通过多个所述第一晶体管同时导通所述第一数据信号输入端，连接所述第二信号线的多个所述数据线通过多个所述第二晶体管同时导通所述第二数据信号输入端。
3.根据权利要求2所述的显示面板，其特征在于，所述像素组包括与所述第一数据信号输入端连接的第一列像素组和与所述第二数据信号输入端连接的第二列像素组，所述第一列像素组包括第一列像素和第二列像素，所述第二列像素组包括第三列像素和第四列像素，所述第一列像素、所述第三列像素、所述第二列像素和所述第四列像素依次排列；
所述数据线包括第一组数据线和第二组数据线，所述第一组数据线包括与所述第一列像素连接的第一数据线和与所述第二列像素连接的第二数据线，所述第二组数据线包括与所述第三列像素连接的第三数据线和与所述第四列像素连接的第四数据线；
其中，所述第一数据线和所述第三数据线与所述第一晶体管连接，所述第二数据线和第四数据线与第二晶体管连接，且所述第一数据线和所述第二数据线之间设置第一电容，所述第三数据线和所述第四数据线之间设置第二电容。
4.根据权利要求3所述的显示面板，其特征在于，
所述第一晶体管的第一电极与所述第一数据线连接，所述第一晶体管的第二电极与所述第一数据信号输入端连接，所述第一晶体管的栅极与所述第一信号线连接，所述第一晶体管用于连接或断开所述第一数据线和所述第一数据信号输入端；
所述第二晶体管的第一电极与所述第二数据线连接，所述第二晶体管的第二电极与所述第一数据信号输入端连接，所述第二晶体管的栅极与所述第二信号线连接，所述第二晶体管用于连接或断开所述第二数据线和所述第一数据信号输入端。
5.根据权利要求4所述的显示面板，其特征在于，与同一所述信号线连接的相邻的所述数据线之间存在耦合电容；
当所述第一信号线断开，所述第二信号线导通时，所述第一数据线和所述第三数据线分别与所述数据信号输入端断开，所述第二数据线和所述第四数据线分别与所述数据信号输入端导通，所述第一数据线和所述第二数据线之间存在第一耦合电容，所述第一电容至少抵消部分所述第一耦合电容。
6.根据权利要求1所述的显示面板，其特征在于，所述数据信号输入端包括第一数据信号输入端、第二数据信号输入端、第三数据信号输入端和第四数据信号输入端；
所述信号线包括间隔设置的第一信号线和第二信号线；
所述像素组包括与所述第一数据信号输入端连接的第一列像素组、与所述第二数据信号输入端连接的第二列像素组、与所述第三数据信号输入端连接的第三列像素组和与所述第四数据信号输入端连接的第四列像素组，其中，所述第一列像素组包括第一列像素和第二列像素、所述第二列像素组包括第三列像素和第四列像素、所述第三列像素组包括第五列像素和第六列像素，所述第四列像素组包括第七列像素和第八列像素，所述第一列像素、第三列像素、第二列像素、第四列像素、第五像素、第七像素、第六像素和第八像素依次排列；
所述数据线包括第一组数据线、第二组数据线、第三组数据线和第四组数据线，其中，所述第一组数据线包括与所述第一列像素连接的第一数据线和与所述第三列像素连接的第三数据线、所述第二组数据线包括与所述第二列像素连接的第二数据线和与所述第四列像素连接的第四数据线、所述第三组数据线包括与所述第五列像素连接的第五数据线和与所述第七列像素连接的第七数据线、所述第四组数据线包括与所述第六列像素连接的第六数据线和与所述第八列像素连接的第八数据线；
其中，所述第一数据线和所述第三数据线之间设置有第一电容，所述第二数据线和所述第四数据线之间设置有第二电容，所述第五数据线和所述第七数据线之间设置有第三电容，所述第六数据线和所述第八数据线之间设置有第四电容。
7.根据权利要求1所述的显示面板，其特征在于，
所述数据信号输入端包括第一数据信号输入端和第二数据信号输入端；
所述信号线包括间隔设置的第一信号线、第二信号线和第三信号线；
所述像素组包括与所述第一数据信号输入端连接的第一列像素组和与所述第二数据信号输入端连接的第二列像素组，所述第一列像素组包括第一列像素、第二列像素和第三列像素，所述第二列像素组包括第四列像素、第五列像素和第六列像素，所述第一列像素、第五列像素、第三列像素、第四列像素、第二列像素和第六列像素依次排列；
所述数据线包括第一组数据线和第二组数据线，其中，所述第一组数据线包括与所述第一列像素连接的第一数据线、与所述第二列像素连接的第二数据线和与所述第三列像素连接的第三数据线、所述第二组数据线包括与所述第四列像素连接的第四数据线、与所述第五列像素连接的第五数据线和与所述第六列像素连接的第六数据线；
其中，所述第一数据线和所述第二数据线之间设置有第一电容，所述第二数据线和所述第三数据线之间设置有第二电容，所述第四数据线和所述第五数据线之间设置有第三电容，所述第五数据线和所述第六数据线之间设置有第四电容。
8.根据权利要求5所述的显示面板，其特征在于，所述耦合电容的电性与所述电容的电性相反。
9.根据权利要求1所述的显示面板，其特征在于，
所述电容的电容量在1fF至1pF之间。
10.根据权利要求1所述的显示面板，其特征在于，所述信号线的数量等于所述每个像素组中所述像素的列数。
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