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CN114464594A - 半导体元件结构及其制备方法 - Google Patents

半导体元件结构及其制备方法 Download PDF

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CN114464594A
CN114464594A CN202110953767.6A CN202110953767A CN114464594A CN 114464594 A CN114464594 A CN 114464594A CN 202110953767 A CN202110953767 A CN 202110953767A CN 114464594 A CN114464594 A CN 114464594A
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CN
China
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layer
conductive
liner
disposed
conductive layer
Prior art date
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Application number
CN202110953767.6A
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English (en)
Inventor
苏国辉
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Nanya Technology Corp
Original Assignee
Nanya Technology Corp
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Filing date
Publication date
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Abstract

本公开提供一种半导体元件结构及其制备方法。该半导体元件结构包括一基底，具有一图案密集区以及一图案稀疏区；一第一导电层，设置在该基底上；一第一介电层，设置在该第一导电层上；一第一导电栓柱与一第二导电栓柱，设置在该第一介电层中，其中该第一导电栓柱与该第二导电栓柱包含铜，并通过包含锰的一第一衬垫层而与该第一介电层分隔开；其中该第一导电栓柱与该第二导电栓柱具有不同深宽比。

Description

半导体元件结构及其制备方法
本发明主张2020年11月10日申请的美国正式申请案第17/093,977号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本发明中。
技术领域
本公开涉及一种半导体元件结构及其制备方法。尤其涉及一种具有含锰衬垫层的半导体元件结构及其制备方法。
背景技术
对于许多现代应用，半导体元件是不可或缺的。随着电子科技的进步，半导体元件的尺寸变得越来越小，于此同时提供较佳的功能以及包含较大的集成电路数量。由于半导体元件的规格小型化，实现不同功能的半导体元件的不同型态与尺寸规模，整合(integrated)并封装(packaged)在一单一模块中。再者，许多制造步骤执行于各式不同型态的半导体装置的整合(integration)。
然而，多个半导体元件的制造与整合包含许多复杂步骤与操作。在多个半导体元件中的整合变得越加复杂。多个半导体元件的制造与整合的复杂度中的增加可造成多个缺陷，例如导电结构中形成的空孔(void)，其由于难以填充高深宽比的开孔所造成。据此，有持续改善多个半导体元件的制造流程的需要，以便对付多个缺陷。
上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本发明的任一部分。
发明内容
本公开的目的在于提出一种半导体元件结构及其制备方法，以解决上述至少一个问题。
本公开的一实施例提供一种半导体元件结构。该半导体元件结构包括一第一导电层，设置在一半导体基底上；一第二导电层，设置在该第一导电层上；一第一导电栓柱，设置在该第一导电层与该第二导电层之间，并电性连接该第一导电层与该第二导电层，其中该第一导电栓柱包含铜；以及一第一衬垫层，围绕该第一导电栓柱设置，其中该第一衬垫层包含锰。
在一些实施例中，该第一导电层与该第二导电层均包含铜，以及该第一导电栓柱还包含钨。
在一些实施例中，该第一衬垫层包含铜锰硅。
在一些实施例中，该半导体元件结构还包括一第一介电层以及一气隙，该第一介电层围绕该第一衬垫层设置，该气隙位于该第一衬垫层与该第一介电层之间
在一些实施例中，该半导体元件结构还包括：一第三导电层，设置在该第二导电层上；一第二导电栓柱，设置在该第二导电层与该第三导电层之间，并电性连接该第二导电层与该第三导电层，其中该第二导电栓柱包含铜；以及一第二衬垫层，围绕该第二导电栓柱设置，其中该第二衬垫层的一部分夹置在该第二导电栓柱与该第二导电层之间，以及其中该第二衬垫层包含锰。
在一些实施例中，该第二衬垫层包括：一第一衬垫子层，设置在该第二导电层上，且直接接触该第二导电层，其中该第一衬垫子层包含锰硅；一第二衬垫子层，设置在该第一衬垫子层上，其中该第二衬垫子层包含锰；以及一第三衬垫子层，设置在该第二衬垫子层上，其中该第三衬垫子层直接接触该第二导电栓柱，以及其中该第三衬垫子层包含铜锰。
在一些实施例中，该第二衬垫层包含铜锰硅。
本公开的另一实施例提供一种半导体元件结构，包括：一第一导电层，设置在一半导体基底上；一第一介电层，设置在该第一导电层上；一第二导电层，设置在该第一介电层上；一第二介电层，设置在该第二导电层上；一第三导电层，设置在该第二介电层上；一第一导电栓柱，穿经该第一介电层且电性连接该第一导电层到该第二导电层，其中该第一导电栓柱包含铜；一第一衬垫层，设置在该第一导电栓柱与该第一介电层之间，其中该第一衬垫层包含锰；一第二导电栓柱，设置在该第二介电层中，其中该第二导电栓柱电性连接该第二导电层到该第三导电层，以及其中该第二导电栓柱包含铜；以及一第二衬垫层，设置在该第二导电栓柱与该第二介电层之间，其中该第二衬垫层包含锰。
在一些实施例中，该第一导电栓柱与该第二导电栓柱两者其中之一还包含钨。
在一些实施例中，该第一导电栓柱与该第二导电栓柱设置在一图案密集区中，以及一气隙设置在该第一衬垫层与该第一介电层之间。
在一些实施例中，该半导体元件结构还包括：一第三导电栓柱，设置在该第二介电层中以及在一图案稀疏区中，其中该第三导电栓柱电性连接该第二导电层到该第三导电层，以及该第三导电栓柱包含铜；以及其中该第三导电栓柱通过该第二衬垫层而与该第二介电层分隔开，以及该第三导电栓柱的一高度大于该第二导电栓柱的一高度。
在一些实施例中，该第三导电栓柱的一宽度大于该第二导电栓柱的一宽度。
在一些实施例中，该第二衬垫层包括：一第一衬垫子层，设置在该第二导电层上，并直接接触该该第二导电层，其中该第一衬垫子层包含锰或锰硅；以及一第二衬垫子层，设置在该第一衬垫子层，其中该第二衬垫子层直接接触该第二导电栓柱、该第三导电栓柱以及该第三导电层，其中该第二衬垫子层包含铜锰。
本公开的另一实施例提供一种半导体元件结构的制备方法，包括：形成一第一导电层在一半导体基底上，其中该第一导电层包含铜；形成一第一介电层在该第一导电层上；蚀刻该第一介电层以形成一第一开孔，进而暴露该第一导电层；形成一第一衬垫层以及一第一导电衬垫在该第一开孔中，其中该第一衬垫层包含锰，该第一导电栓柱包含铜，以及该第一导电栓柱被该第一衬垫层所围绕；以及形成一第二导电层在该第一介电层上、在该第一衬垫层上以及在该第一导电层上，其中该第二导电层包含铜。
在一些实施例中，该半导体元件结构的制备方法还包括：在该第一衬垫层与该第一导电栓柱形成之前，形成一能量可移除层以加衬该第一开孔，其中在该能量可移除层形成之后，部分暴露该第一导电层。
在一些实施例中，该半导体元件结构的制备方法还包括：在该第二导电层形成之后，执行一热处理工艺以转换该能量可移除层成为一气隙。
在一些实施例中，该半导体元件结构的制备方法还包括：形成一第二介电层在该第二导电层上；蚀刻该第二介电层以形成一第二开孔，进而暴露该第二导电层；形成一第二衬垫层以及一第二导电栓柱在该第二开孔中，其中该第二导电栓柱被该第二衬垫层所围绕，该第二衬垫层包含锰，以及该第二导电栓柱包含铜；以及形成一第三导电层以覆盖该第二衬垫层与该第二导电栓柱。
在一些实施例中，该第一导电栓柱与该第二导电栓柱均还包含钨。
在一些实施例中，该第三导电层通过该第二衬垫层而与该第二介电层分隔开，以及该第二衬垫层的一部分夹置在该第二导电栓柱与该第二导电层之间。
在一些实施例中，形成该第二衬垫层包括：形成一第一衬垫子层在该第二介电层的一上表面上，其中该第二开孔的各侧壁以及一下表面被该第一衬垫子层所覆盖，以及其中该第一衬垫子层包含锰硅；形成一第二衬垫子层在该第一衬垫子层上，其中该第二衬垫子层包含锰；以及形成一第三衬垫子层该第二衬垫子层上，其中该第三衬垫子层包含铜锰。
本公开的一些实施例提供半导体元件结构。在一些实施例中，该半导体元件结构具有一导电栓柱以及一衬垫层，该导电栓柱位于二导电层之间，且电性连接该二导电层，而该二导电层在垂直方向设置，该衬垫层围绕该导电栓柱设置。该导电栓柱包含铜，以及该衬垫层包含锰。该含锰衬垫层经配置以降低或避免多个空孔形成在该导电栓柱中，由此减少该导电栓柱的接触电阻。因此，可提升该半导体元件结构的操作速度，其显著地改变整体元件效能。
上文已相当广泛地概述本公开的技术特征及优点，以使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离随附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考虑附图时，可得以更全面了解本发明的公开内容，附图中相同的元件符号指相同的元件。
图1例示本公开一些实施例的一种半导体元件结构的剖视示意图。
图2例示本公开一些实施例的一改良半导体元件结构的剖视示意图。
图3例示本公开一些实施例的一改良半导体元件结构的剖视示意图。
图4例示本公开一些实施例的一改良半导体元件结构的剖视示意图。
图5例示本公开一些实施例的一种半导体元件结构的制备方法的流程示意图。
图6例示本公开一些实施例的一中间阶段的剖视示意图，其中该中间阶段在该半导体元件结构形成期间，依序形成一第一导电层以及一第一介电层在一半导体基底上。
图7例示本公开一些实施例的一中间阶段的剖视示意图，其中该中间阶段在该半导体元件结构形成期间，蚀刻该第一介电层以暴露该第一导电层的一部分。
图8例示本公开一些实施例的一中间阶段的剖视示意图，其中该中间阶段在该半导体元件结构形成期间，形成一能量可移除材料在该第一介电层上。
图9例示本公开一些实施例的一中间阶段的剖视示意图，其中该中间阶段在该半导体元件结构形成期间，蚀刻该能量可移除材料以形成一能量可移除层在该第一介电层中。
图10例示本公开一些实施例的一中间阶段的剖视示意图，其中该中间阶段在该半导体元件结构形成期间，形成一衬垫材料在该能量可移除层上。
图11例示本公开一些实施例的一中间阶段的剖视示意图，其中该中间阶段在该半导体元件结构形成期间，蚀刻该衬垫材料以形成一衬垫层在该第一介电层中并被该能量可移除层所围绕。
图12例示本公开一些实施例的一中间阶段的剖视示意图，其中该中间阶段在该半导体元件结构形成期间，形成一导电栓柱在该第一介电层中并被该衬垫层所围绕。
图13例示本公开一些实施例的一中间阶段的剖视示意图，其中该中间阶段在该半导体元件结构形成期间，形成一第二导电层在该第一介电层上。
图14例示本公开一些实施例的一中间阶段的剖视示意图，其中该中间阶段在该半导体元件结构形成期间，形成具有一开孔的一第二介电层，以通过该开孔暴露该第二导电层。
图15例示本公开一些实施例的一中间阶段的剖视示意图，其中该中间阶段在该半导体元件结构形成期间，形成一衬垫层在该第二介电层上。
图16例示本公开一些实施例的一中间阶段的剖视示意图，其中该中间阶段在该半导体元件结构形成期间，形成一导电栓柱在该第二介电层中并被该衬垫层所围绕。
图17例示本公开一些实施例的一中间阶段的剖视示意图，其中该中间阶段在该半导体元件结构形成期间，形成一第三导电层在该第二介电层上。
图18例示本公开一些实施例的一中间阶段的剖视示意图，其中该中间阶段在一改良半导体元件结构形成期间，形成一衬垫层在该第二介电层上。
图19例示本公开一些实施例的一种半导体元件结构的剖视示意图，其中该半导体元件结构具有一图案密集区以及一图案稀疏区。
图20例示本公开一些实施例的一种半导体元件结构的制备方法的流程示意图，其中该半导体元件结构具有一图案密集区以及一图案稀疏区。
图21例示本公开一些实施例的一中间阶段的剖视示意图，其中该中间阶段在该半导体元件结构形成期间，依序形成一第一导电层以及具有一第一开孔的一第一介电层在一半导体基底上。
图22例示本公开一些实施例的一中间阶段的剖视示意图，其中该中间阶段在该半导体元件结构形成期间，形成一能量可移除层在该图案密集区的该第一开孔中。
图23例示本公开一些实施例的一中间阶段的剖视示意图，其中该中间阶段在该半导体元件结构形成期间，形成多个衬垫层在多个第一开孔中。
图24例示本公开一些实施例的一中间阶段的剖视示意图，其中该中间阶段在该半导体元件结构形成期间，形成多个导电栓柱在多个第一开孔中以及形成一第二导电层在该第一介电层上。
图25例示本公开一些实施例的一中间阶段的剖视示意图，其中该中间阶段在该半导体元件结构形成期间，形成具有多个第二开孔的一第二介电层在该第二导电层上。
图26例示本公开一些实施例的一中间阶段的剖视示意图，其中该中间阶段在该半导体元件结构形成期间，形成多个衬垫层在多个第二开孔中。
图27例示本公开一些实施例的一中间阶段的剖视示意图，其中该中间阶段在该半导体元件结构形成期间，形成多个导电栓柱在多个第二开孔中以及形成一第三导电层在该第二介电层上。
图28例示本公开一些实施例具有多个存储器胞的阵列的一例示集成电路的部分结构示意图。
附图标记如下：
10:制备方法
100a:半导体元件结构
100b:半导体元件结构
1000:存储器元件
101:半导体基底
103:第一导电层
105:第一介电层
110:第一开孔
110’:第一开孔
110”:第一开孔
113:能量可移除材料
113’:能量可移除结构
113”:能量可移除结构
123:衬垫材料
123’:衬垫层
133:导电栓柱
143:第二导电层
145:第二介电层
145T:上表面
150:第二开孔
150’:第二开孔
150B:下表面
150S:侧壁
153:衬垫层
155:第一衬垫子层
157:第二衬垫子层
159:第三衬垫子层
163:导电栓柱
173:第三导电层
180:气隙
200a:半导体元件结构
200b:半导体元件结构
250:第二开孔
253:衬垫层
30:制备方法
300:半导体元件结构
301:半导体基底
303:第一导电层
305:第一介电层
310a:第一开孔
310a’:第一开孔
310a”:第一开孔
310b:第一开孔
310b’:第一开孔
313:能量可移除层
313’:能量可移除结构
323a:衬垫层
323b:衬垫层
333a:导电栓柱
333b:导电栓柱
343:第二导电层
345:第二介电层
350a:第二开孔
350a’:第二开孔
350b:第二开孔
350b’:第二开孔
353:衬垫层
355:第一衬垫子层
357:第二衬垫子层
363a:导电栓柱
363b:导电栓柱
373:第三导电层
380:气隙
50:存储器胞
51:场效晶体管
53:电容器
55:漏极
57:源极
59:栅极
A:图案密集区
B:图案稀疏区
BL:位元线
D1:深度
D2:深度
H1:高度
H2:高度
S11:步骤
S13:步骤
S15:步骤
S17:步骤
S19:步骤
S21:步骤
S23:步骤
S31:步骤
S33:步骤
S35:步骤
S37:步骤
S39:步骤
S41:步骤
S43:步骤
W1:宽度
W2:宽度
W3:宽度
W4:宽度
WL:字元线
具体实施方式
以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关。
此外，为易于说明，本发明中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关。所述空间相对关用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本发明中所用的空间相对关描述语可同样相应地进行解释。
图1例示本公开一些实施例的一种半导体元件结构100a的剖视示意图。依据一些实施例，如图1所示，半导体元件结构100a具有一第一导电层103、一第一介电层105、一第二导电层143、一第二介电层145以及一第三导电层173；第一导电层103设置在一半导体基底101上；第一介电层105设置在第一导电层103上；第二导电层143设置在第一介电层105上；第二介电层145设置在第二导电层143上；第三导电层173设置在第二介电层145上。
半导体元件结构100a亦包括设置在第一介电层105中的一衬垫层123’(可视为第一衬垫层)以及一导电栓柱133(可视为导电栓柱)。在一些实施例中，导电栓柱133被衬垫层123’所围绕，以及衬垫层123’被第一介电层105所围绕。应当理解，第一导电层103通过导电栓柱143而电性连接到第二导电层143。
再者，半导体元件结构100a包括一能量可移除结构113’，设置在第一介电层105中以及在衬垫层123’与第一介电层105之间。在一些实施例中，一气隙180被能量可移除结构113’所包围。换言之，气隙180设置在衬垫层123’与第一介电层105之间。在一些实施例中，衬垫层123’被能量可移除结构113’与气隙180所围绕。在一些另外的实施例中，并未形成能量可移除结构113’。在这些例子中，衬垫层123’通过气隙180而与第一介电层105分隔开。
半导体元件结构100a还包括设置在第二导电层143与第三导电层1732之间的一衬垫层153(可视为第二衬垫层)以及一导电栓柱163(可视为第二导电栓柱)。在一些实施例中，导电栓柱163被衬垫层153所围绕。应当理解，第二导电层143通过导电栓柱163与衬垫层153而电性连接到第三导电层173。
在一些实施例中，衬垫层153设置在第二介电层145与第三导电层173之间，且在导电栓柱163与第二介电层145之间以及在导电栓柱163与第二导电层143之间延伸。在一些实施例中，导电栓柱163的各侧壁与下表面被衬垫层153所覆盖。在一些实施例中，衬垫层153的一部分夹置在导电栓柱163与第二导电层143之间。
在一些实施例中，衬垫层153为一叠层(laminated)多层结构。依据一些实施例，如图1所示，衬垫层153具有一第一衬垫子层155、一第二衬垫子层157以及一第三衬垫子层159；第二衬垫子层157设置在第一衬垫子层155上；第三衬垫子层159设置在第二衬垫子层157上。在一些实施例中，第一衬垫子层155直接接触第二导电层143与第二介电层145。在一些实施例中，第三衬垫子层159直接接触导电栓柱163与第三导电层173。
在一些实施例中，半导体元结构100a为一动态随机存取存储器(DRAM)。在这些例子中，多个导电层(包括第一导电层103、第二导电层143以及第三导电层173)可当作用于DRAM的位元线(BL)、储存节点及/或配线层(wiring layers)，以及多个导电栓柱(包括导电栓柱133与163)可当作用于DRAM的位元线接触点栓柱、电容接触点栓柱及/或内连接结构。
在一些实施例中，第一导电层103、第二导电层143、第三导电层173以及导电栓柱133与163均包含铜(Cu)，以及衬垫层123’与153均包含锰(Mn)。在一些其他实施例中，导电栓柱133与163均还包含钨(W)。特别是，依据一些实施例，衬垫层123’包含铜锰硅(copper-manganese-silicon，CuMnSi)，衬垫层153的第一衬垫子层155包含锰硅(manganesesilicon，MnSi)，衬垫层153的第二衬垫子层157包含锰(Mn)，以及衬垫层153的第三衬垫子层159包含铜锰(copper manganese，CuMn)。
含锰衬垫层123’与153经配置以降低或避免多个空孔形成在导电栓柱133与163中，由此减少导电栓柱133与163的接触电阻。因此，可提升半导体元件结构100a的操作速度，其显著地改善整体元件效能。
图2例示本公开一些实施例的一改良半导体元件结构100b的剖视示意图，其为半导体元件结构100a的一另外的实施例。出于一致性和清楚的理由，出现在图1及图2中的类似元件将标记为相同的元件编号。
类似于半导体元件结构100a，半导体元件结构100b包括设置在第一介电层105中的导电栓柱133与衬垫层123’，以及导电栓柱133被衬垫层123’所围绕。其差异在于能量可移除结构113”与气隙180并未形成在半导体元件结构100b的第一介电层105中。意即，衬垫层123’直接接触第一介电层105。
此外，类似于半导体元件结构100a，半导体元件结构100b的含锰衬垫层123’与153经配置以降低或避免多个空孔形成在导电栓柱133与163中，由此减少导电栓柱133与163的接触电阻。因此，可提升半导体元件结构100b的操作速度，其显著地改善整体元件效能。
图3例示本公开一些实施例的一改良半导体元件结构200a的剖视示意图，其为半导体元件结构100a的一另外的实施例。出于一致性和清楚的理由，出现在图1及图3中的类似元件将标记为相同的元件编号。
类似于半导体元件结构100a，半导体元件结构200a包括设置在第二导电层143与第三导电层1723之间的一衬垫层253(可视为第二衬垫层)以及导电栓柱163。其差异在于半导体元件结构200a的衬垫层253为一单一层。在一些实施例中，衬垫层253包含铜锰硅。
此外，类似于半导体元件结构100a，半导体元件结构200a的衬垫层123’与253经配置以降低或避免多个孔洞形成在导电栓柱133与163中，由此减少导电栓塞133与163的接触电阻。因此，可提升半导体元件结构200a的操作速度，其显著地改善整体元件的效能。
图4例示本公开一些实施例的一改良半导体元件结构200b的剖视示意图，其为半导体元件结构200a的一另外的实施例。出于一致性和清楚的理由，出现在图3及图4中的类似元件将标记为相同的元件编号。
类似于半导体元件结构200a，半导体元件结构200b包括设置在第一介电层105中的导电栓柱133与衬垫层123’，以及导电栓柱133被衬垫层123’所围绕。其差异在于能量可移除结构113”与气隙180并未形成在半导体元件结构200b的第一介电层105中。也就是说，衬垫层123’直接接触第一介电层105。
此外，类似于半导体元件结构200a，半导体元件结构200b的含锰衬垫层123’与253经配置以降低或避免多个孔洞形成在导电栓柱133与263中，由此减少导电栓塞133与263的接触电阻。因此，可提升半导体元件结构200b的操作速度，其显著地改善整体元件的效能。
图5例示本公开一些实施例的一种半导体元件结构(包括半导体元件结构100与改良的半导体元件结构100b、200a、200b)的制备方法10的流程示意图，制备方法10包括步骤S11、S13、S15、S17、S19、S21以及S23。图5的步骤S11到S23结合以下附图进行详细说明。
图6到图17例示本公开一些实施例在半导体元件结构100a形成期间的各中间阶段的剖视示意图。如图6所示，提供半导体基底101。半导体基底101可为一半导体晶片，例如一硅晶片。
另外或是此外，半导体基底101可包含元素(elementary)半导体材料、化合物(compound)半导体材料及/或合金半导体材料。元素半导体材料的例子可包括结晶硅(crystal silicon)、多晶硅(polycrystalline silicon)、非晶硅(amorphous silicon)、锗及/或钻石，但并不以此为限。化合物半导体材料的例子可包括碳化硅(siliconcarbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、磷化铟(indiumphosphide)、砷化铟(indium arsenide)及/或锑化铟(indium antimonide)，但并不以此为限。合金半导体材料的例子可包括硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)以及磷砷化镓铟(GaInAsP)，但并不以此为限。
在一些实施例中，半导体基底101包括一外延层(epitaxial layer)。举例来说，半导体基底101具有一外延层，覆盖一块状(bulk)半导体上。在一些实施例中，半导体基底101为一绝缘体上覆半导体(semiconductor-on-insulator)基底，其可包括一基底、一埋入氧化物层(buried oxide layer)以及一半导体层，而埋入氧化物层位于基底上，半导体层位于埋入氧化物层上，而绝缘体上覆半导体基底例如一绝缘体上覆硅(silicon-on-insulator，SOI)基底、一绝缘体上覆硅锗(silicon germanium-on-insulator，SGOI)基底或一绝缘体上覆锗(germanium-on-insulator，GOI)基底。绝缘体上覆半导体基底可使用氧离子注入分离(separation by implanted oxygen，SIMOX)、晶片接合(wafer bonding)及/或其他适合的方法制造。
仍请参考图6，依据一些实施例，第一导电层103形成在半导体基底101上，以及第一介电层105形成在第一导电层103上。其个别步骤示出在如图5所示的方法10中的步骤S11。
在一些实施例中，第一导电层103包含铜，以及第一导电层103的制作技术包含一沉积工艺，例如一化学气相沉积(CVD)工艺、一物理气相沉积(PVD)工艺、一原子层沉积(ALD)工艺、一金属有机化学气相沉积(MOCVD)工艺、一喷溅(sputtering)工艺、一镀覆(plating)工艺或其他可应用的工艺。在一些实施例中，第一介电层105包含氧化硅、氮化硅、氮氧化硅或其他可应用的介电材料，以及第一介电层105的制作技术包含一沉积工艺，例如一CVD工艺、一PVD工艺、一ALD工艺、一旋转涂布工艺或其他可应用的工艺。
接着，依据一些实施例，如图7所示，在第一介电层105上执行一蚀刻工艺，以形成一第一开孔110，进而暴露第一导电层103。其个别步骤示出在如图5所示的方法10中的步骤S13。第一开孔110的形成可包括形成一图案化掩模(图未示)在第一介电层105上，以及通过使用该图案化掩模当作一掩模以蚀刻第一介电层105。此外，用于形成第一开孔110的蚀刻工艺可为一湿蚀刻工艺、一干蚀刻工艺或其组合。
接下来，依据一些实施例，如图8所示，一能量可移除材料113共形地形成在第一介电层105上。在一些实施例中，第一开孔110的各侧壁以及下表面被能量可移除材料113所覆盖。然后，依据一些实施例，如图9所示，在能量可移除材料113上执行一各向异性蚀刻工艺，以在所有位置垂直地移除相同数量的能量可移除材料113，留下一能量可移除层113’在第一开孔110的各侧壁上。
在一些实施例中，能量可移除层113’的材料包括一基础材料以及一可分解成孔剂材料，而该可分解成孔剂材料在暴露在一能量源(意即热源)时而被大致地移除。在一些实施例中，基础材料包含氢倍半硅氧烷(hydrogen silsesquioxane，HSQ)、甲基硅酸盐(methylsilsesquioxane，MSQ)、多孔聚芳醚(porous polyarylether，PAE)、多孔SiLK(porous SiLK)或多孔氧化硅(porous SiO2)，而可分解成孔剂材料包含一成孔剂有机化合物(porogen organic compound)，其可提供孔隙率给原本被在接下来的工艺的能量可移除层113’所占用的空间。
再者，能量可移除材料113通过一CVD、一PVD、一ALD、一旋转涂布或其他适合的工艺进行沉积。此外，在能量可移除材料113上所执行的各向异性蚀刻工艺可为一干蚀刻工艺。依据一些实施例，在各向异性蚀刻工艺执行之后，获得第一开孔110’被能量可移除层113’所围绕的一余留部分，以及第一导电层103通过第一开孔110’的该余留部分而部分暴露。
应当理解，能量可移除层113’的形成是可选择的。在一些实施例中，并未执行能量可移除层113(图8)的沉积工艺以及用于形成能量可移除层113’(图9)的各向异性蚀刻工艺。在这些例子中，并未形成气隙180以及能量可移除结构113”，以及所得的结构可类似于在图2中的半导体元件结构100b或是在图4中的半导体元件结构200b。
接着，依据一些实施例，如图10所示，一衬垫材料123共形地沉积在第一介电层105上。在一些实施例中，第一开孔110’的该余留部分的各侧壁与下表面被衬垫材料113所覆盖。然后，依据一些实施例，如图11所示，在衬垫材料123上执行一各向异性蚀刻工艺，以在所有位置垂直地移除相同数量的衬垫材料123，留下衬垫层123’在能量可移除层113’的各侧壁上。
在一些实施例中，衬垫层123’的材料包含锰(Mn)，例如铜锰硅(copper-manganese-silicon，CuMnSi)。在一些实施例中，衬垫材料123通过一CVD工艺、一PVD工艺、一ALD工艺、一喷溅工艺或移他可应用的工艺进行沉积。此外，在衬垫材料123上所执行的各向异性蚀刻工艺可为一干蚀刻工艺。依据一些实施例，在各向异性蚀刻工艺执行之后，获得第一开孔110”被衬垫层123’所围绕的一余留部分，以及第一导电层103通过第一开孔110”的该余留部分而部分暴露。
依据一些实施例，如图12所示，在衬垫层123’形成之后，导电栓柱133形成在第一开孔110”的该余留部分中。其个别步骤示出在如图5所示的方法10中的步骤S15。在一些实施例中，导电栓柱133被衬垫层123’所围绕。
在一些实施例中，导电栓柱133包含铜。在一些实施例中，导电栓柱133包含铜与钨(W)。导电栓柱133的形成可包括共形地沉积一导电材料(图未示)在第一介电层105上并充填第一开孔110”的该余留部分，以及执行一平坦化工艺以移除该导电材料在第一介电层105的上表面上的多余部分。在一些实施例中，用于形成导电栓柱133的平坦化工艺为一化学机械研磨(CMP)工艺。
接着，依据一些实施例，如图13所示，第二导电层143形成在第一介电层105上。其个别步骤示出在如图5所示的方法10中的步骤S17。在一些实施例中，第二导电层143包含铜。使用于形成第二导电层143的一些工艺，类似于或相同于使用于形成第一导电层103的工艺，而其详细说明不再在文中重复。在一些实施例中，能量可移除层113’、衬垫层123’以及导电栓柱133被第二导电层143所覆盖。
在一些实施例中，第二导电层143与导电栓柱133包含相同材料，且同时形成。举例来说，平坦化工艺并未移除导电材料在第一介电层105的上表面上的多余部分，以及导电材料在第一介电层105的上表面上的该部分形成第二导电层143，而无须执行额外的沉积工艺。
接下来，依据一些实施例，如图14所示，第二介电层145形成在第二导电层143上，以及在第二介电层145上执行一蚀刻工艺以形成一第二开孔150，进而暴露第二导电层143。其个别步骤示出在如图5所示的方法10中的步骤S19。使用于形成第二介电层145的一些材料与工艺，类似于或相同于使用于形成第一介电层105的材料与工艺，且其详细说明不再在文中重复。此外，第二开孔150的制作技术包含使用一图案化掩模。使用于形成第二开孔150的一些工艺，类似于或相同于使用于形成第一开孔110的工艺，且其详细说明不再在文中重复。
依据一些实施例，如图15所示，在第二开孔150形成之后，衬垫层153形成在第二介电层145上。在一些实施例中，第二开孔150通过衬垫层153进行加衬。尤其是，依据一些实施例，第二介电层145的上表面145T、第二开孔150的各侧壁150S与下表面150B(参考图14)被衬垫层153所覆盖。
在一些实施例中，衬垫层153为多层结构，其包括第一衬垫子层155、第二衬垫子层157以及第三衬垫子层159。在一些实施例中，第一衬垫子层155包含锰硅，第二衬垫子层157包含锰，以及第三衬垫子层159包含铜锰。在一些实施例中，第一衬垫子层155、第二衬垫子层157以及第三衬垫子层159的制作技术包含多个沉积工艺，例如CVD、PVD、MOCVD、喷溅、镀覆。在衬垫层153形成之后，获得第二开孔150’被衬垫层153所围绕的一余留部分。
接着，依据一些实施例，如图16所示，导电栓柱163形成在第二开孔150’的该余留部分中。其个别步骤示出在如图5所示的方法10中的步骤S21。在一些实施例中，导电栓柱163被衬垫层153所围绕。
在一些实施例中，导电栓柱163包含铜。在一些实施例中，导电栓柱163包含铜与钨。导电栓柱163的形成可包括共形地沉积一导电材料(图未示)在衬垫层153上并充填第二开孔150’的该余留部分，以及执行一平坦化工艺以移除导电材料在衬垫层153的上表面上的多余部分。在一些实施例中，用于形成导电栓柱163的平坦化工艺为一CMP工艺。
依据一些实施例，如图17所示，在导电栓柱163形成之后，第三导电层173形成在第二介电层145上。其个别步骤示出在如图5所示的方法10中的步骤S23。在一些实施例中，第三导电层173包含铜。使用于第三导电层173的一些工艺，类似于或相同于使用于形成第一导电层103的工艺，且其详细说明不再在文中重复。在一些实施例中，衬垫层153与导电栓柱153被第三导电层173所覆盖。类似于第二导电层143与导电栓柱133，第三导电层173与导电栓柱163包含相同材料，且可同时形成。
请往回参考图1，在图17中的结构上执行一热处理工艺，以转换能量可移除层113’成为气隙180。在一些实施例中，气隙180被能量可移除结构113”所包围，而能量可移除结构113”为能量可移除层113’的该余留部分。
更特别地，依据一些实施例，使用热处理工艺以移除能量可移除层113’的可分解成孔剂材料，以产生孔洞(pores)，以及在可分解成孔剂材料移除之后，多个孔洞被空气所充填，以便获得气隙180。在一些其他实施例中，热处理工艺可被一光处理工艺、一电子束处理工艺、其组合或是其他可应用的能量处理工艺所取代。举例来说，可使用一紫外光(ultra-violet light，UV light)或激光，以移除能能量可移除层113’的可分解成孔剂材料，以便获得气隙180。在气隙180形成之后，获得半导体元件结构100a。
图18例示本公开一些实施例的一中间阶段的剖视示意图，其中该中间阶段在改良半导体元件结构200a形成期间，形成衬垫层253在第二介电层145上。依据一些实施例，如图18所示，在第二开孔150形成之后(例如图14的步骤之后)，衬垫层253形成在第二介电层145上。
在一些实施例中，衬垫层253为一单一层，其覆盖第二介电层145的上表面145T、第二开孔150的各侧壁150S以及下表面150B(参考图14)。在一些实施例中，衬垫层253包含铜锰硅。在衬垫层253形成之后，获得第二开孔250被衬垫层253所围绕的一余留部分。
接下来，第二开孔250的该余留部分被导电栓柱163所充填，以及形成第三导电层173以覆盖衬垫层253与导电栓柱163。在第三导电层173形成之后，执行一热处理工艺以转换能量可移除层113’成为气隙180。在一些实施例中，气隙180被能量可移除结构113”所包围，而能量可移除结构113”为能量可移除层113’的该余留部分。气隙180形成之后，获得图3的改良的半导体元件结构200a。
图19例示本公开一些实施例的一种半导体元件结构300的剖视示意图，其中半导体元件结构300具有一图案密集区A以及一图案稀疏区B。半导体元件结构300可类似于半导体元件结构100a，其类似的元件编号代表类似元件。
半导体元件结构300包括一第一导电层303、一第一介电层305、一第二导电层343、一第二介电层345以及一第三导电层373；第一导电层303设置在一半导体基底301上；第一介电层305设置在第一导电层303上；第二导电层343设置在第一介电层305上；第二介电层345设置在第二导电层343上；第三导电层373设置在第二介电层345上。类似于前述多个实施例的详细描述的关于此实施例的详细描述，经不再在文中重复。
在图案密集区A中，半导体元件结构300具有设置在第一介电层305中的一衬垫层323a(可视为第一衬垫层)与一导电栓柱333a(可视为第一导电栓柱)，以及设置在第二介电层345中的一衬垫层353(可视为第二衬垫层)与一导电栓柱363a(可视为第二导电栓柱)。在一些实施例中，导电栓柱333a被衬垫层323a所围绕，以及导电栓柱363a被衬垫层353所围绕。再者，半导体元件结构300具有一能量可移除结构313’以及一气隙380，而气隙380被在图案密集区A中的能量可移除结构313’所包围。
在图案稀疏区B中，半导体元件结构300具有设置在第一介电层305中的一衬垫层323b与一导电栓柱333b，以及设置在第二介电层345中的一导电栓柱363b(可视为第三导电栓柱)。在一些实施例中，导电栓柱333b被衬垫层323b所围绕。应当理解，衬垫层353从图案密集区A延伸到图案稀疏区B，以及导电栓柱363b被衬垫层353所围绕。
在一些实施例中，衬垫层353为一多层结构，其包括一第一衬垫子层355以及一第二衬垫子层357，而第二衬垫子层357设置在第一衬垫子层355上。在一些实施例中，第一衬垫子层355直接接触第二导电层343与第二介电层345。在一些实施例中，第二衬垫子层357直接接触导电栓柱363a与363b，以及第三导电层373。在一些实施例中，导电栓柱363a与363b视为一第一导电栓柱以及一第二导电栓柱，其具有不同深宽比。
在一些实施例中，第一导电层303、第二导电层343、第三导电层373以及导电栓柱333a、333b、363a、363b均包含铜，以及衬垫层323a、323b、353均包含锰。在一些其他实施例中，导电栓柱333a、333b、363a、363b均还包含钨。特别是，依据一些实施例，衬垫层323a与323b均包含铜锰硅，衬垫层353的第一衬垫子层355包含富含锰的锰硅或锰，以及衬垫层353的第二衬垫子层357包含铜锰。
图20例示本公开一些实施例的半导体元件结构300的制备方法30的流程示意图，以及制备方法30包括步骤S31、S33、S35、S37、S39、S41以及S43。图20的步骤S31到S43结合下列附图进行详细说明。
图21到图27例示本公开一些实施例在半导体元件结构300形成期间的各中间阶段的剖视示意图。如图21所示，第一导电层303形成在半导体基底301上，以及第一介电层305形成在第一导电层303上。其个别步骤示出在如图20所示的制备方法30中的步骤S31。
使用于形成半导体基底301的一些材料与工艺类似于或相同于使用于形成半导体基底101的材料与工艺，其详细说明不再在文中重复。第一导电层303与第一介电层305的制作技术包含多个沉积工艺，例如CVD、PVD、ALD、喷溅、旋转涂布。
仍请参考图21，依据一些实施例，蚀刻第一介电层301以形成一第一开孔310a在图案密集区A中以及形成一第一开孔310b在图案稀疏区B中。在一些实施例中，第一开孔310a与310b均暴露第一导电层303的一部分。其个别步骤示出在如图20所示的制备方法30中的步骤S33。用于形成第一开孔310a与310b的蚀刻工艺可为湿蚀刻工艺、干蚀刻工艺或其组合。
在第一介电层305中的第一开孔310a与310b形成之后，可形成一图案化掩模(图未示)以覆盖在图案稀疏区B中的结构，以及一能量可移除材料(图未示)可共形地沉积在第一介电层305上。然后，依据一些实施例，如图22所示，在能量可移除材料上可执行一各向异性蚀刻工艺，以在所有地方垂直地移除相同数量的能量可移除材料，留下一能量可移除层313在图案稀疏区B中的第一开孔310a的各侧壁上。
在能量可移除层313形成之后，第一开孔310a’的一余留部分被能量可移除层313所围绕。使用于形成能量可移除层313的一些材料，可类似于或相同于使用于能量可移除层113’(参考图9)的材料，且其详细描述不再在文中重复。再者，在执行用于形成能量可移除层313的各向异性蚀刻工艺之后，可移除使用于保护在图案稀疏区B中的第一开孔310b的该图案化掩模。
接着，依据一些实施例，如图23所示，衬垫层323a形成在第一开孔310a’的该余留部分中，以及衬垫层323b形成在第一开孔310b中。衬垫层323a与323b可同时形成。
在一些实施例中，衬垫层323a与323b的形成包括共形地沉积一衬垫材料(图未示)在第一介电层305上并覆盖开孔310a’与310b的各侧壁与各下表面，以及执行一各向异性蚀刻工艺以在所有位置垂直地移除相同数量的衬垫材料，留下衬垫层323a在位于图案密集区A中的能量可移除层313的各侧壁上，并留下衬垫层323b在位于图案稀疏区B中的第一开孔310b的各侧壁上。在各向异性蚀刻工艺执行之后，第一开孔310a”的一余留部分被衬垫层323a所围绕，以及第一开孔310b’的一余留部分被衬垫层323b所围绕。
如图24所示，依据一些实施例，在衬垫层323a与323b形成之后，导电栓柱333a形成在图案密集区A中，以及导电栓柱333b形成在图案稀疏区B中。在一些实施例中，第一开孔310a”的多个余留部分被导电栓柱333a所充填，以及第一开孔310b’的该余留部分被导电栓柱333b所充填。其个别步骤示出在如图20所示的制备方法30中的步骤S35。
导电栓柱333a与333b可同时形成。在一些实施例中，导电栓柱333a与333b的形成包含一沉积工艺以及接续的一平坦化工艺。应当理解，依据一些实施例，在图案稀疏区B中的衬垫层323b与导电栓柱333b并未被任何能量可移除层所围绕。
仍请参考图24，依据一些实施例，第二导电层343形成在第一介电层305上。其个别步骤示出在如图20所示的制备方法30中的步骤S37。使用于形成第二导电层343的一些材料与工艺，类似于或相同于使用于形成第一导电层303的材料与工艺，且其详细说明不再在文中重复。
接下来，如图25所示，依据一些实施例中，第二介电层345形成在第二导电层343上，以及蚀刻第二介电层345以形成一第二开孔350a在图案密集区A中以及形成一第二开孔350b在图案稀疏区B中。在一些实施例中，第二开孔350a与350b均暴露第二导电层343的一部分。其个别步骤示出在如图20所示的制备方法30中的步骤S39。
使用于形成第二介电层345的一些材料与工艺，类似于或相同于使用于形成第一介电层305的材料与工艺，且其详细说明不再在文中重复。此外，用于形成第二开孔350a与350b的蚀刻工艺，可为湿蚀刻工艺、干蚀刻工艺或其组合。如图25所示，在图案密集区A中的第二开孔350a具有一宽度W3，以及在图案稀疏区B中的第二开孔350b具有一宽度W4。应当理解，依据一些实施例，宽度W4大于宽度W3。
如图26所示，依据一些实施例，在第二开孔350a与350b形成之后，衬垫层353的第一衬垫子层355共形地沉积在第二介电层345上并覆盖第二开孔350a与350b的各侧壁与各下表面，以及衬垫层353的第二衬垫子层357共形地沉积在第一衬垫子层355上。衬垫层353的第一衬垫子层355与第二衬垫子层357的制作技术包含多个沉积工艺，例如CVD、PVD、ALD、MOCVD、喷溅、镀覆。在衬垫层353形成之后，在图案密集区A中的第二开孔350a’的一余留部分以及在图案稀疏区B中的第二开孔350b’的一余留部分被衬垫层353所围绕。
如图26所示，依据一些实施例，第二开孔350b’的该余留部分的宽度W2大于第二开孔350a’的该余留部分的宽度W1。再者，依据一些实施例，第二开孔350b’的该余留部分的深度D2大于第二开孔350a’的该余留部分的深度D1。
接着，如图27所示，依据一些实施例，导电栓柱363a形成在图案密集区A中，以及导电栓柱363b形成在图案稀疏区B中。在一些实施例中，第二开孔350a’的该余留部分被导电栓柱363a所充填，以及第二开孔350b’的该余留部分被导电栓柱363b所充填。其个别步骤示出在如图20所示的方法30中的步骤S41。
导电栓柱363a与363b可同时形成。类似于导电栓柱333a与333b，导电栓柱363a与363b的形成可包括一沉积工艺以及接续的一平坦化工艺。
仍请参考图27，第三导电层373形成在第二介电层345上。在一些实施例中，衬垫层353、以及导电栓柱363a与363b被第三导电层373所覆盖。使用于形成第三导电层373的一些工艺，类似于或相同于使用于形成第一导电层303的工艺，其详细说明不再在文中重复。其个别步骤示出在如图20所示的方法30中的步骤S43。
在一些实施例中，在图案稀疏区B中的第二开孔350b较宽于在图案密集区A中的第二开孔350a(参考图25，宽度W4大于宽度W3)。因此，在衬垫层353形成之后，位于图案稀疏区B中的第二开孔350b’的该余留部分的深度D2，大于位于图案密集区A中的第二开孔350a’的该余留部分的深度D1(参考图26)。因此，如图27所示，依据一些实施例，位于图案稀疏区B中的导电栓柱363b的宽度W2大于位于图案密集区A中的导电栓柱363a的宽度W1，以及位于图案稀疏区B中的导电栓柱363b的高度H2大于位于图案密集区A中的导电栓柱363a的高度H1。
执行一热处理工艺以转换能量可移除层313成为气隙380。在一些其他实施例中，热处理工艺可被一光处理工艺、一电子束处理工艺、其组合或是其他可应用的能量处理工艺所取代。在一些实施例中，气隙380被能量可移除结构313’所包围，而能量可移除结构313’为能量可移除层313的该余留部分。在气隙380形成之后，获得半导体元件结构300。应当理解，依据一些实施例，位于图案稀疏区B中的衬垫层323b与导电栓柱333b并未被任何气隙所围绕。
图28例示本公开一些实施例具有多个存储器胞50的一阵列的一例示集成电路的部分结构示意图，集成电路例如一存储器元件1000。在一些实施例中，存储器元件1000具有一动态随机存取存储器(DRAM)元件。在一些实施例中，存储器元件1000具有多个存储器胞50，配置成一栅格图案(grid pattern)，并具有多个列(rows)及行(columns)。多个存储器胞50可依据系统需求(system requirements)以及制造技术(fabrication technology)而改变。
在一些实施例中，每一存储器胞50具有一存取元件以及一储存元件。存取元件经配置以提供控制存取到储存元件。特别是，依据一些实施例，存取元件为一场效晶体管(FET)51，且储存元件为一电容器53。在每一存储器胞50中，场效晶体管51具有一漏极55、一源极57以及一栅极59。电容器53的一端子(terminal)电性连接到场效晶体管51的源极57，而电容器53的另一端子可电性连接到接地(ground)。此外，在每一存储器胞50中，场效晶体管51的栅极59电性连接到一字元线WL，且场效晶体管51的漏极55电性连接到一位元线BL。
以上的描述提及场效晶体管51电性连接到电容器53的端子为源极57，且场效晶体管51电性连接到位元线BL的端子为漏极55。然而，在读取(read)与写入(write)操作期间，场效晶体管51电性连接到电容器53的端子可为漏极，且场效晶体管51电性连接到位元线BL的端子可为源极。意即，场效晶体管51的任一端子可为一源极或一漏极，其取决于场效晶体管51被施加到源极、漏极与栅极的电压所控制的方式。
通过控制在栅极59经由字元线WL的电压，一电压电位(voltage potential)可跨经场效晶体管51而产生，以使电荷(electrical charge)可从源极55流向电容器53。因此，储存在电容器53中的电荷可表示成在存储器胞50中的一二位元数据。举例来说，储存在电容器53中的一临界电压上的一正电荷表示成二位元的“1”。若是在电容器53中的电荷在临界值下的话，一二位元“0”可称为被储存在存储器胞50中。
多个位元线BL经配置以从多个存储器胞50读取或写入数据，以及将数据读取或写入到多个存储器胞50。多个字元线WL经配置以致动(activate)场效晶体管51，进行存取多个存储器胞50的一特定列。据此，存储器元件1000亦具有一周围电路区，其可包括一地址缓冲器(address buffer)、一行解码器(row decoder)以及一列解码器(column decoder)。行解码器与列解码器选择地存取多个存储器胞50以响应多个地址信号，而在读取、写入与刷新(refresh)操作期间，多个地址信号提供给地址缓冲器。多个地址信号典型地通过一外部控制器所提供，而外部控制器例如一微处理器或其他类型的存储器控制器。
请往回参考图19，气隙380形成在半导体元件结构300的图案密集区A中，同时没有气隙形成在半导体元件结构300的图案稀疏区B中。再者，具有较小宽度W1与较小高度H1的导电栓柱363a形成在图案密集区A中，同时具有较大宽度W2与较大高度H2的导电栓柱363b形成在图案稀疏区B中。图案密集区A可为在存储器元件1000中的多个存储器胞50的任何区域，以及图案稀疏区B可为在存储器元件1000中的地址缓冲器、列解码器或行解码器的任何区域。
在本公开中提供半导体元件结构100a、100b、200a、200b、300的多个实施例。在一些实施例中，半导体元件结构100a、100b、200a、200b、300均具有一导电栓柱以及一衬垫层，该导电栓柱设置在位于垂直方向的电性连接的两个导电层之间，该衬垫层围绕该导电栓柱。该导电栓柱包含铜，以及该衬垫层包含锰。该含锰衬垫层经配置以降低或避免多个空孔形成在导电栓柱中，由此减小导电栓柱的接触电阻。因此，可提升半导体元件结构100a、100b、200a、200b、300的操作速度，其显著地改善整体元件效能。
本公开的一实施例提供一种半导体元件结构。该半导体元件结构包括：一第一导电层，设置在一半导体基底上；一第二导电层，设置在该第一导电层上；一第一导电栓柱，设置在该第一导电层与该第二导电层之间，并电性连接该第一导电层与该第二导电层，其中该第一导电栓柱包含铜；以及一第一衬垫层，围绕该第一导电栓柱设置，其中该第一衬垫层包含锰。
本公开的另一实施例提供一种半导体元件结构，包括：一第一导电层，设置在一半导体基底上；一第一介电层，设置在该第一导电层上；一第二导电层，设置在该第一介电层上；一第二介电层，设置在该第二导电层上；一第三导电层，设置在该第二介电层上；一第一导电栓柱，穿经该第一介电层且电性连接该第一导电层到该第二导电层，其中该第一导电栓柱包含铜；一第一衬垫层，设置在该第一导电栓柱与该第一介电层之间，其中该第一衬垫层包含锰；一第二导电栓柱，设置在该第二介电层中，其中该第二导电栓柱电性连接该第二导电层到该第三导电层，以及其中该第二导电栓柱包含铜；以及一第二衬垫层，设置在该第二导电栓柱与该第二介电层之间，其中该第二衬垫层包含锰。
本公开的另一实施例提供一种半导体元件结构的制备方法，包括：形成一第一导电层在一半导体基底上，其中该第一导电层包含铜；形成一第一介电层在该第一导电层上；蚀刻该第一介电层以形成一第一开孔，进而暴露该第一导电层；形成一第一衬垫层以及一第一导电衬垫在该第一开孔中，其中该第一衬垫层包含锰，该第一导电栓柱包含铜，以及该第一导电栓柱被该第一衬垫层所围绕；以及形成一第二导电层在该第一介电层上、在该第一衬垫层上以及在该第一导电层上，其中该第二导电层包含铜。
本公开的多个实施例具有一些优点。通过形成含锰衬垫层，可减小被含锰衬垫层所围绕的导电栓柱的电阻。因此，可提升半导体元件结构的操作速度，其显著地改善整体元件效能。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本发明的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的公开内容理解可根据本公开而使用与本发明所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，此等工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本发明的权利要求内。

Claims (20)

1.一种半导体元件结构，包括：
一第一导电层，设置在一半导体基底上；
一第二导电层，设置在该第一导电层上；
一第一导电栓柱，设置在该第一导电层与该第二导电层之间，并电性连接该第一导电层与该第二导电层，其中该第一导电栓柱包含铜；以及
一第一衬垫层，围绕该第一导电栓柱设置，其中该第一衬垫层包含锰。
2.如权利要求1所述的半导体元件结构，其中该第一导电层与该第二导电层均包含铜，以及该第一导电栓柱还包含钨。
3.如权利要求1所述的半导体元件结构，其中该第一衬垫层包含铜锰硅。
4.如权利要求1所述的半导体元件结构，还包括一第一介电层以及一气隙，该第一介电层围绕该第一衬垫层设置，该气隙位于该第一衬垫层与该第一介电层之间。
5.如权利要求1所述的半导体元件结构，还包括：
一第三导电层，设置在该第二导电层上；
一第二导电栓柱，设置在该第二导电层与该第三导电层之间，并电性连接该第二导电层与该第三导电层，其中该第二导电栓柱包含铜；以及
一第二衬垫层，围绕该第二导电栓柱设置，其中该第二衬垫层的一部分夹置在该第二导电栓柱与该第二导电层之间，以及其中该第二衬垫层包含锰。
6.如权利要求5所述的半导体元件结构，其中该第二衬垫层包括：
一第一衬垫子层，设置在该第二导电层上，且直接接触该第二导电层，其中该第一衬垫子层包含锰硅；
一第二衬垫子层，设置在该第一衬垫子层上，其中该第二衬垫子层包含锰；以及
一第三衬垫子层，设置在该第二衬垫子层上，其中该第三衬垫子层直接接触该第二导电栓柱，以及其中该第三衬垫子层包含铜锰。
7.如权利要求5所述的半导体元件结构，其中该第二衬垫层包含铜锰硅。
8.一种半导体元件结构，包括：
一第一导电层，设置在一半导体基底上；
一第一介电层，设置在该第一导电层上；
一第二导电层，设置在该第一介电层上；
一第二介电层，设置在该第二导电层上；
一第三导电层，设置在该第二介电层上；
一第一导电栓柱，穿经该第一介电层且电性连接该第一导电层到该第二导电层，其中该第一导电栓柱包含铜；
一第一衬垫层，设置在该第一导电栓柱与该第一介电层之间，其中该第一衬垫层包含锰；
一第二导电栓柱，设置在该第二介电层中，其中该第二导电栓柱电性连接该第二导电层到该第三导电层，以及其中该第二导电栓柱包含铜；以及
一第二衬垫层，设置在该第二导电栓柱与该第二介电层之间，其中该第二衬垫层包含锰。
9.如权利要求8所述的半导体元件结构，其中该第一导电栓柱与该第二导电栓柱两者其中之一还包含钨。
10.如权利要求8所述的半导体元件结构，其中该第一导电栓柱与该第二导电栓柱设置在一图案密集区中，以及一气隙设置在该第一衬垫层与该第一介电层之间。
11.如权利要求10所述的半导体元件结构，还包括：
一第三导电栓柱，设置在该第二介电层中以及在一图案稀疏区中，其中该第三导电栓柱电性连接该第二导电层到该第三导电层，以及该第三导电栓柱包含铜；以及
其中该第三导电栓柱通过该第二衬垫层而与该第二介电层分隔开，以及该第三导电栓柱的一高度大于该第二导电栓柱的一高度。
12.如权利要求11所述的半导体元件结构，其中该第三导电栓柱的一宽度大于该第二导电栓柱的一宽度。
13.如权利要求11所述的半导体元件结构，其中该第二衬垫层包括：
一第一衬垫子层，设置在该第二导电层上，并直接接触该该第二导电层，其中该第一衬垫子层包含锰或锰硅；以及
一第二衬垫子层，设置在该第一衬垫子层，其中该第二衬垫子层直接接触该第二导电栓柱、该第三导电栓柱以及该第三导电层，其中该第二衬垫子层包含铜锰。
14.一种半导体元件结构的制备方法，包括：
形成一第一导电层在一半导体基底上，其中该第一导电层包含铜；
形成一第一介电层在该第一导电层上；
蚀刻该第一介电层以形成一第一开孔，进而暴露该第一导电层；
形成一第一衬垫层以及一第一导电衬垫在该第一开孔中，其中该第一衬垫层包含锰，第一导电栓柱包含铜，以及该第一导电栓柱被该第一衬垫层所围绕；以及
形成一第二导电层在该第一介电层上、在该第一衬垫层上以及在该第一导电层上，其中该第二导电层包含铜。
15.如权利要求14所述的半导体元件结构的制备方法，还包括在该第一衬垫层与该第一导电栓柱形成之前，形成一能量可移除层以加衬该第一开孔，其中在该能量可移除层形成之后，部分暴露该第一导电层。
16.如权利要求15所述的半导体元件结构的制备方法，还包括在该第二导电层形成之后，执行一热处理工艺以转换该能量可移除层成为一气隙。
17.如权利要求14所述的半导体元件结构的制备方法，还包括：
形成一第二介电层在该第二导电层上；
蚀刻该第二介电层以形成一第二开孔，进而暴露该第二导电层；
形成一第二衬垫层以及一第二导电栓柱在该第二开孔中，其中该第二导电栓柱被该第二衬垫层所围绕，该第二衬垫层包含锰，以及该第二导电栓柱包含铜；以及
形成一第三导电层以覆盖该第二衬垫层与该第二导电栓柱。
18.如权利要求17所述的半导体元件结构的制备方法，其中该第一导电栓柱与该第二导电栓柱还包含钨。
19.如权利要求17所述的半导体元件结构的制备方法，其中该第三导电层通过该第二衬垫层而与该第二介电层分隔开，以及该第二衬垫层的一部分夹置在该第二导电栓柱与该第二导电层之间。
20.如权利要求17所述的半导体元件结构的制备方法，其中形成该第二衬垫层包括：
形成一第一衬垫子层在该第二介电层的一上表面上，其中该第二开孔的各侧壁以及一下表面被该第一衬垫子层所覆盖，以及其中该第一衬垫子层包含锰硅；
形成一第二衬垫子层在该第一衬垫子层上，其中该第二衬垫子层包含锰；以及
形成一第三衬垫子层该第二衬垫子层上，其中该第三衬垫子层包含铜锰。
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