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CN114334966A - 一种同层环栅纳米线/片cmos结构 - Google Patents

一种同层环栅纳米线/片cmos结构 Download PDF

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CN114334966A CN202111462773.8A CN202111462773A CN114334966A CN 114334966 A CN114334966 A CN 114334966A CN 202111462773 A CN202111462773 A CN 202111462773A CN 114334966 A CN114334966 A CN 114334966A
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Zhang Heming
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Changshu Xijundian Technology Transfer Co ltd
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Abstract

本发明公开了一种同层环栅纳米线/片CMOS结构，包括：衬底；衬底上设置有串行连接的nMOS和pMOS；nMOS包括第一纳米体结构和环绕第一纳米体结构的第一栅电极，pMOS包括第二纳米体结构和环绕第二纳米体结构的第二栅电极；第一纳米体结构和第二纳米体结构设置于同一层；且由相同导电类型的半导体材料形成；第一栅电极与第二栅电极由相同功函数的导电材料形成；衬底材料为体Si或SOI；第一纳米体结构和第二纳米体结构的材料均为Si。本发明nMOS和pMOS的纳米体由相同导电类型的半导体材料形成，栅电极由相同功函数的导电材料形成，因此可以同时制备，有利于提高CMOS结构及其集成电路的性能与可靠性。

Description

一种同层环栅纳米线/片CMOS结构
技术领域
本发明属于半导体技术领域，具体涉及一种同层环栅纳米线/片CMOS结构。
背景技术
随着集成电路特征尺寸突破10nm，短沟道效应和漏致势垒降低效应会使晶体管性能变得很不稳定。同时，泄漏电流因量子隧穿效应而显著增加，使整个器件的性能进一步恶化。而且，在该尺寸下晶体管制备过程中工艺更为复杂，这使摩尔定律的发展举步维艰。
为了抑制短沟道效应，研究者们已经提出了多种新型纳米器件结构，包括双栅、三栅、π型栅、S型栅、Ω型栅和环栅，这些结构随MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物半导体场效应晶体管)器件尺寸不断缩小，有望提升传统平面MOSFET的性能。
在这些新型器件结构中，环栅纳米线场效应晶体管(gate-all-around nanowireFET，GAA NWFET)和环栅纳米片场效应晶体管(gate-all-around nanosheet FET，GAANSFET)可以更好地抑制短沟道效应、漏致势垒降低效应(Drain Induced BarrierLowering(简称DIBL)Eflect)，因而更具发展潜力，且与当前CMOSFET(ComplementaryMetal Oxide Semiconductor Field Effect Transistor，互补金属氧化物半导体场效应晶体管，简称CMOS)工艺兼容，将是下一代CMOS有希望的关键结构。
但是，环栅纳米线/片场效应晶体管目前仍然存在制造工艺步骤多、技术复杂、成本高于常规CMOS等问题。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种同层环栅纳米线/片CMOS结构。本发明要解决的技术问题通过以下技术方案实现：
一种同层环栅纳米线/片CMOS结构，包括：衬底；所述衬底上设置有串行连接的nMOS和pMOS；所述nMOS包括第一纳米体结构和环绕所述第一纳米体结构的第一栅电极，所述pMOS包括第二纳米体结构和环绕所述第二纳米体结构的第二栅电极；
所述第一纳米体结构和所述第二纳米体结构设置于同一层；且由相同导电类型的半导体材料形成；
所述第一栅电极与所述第二栅电极由相同功函数的导电材料形成；
所述衬底材料为体Si或SOI；
所述第一纳米体结构和所述第二纳米体结构的材料均为Si。
在本发明的一个实施例中，所述第一纳米体结构与所述第二纳米体结构的材料为掺杂浓度相同的n型半导体材料。
在本发明的一个实施例中，所述第一纳米体结构与所述第二纳米体结构的材料为掺杂浓度相同的p型半导体材料。
在本发明的一个实施例中，所述第一栅电极和所述第二栅电极的功函数的范围为4.6～5.1eV。
在本发明的一个实施例中，所述第一栅电极和所述第二栅电极的功函数的范围为4.1～4.5eV。
在本发明的一个实施例中，所述第一栅电极与所述第二栅电极为同一导电材料。
在本发明的一个实施例中，所述nMOS的第一源极区、第一漏极区为n型掺杂，所述pMOS的第二源极区、第二漏极区为p型掺杂。
在本发明的一个实施例中，所述第一纳米体结构包括至少一个第一纳米体，在所述第一纳米体的数量大于或者等于两个时，所有所述第一纳米体呈堆叠方式排列，所述第二纳米体结构包括至少一个第二纳米体，在所述第二纳米体的数量大于或者等于两个时，所有所述第二纳米体呈堆叠方式排列。
在本发明的一个实施例中，所述第一纳米体结构和所述第二纳米体结构同时一次制备；所述第一栅电极和所述第二栅电极同时一次制备。
在本发明的一个实施例中，分别与所述第一纳米体或所述第二纳米体构成叠层结构的牺牲层的材料相同，均为SiGe、Ge、SiC或Ⅲ-Ⅴ族。
本发明的有益效果：
本发明的nMOS和pMOS在相同导电类型和优选相同掺杂浓度的半导体材料上制备，这样便不需要分别对形成纳米线/片的半导体材料进行掺杂。同时，由于本发明的nMOS和pMOS的栅电极所采取的材料为相同功函数的导电材料，优选为同一导电材料，由此不需要分别制备nMOS的栅电极和pMOS的栅电极，所以本发明的同层环栅纳米线/片CMOS结构结构减少了制备环栅CMOS的工艺步骤，缩减了工艺过程，从而降低制备成本和工艺难度，由此对增强同层环栅纳米线/片CMOS结构及其集成电路的性能与可靠性大有益处。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是现有技术提供的一种nMOS和pMOS在同一层的环栅纳米线/片CMOS的结构示意图；
图2是现有技术提供的一种nMOS和pMOS在相邻上下层的环栅纳米线/片CMOS的结构示意图；
图3是本发明实施例提供的一种同层环栅纳米线/片CMOS结构结构的示意图；
图4是本发明实施例提供的一种同层环栅纳米线/片CMOS结构的原理示意图；
图5a～图5n是本发明实施例提供的一种堆叠同层环栅纳米线/片CMOS的制备过程示意图；
图6a～图6d是本发明实施例提供的另一种堆叠同层环栅纳米线/片CMOS的制备过程示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
为了更好地理解本方案，在介绍本发明所提供的同层环栅纳米线/片CMOS结构之前，首先对现有的堆叠环栅纳米线/片CMOS结构进行说明。
环栅，又称围栅(gate-all-around，简称GAA)，即栅极金属环绕MOSFET的沟道区，环栅纳米线与环栅纳米片差别仅在前者环栅围的是线状半导体，后者环栅围的是片状半导体，纳米线为纳米级线型的半导体材料，纳米片为纳米级厚度的片型半导体材料。
环栅纳米线/片CMOS由环栅纳米线/片nMOS和环栅纳米线/片pMOS串接组成，环栅nMOS的纳米线/片是p型半导体，环栅pMOS的纳米线/片是n型半导体。环栅纳米线/片CMOS的纳米线/片可以有单层、多层，当为多层时，即为堆叠环栅纳米线/片CMOS，堆叠环栅纳米线/片CMOS指堆叠的环栅纳米线/片nMOS和堆叠的环栅纳米线/片pMOS在垂直方向金属化连接而成的结构。
通常，堆叠环栅纳米线/片CMOS结构的类型有两种，第一种为nMOS的纳米线/片和pMOS的纳米线/片在同一半导体层上，例如请参见图1，第二种为nMOS的纳米线/片和pMOS的纳米线/片分别在相邻的上下半导体层上，例如请参见图2。其中，纳米线为纳米级线型的半导体材料，纳米片为纳米级厚度的片型半导体材料。
对于环栅纳米线/片CMOS结构而言，其nMOS的纳米线/片由p型半导体材料制备，pMOS的纳米线/片由n型半导体材料制备。本发明以在形成鳍式结构之后为例说明纳米线/片由p型半导体材料制备和纳米线/片由n型半导体材料制备的方法，具体地，在衬底上形成鳍式结构之后进行离子注入或掺杂等工艺，分别形成制备nMOS的p型鳍和制备pMOS的n型鳍，也就是说，nMOS的鳍为p型的，因此需要p型掺杂，在制备时需要采用介质屏蔽pMOS区域，采用相应工艺对nMOS区域的鳍进行p型掺杂，以制备p型鳍；而pMOS的鳍为n型的，因此需要n型掺杂，在制备时需要采用介质屏蔽nMOS区域，采用相应工艺对pMOS区域的鳍进行n型掺杂，以制备n型鳍。其中，鳍是作为形成纳米线/片的材料。
另外，在制备栅电极时，需首先在nMOS的纳米线/片和pMOS的纳米线/片表面同时淀积栅介质，之后在nMOS的栅介质表面和pMOS的栅介质表面分别淀积不同功函数的栅金属以分别形成nMOS的栅电极和pMOS的栅电极。
环栅纳米片与环栅纳米线的差别仅在前者是纳米片状，后者是纳米线状。因此制备堆叠环栅纳米片CMOS时，其与制备堆叠环栅纳米线CMOS的区别仅在于纳米片和纳米线形状的不同。
综上，在当前制备技术中，无论是堆叠环栅纳米片CMOS，还是堆叠环栅纳米线CMOS，都存在下述二方面缺点：
1.环栅nMOS的纳米片/线和环栅pMOS的纳米片/线需要不同导电类型的半导体材料；
2.环栅纳米片/线nMOS的栅电极和环栅纳米片/线pMOS的栅电极需要不同功函数的导电材料。
虽然仅是两项技术，但这两项关键技术的实现分别需要独立的步骤、方法和过程，且工序繁多，工艺复杂，既增加工艺的成本，也会引入工艺缺陷，影响器件和电路的性能及可靠性，因此，这二项关键技术，对各种形式的环栅纳米线/片CMOS，包括堆叠环栅纳米线/片CMOS而言，构成了一致性的缺点。
为了解决上述现有堆叠环栅纳米线/片CMOS存在的缺点，本发明实施例提供了一种同层环栅纳米线/片CMOS结构。下面对该结构进行详细说明。
请参见图3，图3是本发明实施例提供的一种同层环栅纳米线/片CMOS结构的示意图，其中，图3(1)、图3(3)为侧视图的剖面图，图3(2)为正视图的剖面图。如图3所示的同层环栅纳米线/片CMOS结构，包括衬底10；衬底10上设置有串行连接的nMOS和pMOS；nMOS包括第一纳米体结构20和环绕第一纳米体结构20的第一栅电极30，pMOS包括第二纳米体结构40和环绕第二纳米体结构40的第二栅电极50；第一纳米体结构20和第二纳米体结构40设置于同一层；且由相同导电类型的半导体材料形成；第一栅电极30与第二栅电极50由相同功函数的导电材料形成；衬底10的材料为体Si或SOI；第一纳米体结构20和第二纳米体结构40的材料均为Si。
本发明实施例选择衬底10的材料为体Si或SOI，区别仅在于形成鳍结构时刻蚀的浅沟槽的深度不同，最终制备的同层环栅纳米线/片CMOS结构是相同的。
第一纳米体结构20和第二纳米体结构40的材料可以为Si、SiGe、Ge、SiC、Ⅲ-Ⅳ族等半导体材料，而本发明实施例中第一纳米体结构20和第二纳米体结构40的材料选择Si，一是因为Si的工艺成熟度高，利于当前的产业化；二是当nMOS外延SiC作为nMOS的源漏区材料、pMOS外延SiGe作为pMOS的源漏区材料时，即可以提高nMOS的电子迁移率，又可以提高pMOS的空穴迁移率。
需要说明的是，第一纳米体结构20和第二纳米体结构40的厚度和掺杂浓度应满足在栅电极功函数作用下完全耗尽的要求。
在一个实施例中，第一纳米体结构20与第二纳米体结构40的材料为掺杂浓度相同的n型半导体材料，nMOS的第一源极区60、第一漏极区70为n型掺杂，pMOS的第二源极区80、第二漏极区90为p型掺杂。
进一步地，若第一纳米体结构20和第二纳米体结构40的材料为掺杂浓度相同的n型半导体材料，那么，第一栅电极30和第二栅电极50采用功函数在该n型半导体材料价带顶附近的同一导电材料，且所选取的第一栅电极30和第二栅电极50功函数要使纳米体结构完全耗尽，优选地第一栅电极30和第二栅电极50的功函数的范围为4.6～5.1eV，具体取值以纳米体结构的厚度和掺杂浓度等参数而定，此处不做任何限定。此外，为了缩减工艺步骤，提高同层环栅纳米线/片CMOS结构电路的性能及可靠性，第一栅电极与第二栅电极优选采用同一导电材料，导电材料选用现有同层环栅纳米线/片CMOS结构常见的栅电极材料即可，在此不作限制。
在另一个实施例中，第一纳米体结构20与第二纳米体结构40的材料为掺杂浓度相同的p型半导体材料，nMOS的第一源极区60、第一漏极区70为n型掺杂，pMOS的第二源极区80、第二漏极区90为p型掺杂。
进一步地，若第一纳米体结构20与第二纳米体结构40都在掺杂浓度相同的p型半导体材料上制备，那么，第一栅电极30和第二栅电极50采用功函数在该p型半导体材料导带底附近的同一导电材料，且所选取的第一栅电极30和第二栅电极50功函数要使纳米体结构完全耗尽，优选地第一栅电极30和第二栅电极50的功函数范围的范围为4.1～4.5eV，具体取值以纳米体结构的厚度和掺杂浓度等参数而定，此处不做任何限定。同样地，为了缩减工艺步骤，提高同层环栅纳米线/片CMOS结构电路的性能及可靠性，第一栅电极与第二栅电极优选采用同一导电材料，导电材料选用现有同层环栅纳米线/片CMOS结构常见的栅电极材料即可，在此不作限制。
在本发明的实施例中，第一纳米体结构20包括至少一个第一纳米体，在第一纳米体的数量大于或者等于两个时，所有第一纳米体呈堆叠方式排列，第二纳米体结构40包括至少一个第二纳米体，在第二纳米体的数量大于或者等于两个时，所有第二纳米体呈堆叠方式排列。
由于本发明实施例的同层环栅纳米线/片CMOS结构中，第一纳米体结构20和第二纳米体结构40是由相同导电类型的半导体材料形成，且第一栅电极30与第二栅电极50由相同功函数的导电材料形成，因此，本发明实施例的nMOS和pMOS可以在同一衬底上同时制备，也即，第一纳米体结构20和第二纳米体结构40同时一次制备，第一栅电极30和第二栅电极50同时一次制备。
此外，在制作同层环栅纳米线/片CMOS结构的过程中，分别与第一纳米体或第二纳米体构成叠层结构的牺牲层的材料相同，均为SiGe、Ge、SiC或Ⅲ-Ⅴ族。也就是说，在衬底上形成交替生长的Si/SiGe、Si/Ge、Si/SiC、或Si/Ⅲ-Ⅴ族，再通过刻蚀掉牺牲层SiGe、Ge、SiC或Ⅲ-Ⅴ族得到形成第一纳米体结构和第二纳米体结构的Si材料。
请参见图4，图4是本发明实施例提供的一种同层环栅纳米线/片CMOS结构的原理示意图。通过本发明实施例所提供的同层环栅纳米线/片CMOS结构和图5可知，当电源施加正电压VD，而输入端未接电压，即悬空时，nMOS和pMOS都处于截止状态，同层环栅纳米线/片CMOS结构不工作。当输入端接0V时，pMOS导通，输出端高电平。之后，随输入电压由0V逐渐上升，pMOS逐渐向截止过渡，nMOS逐渐向导通过渡，当pMOS截止，nMOS导通时，输出低电平。
本发明实施例的nMOS的第一纳米体结构和pMOS的第二纳米体结构在相同导电类型的半导体材料上制备，且为相同或相近掺杂浓度，优选相同的掺杂浓度，即nMOS的第一纳米体结构和pMOS的第二纳米体结构在一定掺杂浓度的p型半导体材料上制备，或在一定掺杂浓度的n型半导体材料上制备，这样便不需要分别对环栅nMOS的纳米片/线和环栅pMOS的纳米片/线分别制备不同导电类型的半导体材料，从而本实施例的同层环栅纳米线/片CMOS结构可以省去分别制备不同导电类型的半导体材料的工艺过程，虽然表面上看省去的是制作n型半导体材料或者p型半导体材料的关键工艺，但却可减少多次工序步骤，这对缩短工艺周期，控制工艺误差，降低芯片工艺成本，提升器件和电路的性能及可靠性等是极为有益和有利的，而该问题恰是业界所重视和长期关注的核心问题之一。同时，又由于本实施例的nMOS和pMOS的栅电极所采取的材料为相同功函数的导电材料，或者优选为同一导电材料，当采用同一导电材料作为栅电极时，则不需要分开制备nMOS的栅电极和pMOS的栅电极，据此，虽然是缩减了制备栅电极的关键工艺，但同样可减少多次工艺步骤，缩短工艺周期，控制工艺误差，降低芯片工艺成本。另外，本实施例的同层环栅纳米线/片CMOS结构的栅电极区域是其敏感区域，栅电极控制CMOS的性能，且栅电极制备的工艺过程会影响CMOS的性能，因此，nMOS的栅电极和pMOS的栅电极采用功函数相同的同一种导电材料，且只需制备一次，有利于提升同层环栅纳米线/片CMOS结构电路的性能及可靠性。
综上，本实施例通过上述方式简化了同层环栅纳米线/片CMOS结构的两项关键工艺技术，减少了制备同层环栅纳米线/片CMOS结构的工艺步骤，缩减了工艺过程、工艺难度，从而可以降低制备成本，由此还可以提升同层环栅纳米线/片CMOS结构及其集成电路的成品率、性能与可靠性。另外，本实施例所提供的同层环栅纳米线/片CMOS结构还可增加阈值电压调控维度，即提升开关速度。
下面对本发明实施例的同层环栅纳米线/片CMOS结构的制备方法进行说明。
请参见图5a～图5n，图5a～图5n是本发明实施例提供的一种堆叠同层环栅纳米线/片CMOS的制备过程示意图，本发明实施例基于上述内容，还提供一种堆叠同层环栅纳米线/片CMOS的制备方法，该制备方法是以纳米线/片(第二材料层)为Si、牺牲层(第一材料层)为SiGe为例进行说明，该制备方法包括：
步骤1、请参见图5a，提供半导体衬底10。
具体地，半导体衬底10是体Si，体Si的导电类型可不做要求，体Si的导电类型、掺杂浓度与下述外延生长的纳米线/片一致即可。
步骤2、外延生长叠层材料。
叠层材料将是堆叠同层环栅纳米线/片CMOS结构的纳米线/片，叠层材料的导电类型可以是n型，也可以是p型，按设计要求，本实施例的nMOS和pMOS共用同一种导电类型的半导体材料。
具体地，请参见图5b，在半导体衬底10表层交替生长SiGe层101和Si层102的叠层材料。
进一步地，SiGe层和Si层102相互间具备可以选择性刻蚀的属性。本实施例中，在半导体衬底10首层外延SiGe，之后Si/SiGe交替生长。本实施例的叠层厚度和层数按设计要求，本实施例对此不做具体限定。
本实施例叠层材料的导电类型可以在叠层外延生长时原位掺杂实现，也可在后续过程通过离子注入、扩散等工艺完成。
步骤3、形成鳍结构。
请参见图5c，同时刻蚀SiGe层101和Si层102，以刻蚀出第一材料叠层100和第二材料叠层110，第一材料叠层100和第二材料叠层110即为鳍结构，在刻蚀SiGe层101和Si层102时，需刻蚀到半导体衬底10界面之下，以形成浅沟槽，其中，第一材料叠层100用于形成nMOS的纳米线/片，第二材料叠层110用于形成pMOS的纳米线/片，纳米线/片的几何尺寸按设计要求制备。
步骤4、请参见图5d，其中，图5d(1)为正视图的剖面图，图5d(2)为侧视图，在鳍结构之间淀积介质，形成介质层120，对体Si衬底，介质层120表面与体Si材料的原上表面相对齐，淀积介质层120的目的与作用是为了下述刻蚀外延的SiGe材料，以形成Si材料的纳米线/片。
步骤5、形成赝栅介质、赝栅电极。
具体地，请参见图5e，其中，图5e(1)为正视图的剖面图，图5e(2)为侧视图，首先在第一材料叠层100和第二材料叠层110上制备赝栅介质130，之后在赝栅介质130上制备赝栅电极140，膺栅介质130与赝栅电极140位置重合，制备赝栅电极140的作用是为了后续制备源、漏电极及确定沟道长度。
步骤6、请参见图5f，其中，图5f(1)为正视图的剖面图，图5f(2)为侧视图，在赝栅电极140的侧面形成隔离层150，隔离层150的作用是为了避免下述制备的器件的栅电极与其源、漏电极形成短路。
步骤7、请参见图5，图5g为侧视图，刻蚀掉赝栅电极140及其侧面的隔离层150之外的鳍，也可只刻蚀掉赝栅电极140及其侧面的隔离层150之外的牺牲层。
步骤8、请参见图5h，图5h为侧视图的剖面图，采用异性刻蚀方法，刻蚀掉图5h中所示的裸漏的牺牲层部分。
步骤9、请参见图5i，图5i为侧视图的剖面图，在刻蚀掉的牺牲层处形成内隔离层160。
步骤10、请参见图5j，图5j(2)为正视图的剖面图，图5j(1)、图5j(3)为侧视图，分别在所划分的nMOS和pMOS的隔离层两侧，对nMOS外延n型半导体材料，形成nMOS的第一源极区60和第一漏极区70，对pMOS外延p型半导体材料，形成pMOS的第二源极区80和第二漏极区90。
应该知道的是，因本实施例所有鳍均是等同的，所以可以无约束的划分nMOS和pMOS的鳍。
步骤11、请参见图5k，图5k(1)、图5k(2)为侧视图，刻蚀掉赝栅电极140及其下面的膺栅介质130，且保留赝栅电极140侧面的隔离层150，裸漏出膺栅介质130下表面的鳍。
步骤12、请参见图5l，图5l(1)、图5l(2)为侧视图，利用SiGe层和Si层各向异性的腐蚀特性，刻蚀掉SiGe层，留下作为nMOS和pMOS的纳米线/片的Si层，该被留下的Si层作为nMOS的第一纳米体结构20和pMOS的第二纳米体结构40。
步骤13、淀积栅介质层和制备栅电极。
具体地，请参见图5m，图5m(1)、图5m(2)为侧面图的剖面图，首先在被释放的裸漏的nMOS和pMOS的Si纳米线/片周围共同淀积栅介质层170；之后，在nMOS和pMOS的Si纳米线/片周围的栅介质层170之上，共同淀积同一功函数的栅金属，形成第一栅电极30和第二栅电极50。
需要说明的是，本实施例的栅电极的功函数的具体数值需基于电学特性要求，由纳米线/片的厚度、掺杂浓度等优化决定，且其要保障在零偏下纳米线/片全耗尽。
步骤14、金属化。
具体地，请参见图5n，其中，图5n(1)、图5n(3)为侧视图的剖面图，图5n(2)为正视图的剖面图，最后通过金属化金属180实现金属化连接，金属化的目的是将堆叠环栅纳米线/片nMOS的第一栅电极30与pMOS的第二栅电极50连接在一起，以及将nMOS的第一漏极区70与pMOS的第二漏极区90连在一起，形成堆叠同层环栅纳米线/片CMOS结构。
需要说明的是，本实施例的纳米线/片可以为n型，也可以为p型，叠层纳米线/片的导电类型，可以在外延生长叠层材料时原位掺杂形成，也可以在后续裸露用于形成纳米线/片的材料的过程形成，例如离子注入、扩散等工艺。
另外，当本实施例的半导体衬底10为SOI(Silicon-On-Insulator，绝缘衬底上的硅)时，其与半导体衬底10为体Si的区别仅在步骤1-步骤4，其余步骤均与半导体衬底10为体Si的相同，因此本实施例对于半导体衬底10为SOI的堆叠同层环栅纳米线/片CMOS仅介绍步骤1-步骤4，请参见图6a～图6d，当本实施例的半导体衬底10为SOI时，制备方法包括：
步骤1、请参见图6a，提供半导体衬底10。
具体地，半导体衬底10是SOI，SOI的导电类型可不做要求，SOI的导电类型、掺杂浓度与下述外延生长的纳米线/片一致即可。
步骤2、外延生长叠层材料。
具体地，请参见图6b，在半导体衬底10表层交替生长SiGe层101和Si层102的叠层材料。
步骤3、形成鳍结构。
请参见图6c，同时刻蚀SiGe层101和Si层102，以刻蚀出第一材料叠层100和第二材料叠层110，第一材料叠层100和第二材料叠层110即为鳍结构，在刻蚀SOI上的叠层形成鳍时，需刻蚀到SOI的SiO2上表面，其中，第一材料叠层100用于形成nMOS的纳米线/片，第二材料叠层110用于形成pMOS的纳米线/片，纳米线/片的几何尺寸按设计要求制备。
步骤4、请参见图6d，其中，图6d(1)为正视图，图6d(2)为侧视图，在鳍结构之间淀积介质，形成介质层120，对SOI衬底，介质层120表面与SOI材料的顶层Si上表面相对齐，淀积介质层120的目的与作用是为了下述刻蚀外延的SiGe材料，以形成Si材料的纳米线/片。
对于半导体衬底10为SOI，在SOI上形成介质层120之后的步骤与本实施例的半导体衬底10为体Si的制备步骤相同，在此不再赘述。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种同层环栅纳米线/片CMOS结构，其特征在于，包括：衬底；所述衬底上设置有串行连接的nMOS和pMOS；所述nMOS包括第一纳米体结构和环绕所述第一纳米体结构的第一栅电极，所述pMOS包括第二纳米体结构和环绕所述第二纳米体结构的第二栅电极；
所述第一纳米体结构和所述第二纳米体结构设置于同一层；且由相同导电类型的半导体材料形成；
所述第一栅电极与所述第二栅电极由相同功函数的导电材料形成；
所述衬底材料为体Si或SOI；
所述第一纳米体结构和所述第二纳米体结构的材料均为Si。
2.根据权利要求1所述的同层环栅纳米线/片CMOS结构，其特征在于，所述第一纳米体结构与所述第二纳米体结构的材料为掺杂浓度相同的n型半导体材料。
3.根据权利要求1所述的同层环栅纳米线/片CMOS结构，其特征在于，所述第一纳米体结构与所述第二纳米体结构的材料为掺杂浓度相同的p型半导体材料。
4.根据权利要求2所述的同层环栅纳米线/片CMOS结构，其特征在于，所述第一栅电极和所述第二栅电极的功函数的范围为4.6～5.1eV。
5.根据权利要求3所述的同层环栅纳米线/片CMOS结构，其特征在于，所述第一栅电极和所述第二栅电极的功函数的范围为4.1～4.5eV。
6.根据权利要求1所述的同层环栅纳米线/片CMOS结构，其特征在于，所述第一栅电极与所述第二栅电极为同一导电材料。
7.根据权利要求1所述的同层环栅纳米线/片CMOS结构，其特征在于，所述nMOS的第一源极区、第一漏极区为n型掺杂，所述pMOS的第二源极区、第二漏极区为p型掺杂。
8.根据权利要求1所述的同层环栅纳米线/片CMOS结构，其特征在于，所述第一纳米体结构包括至少一个第一纳米体，在所述第一纳米体的数量大于或者等于两个时，所有所述第一纳米体呈堆叠方式排列，所述第二纳米体结构包括至少一个第二纳米体，在所述第二纳米体的数量大于或者等于两个时，所有所述第二纳米体呈堆叠方式排列。
9.根据权利要求1所述的同层环栅纳米线/片CMOS结构，其特征在于，所述第一纳米体结构和所述第二纳米体结构同时一次制备；所述第一栅电极和所述第二栅电极同时一次制备。
10.根据权利要求8所述的同层环栅纳米线/片CMOS结构，其特征在于，分别与所述第一纳米体或所述第二纳米体构成叠层结构的牺牲层的材料相同，均为SiGe、Ge、SiC或Ⅲ-Ⅴ族。
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