CN114223135B - 显示基板、制作方法和显示装置 - Google Patents

Abstract

一种显示基板、制作方法和显示装置，该显示基板包括扫描驱动电路和显示区域，扫描驱动电路包括多个移位寄存器单元、第一电压信号线(VGH)、第二电压信号线(VGL1)、第一时钟信号线(CB)和第二时钟信号线(CK)，第一电压信号线(VGH)、第二电压信号线(VGL1)、第一时钟信号线(CB)和第二时钟信号线(CK)沿着第一方向延伸；显示区域包括至少一个驱动晶体管，驱动晶体管被配置为驱动发光元件进行显示；多个移位寄存器单元中的至少一个移位寄存器单元包括输出电路和信号输出线(EOUT)；输出电路分别与所述第一电压信号线(VGH)、所述第二电压信号线(VGL1)和所述信号输出线(EOUT)耦接；信号输出线(EOUT)沿着第二方向延伸，第一方向与第二方向相交；输出电路包括的晶体管设置于第一电压信号线(VGH)和第二电压信号线(VGL1)之间。

Description

显示基板、制作方法和显示装置

技术领域

本公开涉及显示技术领域，尤其涉及一种显示基板、制作方法和显示装置。

背景技术

有源矩阵有机发光二极管(英文：Active-Matrix Organic Light-EmittingDiode，以下简称：AMOLED)显示面板以其低功耗、低制作成本、广色域等优点被广泛的应用在各个领域。

AMOLED显示面板包括位于显示区域的像素电路和位于边缘区域的扫描驱动电路，所述像素电路包括阵列分布的多个子像素电路，所述扫描驱动电路包括多个移位寄存器单元，每个移位寄存器单元用于为对应的子像素电路提供发光控制信号。由于所述扫描驱动电路设置在AMOLED显示面板的边缘区域，因此，扫描驱动电路的排布方式决定了AMOLED显示面板的边框宽度。

发明内容

在一个方面中，本公开实施例提供了一种显示基板，包括设置于基底上的扫描驱动电路和显示区域，所述扫描驱动电路包括多个移位寄存器单元，所述扫描驱动电路还包括第一电压信号线、第二电压信号线、第一时钟信号线和第二时钟信号线；所述第一电压信号线、所述第二电压信号线、所述第一时钟信号线和所述第二时钟信号线沿着第一方向延伸；所述显示区域包括至少一个驱动晶体管，所述驱动晶体管被配置为驱动发光元件进行显示；

所述多个移位寄存器单元中的至少一个移位寄存器单元包括输出电路和信号输出线；所述输出电路分别与所述第一电压信号线、所述第二电压信号线和所述信号输出线耦接；所述信号输出线沿着第二方向延伸，所述第一方向与所述第二方向相交；

所述输出电路包括的晶体管设置于所述第一电压信号线和所述第二电压信号线之间。

可选的，所述第一电压信号线提供第一电压给所述输出电路，所述第二电压信号线提供第二电压给所述输出电路，所述第一电压高于所述第二电压。

可选的，所述信号输出线位于相邻的移位寄存器单元中的输出电路之间。

可选的，所述第一电压信号线位于所述第二电压信号线远离所述显示区域的一侧。

可选的，所述输出电路包括输出晶体管和输出复位晶体管；

所述输出复位晶体管和所述输出晶体管沿着第一方向排列；

所述输出复位晶体管的第一电极与所述第一电压信号线耦接，所述输出晶体管的第一电极与所述第二电压信号线耦接；

所述输出晶体管的第二电极和所述输出复位晶体管的第二电极都与所述信号输出线耦接。

可选的，所述输出晶体管的有源层和所述输出复位晶体管的有源层由一个连续的第一半导体层形成；

所述第一半导体层与所述信号输出线沿第一方向排列。

可选的，所述输出复位晶体管的栅极包括至少一个输出复位栅极图形，所述输出复位晶体管的第一电极包括至少一个第一电极图形，所述输出复位晶体管的第二电极包括至少一个第二电极图形；

所述输出复位栅极图形位于相邻的所述第一电极图形和所述第二电极图形之间；

所述第二电极图形、所述输出复位栅极图形和所述第一电极图形都沿着第二方向延伸；

所述第一方向与所述第二方向相交。

可选的，所述输出晶体管的栅极包括至少一个输出栅极图形，所述输出晶体管的第一电极包括至少一个第三电极图形，所述输出晶体管的第二电极包括至少一个第四电极图形；

所述输出栅极图形位于相邻的所述第三电极图形和所述第四电极图形之间；

所述第四电极图形、所述输出栅极图形和所述第三电极图形都沿着第二方向延伸；

所述第一方向与所述第二方向相交；

所述输出复位晶体管中最靠近所述输出晶体管的栅极的所述第二电极图形复用为所述输出晶体管的第四电极图形。

可选的，所述输出复位晶体管的有源层包括沿第一方向相对设置的至少两个第一导电部分，以及至少一个第一沟道部分；每一所述第一沟道部分设置于两相邻的所述第一导电部分之间；

所述第一沟道部分与所述输出复位栅极图形一一对应，每个所述第一沟道部分在所述基底上的正投影，均位于对应的所述输出复位栅极图形在所述基底上的正投影的内部；

所述输出复位晶体管中的一部分所述第一导电部分与所述第一电极图形一一对应，所述第一电极图形在所述基底上的正投影，与对应的所述第一导电部分在所述基底上的正投影存在第一重叠区域，所述第一电极图形通过设置在所述第一重叠区域的至少一个第一过孔与对应的所述第一导电部分耦接；

所述输出复位晶体管中的另一部分所述第一导电部分与所述第二电极图形一一对应，所述第二电极图形在所述基底上的正投影，与对应的所述第一导电部分在所述基底上的正投影存在第二重叠区域，所述第二电极图形通过设置在所述第二重叠区域的至少一个第二过孔与对应的所述第一导电部分耦接。

可选的，所述输出晶体管的有源层包括沿第一方向相对设置的至少两个第二导电部分，以及至少一个第二沟道部分；每一所述第二沟道部分设置于两相邻的所述第二导电部分之间；

所述第二沟道部分与所述输出栅极图形一一对应，每个所述第二沟道部分在所述基底上的正投影，均位于对应的所述输出栅极图形在所述基底上的正投影的内部；

所述输出晶体管中的一部分所述第二导电部分与所述第三电极图形一一对应，所述第三电极图形在所述基底上的正投影，与对应的所述第二导电部分在所述基底上的正投影存在第三重叠区域，所述第三电极图形通过设置在所述第三重叠区域的至少一个第三过孔与对应的所述第二导电部分耦接；

所述输出晶体管中的另一部分所述第二导电部分与所述第四电极图形一一对应，所述第四电极图形在所述基底上的正投影，与对应的所述第二导电部分在所述基底上的正投影存在第四重叠区域，所述第四电极图形通过设置在所述第四重叠区域的至少一个第四过孔与对应的所述第二导电部分耦接。

可选的，所述第一电压信号线的个数为一个；

所述输出电路包括输出复位晶体管；所述至少一个移位寄存器单元还包括输出电容、第一晶体管和第二电容连接晶体管；

所述输出复位晶体管的第一电极、所述输出电容的第一极板、所述第一晶体管的第一电极和所述第二电容连接晶体管的第一电极都与所述第一电压信号线耦接。

可选的，所述显示基板还包括第三电压信号线，所述第一电压信号线位于所述第二电压信号线与所述第三电压信号线之间。

可选的，所述第二电容连接晶体管的第一电极通过第五连接过孔与信号线导电连接部耦接，所述信号线导电连接部与所述第一电压信号线耦接，以使得所述第二电容连接晶体管的第一电极与所述第一电压信号线耦接；

所述信号线导电连接部与所述第一电压信号线包含于源漏金属层，所述第二电容连接晶体管的第一电极包含于有源层。

可选的，所述至少一个移位寄存器单元还包括第一电容；

所述信号线导电连接部在基底上的正投影与第一电容的第一极板在基底上的正投影部分重叠。

可选的，所述输出电容的第一极板在所述基底上的正投影，与所述第一电压信号线在所述基底上的正投影存在信号线重叠区域，所述输出电容的第一极板通过设置在所述信号线重叠区域的至少一个信号线过孔与所述第一电压信号线耦接。

可选的，所述至少一个移位寄存器单元还包括第一节点控制晶体管和第二电容；

所述第一节点控制晶体管的栅极与所述第二电容的第二极板耦接；

所述第二电容的第一极板在所述基底上的正投影在所述第二电容的第二极板在所述基底上的正投影之内；

所述第二电容的第一极板为L形；

所述第二电容的第一极板包括第二水平极板部；

所述第一节点控制晶体管的栅极在所述基底上的正投影与所述第二水平极板部在所述基底上的正投影沿第一方向排列。

可选的，所述扫描驱动电路还包括第三电压信号线；所述第三电压信号线沿第一方向延伸；所述第三电压信号线位于所述第一电压信号线远离所述第二电压信号线的一侧；所述第一节点控制晶体管位于所述第三电压信号线与所述第一电压信号线之间；

所述第二电容的第一极板还包括与所述第二水平极板部耦接的第二竖直极板部；所述第二竖直极板部在所述基底上的正投影与所述第三电压信号线在所述基底上的正投影部分重叠。

可选的，所述第一时钟信号线位于所述第三电压信号线远离所述第一电压信号线的一侧；

所述输出电路包括输出晶体管；所述至少一个移位寄存器单元还包括设置于所述输出晶体管的栅极与所述第二电容的第二极板之间的第二导电连接部；所述第二导电连接部分别与所述输出晶体管的栅极和所述第二电容的第二极板耦接；

所述至少一个移位寄存器单元还包括与所述第二电容的第二极板耦接的第三导电连接部；

所述第三导电连接部在所述基底上的正投影与第一时钟信号线在所述基底上的正投影存在第六重叠区域，所述第一时钟信号线通过设置于所述第六重叠区域的至少一第六过孔与所述第二电容的第一极板耦接。

可选的，所述第一节点控制晶体管包括第二有源图形；所述第二有源图形为U形；

所述第二有源图形包括第一个第一节点控制沟道部分、第二个第一节点控制沟道部分、与所述第一个第一节点控制沟道部分耦接的第一个第一节点控制导电部分，以及，与所述第二个第一节点控制沟道部分耦接的第二个第一节点控制导电部分；

所述第一节点控制晶体管的栅极包括相互耦接的第一栅极图形和第二栅极图形；

所述第一栅极图形与所述第一个第一节点控制沟道部分对应，所述第二栅极图形与所述第二个第一节点控制沟道部分对应；

所述第一个第一节点控制导电部分与所述第一节点控制晶体管的第二电极对应，所述第二个第一节点控制导电部分与所述第一节点控制晶体管的第一电极对应。

可选的，所述至少一个移位寄存器单元还包括第二节点控制晶体管；所述至少一个移位寄存器单元包括第二电容连接晶体管；

所述第二节点控制晶体管的第二电极与所述第一节点控制晶体管的第二电极之间通过第四导电连接部耦接；

所述至少一个移位寄存器单元还包括与所述第二电容连接晶体管的栅极耦接的第五导电连接部；所述第五导电连接部在所述基底上的正投影与所述第四导电连接部在所述基底上的正投影之间存在第七重叠区域；

所述第五导电连接部通过设置于所述第七重叠区域的第七过孔与所述第四导电连接部耦接。

可选的，所述扫描驱动电路还包括第三电压信号线；所述第三电压信号线位于所述第一电压信号线远离所述第二电压信号线的一侧；

所述第一节点控制晶体管的第一电极与第六导电连接部耦接；所述第二节点控制晶体管的栅极与第七导电连接部耦接；

所述第六导电连接部在所述基底上的正投影与所述第七导电连接部在所述基底上的正投影之间存在第八重叠区域，所述第六导电连接部通过设置于所述第八重叠区域之内的第八过孔与所述第七导电连接部耦接；

所述第二节点控制晶体管的第一电极与所述第三电压信号线耦接。

可选的，所述第二节点控制晶体管的栅极还与第八导电连接部耦接；所述第八导电连接部在所述基底上的正投影与所述第二时钟信号线在所述基底上的正投影之前存在第九重叠区域，所述第八导电连接部通过设置于所述第九重叠区域的第九过孔与所述第二时钟信号线耦接。

可选的，所述扫描驱动电路还包括第三电压信号线；所述第三电压信号线沿第一方向延伸；

所述第二时钟信号线设置于所述第一时钟信号线与所述第三电压信号线之间；或者，第一时钟信号线设置于所述第二时钟信号线与所述第三电压信号线之间。

可选的，所述至少一个移位寄存器单元还包括输入晶体管；

所述输入晶体管的第一电极与输入信号端耦接；

所述输入晶体管的第二电极与第九导电连接部耦接，所述第九导电连接部在所述基底上的正投影与所述第二电容的第二极板在所述基底上的正投影之间存在第十重叠区域，所述第九导电连接部通过设置于所述第十重叠区域的第十过孔与所述第二电容的第二极板耦接。

可选的，所述至少一个移位寄存器单元还包括第三节点控制晶体管、第二电容连接晶体管和输入晶体管；

所述第三节点控制晶体管的栅极与第一时钟信号线耦接；

所述输入晶体管的有源层、所述第三节点控制晶体管的有源层和所述第二电容连接晶体管的有源层由一个连续的第三半导体层形成；

所述输入晶体管的有源层包括沿第一方向依次设置的第一个第五导电部分、第五沟道部分和第二个第五导电部分；

所述第二个第五导电部分复用为第一个第六导电部分；

所述第三节点控制晶体管的有源层包括沿第一方向依次设置的第一个第六导电部分、第六沟道部分和第二个第六导电部分；

所述第二个第六导电部分复用为第一个第七导电部分；

所述第二电容连接晶体管的有源层包括沿第一方向依次设置的第一个第七导电部分、第七沟道部分和第二个第七导电部分。

可选的，所述扫描驱动电路还包括第三电压信号线；

所述第三电压信号线沿第一方向延伸；

所述第三电压信号线在所述基底上的正投影、所述第一时钟信号线在所述基底上的正投影和所述第二时钟信号线在所述基底上的正投影，都位于所述移位寄存器单元在所述基底上的正投影远离所述显示基板的显示区域的一侧。

可选的，所述扫描驱动电路还包括第三电压信号线；所述至少一个移位寄存器单元还包括输出电容、第一电容、第二电容、第一晶体管、第二晶体管、第一电容连接晶体管、第二电容连接晶体管、第一节点控制晶体管、第二节点控制晶体管、输入晶体管、第三节点控制晶体管；

所述第一晶体管的第二电极与所述输出电容的第二极板耦接，所述第一晶体管的第一电极与所述第一电压信号线耦接，所述第一晶体管的栅极与所述第三节点控制晶体管的第二电极耦接；

所述第二晶体管的第一电极与所述第一电容的第一极板耦接，所述第二晶体管的第二电极与第一电容连接晶体管的第二电极耦接，所述第二晶体管的栅极与所述第三节点控制晶体管的栅极耦接；

所述第一电容连接晶体管的栅极和所述第二电容连接晶体管的栅极分别与所述第一电容的第二极板耦接；所述第一电容连接晶体管的第二电极与所述第一电容的第一极板耦接；所述第一电容连接晶体管的第一电极与第二晶体管的栅极耦接；

所述第二电容连接晶体管的第一电极与所述第一电压信号线耦接；所述第二电容连接晶体管的栅极与所述第二节点控制晶体管的第二电极耦接；所述第二电容连接晶体管的第二电极与所述第三节点控制晶体管的第一电极耦接；

所述第一节点控制晶体管的第一电极与所述第二节点控制晶体管的栅极耦接；所述第一节点控制晶体管的栅极与所述第二电容的第二极板耦接；

所述第二节点控制晶体管的第二电极与所述第一节点控制晶体管的第二电极耦接；所述第二节点控制晶体管的栅极与所述第二时钟信号线耦接；所述第二节点控制晶体管的第一电极与所述第三电压信号线耦接；

所述输入晶体管的栅极与所述第二节点控制晶体管的栅极耦接；所述输入晶体管的第一电极与输入信号端耦接；所述输入晶体管的第二电极与所述第二电容的第二极板耦接；

所述第三节点控制晶体管的栅极与所述第一时钟信号线耦接；

所述输出电容的第一极板与所述第一电压信号线耦接，所述输出电容的第二极板与所述输出复位晶体管的栅极耦接；

所述第二电容的第二极板与所述输出晶体管的栅极耦接，所述第二电容的第一极板与所述第一时钟信号线耦接；

所述输出晶体管的第二电极和所述输出复位晶体管的第二电极都与所述信号输出线耦接。

可选的，沿靠近所述显示区域的方向，所述第一时钟信号线、所述第二时钟信号线和所述第三电压信号线依次排列；或者，沿靠近所述显示区域的方向，所述第二时钟信号线、所述第一时钟信号线和所述第三电压信号线依次排列。

可选的，所述第一电容的第一极板包括第一水平极板部和第一竖直极板部；

所述输出晶体管和所述输出复位晶体管设置于所述第一电压信号线和所述第二电压信号线之间；沿着所述第一方向，所述输出复位晶体管、所述输出晶体管和所述信号输出线依次排列；

所述第三电压信号线设置于所述第一电压信号线远离所述第二电压信号线的一侧；所述第一电容、所述第一晶体管、第二晶体管、第一电容连接晶体管、第二电容连接晶体管、第一节点控制晶体管、第二节点控制晶体管、输入晶体管和第三节点控制晶体管都设置于所述第一电压信号线和所述第三电压信号线之间；

所述第一晶体管、所述第二晶体管和所述第一竖直极板部沿着第一方向依次排列，所述输入晶体管、所述第三节点控制晶体管、所述第二电容连接晶体管和所述第一水平极板部沿着第一方向依次排列，所述第二节点控制晶体管和所述第一节点控制晶体管沿着第一方向依次排列；

所述第一电容连接晶体管的栅极在所述基底上的正投影设置于所述第一电容的第二极板在所述基底上的正投影与所述第一电压信号线在所述基底上的正投影之间；

所述第二晶体管的栅极在所述基底上的正投影设置于所述第三节点控制晶体管的栅极在所述基底上的正投影与所述第一电压信号线在所述基底上的正投影之间；

所述第一节点控制晶体管的栅极在所述基底上的正投影设置于所述第三电压信号线在所述基底上的正投影与所述第一电容的第一极板在所述基底上的正投影之间；

所述第一节点控制晶体管的栅极在所述基底上的正投影与所述第三电压信号线在所述基底上的正投影在第二方向上的最小距离，大于所述第二电容连接晶体管的栅极在所述基底上的正投影与所述第三电压信号线在所述基底上的正投影在第二方向上的最小距离。

可选的，所述输出电容的第一极板在所述基底上的正投影，与所述第一电压信号线在所述基底上的正投影存在信号线重叠区域；所述输出电容的第二极板与所述基底上的正投影与所述第一电压信号线在所述基底上的正投影部分重叠；

所述第二电容的第一极板在所述基底上的正投影在所述第二电容的第二极板在所述基底上的正投影之内；所述第二电容的第一极板为L形；

所述第二电容的第一极板包括第二水平极板部和第二竖直极板部；

所述第一节点控制晶体管的栅极与所述第二水平极板部沿第一方向排列；

所述第二竖直极板部在所述基底上的正投影与所述第三电压信号线在所述基底上的正投影部分重叠。

可选的，所述显示基板还包括设置于所述基底上的多行像素电路；所述像素电路包括发光控制端；

所述扫描驱动电路包括的所述移位寄存器单元与所述行像素电路一一对应

所述移位寄存器单元的信号输出线与相应行像素电路的发光控制端耦接，用于为所述相应行像素电路的发光控制端提供发光控制信号。

在第二个方面中，本公开实施例还提供了一种显示基板的制作方法，所述显示基板的制作方法包括在基底上制作扫描驱动电路，并在显示基板包括的显示区域制作至少一个驱动晶体管；所述驱动晶体管被配置为驱动发光元件进行显示；

所述扫描驱动电路包括多个移位寄存器单元、第一电压信号线、第二电压信号线、第一时钟信号线和第二时钟信号线，所述多个移位寄存器单元中的至少一个移位寄存器单元包括输出电路和信号输出线；

所述显示基板的制作方法还包括：

在所述第一电压信号线和所述第二电压信号线之间制作所述输出电路包括的晶体管；

将所述第一电压信号线、所述第二电压信号线、所述第一时钟信号线和所述第二时钟信号线设置为沿着第一方向延伸，将信号输出线设置为沿着第二方向延伸；

所述第一方向和所述第二方向相交。

可选的，本公开至少一实施例所述的显示基板的制作方法还包括：

将所述信号输出线设置于相邻的移位寄存器单元中的输出电路之间。

可选的，所述第一电压信号线位于所述第二电压信号线远离显示区域的一侧。

可选的，所述输出电路包括输出晶体管和输出复位晶体管，制作所述输出电路包括的晶体管的步骤具体包括：

在所述第一电压信号线和所述第二电压信号线之间形成第一半导体层；

在所述第一半导体层背向所述基底上的一面，制作第一栅金属层，对所述第一栅金属层进行构图工艺，以形成所述输出晶体管的栅极和所述输出复位晶体管的栅极；

以所述输出晶体管的栅极和所述输出复位晶体管的栅极为掩膜，对第一半导体层中未被所述栅极覆盖的部分进行掺杂，使得所述第一半导体层中未被所述栅极覆盖的部分形成为导电部分，所述第一半导体层中被所述栅极覆盖的部分形成为沟道部分。

可选的，所述显示基板的制作方法还包括：在所述第一栅金属层背向所述第一半导体层的一面设置第二栅金属层，对所述第二栅金属层进行构图工艺，以形成沿第二方向延伸的信号输出线；

所述第一半导体层在所述基底上的正投影和所述信号输出线在所述基底上的正投影沿着第一方向排列，所述第一方向与所述第二方向相交。

可选的，制作第一电压信号线、第二电压信号线、第一时钟信号线和第二时钟信号线的步骤具体包括：

在所述第二栅金属层背向所述第一栅金属层的一面制作源漏金属层，对所述源漏金属层进行构图工艺，以形成所述第一电压信号线、所述第二电压信号线、第一时钟信号线和第二时钟信号线。

可选的，所述第一电压信号线的个数为一个；所述输出电路包括输出复位晶体管；所述至少一个移位寄存器单元还包括输出电容、第一晶体管和第二电容连接晶体管；所述显示基板的制作方法还包括：

将所述输出复位晶体管的第一电极、所述输出电容的第一极板、所述第一晶体管的第一电极和所述第二电容连接晶体管的第一电极设置为都与所述第一电压信号线耦接。

在第三个方面中，本公开实施例还提供了一种显示装置，包括上述的显示基板。

附图说明

图1是本公开实施例所述的显示基板包括的至少一移位寄存器单元的至少一实施例的电路图；

图2A是图1所示的移位寄存器单元的至少一实施例的工作时序图

图2B是本公开至少一实施例所述的显示基板的区域划分示意图；

图2C是本公开至少一实施例所述的显示基板包括的扫描驱动电路与像素电路之间的连接关系示意图；

图2D是本公开至少一实施例提供的移位寄存器单元的一种布局示意图；

图3为本公开至少一实施例提供的移位寄存器单元的另一种布局示意图；

图4是本公开至少一实施例提供的移位寄存器单元中的有源层的示意图；

图5是本公开至少一实施例提供的移位寄存器单元中的第一栅金属层的示意图；

图6是本公开至少一实施例提供的移位寄存器单元中的第二栅金属层的示意图；

图7是本公开至少一实施例提供的移位寄存器单元中采用的过孔的示意图；

图8本公开至少一实施例提供的移位寄存器单元中的源漏金属层的示意图；

图9是在图6的基础上的电容的极板的划分示意图；

图10A是第一电压信号线VGH在基底上的正投影与第二半导体层包括的用作所述第一晶体管T8的第一电极S8的第一个第三导电部分211在基底上的正投影之间的距离示意图；

图10B是第一电压信号线VGH在基底上的正投影与第二半导体层包括的用作所述第一晶体管T8的第二电极D8的第二个第三导电部分212在基底上的正投影之间的距离示意图；

图10C是T5的栅极G5在基底上的正投影、T6的栅极G6在基底上的正投影与第一电压信号线VGH在基底上的正投影之间的距离示意图。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。

如图1所示，本公开提供一种显示基板，所述显示基板包括位于显示基板的边缘区域的扫描驱动电路，所述扫描驱动电路包括第一电压信号线VGH、第二电压信号线VGL1、第三电压信号线VGL2、第一时钟信号线CB、第二时钟信号线CK和信号输出线EOUT；所述扫描驱动电路还包括多个移位寄存器单元；

如图1所示，所述多个移位寄存器单元中的至少一个移位寄存器单元的至少一实施例包括输出复位晶体管T9、输出晶体管T10、输出电容C3、第一电容C1、第二电容C2、第一晶体管T8、第二晶体管T7、第一电容连接晶体管T6、第二电容连接晶体管T5、第一节点控制晶体管T2、第二节点控制晶体管T3、输入晶体管T1和第三节点控制晶体管T4；

所述输出复位晶体管T9的栅极G9与所述输出电容C3的第二极板C3b耦接，所述输出复位晶体管T9的第一电极S9接入高电压信号Vgh；

所述输出晶体管T10的栅极G10和所述第二电容C2的第二极板C2b耦接，所述输出晶体管T10的第一电极S10接入低电压信号Vgl；

所述输出复位晶体管T9的第二电极D9和所述输出晶体管T10的第二电极D10都与所述信号输出线EOUT耦接；

所述第一晶体管T8的第二电极D8与所述输出电容C3的第二极板C3b耦接，所述第一晶体管T8的第一电极S8接入所述高电压信号Vgh，所述第一晶体管T8的栅极G8与所述第三节点控制晶体管T4的第二电极D4耦接；

所述第二晶体管T7的第二电极D7与所述第一电容C1的第一极板C1a耦接，所述第二晶体管T7的第一电极S7与所述输出电容C3的第二极板C3b耦接，所述第二晶体管T7的栅极G7与所述第三节点控制晶体管T4的栅极G4耦接；

所述第一电容连接晶体管T6的栅极G6和所述第二电容连接晶体管T5的栅极G5分别与所述第一电容C1的第二极板C1b耦接；所述第一电容连接晶体管T6的第二电极D6与所述第一电容C1的第一极板C1a耦接；所述第一电容连接晶体管T6的第一电极S6与第二晶体管T7的栅极G7耦接；

所述第二电容连接晶体管T5的第一电极S5与所述第一电压信号线VGH耦接；所述第二电容连接晶体管T5的栅极G5与所述第二节点控制晶体管T3的第二电极D3耦接；所述第二电容连接晶体管T5的第二电极D5与所述第三节点控制晶体管T4的第一电极S4耦接；

所述第一节点控制晶体管T2的第一电极S2与所述第二节点控制晶体管T3的栅极G3耦接；所述第一节点控制晶体管T2的栅极G2与所述第二电容C2的第二极板C2b耦接；

所述第二节点控制晶体管T3的第二电极D3与所述第一节点控制晶体管T2的第二电极D2耦接；所述第二节点控制晶体管T3的栅极G3与所述第二时钟信号线CK耦接；所述第二节点控制晶体管T3的第一电极S3接入所述低电压信号Vgl；

所述输入晶体管T1的栅极G1与所述第二节点控制晶体管T3的栅极G3耦接；所述输入晶体管T1的第一电极S1与输入信号端E1耦接；所述输入晶体管T1的第二电极D1与所述第二电容C2的第二极板C2b耦接；

所述第三节点控制晶体管T4的栅极G4与所述第一时钟信号线CB耦接；

所述输出电容C3的第一极板C3a接入所述高电压信号Vgh，所述输出电容C3的第二极板C3b与所述输出复位晶体管T9的栅极G9耦接；

所述第二电容C2的第二极板C2b与所述输出晶体管T10的栅极G10耦接，所述第二电容C2的第一极板C2a与第一时钟信号线CB耦接。

在图1所示的移位寄存器单元的至少一实施例中，所有的晶体管都为p型晶体管，但不以此为限。

在本公开实施例中，图1所示的移位寄存器单元的至少一实施例可以为发光控制扫描驱动电路，但不以此为限。

在本公开至少一实施例中，晶体管的第一电极可以为源极，晶体管的第二电极可以为漏极；或者，晶体管的第一电极可以为漏极，晶体管的第二电极可以为源极。

在图1中，标号为N1的为第一节点，标号为N2的为第二节点，标号为N3的为第三节点，标号为N4的为第四节点。

如图2A所示，本公开如图1所示的移位寄存器单元的至少一实施例在工作时，

在第一阶段P1，CK输入低电平，T1和T3导通，导通的T1将E1提供的高电平的输入信号传输至第一节点N1，从而使得第一节点N1的电位变为高电平，以使得T2、T8以及T10截止；另外，导通的T3将Vgl传输至第二节点N2，从而使得第二节点N2的电平变为低电平，所以T5和T6导通。由于CB输入高电平，所以T7截止；另外，由于C3的储能作用，第四节点N4的电位可以保持为高电平，从而使得T9截止；在第一阶段P1中，由于T9以及T10均截止，则EOUT保持输出低电平；

在第二阶段P2，CB输入低电平，T4和T7导通；由于第一时钟信号CK输入高电平，所以T1和T3截止；由于第一电容C1的储能作用，所以第二节点N2的电位可以继续保持上一阶段的低电平，T5以及T6导通，Vgh通过导通的T5以及T4传输至第一节点N1，从而使得第一节点N1的电位继续保持上一阶段的高电平，所以T2、T8以及T10截止；另外，CB提供的低电平通过导通的T6以及T7被传输至第四节点N4，从而使得第四节点N4的电位变为低电平，所以T9导通，EOUT输出高电压信号Vgh；

在第三阶段P3，CK输入低电平，T1以及T3导通；CB提供高电平，所以T4以及T7截止；由于C3的储能作用，所以第四节点N4的电位可以保持上一阶段的低电平，从而T9保持导通状态，EOUT输出高电压信号Vgh；

在第四阶段P4，CK输入高电平，T1以及T3截止；CB输入低电平，T4以及T7导通；由于第二电容C2的储能作用，第一节点N1的电位保持上一阶段的高电平，从而使得T2、T8以及T10截止。由于第一电容C1的储能作用，第二节点N2的电位继续保持上一阶段的低电平，从而使得T5以及T6导通。另外，CB输入的低电压信号通过导通的T6以及T7被传输至第四节点N4，从而使得第四节点N4的电平变为低电平，T9导通，导通的T9将高电压Vgh输出，EOUT输出高电压信号Vgh；

在第五阶段P5，CK输入低电压信号，T1以及T3导通；CB输入高电压信号，T4以及T7截止。导通的T1将E1提供的低电平的输入信号传输至第一节点N1，从而使得第一节点N1的电位变为低电平，所以T2、T8以及T10导通；导通的T2将低电平的第二时钟信号传输至第二节点N2，从而可以进一步拉低第二节点N2的电位，所以第二节点N2的电位继续保持上一阶段的低电平，从而使得T5以及T6导通；另外，导通的T8将Vgh传输至第四节点N4，从而使得第四节点N4的电位变为高电压，所以T9截止；导通的T10将Vgl输出，EOUT输出低电压信号Vgl。

如图2B所示，标号为J1的为显示基板，标号为A0的为显示区域，标号为B1的为第一边缘区域，标号为B2的为第二边缘区域。

在所述显示基板J1的显示区域A0可以设置有多条发光控制线、多条栅线和多条数据线，以及由所述多条栅线和所述多条数据线交叉限定的多个子像素；

在第一边缘区域B1和/或第二边缘区域B2可以设置有扫描驱动电路，所述扫描驱动电路包括多个移位寄存器单元；

所述扫描驱动电路包括的多个移位寄存器单元与所述多条发光控制线一一对应，每个所述移位寄存器单元的信号输出线与对应的发光控制线耦接，用于为对应的发光控制线提供发光控制信号。

在具体实施时，一所述发光控制线与相应行像素电路的发光控制端耦接。

可选的，所述显示基板还包括设置于所述基底上的多行像素电路；所述像素电路包括发光控制端；

所述扫描驱动电路包括的所述移位寄存器单元与所述行像素电路一一对应

所述移位寄存器单元的信号输出线与相应行像素电路的发光控制端耦接，用于为所述相应行像素电路的发光控制端提供发光控制信号。

在本公开至少一实施例中，所述像素电路可以设置于显示基板的有效显示区，所述扫描驱动电路可以设置于显示基板的边缘区域。

如图2C所示，标号为Y1的为扫描驱动电路，标号为S11的为所述扫描驱动电路S1包括的第一级移位寄存器单元，标号为S12的为所述扫描驱动电路S1包括的第二级移位寄存器单元，标号为S1N-1的为所述扫描驱动电路S1包括的第N-1级移位寄存器单元，标号为S1N的为所述扫描驱动电路S1包括的第N级移位寄存器单元，N为大于3的整数；

在图2C中，标号为R1的为第一行像素电路，标号为R2的为第二行像素电路，标号为RN-1的为第N-1行像素电路，标号为RN的为第N行像素电路；

S11与R1相对应，S12与R2相对应，S1N-1与RN-1相对应，S1N与RN相对应；

S11为R1提供第一行发光控制信号，S12为R2提供第二行发光控制信号，S1N-1为R1N-1提供第N-1行发光控制信号，S1N为R1N提供第N行发光控制信号。

如图2C所示，在边缘区域，所述显示基板还可以包括栅极驱动电路，所述栅极驱动电路包括多级栅极驱动单元，所述栅极驱动单元与像素行也一一对应，用于为相应行像素提供相应的栅极驱动信号；

在图2C中，标号为Y2的为栅极驱动电路，标号为S21的为栅极驱动电路包括的第一行栅极驱动单元，标号为S22的为栅极驱动电路包括的第二行栅极驱动单元，标号为S2N-1的为栅极驱动电路包括的第N-1行栅极驱动单元，标号为S2N的为栅极驱动电路包括的第N行栅极驱动单元。

如图2D所示，第一电压信号线VGH提供高电压信号Vgh，第二电压信号线VGL1和第三电压信号线VGL2提供低电压信号Vgl，第四电压信号线VGH0提供高电压信号Vgh；

如图2D所示，ESTV、VGH0、VGL2、VGH、VGL1、CK和CB沿着远离显示区域的方向排列；ESTV、VGH0、VGL2、VGH、VGL1、CK和CB和第一方向延伸；

T8、T9和T10设置于VGL2与VGH0之间，T9和T10沿第一方向排列；T8设置于T9与VGL2之间；

T6、T7、C1、T1、T4和T5设置于VGH与VGL2之间；

C1设置于VGL2与T6之间；T4设置于VGL2与T6之间；

T7和T6沿第一方向依次排列，T1、T4和T5沿第一方向依次排列；

T2和T3设置于VGL1与VGH之间，T3与T2沿第一方向依次排列；

C3在基底上的正投影与VGH0在基底上的正投影部分重叠，C2在基底上的正投影与VGL1在基底上的正投影部分重叠。

在图2D中，标号为ESTV的为起始信号线。

如图2D所示，D1复用为D4，S4复用为D5，D6复用为D7。

在图2D和图3中，标号为G1的为T1的栅极，标号为S1的为T1的第一电极，标号为D1的为T1的第二电极；标号为G2的为T2的栅极，标号为S2的为T2的第一电极，标号为D2的为T2的第二电极；标号为G3的为T3的栅极，标号为S3的为T3的第一电极，标号为D3的为T3的第二电极；标号为G4的为T4的栅极，标号为S4的为T4的第一电极，标号为D4的为T4的第二电极；标号为G5的为T5的栅极，标号为S5的为T5的第一电极，标号为D5的为T5的第二电极；标号为G6的为T6的栅极，标号为S6的为T6的第一电极，标号为D6的为T6的第二电极；标号为G7的为T7的栅极，标号为S7的为T7的第一电极，标号为D7的为T7的第二电极；标号为G8的为T8的栅极，标号为S8的为T8的第一电极，标号为D8的为T8的第二电极；标号为G9的为T9的栅极，标号为S9的为T9的第一电极，标号为D9的为T9的第二电极；标号为G10的为T10的栅极，标号为S10的为T10的第一电极，标号为D10的为T10的第二电极。

在图2D中，标号为ESTV的为起始信号线。

上述图2D所示的栅极驱动电路的布局方式中，由于采用了两根提供高电压信号的信号线，导致信号线连接方式杂乱，未充分利用第n级移位寄存器单元中的T10与第n+1级移位寄存器单元中的输出复位晶体管之间的空间设置EOUT，并C1未充分利用T5的栅极与第二导电连接部之间的空间，C2未充分利用T2与相邻下一级移位寄存器单元之间的空间，导致移位寄存器单元的横向宽度较大，不利于显示基板的窄边框化发展。

图2D所示的移位寄存器单元可以为扫描驱动电路包括的第n级移位寄存器单元，n为正整数。

基于上述问题的存在，本公开的发明人经研究发现，可通过调整移位寄存器单元中各晶体管的布局方式，缩小移位寄存器单元的占用面积，从而缩小显示基板的边框宽度。

在图3所示的布局方式中，第一电压信号线VGH提供高电压信号Vgh，第二电压信号线VGL1和第三电压信号线VGL2提供低电压信号Vgl；本公开至少一实施例减少一根提供高电压信号Vgh的信号线，并将VGH设置于VGL1和VGL2之间，以方便布局。

与图2D相比，图3所示的至少一实施例移去第四电压信号线VGH0，仅使用第一电压信号线VGH、第二电压信号线VGL1和第三电压信号线VGL2，并将VGH设置于VGL1和VGL2之间。

如图3所示，所述输出复位晶体管T9的第一电极S9与第一电压信号线VGH耦接，所述输出晶体管T10的第一电极S10与第二电压信号线VGL1耦接，所述第一晶体管T8的第一电极S8与所述第一电压信号线VGH耦接，所述第二电容连接晶体管T5的第一电极S5与所述第一电压信号线VGH耦接，所述第二节点控制晶体管T3的第一电极S3与第三电压信号线VGL2耦接，所述输出电容C3的第一极板C3a与第一电压信号线VGH耦接。

如图3所示，在将上述结构的移位寄存器单元布局在显示基板的边缘区域时，沿着远离显示基板的显示区域的方向，第二电压信号线VGL1、第一电压信号线VGH和第三电压信号线VGL2依次排列；所述第二电压信号线VGL1、所述第一电压信号线VGH和第三电压信号线VGL2都沿第一方向延伸；

并且，进一步的，在所述第三电压信号线VGL2远离所述第一电压信号线VGH的一侧，设置有第一时钟信号线CB、第二时钟信号线CK和起始电压信号线ESTV；第一时钟信号线CB、第二时钟信号线CK和起始电压信号线ESTV沿着远离所述显示区域的第二方向依次排列；第一时钟信号线CB、第二时钟信号线CK和起始电压信号线ESTV都沿着第一方向延伸；

所述输出复位晶体管T9和所述输出晶体管T10设置于所述第一电压信号线VGH和所述第二电压信号线VGL1之间；沿着第一方向，所述输出复位晶体管T9、所述输出晶体管T10和所述信号输出线EOUT依次排列；

所述第一电容C1、所述第一晶体管T8、第二晶体管T7、第一电容连接晶体管T6、第二电容连接晶体管T5、第一节点控制晶体管T2、第二节点控制晶体管T3、输入晶体管T1和第三节点控制晶体管T4都设置于所述第一电压信号线VGH和所述第三电压信号线VGL2之间；

所述第一晶体管T8、所述第二晶体管T7和所述第一电容C1沿着第一方向依次排列，所述输入晶体管T1、所述第三节点控制晶体管T4、所述第二电容连接晶体管T5和所述第一电容C1沿着第一方向依次排列，所述第二节点控制晶体管T3和所述第一节点控制晶体管T2沿着第一方向依次排列；

所述第二晶体管T7和所述第三节点控制晶体管T4沿着第二方向依次排列；

所述第一电容连接晶体管T6和所述第二电容连接晶体管T5沿第二方向依次排列；

所述第一晶体管T8、所述输入晶体管T1和所述第二节点控制晶体管T3沿着第二方向排列；

并且，所述第一节点控制晶体管T2的有源图形设置为U形结构，以使得T2形成为双栅结构。

在本公开至少一实施例中，扫描驱动电路包括的第一级移位寄存器单元的输入信号端与起始信号线ESTV耦接，所述输入信号端为与所述输入晶体管T1的第一电极S1耦接的端子。

在本公开至少一实施例中，所述第一方向与所述第二方向相交，例如，所述第一方向可以与所述第二方向垂直，但不以此为限。

具体的，所述第二方向与所述第一方向相交的夹角可以根据实际需要设置，示例性的，所述第二方向与所述第一方向垂直。

在本公开至少一实施例中，第一时钟信号线CB的位置和所述第二时钟信号线CK的位置可以对调，但以此为限。

例如，在如图3所示的布局方式中，第一方向可以为从上至下的垂直方向，第二方向可以为从右至左的水平方向，但不以此为限。

在实际操作时，信号线宽度主要会对电阻产生影响，较宽的信号线电阻小，有利于信号稳定。其中，第一电压信号线VGH、第二电压信号线VGL1和第三电压信号线VGL2提供的是直流电压，受线宽影响较小。而第一时钟信号线CB和第二时钟信号线CK提供的是时钟信号，当该时钟信号的电位由高电压转换为低电压时，电阻小的时钟信号线更容易使得该时钟信号的电位迅速达到低电压，因此，在本公开至少一实施例中，将所述第一时钟信号线CB的线宽和所述二时钟信号线的线宽设置为较宽。

如图3所示，所述输出电容C3的第一极板C3a在所述基底上的正投影，与所述第一电压信号线VGH在所述基底上的正投影存在信号线重叠区域；所述输出电容C3的第二极板C3b与所述基底上的正投影与所述第一电压信号线VGH在所述基底上的正投影部分重叠；

所述第二电容C2的第一极板C2a在所述基底上的正投影在所述第二电容C2的第二极板C2b在所述基底上的正投影之内；所述第二电容C2的第一极板C2a为L形；

由图3可知，C2的第一极板的横向部分设置于第n级移位寄存器单元中的T2与第n+1级移位寄存器单元中的第二节点控制晶体管之间，充分利用第n级移位寄存器单元中的T2与第n+1级移位寄存器单元中的第二节点控制晶体管之间的空间，并C1的第一极板的横向部分位于T5的栅极与第二导电连接部L2之间，充分利用T5的栅极与第二导电连接部L2之间的空间。

在本公开图3所示的布局方式中，由于输出复位晶体管T9与第一电压信号线VGH耦接，输出晶体管T10与第二电压信号线VGL1耦接，因此将输出复位晶体管T9和输出晶体管T10设置于第一电压信号线VGH和第二电压信号线VGL1之间，并充分利用第n级移位寄存器单元包括的T10与第n+1级移位寄存器单元包括的输出复位晶体管之间的空间，以设置信号输出线EOUT，以使得T9和T10设置于VGH与VGL1之间，并所述第一电压信号线VGH与输出电路(所述输出电路包括T9和T10)之间未设置其他信号线和其他晶体管包括的部件，所述第二电压信号线VGL1与所述输出电路(所述输出电路包括T9和T10)之间未设置其他信号线和其他晶体管包括的部件，收窄VGH到T9和T10的距离，并收窄VGL1到T9和T10的距离，使得移位寄存器单元的横向宽度得到缩减。

在本公开至少一实施例中，图3所示的移位寄存器单元可以为扫描驱动电路包括的第n级移位寄存器单元，n为正整数。

并且，在本公开图3所示的布局方式中，由于T8的第一电极S8与第一电压信号线VGH耦接，T8的第二电极D8与输出电容C3的第二极板C3b耦接，因此，T8距离VGH和C3越近，相应布局就会更合理。本公开至少一实施例将T8设置于第一电压信号线VGH远离第二电压信号线VGL1的一侧，并将T8设置为靠近相邻上一级移位寄存器单元，以便利用第n级移位寄存器单元中的T8与第n+1级移位寄存器单元包括的第一晶体管之间的空间，并缩减T8的源极与VGH之间的信号线的长度，缩减T8的漏极与C3之间的信号线的长度，以缩减移位寄存器单元的横向宽度。如图3所示，T7、T6和C1都设置于第n级移位寄存器单元中的T8与第n+1级移位寄存器单元包括的第一晶体管之间的空间，充分利用了第n级移位寄存器单元中的T8与第n+1级移位寄存器单元包括的第一晶体管之间的空间。

进一步的，T5的栅极G5与C1的第二极板C1b耦接，并T6的第二电极D6与所述第一电容C1的第一极板C1a耦接，则T5的位置和T6的位置应靠近VGH，并缩短T5与T6的距离便可以调整C1的形状，如图3所示，本公开至少一实施例将第一电容C1的极板设置为L形。并且，如图3所示，C2充分利用第n级移位寄存器单元中的T2与第n+1级移位寄存器单元中的第二节点控制晶体管之间的多余空间，将第二电容C2的极板设置为L形。通过如上设置可以一定程度上缩短移位寄存器单元的横向宽度，优化纵向高度。

如图3所示，本公开至少一实施例所述的显示基板包括设置于所述基底上的扫描驱动电路和显示区域，所述扫描驱动电路包括多个移位寄存器单元；所述扫描驱动电路还包括第一电压信号线VGH、第二电压信号线VGL1、第一时钟信号线CB和第二时钟信号线CK；所述第一电压信号线VGH、所述第二电压信号线VGL1、所述第一时钟信号线CB和所述第二时钟信号线CK沿着第一方向延伸；所述显示区域包括至少一个驱动晶体管，所述驱动晶体管被配置为驱动发光元件进行显示；

所述多个移位寄存器单元中的至少一个移位寄存器单元包括输出电路O1和信号输出线EOUT；所述输出电路O1分别与所述第一电压信号线VGH、所述第二电压信号线VGL1和所述信号输出线EOUT耦接；所述信号输出线EOUT沿着第二方向延伸，所述第一方向与所述第二方向相交；

所述输出电路O1包括的晶体管设置于所述第一电压信号线VGH和所述第二电压信号线VGL1之间。

本公开至少一实施例所述的显示基板将输出电路O1设置于第一电压信号线VGH和第二电压信号线VGL1之间，使得在空间结构上，第一电压信号线VGH设置于输出电路O1远离显示区域的一侧，并所述第一电压信号线VGH与输出电路O1之间未设置其他信号线和其他晶体管包括的部件，所述第二电压信号线VGL1设置于输出电路O1靠近显示区域的一侧，所述第二电压信号线VGL1与所述输出电路O1之间未设置其他信号线和其他晶体管包括的部件，可以收窄第一电压信号线VGH到输出电路O1的距离，并收窄第二电压信号线VGL1到输出电路O1的距离，使得移位寄存器单元的横向宽度得到缩减。

在具体实施时，所述第一电压信号线VGH位于所述第二电压信号线VGL1远离显示区域的一侧。

在本公开至少一实施例中，所述第一电压信号线VGH提供第一电压给所述输出电路O1，所述第二电压信号线VGL1提供第二电压给所述输出电路O1，所述第一电压高于所述第二电压。

在具体实施时，所述第一电压可以为高电压Vgh，所述第二电压可以为低电压Vgl，但不以此为限。

可选的，所述输出电路可以包括输出晶体管和输出复位晶体管；

所述输出复位晶体管和所述输出晶体管沿着第一方向排列；

所述输出复位晶体管的第一电极与所述第一电压信号线耦接，所述输出晶体管的第一电极与所述第二电压信号线耦接。

如图3所示，所述输出电路O1包括输出复位晶体管T9和输出晶体管T10；

所述输出复位晶体管T9和所述输出晶体管T10从上至下依次排列，所述输出复位晶体管T9的第一电极S9与所述第一电压信号线VGH耦接，所述输出晶体管T10的第一电极S10与所述第二电压信号线VGL1耦接。

在本公开至少一实施例中，所述输出晶体管的第二电极和所述输出复位晶体管的第二电极都与所述信号输出线耦接；

所述信号输出线位于相邻的移位寄存器单元中的输出电路之间。

在具体实施时，所述输出晶体管和所述输出复位晶体管都与所述信号输出线耦接，则所述输出晶体管和所述输出复位晶体管应与所述信号输出线距离较近，本公开至少一实施例将信号输出线下移至相邻的移位寄存器单元中的输出电路之间，收窄移位寄存器单元的横向宽度。

在本公开至少一实施例中，输出复位晶体管T9用于提供无效的发光控制信号，输出晶体管T10用于提供有效的发光控制信号。

在本公开至少一实施例中，所述有效的发光控制信号可以为能够使得像素电路中的发光控制晶体管打开的电压信号(所述发光控制晶体管的栅极与所述发光控制线耦接)，所述无效的发光控制信号可以为能够使得所述发光控制晶体管关断的电压信号。

具体的，所述显示显示基板的显示区域包括多个子像素；所述多个子像素中的至少一个包括像素驱动电路；所述像素驱动电路包括驱动晶体管、栅线、发光控制线和数据线，所述驱动晶体管被配置为驱动发光元件进行显示；所述扫描驱动电路包括的多个移位寄存器单元与多条发光控制线一一对应，每个所述移位寄存器单元的信号输出线与对应的发光控制线耦接，用于为对应的发光控制线提供发光控制信号。

在本公开至少一实施例中，所述输出晶体管的有源层和所述输出复位晶体管的有源层由一个连续的第一半导体层形成；

所述第一半导体层与所述信号输出线沿第一方向排列。

在具体实施时，所述输出晶体管的有源层和所述输出复位晶体管的有源层可以由一个连续的第一半导体层形成，但不以此为限。

在本公开至少一实施例中，所述输出晶体管的有源层和所述输出复位晶体管的有源层可以由一个连续的第一半导体层形成；

所述输出复位晶体管的有源层包括沿第一方向相对设置的至少两个第一导电部分，以及至少一个第一沟道部分；每一所述第一沟道部分设置于两相邻的第一导电部分之间；

所述输出晶体管的有源层可以包括沿第一方向相对设置的至少两个第二导电部分，以及至少一个第二沟道部分；每一所述第二沟道部分设置于两相邻的所述第二导电部分之间；

所述输出复位晶体管的有源层中与所述输出晶体管的有源层距离最近的第一导电部分可以复用为所述输出晶体管中的第二导电部分，这样能够进一步缩小所述输出晶体管和输出复位晶体管的布局空间，有利于实现所述显示基板的窄边框化。

如图4所示，所述输出复位晶体管T9的有源层和所述输出晶体管T10的有源层可以由一个连续的第一半导体层10形成；

所述输出复位晶体管T9的有源层包括沿第一方向相对设置的第一个第一导电部分111、第二个第一导电部分112和第三个第一导电部分113，所述输出复位晶体管T9的有源层还包括第一个第一沟道部分121和第二个第一沟道部分122；

所述第一个第一沟道部分121设置于所述第一个第一导电部分111和所述第二个第一导电部分112之间，所述第二个第一沟道部分122设置于所述第二个第一导电部分112和所述第三个第一导电部分113之间；

所述第一导电部分113复用为所述输出晶体管T10的有源层包括的第一个第二导电部分；

所述输出晶体管T10的有源层还包括沿第一方向相对设置的第二个第二导电部分132和第三个第二导电部分133，所述输出晶体管T10的有源层还包括第一个第二沟道部分141和第二个第二沟道部分142；

所述第一个第二沟道部分141设置于第一个第二导电部分与第二个第二导电部分132之间，所述第二个第二沟道部分142设置于所述第二个第二导电部分132和第三个第二导电部分133之间。

在所述输出复位晶体管T9和所述输出晶体管T10中，每个晶体管的沟道部分两侧的导电部分，可以分别对应作为该晶体管的第一电极和第二电极，或者可以分别与该晶体管的第一电极和该晶体管的第二电极耦接，从而使得T9和T10可以通过第三个第一导电部分113实现电连接。

在制作所述第一半导体层11时，示例性的，可以先形成第一半导体材料层，然后在形成输出复位晶体管T9的栅极G9和输出晶体管T10的栅极G10之后，以输出复位晶体管T9的栅极G9和输出晶体管T10的栅极G10为掩膜，对第一半导体材料层中未被各晶体管的栅极覆盖的部分进行掺杂，使得所述第一半导体材料层中未被各晶体管的栅极覆盖的部分形成为所述导电部分，所述第一半导体材料层中被各晶体管覆盖的部分形成为所述沟道部分。

根据上述显示基板的具体结构可知，本公开至少一实施例所述的显示基板中，移位寄存器单元中的所述输出复位晶体管T9和输出晶体管T10能够沿着所述第一方向排列，缩小了移位寄存器单元在第二方向上占用的面积，从而使得所述显示基板更符合窄边框化的发展需求。

具体的，所述输出复位晶体管的栅极可以包括至少一个输出复位栅极图形，所述输出复位晶体管的第一电极包括至少一个第一电极图形，所述输出复位晶体管的第二电极包括至少一个第二电极图形；

所述输出复位栅极图形位于相邻的所述第一电极图形和所述第二电极图形之间；

所述第二电极图形、所述输出复位栅极图形和所述第一电极图形都沿着第二方向延伸；

所述第一方向与所述第二方向相交。

具体的，所述输出晶体管的栅极可以包括至少两个沿第一方向排列的输出栅极图形，所述输出晶体管的第一电极包括至少一个第三电极图形，所述输出晶体管的第二电极包括至少一个第四电极图形；

所述输出栅极图形位于相邻的所述第三电极图形和所述第四电极图形之间；

所述第四电极图形、所述输出栅极图形和所述第三电极图形都沿着第二方向延伸；

所述第一方向与所述第二方向相交；

所述输出复位晶体管中最靠近所述输出晶体管的栅极的所述第二电极图形复用为所述输出晶体管的第四电极图形。

在具体实施时，所述输出复位栅极图形的数量、所述第一电极图形的数量、所述第二电极图形的数量、所述输出栅极图形的数量、所述第三电极图形的数量和所述第四电极图形的数量可以根据实际需要设置。示例性的，如图5和图8所示，所述输出栅极图形的数量和所述输出复位栅极图形的数量可以为两个，第一电极图形的数量和第三电极图形的数量可以为一个，所述第二电极图形的数量和所述第四电极图形的数量可以为两个。

并且，由于所述输出晶体管的第二电极和输出复位晶体管的第二电极都与信号输出线耦接，因此，在布局输出晶体管和输出复位晶体管时，可以将所述输出复位晶体管中最靠近所述输出晶体管的栅极的所述第二电极图形复用为所述输出晶体管的第四电极图形，这样能够进一步缩小输出晶体管和输出复位晶体管的布局空间，有利于实现显示基板的窄边框化。

如图3和图5所示，在一些实施例中，所述输出复位晶体管T9的栅极G9可以包括：第一输出复位栅极图形G91和第二输出复位栅极图形G92；

所述输出晶体管T10的栅极G10可以包括：第一输出栅极图形G101和第二输出栅极图形G102；

第一输出复位栅极图形G91、第二输出复位栅极图形G92、所述第一输出栅极图形G101和所述第二输出栅极图形G102沿第一方向依次排列；

第一输出复位栅极图形G91、第二输出复位栅极图形G92、所述第一输出栅极图形G101和所述第二输出栅极图形G102都沿第二方向延伸，第二方向与第一方向相交；

所述第一输出复位栅极图形G91和所述第二输出复位栅极图形G92相互耦接，所述第一输出栅极图形G101和所述第二输出栅极图形G102相互耦接；

如图8所示，所述输出复位晶体管T9的第二电极D9包括第一个第二电极图形D91和第二个第二电极图形D92；

D91、S9和D92沿第一方向依次排列，并且，D91、S9和D92都沿第二方向延伸，S9与第一电压信号线VGH耦接；

D92复用为所述输出晶体管T10的第二电极D10中的第一个第四电极图形；

所述输出晶体管T10的第二电极D10还包括第二个第四电极图形D102；

D92、S10和D102沿第一方向依次排列；S10与第二电压信号线VGL1耦接；

如图3、图5、图8所示，G91在所述基底上的正投影设置于D91在基底上的正投影与S9在基底上的正投影之间，G92在所述基底上的正投影设置于S9在基底上的正投影与D92在基底上的正投影之间，G101在所述基底上的正投影在D92在基底上的正投影与S10在基底上的正投影之间，G102在所述基底上的正投影在S10在基底上的正投影与D102在基底上的正投影之间。

在本公开至少一实施例中，扫描驱动电路包括的至少一个移位寄存器单元在工作时，当T10开启时，所述移位寄存器单元持续输出低电压信号，为了保持T10的栅极接入的电压信号稳定，应避免T10的栅极G10与时钟信号线交叠，此处将G10设置为与第二电压信号线VGL1(VGL1为直流电压信号线)交叠，对T10的栅极G10接入的电压信号影响最小。

在具体实施时，所述输出复位晶体管的有源层可以包括沿第一方向相对设置的至少两个第一导电部分，以及至少一个第一沟道部分；每一所述第一沟道部分设置于两相邻的所述第一导电部分之间；

所述第一沟道部分与所述输出复位栅极图形一一对应，每个所述第一沟道部分在所述基底上的正投影，均位于对应的所述输出复位栅极图形在所述基底上的正投影的内部；

所述输出复位晶体管中的一部分所述第一导电部分与所述第一电极图形一一对应，所述第一电极图形在所述基底上的正投影，与对应的所述第一导电部分在所述基底上的正投影存在第一重叠区域，所述第一电极图形通过设置在所述第一重叠区域的至少一个第一过孔与对应的所述第一导电部分耦接；

所述输出复位晶体管中的另一部分所述第一导电部分与所述第二电极图形一一对应，所述第二电极图形在所述基底上的正投影，与对应的所述第一导电部分在所述基底上的正投影存在第二重叠区域，所述第二电极图形通过设置在所述第二重叠区域的至少一个第二过孔与对应的所述第一导电部分耦接。

在具体实施时，所述输出晶体管的有源层可以包括沿第一方向相对设置的至少两个第二导电部分，以及至少一个第二沟道部分；每一所述第二沟道部分设置于两相邻的所述第二导电部分之间；

所述第二沟道部分与所述输出栅极图形一一对应，每个所述第二沟道部分在所述基底上的正投影，均位于对应的所述输出栅极图形在所述基底上的正投影的内部；

所述输出晶体管中的一部分所述第二导电部分与所述第三电极图形一一对应，所述第三电极图形在所述基底上的正投影，与对应的所述第二导电部分在所述基底上的正投影存在第三重叠区域，所述第三电极图形通过设置在所述第三重叠区域的至少一个第三过孔与对应的所述第二导电部分耦接；

所述输出晶体管中的另一部分所述第二导电部分与所述第四电极图形一一对应，所述第四电极图形在所述基底上的正投影，与对应的所述第二导电部分在所述基底上的正投影存在第四重叠区域，所述第四电极图形通过设置在所述第四重叠区域的至少一个第四过孔与对应的所述第二导电部分耦接。

如图4、图5、图7和图8所示，第一个第一沟道部分121与第一输出复位栅极图形G91对应，第二个第一沟道部分122与第二输出复位栅极图形G92对应；

第一个第一沟道部分121在基底上的正投影，位于G91在基底上的正投影的内部；

第二个第一沟道部分122在基底上的正投影，位于G92在基底上的正投影的内部；

第一个第一导电部分111与第一个第二电极图形D91对应，第二个第一导电部分112与输出复位晶体管的第一电极S9对应，第三个第一导电部分113与第二个第二电极图形D92对应；

S9在基底上的正投影，与第二个第一导电部分112在基底上的正投影存在第一重叠区域，S9通过设置于所述第一重叠区域的至少一个第一过孔H1与第二个第一导电部分112耦接；

D91在基底上的正投影，与第一个第一导电部分111在基底上的正投影存在第一个第二重叠区域，D91通过设置于所述第一第二重叠区域中的至少一个第二过孔H2与第一个第一导电部分111耦接；

D92在基底上的正投影，与第三个第一导电部分113在基底上的正投影存在第二个第二重叠区域，D92通过设置于所述第二个第二重叠区域中的至少一个第二过孔H2与第三个第一导电部分113耦接；

第一个第二沟道部分141与第一输出栅极图形G101对应，第二个第二沟道部分142与第二输出栅极图形G102对应；

第一个第二沟道部分141在基底上的正投影，位于G101在基底上的正投影的内部；

第二个第二沟道部分142在基底上的正投影，位于G102在基底上的正投影的内部；

D92复用为第一个第四电极图形；第三个第一导电部分113复用为第一个第二导电部分；

第一个第二导电部分与第一个第四电极图形对应；

第二个第二导电部分132与输出晶体管的第一电极S10对应，第三个第二导电部分133与第二个第四电极图形D102对应；

S10在基底上的正投影，与第二个第二导电部分132在基底上的正投影存在第三重叠区域，S10通过设置于所述第三重叠区域的至少一个第三过孔H3与第二个第二导电部分132耦接；

D102在基底上的正投影，与第三个第二导电部分133在基底上的正投影存在第四重叠区域，D102通过设置于所述第四重叠区域中的至少一个第四过孔H4与第三个第二导电部分133耦接。

在本公开至少一实施例中，第一过孔的数量、第二过孔的数量、第三过孔的数量和第四过孔的数量可以根据实际需要设置。

上述实施例提供的显示基板中，利用第一半导体层10形成输出复位晶体管T9的有源层和输出晶体管T10的有源层，不仅使得T9和T10在第二方向上占用的空间较小，而且可以通过增加输出复位晶体管T9的有源层和输出晶体管T10的有源层在第一方向上的尺寸，来保证T9的沟道宽度和T10的沟道宽度，从而实现在保证T9的工作性能和T10的工作性能的情况下，缩小显示基板的边框宽度。

如图3、图4和图6所示，信号输出线EOUT在基底上的正投影在第n级移位寄存器单元中的第一半导体层10在基底上的正投影与第n+1级移位寄存器单元中的第一半导体层在基底上的正投影之间，第一半导体层10和信号输出线EOUT沿第一方向排列，可以收窄移位寄存器单元的横向宽度。

在本公开至少一实施例中，图4是图3中的有源层的示意图，图5是图3中的第一栅金属层的示意图，图6是图3中的第二栅金属层的示意图，图7是依次设置了有源层、第一栅金属层和第二栅金属层之后制作的过孔的示意图，图8是图3中的源漏金属层的示意图。

在具体实施时，在基底上依次设置有源层、第一栅金属层、第二栅金属层、过孔和源漏金属层，以形成显示基板。

在本公开至少一实施例中，所述至少一个移位寄存器单元除了包括输出晶体管和输出复位晶体管之外，还可以包括多个晶体管；每个晶体管的沟道部分两侧的导电部分，可以分别对应作为该晶体管的第一电极和第二电极，或者可以分别与该晶体管的第一电极和该晶体管的第二电极耦接。

在本公开至少一实施例中，如图3所示，所述第一电压信号线VGH的个数可以为一个；

如图1和图3所示，所述输出电路包括输出复位晶体管T9；所述至少一个移位寄存器单元还包括输出电容C3、第一晶体管T8和第二电容连接晶体管T5；

所述输出复位晶体管T9的第一电极、所述输出电容C3的第一极板、所述第一晶体管T8的第一电极和所述第二电容连接晶体管T5的第一电极都与所述第一电压信号线VGH耦接，以使得所述移位寄存器单元包括的各晶体管都与同一第一电压信号线VGH耦接，减少采用的信号线的个数。

在本公开至少一实施例中，通过将VGH设置于VGL1和VGL2之间，以使得第一电压信号线VGH能够同时为第二电容连接晶体管T5的第一电极和第一晶体管T8的第一电极提供第一电压信号，并使得所述第一电压信号线VGH能够为所述输出电容C3的第一极板进行充电。

如图3所示，所述显示基板还包括第三电压信号线VGL2，所述第一电压信号线VGH位于所述第二电压信号线VGL1与所述第三电压信号线VGL3之间。

如图3、图4、图7和图8所示，所述第二电容连接晶体管T5的第一电极S5通过第五连接过孔H85与信号线导电连接部L40耦接，所述信号线导电连接部L40与所述第一电压信号线VGH耦接，以使得所述第二电容连接晶体管T5的第一电极S5与所述第一电压信号线VGH耦接；

所述信号线导电连接部L40与所述第一电压信号线VGH包含于源漏金属层，所述第二电容连接晶体管T5的第一电极S5包含于有源层。

如图3、图4、图7和图8所示，所述至少一个移位寄存器单元还包括第一电容C1；

所述信号线导电连接部L40在基底上的正投影与第一电容C1的第一极板C1a在基底上的正投影部分重叠。

如图3、图6和图7所示，所述输出电容C3的第一极板C3a在所述基底上的正投影，与所述第一电压信号线VGH在所述基底上的正投影存在信号线重叠区域，所述输出电容C3的第一极板C3a通过设置在所述信号线重叠区域的至少一个信号线过孔H01与所述第一电压信号线VGH耦接。在本公开至少一实施例中，如图2所示，所述至少一个移位寄存器单元还可以包括输出电容C3和第一晶体管T8；

如图3、图6和图7所示，所述输出电容C3的第一极板C3a在所述基底上的正投影，与所述第一电压信号线VGH在所述基底上的正投影存在信号线重叠区域，所述输出电容C3的第一极板C3a通过设置在所述信号线重叠区域的至少一个信号线过孔H01与所述第一电压信号线VGH耦接；

所述第一晶体管T8位于所述第一电压信号线VGH远离所述输出复位晶体管T9的一侧；

如图8所示，所述至少一个移位寄存器单元还包括与所述第一晶体管T8的第二电极D8耦接的极板导电连接部71；

如图3、图4、图7和图8所示，所述第一晶体管T8的第二电极D8通过第一连接过孔H81与所述极板导电连接部71耦接；

如图3、图5、图7和图8所示，所述极板导电连接部71在所述基底上的正投影，与所述输出电容C3的第二极板C3b在所述基底上的正投影存在极板重叠区域，所述极板导电连接部71通过设置于所述极板重叠区域的至少一个极板过孔H02与所述输出电容C3的第二极板C3b耦接；

所述第一晶体管T8的第一电极S8与所述第一电压信号线VGH耦接。

在具体实施时，如图7所示，所述第一晶体管T8的第一电极S8通过第二连接过孔H82与所述第一电压信号线VGH耦接。

在本公开至少一实施例中，将T8移至第一电压信号线VGH远离第二电压信号线VGL1的一侧，并将输出电容C3的极板在基底上的正投影设置为与第一电压信号线VGH在基底上的正投影部分重叠，以缩减第一晶体管T8的第一电极S8与第一电压信号线VGH之间的距离，缩减第一晶体管T8的第二电极D8与所述输出电容C3的第二极板C3b之间的距离，使得T8可以方便的分别耦接至第一电压信号线VGH和输出电容C3的第二极板C3b，使得空间紧凑，布局更为合理。

在优选情况下，所述第一晶体管T8的第一电极S8在基底上的正投影与所述第一电压信号线VGH在基底上的正投影之间在第二方向上的最大距离小于第一预定距离，所述第一晶体管T8的第二电极D8在基底上的正投影与所述输出电容C3的第二极板C3b在基底上的正投影之间在第二方向上的最大距离小于第二预定距离，以使得第一晶体管T8靠近第一电压信号线VGH和输出电容C3，缩短移位寄存器单元的横向宽度，利于实现窄边框。

在本公开至少一实施例中，所述第一预定距离和所述第二预定距离可以根据实际情况选定，例如，所述第一预定距离可以大于或等于20um(微米)而小于或等于30um，所述第二预定距离可以大于或等于25um(微米)而小于或等于35um。

在本公开至少一实施例中，S8和D8设置于有源层，如图4所示，所述第一个第三导电部分211用作所述第一晶体管T8的第一电极S8，所述第二个第三导电部分212用作所述第一晶体管T8的第二电极D8。

在本公开至少一实施例中，所述第一晶体管T8的第一电极S8在基底上的正投影与所述第一电压信号线VGH在基底上的正投影之间在第二方向上的最大距离指的是：所述第一晶体管T8的第一电极S8在基底上的正投影的边缘线上的任一点，与所述第一电压信号线VGH在基底上的正投影的边缘线之间，沿第二方向上的最大距离；

所述第一晶体管T8的第二电极D8在基底上的正投影与所述输出电容C3的第二极板C3b在基底上的正投影之间在第二方向上的最大距离指的是：所述第一晶体管T8的第二电极D8在基底上的正投影的边缘线上的任一点，与所述输出电容C3的第二极板C3b在基底上的正投影的边缘线之间，沿第二方向上的最大距离。

在图10A中，仅绘制出了图4中的第二半导体层(所述第二半导体层包括第一个第三导电部分211和第二个第三导电部分212)在基板上的正投影和所述第一电压信号线VGH在基板上的正投影；

在图10B中，仅绘制出了图4中的第二半导体层(所述第二半导体层包括第一个第三导电部分211和第二个第三导电部分212)在基板上的正投影和所述输出电容C3的第二极板的正投影在基底上的正投影；

在图10A和图10B中，标号为X1的是所述第一晶体管T8的第一电极S8在基底上的正投影的边缘线，标号为X2的是所述第一电压信号线VGH在基底上的正投影的边缘线，标号为X3的是所述第一晶体管T8的第二电极D8在基底上的正投影的边缘线，标号为X4的是所述输出电容C3的第二极板C3b在基底上的正投影的边缘线。

在图10A中，标号为d1的为所述第一晶体管T8的第一电极S8在基底上的正投影与所述第一电压信号线VGH在基底上的正投影之间在第二方向上的最大距离。

在图10B中，标号为d2的为所述第一晶体管T8的第二电极D8在基底上的正投影与所述输出电容C3的第二极板C3b在基底上的正投影之间在第二方向上的最大距离。

具体的，如图5所示，所述输出复位晶体管T9的栅极G9包括的第一输出复位栅极图形G91和第二输出复位栅极图形G92与所述输出电容C3的第二极板C3b耦接；

如图3和图6所示，所述输出电容C3的第一极板C3a在所述基底上的正投影与所述输出电容C3的第二极板C3b在所述基底上的正投影至少部分重叠。

在具体实施时，所述显示基板还可以包括第三电压信号线；所述第三电压信号线位于所述第一晶体管远离所述第一电压信号线的一侧；

所述第三电压信号线沿第一方向延伸。

在本公开至少一实施例中，所述第三电压信号线可以为低电压信号线，第三电压信号线提供的低电压可以与第一电压信号线提供的低电压相同，但不以此为限。

具体的，第一晶体管可以设置于第一电压信号线和第三电压信号线之间。

在本公开至少一实施例中，如图3所示，所述至少一个移位寄存器单元还可以包括第二晶体管T7；

如图4所示，所述第一晶体管T8的有源层和所述第二晶体管T7的有源层由一个连续的第二半导体层20形成；所述第二半导体层20沿第一方向延伸；

所述第一晶体管T8的有源层包括沿第一方向依次设置的第一个第三导电部分211、第三沟道部分221和第二个第三导电部分212；

所述第二个第三导电部分212复用为第一个第四导电部分；

所述第二晶体管T7的有源层包括沿第一方向依次设置的所述第一个第四导电部分、第四沟道部分241和第二个第四导电部分232；

如图3和图8所示，所述第一晶体管T8的第二电极D8复用为所述第二晶体管T7的第一电极S7。

在本公开至少一实施例中，所述第一个第三导电部分211用作所述第一晶体管T8的第一电极S8，所述第二个第三导电部分212用作所述第一晶体管T8的第二电极D8；第二个第四导电部分232用作所述第二晶体管T7的第二电极D7。

在本公开至少一实施例中，T7设置于T8与C1之间，并T8的第二电极S8复用为T7的第二电极，以在收窄移位寄存器单元的横向宽度的同时，减小移位寄存器单元的纵向高度。

可选的，所述至少一个移位寄存器单元还可以包括第一电容，以及，与所述第一电容的第二极板耦接的晶体管；

所述第一电容和所述与所述第一电容的第二极板耦接的晶体管都设置于所述第一电压信号线远离所述第二电压信号线的一侧；

所述与所述第一电容的第二极板耦接的晶体管的栅极在基底上的正投影与所述第一电压信号线在基底上的正投影之间在第二方向上的最大距离小于第三预定距离。

在具体实施时，由于与所述第一电容的第二极板耦接的晶体管也与第一电压信号线耦接，因此与所述第一电容的第二极板耦接的晶体管的位置以靠近第一电压信号线为宜，本公开至少一实施例将所述与所述第一电容的第二极板耦接的晶体管的栅极在基底上的正投影与所述第一电压信号线在基底上的正投影之间在第二方向上的最大距离设置为小于第三预定距离，以收窄移位寄存器单元的横向宽度。

在本公开至少一实施例中，所述第三预定距离可以根据实际情况选定，例如，所述第三预定距离大于或等于30um(微米)而小于或等于40um。

在本公开至少一实施例中，与所述第一电容的第二极板耦接的晶体管的栅极在基底上的正投影与所述第一电压信号线在基底上的正投影之间在第二方向上的最大距离指的是：与所述第一电容的第二极板耦接的晶体管的栅极在基底上的正投影的边缘线的任一点，与第一电压信号线在基底上的正投影的边缘线之间，沿第二方向上的最大距离。

具体的，如图1和图3所示，所述与所述第一电容C1的第二极板C1b耦接的晶体管可以包括第一电容连接晶体管T6和第二电容连接晶体管T5；

如图3和图5所示，所述第一电容连接晶体管T6的栅极G6和所述第二电容连接晶体管T5的栅极G5分别与所述第一电容C1的第二极板C1b耦接；

如图3、图7和图8所示，所述至少一个移位寄存器单元还包括与所述第一电容连接晶体管T6的第二电极D6耦接的第一导电连接部L1，所述第一导电连接部L1在所述基底上的正投影与所述第一电容C1的第一极板C1a在所述基底上的正投影之间存在第五重叠区域，所述第一导电连接部L1通过设置于所述第五重叠区域的至少一个第五过孔H5与所述第一电容C1的第一极板C1a耦接。

在本公开至少一实施例中，所述第一电容连接晶体管T6的第二电极S6通过第三连接过孔H83与所述第一导电连接部L1耦接。

可选的，所述第一导电连接部L1可以为L形，但不以此为限。

在图10C中，仅示出了T5的栅极G5、T6的栅极G6、C1的第二极板C1b和第五导电连接部L5在基底上的正投影，以及，第一电压信号线VGH在基底上的正投影；

在图10C中，标示为X2的是所述第一电压信号线VGH在基底上的正投影的边缘线，标号为X5的是G5在基底上的正投影的边缘线，标号为X6的是G5在基底上的正投影的边缘线；

如图10C所示，标号为d3的是T5的栅极G5在基底上的正投影，与VGH在基底上的正投影之间，在第二方向上的最大距离；

标号为d4的是T6的栅极G6在基底上的正投影，与VGH在基底上的正投影之间，在第二方向上的最大距离。

在本公开至少一实施例中，如图1和图3所示，所述至少一个移位寄存器单元还可以包括第二晶体管T7；

如图3、图5、图7和图8所示，所述至少一个移位寄存器单元还包括与所述第二晶体管T7的栅极G7耦接的栅极连接导电部51，以及，与所述第一电容连接晶体管T6的第一电极S6耦接的第一电极连接导电部52；

所述栅极连接导电部与51与所述第一电极连接导电部52之间存在连接重叠区域；

所述栅极连接导电部51通过设置于所述连接重叠区域的电极连接过孔H05与所述第一电极连接导电部52耦接，以使得所述第二晶体管T7的栅极G7与所述第一电容连接晶体管T6的第一电极S6耦接。

在本公开至少一实施例中，所述第一电容连接晶体管T6的第一电极S6通过第四连接过孔H84与所述第一电极连接导电部52耦接；

所述第二晶体管T7的第二电极D7与所述第一导电连接部L1耦接。

具体的，如图3所示，所述第二电容连接晶体管T5的第一电极S5可以与所述第一电压信号线VGH耦接；

如图3和图10C所示，所述第一电容连接晶体管T6的栅极G6在基底上的正投影与所述第一电压信号线VGH在基底上的正投影之间在第二方向上的最大距离d32，小于所述第二电容连接晶体管T5的栅极在基底上的正投影与所述第一电压信号线VGH在基底上的正投影之间在第二方向上的最大距离d31，也即T5设置于T6远离所述第一电压信号线VGH的一侧。

在本公开至少一实施例中，如图3、图4、图7和图8所示，所述第二电容连接晶体管T5的第一电极S5通过第五连接过孔H85与信号线导电连接部L40耦接，所述信号线导电连接部L40与所述第一电压信号线VGH耦接，以使得所述第二电容连接晶体管T5的第一电极S5与所述第一电压信号线VGH耦接。

可选的，所述信号线导电连接部L40可以为L形。

在本公开至少一实施例中，所述信号线导电连接部L40在基底上的正投影与所述第一电容C1的第一极板C1a在基底上的正投影部分重叠。

在优选情况下，如图5所示，所述第一电容连接晶体管T6的栅极G6与所述第二电容连接晶体管T5的栅极G5之间在第二方向上的最长距离小于第四预定距离；

如图3所示，所述第一电容C1的第一极板C1a在所述基底上的正投影在所述第一电容C1的第二极板C1b在所述基底上的正投影之内；

如图6所示，所述第一电容C1的第一极板C1a为L形。

在本公开至少一实施例中，将T5和T6设置为距离较近，以能够调整C1的极板的形状，将C1的第一极板C1a设置为L形，充分利用了T5的栅极和第二导电连接部之间的走线空间，以使得布局更加合理，有效收窄移位寄存器单元的横向宽度，并减小移位寄存器单元的纵向高度。

在本公开至少一实施例中，所述第四预定距离可以根据实际情况选定，例如，所述第四预定距离大于或等于20um(微米)而小于或等于30um。

在本公开至少一实施例中，所述第一电容连接晶体管T6的栅极G6与所述第二电容连接晶体管T5的栅极G5之间在第二方向上的最长距离指的是：G5的边缘线上的任一点与G6的边缘线在第二方向上的最大距离，如图10C所示，标示为d4的为G5的边缘线上的任一点与G6的边缘线在第二方向上的最大距离。

在具体实施时，如图1所示，所述移位寄存器单元可以包括第一晶体管T8和第二晶体管T7；

如图9所示，在图6的基础上，所述第一电容C1的第一极板C1a包括第一水平极板部C1a1和第一竖直极板部C1a2；

如图3和图9所示，所述第二电容连接晶体管T5的栅极G5在所述基底上的正投影和所述第一水平极板部C1a1在所述基底上的正投影沿第一方向排列；

第一晶体管T8的栅极G8在所述基底上的正投影、第二晶体管T7的栅极G7在所述基底上的正投影和所述第一竖直极板部C1a2在所述基底上的正投影沿第一方向排列；

所述第一竖直极板部C1a2在所述基底上的正投影，位于所述第一电容连接晶体管T6的第二电极D6在所述基底上的正投影和所述第二电容连接晶体管T5的第一电极S5在所述基底上的正投影之间；

所述第二晶体管T7的第一电极S7与输出电容C3的第二极板C3b耦接。

在本公开至少一实施例中，利用T5和T6之间的空间，以及T5的栅极和第二导电连接部之间的空间设置C1，并将C1的极板设置为L形，以合理布局。

在本公开至少一实施例中，所述第二晶体管T7的第二电极D7通过第六连接过孔H86与所述第一导电连接部L1耦接，以使得所述第二晶体管T7的第二电极D7与所述第一电容连接晶体管T6的第二电极D6耦接。

可选的，如图1所示，所述至少一个移位寄存器单元还可以包括第一节点控制晶体管T2和第二电容C2；

如图5所示，所述第一节点控制晶体管T2的栅极包括的第一栅极图形G21和第二栅极图形G22分别与所述第二电容C2的第二极板C2b耦接；

如图3、图5和图6所示，所述第二电容C2的第一极板C2a在所述基底上的正投影在所述第二电容C2的第二极板C2b在所述基底上的正投影之内；

所述第二电容C2的第一极板C2a为L形；

如图9所示，在图6的基础上，所述第二电容C2的第一极板C2a包括第二水平极板部C2a1；

所述第一节点控制晶体管T2的栅极G2在所述基底上的正投影，与所述第二水平极板部C2a1在所述基底上的正投影沿第一方向排列。

在本公开至少一实施例中，将C2的极板设置为L形，利用第n级移位寄存器单元中的T2与第n+1级移位寄存器单元中的第二节点控制晶体管之间的空间放置C2的极板包括的水平极板部，以收窄移位寄存器单元的横向宽度。

在本公开至少一实施例中，如图3和图8所示，所述扫描驱动电路还包括第三电压信号线VGL2；所述第三电压信号线VGL2沿第一方向延伸；

所述第一节点控制晶体管T2位于所述第二电容连接晶体管T5远离所述第一电压信号线VGH的一侧；所述第一节点控制晶体管T2位于所述第三电压信号线VGL2与所述第一电压信号线VGH之间；

如图9所示，所述第二电容C2的第一极板C2a还包括与所述第二水平极板部C2a1耦接的第二竖直极板部C2a2；所述第二竖直极板部C2a2在所述基底上的正投影与所述第三电压信号线VGL2在所述基底上的正投影部分重叠。

具体的，C2的极板被设置为L形，C2的第二竖直极板部C2a2在所述基底上的正投影与所述第三电压信号线VGL2在所述基底上的正投影部分重叠，以减小移位寄存器单元的纵向高度。

如图3、图4和图9所示，T2的第二有源图形A2在基底上的正投影与所述第二水平极板部C2a1在所述基底上的正投影沿第一方向依次排列，利用第n级移位寄存器单元中的A2与第n+1级移位寄存器单元之间的空间设置C2的水平极板部。

如图1和图3所示，所述第一时钟信号线CB位于所述第三电压信号线VGL2远离所述第一电压信号线VGH的一侧；

所述输出电路包括输出晶体管T10；如图5所示，所述至少一个移位寄存器单元还包括设置于所述输出晶体管T10的栅极G10与所述第二电容C2的第二极板C2b之间的第二导电连接部L2；所述第二导电连接部L2分别与所述输出晶体管T10的栅极G10和所述第二电容C2的第二极板C2b耦接；

所述至少一个移位寄存器单元还包括与所述第二电容C2的第一极板C2a耦接的第三导电连接部L3；

如图3和图7所示，所述第三导电连接部L3在所述基底上的正投影与第一时钟信号线CB在所述基底上的正投影存在第六重叠区域，所述第一时钟信号线CB通过设置于所述第六重叠区域的至少一第六过孔H6与所述第二电容C2的第一极板C2a耦接。

可选的，所述第二导电连接部L2可以沿第二方向延伸，用于耦接所述输出晶体管T10的栅极G10和所述第二电容C2的第二极板C2b；

所述第三导电连接部L3可以沿第二方向延伸，所述第三导电连接部L3通过第六过孔H6与所述第二电容C2的第一极板C2a耦接。

具体的，如图3和图4所示，所述第一电容连接晶体管T6包括第一有源图形A1；所述第一有源图形A1沿第一方向延伸；

所述第一有源图形包括A1沿第一方向相对设置的第一个第一电容连接导电部分L111和第二个第一电容连接导电部分L112，以及位于所述第一个第一电容连接导电部分L111和第二个第一电容连接导电部分L112之间的第一电容连接沟道部分L12。

在本公开至少一实施例中，所述第一个第一电容连接导电部分L111用作所述第一电容连接晶体管T6的第一电极S6，所述第二个第一电容连接导电部分L112用作所述第一电容连接晶体管T6的第二电极D6。

可选的，T6的第一有源图形A1沿第一方向延伸，并T6设置于T5和VGH之间，以能够收窄移位寄存器单元的横向宽度。

在具体实施时，如图1和图3所示，所述至少一个移位寄存器单元可以包括第二晶体管T7；

所述第二晶体管T7的第二电极D7与所述第一导电连接部L1耦接。

如图3、图7和图8所示，所述第二晶体管T7的第二电极D7通过第六连接过孔H86与所述第一导电连接部L1耦接。

具体的，如图4所示，所述第一节点控制晶体管T2可以包括第二有源图形A2；所述第二有源图形A2可以为U形；

所述第二有源图形A2包括第一个第一节点控制沟道部分A211、第二个第一节点控制沟道部分A212、第一个第一节点控制导电部分A221，以及，第二个第一节点控制导电部分A222；

如图5所示，所述第一节点控制晶体管T2的栅极包括相互耦接的第一栅极图形G21和第二栅极图形G22；

所述第一栅极图形G21与所述第一个第一节点控制沟道部分A211对应，所述第二栅极图形G22与所述第二个第一节点控制沟道部分A212对应；

如图3和图4所示，所述第一个第一节点控制导电部分A221用作所述第一节点控制晶体管T2的第二电极D2，所述第二个第一节点控制导电部分A222用作所述第一节点控制晶体管T2的第一电极S2。

如图3和图4所示，所述第一节点控制晶体管T2的有源图形设置为U形结构，以使得T2形成为双栅结构。双栅结构设计的目的在于：在第二阶段P2，扫描驱动电路包括的移位寄存器单元输出高电压信号Vgh时，T10应完全关闭，而T10的栅极接入的高电平由T5的源极输入。因此，在第二阶段P2，应务必保证T5打开，即需要使得第二节点N2的电位为低电压；而在第二阶段P2，T2栅极的电位为高电压，为保证T2不漏电造成第二节点N2电位升高，因此将T2设置为采用双栅设计，使得T2更容易关断。

由于在实际生产曝光中，如果将T2的有源图形设置为不带缺角的U字形，会在曝光后沉积金属，会使得该U字形的有源图形为V字形。因此，在实际产品中，考虑到实际生产曝光过程，U字形的有源图形内侧在两个直角部分挖了一小部分进行补偿，尽量使实际图案为U字形，不对T2的宽长比产生影响。

在本公开至少一实施例中，如图1和图3所示，所述至少一个移位寄存器单元还可以包括第二节点控制晶体管T3；所述至少一个移位寄存器单元包括第二电容连接晶体管T5；

如图4和图8所示，所述第二节点控制晶体管T3的第二电极D3与所述第一节点控制晶体管T2的第二电极D2之间通过第四导电连接部L4耦接；

如图3、图4、图5和图8所示，所述至少一个移位寄存器单元还包括与所述第二电容连接晶体管T5的栅极G5耦接的第五导电连接部L5；所述第五导电连接部L5在所述基底上的正投影与所述第四导电连接部L4在所述基底上的正投影之间存在第七重叠区域；

所述第五导电连接部L5通过设置于所述第七重叠区域的第七过孔H7与所述第四导电连接部L4耦接。

在具体实施时，如图3、图4、图7和图8所示，所述第二节点控制晶体管T3的第二电极D3通过第七连接过孔H87与所述第四导电连接部L4耦接，所述第一节点控制晶体管T2的第二电极D2通过第八连接过孔H88与所述第四导电连接部L4耦接，以使得所述第二节点控制晶体管T3的第二电极D3与所述第一节点控制晶体管T2的第二电极D2耦接。

在本公开至少一实施例中，所述第四导电连接部L4可以沿第一方向延伸，以减小移位寄存器单元的横向宽度。

在具体实施时，如图1和图3所示，所述显示基板还可以包括第三电压信号线VGL2；所述第三电压信号线VGL2设置于所述第二节点控制晶体管T3远离所述第一电压信号线VGH的一侧；

如图3、图4和图5所示，所述第一节点控制晶体管T2的第一电极S2与第六导电连接部L6耦接；所述第二节点控制晶体管T3的栅极G3与第七导电连接部L7耦接；

所述第六导电连接部L6在所述基底上的正投影与所述第七导电连接部L7在所述基底上的正投影之间存在第八重叠区域，所述第六导电连接部L6通过设置于所述第八重叠区域之内的第八过孔H8与所述第七导电连接部L7耦接；

所述第二节点控制晶体管T3的第一电极S3与所述第三电压信号线VGL2耦接。

如图3和图7所示，所述第一节点控制晶体管T2的第一电极S2通过第九连接过孔H89与所述第六导电连接部L6耦接，所述第六导电连接部L6可以沿第一方向延伸，以收窄移位寄存器单元的横向宽度。

如图5所示，所述第二节点控制晶体管T3的栅极G3与第七导连接部L7耦接，第六导电连接部L6通过设置于第八重叠区域的第八过孔H8与第七导电连接部L7耦接，以使得所述第一节点控制晶体管T2的第一电极S2与所述第二节点控制晶体管T3的栅极G3耦接。

如图4所示，所述第二节点控制晶体管T3包括第三有源图形A3，所述第三有源图形包括沿第一方向依次排列的第一控制导电部分A311、控制沟道部分A32和第二控制导电部分A312；

所述第一控制导电部分A311用作T3的第一电极S3，所述第二控制导电部分A312用作T3的第二电极D3。

如图5所示，所述第二节点控制晶体管T3的栅极G3还与第八导电连接部L8耦接；如图3所示，所述第八导电连接部L8在所述基底上的正投影与所述第二时钟信号线CK在所述基底上的正投影之前存在第九重叠区域，如图7所示，所述第八导电连接部L8通过设置于所述第九重叠区域的第九过孔H9与所述第二时钟信号线CK耦接。

由于T3的栅极与第二时钟信号线CK耦接，因此可以将T3的栅极设置为与第二时钟信号线CK距离较近，以合理布局。

具体的，如图1和图3所示，所述扫描驱动电路可以包括第一时钟信号线CB和第三电压信号线VGL2；所述第一时钟信号线CB和所述第三电压信号线VGL2沿第一方向延伸；

所述第二时钟信号线CK设置于所述第一时钟信号线CB与所述第三电压信号线VGL2之间。

可选的，第一时钟信号线也可以设置于所述第二时钟信号线与所述第三电压信号线之间。

在具体实施时，如图1和图3所示，所述至少一个移位寄存器单元还可以包括输入晶体管T1；

如图5所示，所述输入晶体管T1的栅极G1与所述第七导电连接部L7耦接；如图3所示，所述输入晶体管T1的第一电极S1与输入信号端E1耦接；

所述输入晶体管T1的第二电极D1与第九导电连接部L9耦接，所述第九导电连接部L9在所述基底上的正投影与所述第二电容C2的第二极板C2b在所述基底上的正投影之间存在第十重叠区域，所述第九导电连接部L9通过设置于所述第十重叠区域的第十过孔H10与所述第二电容C2的第二极板C2b耦接。

如图3、图4、图6、图7和图8所示，所述输入晶体管T1的第一电极S1通过第九连接过孔H89与输入导电连接部L70耦接，所述输入导电连接部L70通过第十连接过孔H810与所述输入信号端E1耦接，以使得所述输入晶体管T1的第一电极S1与输入信号端E1耦接；

如图3、图4、图6、图7和图8所示，所述输入晶体管T1的第二电极D1与第九导电连接部L9耦接，所述第九导电连接部L9通过设置于所述第十重叠区域的第十过孔H10与所述第二电容C2的第二极板C2b耦接，以使得所述输入晶体管T1的第二电极D1与所述第二电容C2的第二极板C2b耦接；

在本公开至少一实施例中，第九导电连接部L9可以沿第一方向延伸，以收窄移位寄存器单元的横向宽度。

在本公开至少一实施例中，如图1和图3所示，所述至少一个移位寄存器单元还可以包括第三节点控制晶体管T4；

如图5所示，所述第三节点控制晶体管T4的栅极G4与第十导电连接部L10耦接；

如图3和图7所示，所述第十导电连接部L10在所述基底上的正投影与第一时钟信号线CB在所述基底上的正投影之间存在第十一重叠区域，所述第十导电连接部L10通过设置于所述第十一重叠区域的第十一过孔H11与所述第一时钟信号线CB耦接。

可选的，所述第十导电连接部L10可以沿第二方向排列，但不以此为限。

具体的，如图1和图3所示，所述至少一个移位寄存器包括第二晶体管T7；

如图5所示，所述第三节点控制晶体管T4的栅极G4与所述第二晶体管T7的栅极G7耦接。

由于T4的栅极G4和T7的栅极G7之间需要耦接，因此在布局时，可以将T4和T7设置为相互距离较近。

在本公开至少一实施例中，如图1和图3所示，所述至少一个移位寄存器单元可以包括第二电容连接晶体管T5；

如图4所示，所述输入晶体管T1的有源层、所述第三节点控制晶体管T4的有源层和所述第二电容连接晶体管T5的有源层可以由一个连续的第三半导体层30形成；

所述输入晶体管T1的有源层包括沿第一方向依次设置的第一个第五导电部分311、第五沟道部分32和第二个第五导电部分312；

所述第二个第五导电部分312复用为第一个第六导电部分；

所述第三节点控制晶体管T4的有源层包括沿第一方向依次设置的第一个第六导电部分、第六沟道部分34和第二个第六导电部分332；

所述第二个第六导电部分332复用为第一个第七导电部分；

所述第二电容连接晶体管T5的有源层包括沿第一方向依次设置的第一个第七导电部分、第七沟道部分36和第二个第七导电部分352。

在本公开至少一实施例中，如图3和图4所示，所述第一个第五导电部分311用作输入晶体管T1的第一电极S1，所述第二个第五导电部分312用作输入晶体管T1的第二电极D1，所述第二个第六导电部分332用作所述第三节点控制晶体管T4的第一电极S4，所述第二个第七导电部分352用作所述第二电容连接晶体管T5的第一电极S5；

并且，如图3所示，输入晶体管T1的第二电极D1复用为所述第三节点控制晶体管T4的第二电极D4，所述第三节点控制晶体管T4的第一电极S4复用为所述第二电容连接晶体管T5的第二电极D5。也即，在本公开至少一实施例所述的显示基板中，在输入晶体管T1、所述第三节点控制晶体管T4和所述第二电容连接晶体管T5中，相邻的晶体管之间能够通过第三半导体层30包括的导电部分直接耦接，缩小了T1、T4和T5在第一方向上占用的面积。

具体的，所述扫描驱动电路还可以包括第三电压信号线；

所述第三电压信号线、所述第一时钟信号线和所述第二时钟信号线都沿第一方向延伸；

所述第三电压信号线在所述基底上的正投影、所述第一时钟信号线在所述基底上的正投影和所述第二时钟信号线在所述基底上的正投影，都位于所述移位寄存器单元在所述基底上的正投影远离所述显示基板的显示区域的一侧；

所述信号输出线沿着第二方向延伸，所述第一方向与所述第二方向相交。

具体地，所述第一时钟信号线、所述第二时钟信号线和所述第三电压信号线的具体位置可根据实际需要设置，示例性的，可将所述第一时钟信号线、所述第二时钟信号线和所述第三电压信号线均设置在所述显示基板的边缘处，即使得所述第三电压信号线在所述基底上的正投影、所述第一时钟信号线在所述基底上的正投影和所述第二时钟信号线在所述基底上的正投影，都位于所述移位寄存器单元在所述基底上的正投影远离所述显示基板的显示区域的一侧，这样在布局所述移位寄存器单元时，能够避免所述移位寄存器单元中的各晶体管与所述第一时钟信号线、所述第二时钟信号线和所述第三电压信号线产生过多的交叠，从而更有利于提升所述移位寄存器单元的工作性能。

另外，通过设置所述第一时钟信号线、所述第二时钟信号线和所述第三电压信号线均沿所述第一方向延伸，更有利于所述显示基板实现窄边框化。

在具体实施时，所述第一时钟信号线输出的第一时钟信号和所述第二时钟信号线输出的第二时钟信号的相位可以相反，但不以此为限。

在具体实施时，如图1和图3所示，所述扫描驱动电路可以包括第一电压信号线VGH、第二电压信号线VGL1、第三电压信号线VGL2、第一时钟信号线CB、和第二时钟信号线CK；所述至少一个移位寄存器单元还可以包括信号输出线EOUT、输出电容C3、第一电容C1、第二电容C2、输出复位晶体管T9、输出晶体管T10、第一晶体管T8、第二晶体管T7、第一电容连接晶体管T6、第二电容连接晶体管T5、第一节点控制晶体管T2、第二节点控制晶体管T3、输入晶体管T1、第三节点控制晶体管T4；

所述输出复位晶体管T9和所述输出晶体管T10沿着第一方向排列；

所述输出复位晶体管T9的第一电极S9与所述第一电压信号线VGH耦接，所述输出晶体管T10的第一电极S10与所述第二电压信号线VGL1耦接；

所述输出晶体管T10和所述信号输出线EOUT沿着第一方向排列，所述输出复位晶体管T9的第二电极D9和所述输出晶体管T10的第二电极D10都与所述信号输出线EOUT耦接；

所述信号输出线EOUT沿着第二方向延伸，所述第一方向与所述第二方向相交；

所述第一晶体管T8的第二电极D8与所述输出电容C3的第二极板C3b耦接，所述第一晶体管T8的第一电极S8与所述第一电压信号线VGH耦接，所述第一晶体管T8的栅极G8与所述第三节点控制晶体管T4的第二电极D4耦接；

所述第二晶体管T7的第二电极D7与所述第一电容C1的第一极板C1a耦接，所述第二晶体管T7的第一电极S7与输出电容C3的第二极板C3b耦接，所述第二晶体管T7的栅极G7与所述第三节点控制晶体管T4的栅极G4耦接；

所述第一电容连接晶体管T6的栅极G6和所述第二电容连接晶体管T5的栅极G5分别与所述第一电容C1的第二极板C1b耦接；所述第一电容连接晶体管T6的第二电极D6与所述第一电容C1的第一极板C1a耦接；所述第一电容连接晶体管T6的第一电极S6与第二晶体管T7的栅极G7耦接；

所述第二电容连接晶体管T5的第一电极S5与所述第一电压信号线VGH耦接；所述第二电容连接晶体管T5的栅极G5与所述第二节点控制晶体管T3的第二电极D3耦接；所述第二电容连接晶体管T5的第二电极D5与所述第三节点控制晶体管T4的第一电极S4耦接；

所述第一节点控制晶体管T2的第一电极S2与所述第二节点控制晶体管T3的栅极G3耦接；所述第一节点控制晶体管T2的栅极G2与所述第二电容C2的第二极板C2b耦接；

所述第二节点控制晶体管T3的第二电极D3与所述第一节点控制晶体管T2的第二电极D2耦接；所述第二节点控制晶体管T3的栅极G3与所述第二时钟信号线CK耦接；所述第二节点控制晶体管T3的第一电极S3与所述第三电压信号线VGL2耦接；

所述输入晶体管T1的栅极G1与所述第二节点控制晶体管T3的栅极G3耦接；所述输入晶体管T1的第一电极S1与输入信号端E1耦接；所述输入晶体管T1的第二电极D1与所述第二电容C2的第二极板C2b耦接；

所述第三节点控制晶体管T4的栅极G4与所述第一时钟信号线CB耦接；

所述输出电容C3的第一极板C3a与所述第一电压信号线VGH耦接，所述输出电容C3的第二极板C3b与所述输出复位晶体管T9的栅极G9耦接；

所述第二电容C2的第二极板C2b与所述输出晶体管T10的栅极G10耦接，所述第二电容C2的第一极板C2a与所述第一时钟信号线CB耦接；

所述输出复位晶体管T9的第二电极D9和所述输出晶体管T10的第二电极D10都与所述信号输出线EOUT耦接。

在本公开至少一实施例中，沿靠近所述显示区域的方向，所述第一时钟信号线、所述第二时钟信号线和所述第三电压信号线依次排列；或者，沿靠近所述显示区域的方向，所述第二时钟信号线、所述第一时钟信号线和所述第三电压信号线依次排列。

如图9所示，在图6的基础上，所述第一电容C1的第一极板C1a可以包括第一水平极板部C1a1和第一竖直极板部C1a2；

如图3所示，所述输出复位晶体管T9和所述输出晶体管T10设置于所述第一电压信号线VGH和所述第二电压信号线VGL1之间；沿着所述第一方向，所述输出复位晶体管T9、所述输出晶体管T10和所述信号输出线EOUT依次排列；

所述第三电压信号线VGL2设置于所述第一电压信号线VGH远离所述第二电压信号线VGL1的一侧；所述第一电容C1、所述第一晶体管T8、第二晶体管T7、第一电容连接晶体管T6、第二电容连接晶体管T5、第一节点控制晶体管T2、第二节点控制晶体管T3、输入晶体管T1和第三节点控制晶体管T4都设置于所述第一电压信号线VGH和所述第三电压信号线VGL2之间；

所述第一晶体管T8、所述第二晶体管T7和所述第一竖直极板部C1a2沿着第一方向依次排列，所述输入晶体管T1、所述第三节点控制晶体管T4、所述第二电容连接晶体管T5和所述第一水平极板部C1a1沿着第一方向依次排列，所述第二节点控制晶体管T3和所述第一节点控制晶体管T2沿着第一方向依次排列；

所述第一电容连接晶体管T6的栅极G6在所述基底上的正投影设置于所述第一电容C1的第二极板C1b在所述基底上的正投影与所述第一电压信号线VGH在所述基底上的正投影之间；

所述第二晶体管T7的栅极G7在所述基底上的正投影设置于所述第三节点控制晶体管T4的栅极G4在所述基底上的正投影与所述第一电压信号线VGH在所述基底上的正投影之间；

所述第一节点控制晶体管T2的栅极G2在所述基底上的正投影设置于所述第三电压信号线VGL2在所述基底上的正投影与所述第一电容C1的第一极板C1a在所述基底上的正投影之间；

所述第一节点控制晶体管T2的栅极G2在所述基底上的正投影与所述第三电压信号线VGL2在所述基底上的正投影在第二方向上的最小距离，大于所述第二电容连接晶体管T5的栅极G5在所述基底上的正投影与所述第三电压信号线VGL2在所述基底上的正投影在第二方向上的最小距离。

在本公开图3所示的布局方式中，由于输出复位晶体管T9与第一电压信号线VGH耦接，输出晶体管T10与第二电压信号线VGL1耦接，因此将输出复位晶体管T9和输出晶体管T10设置于第一电压信号线VGH和第二电压信号线VGL1之间，并充分利用第n级移位寄存器单元中的T10与第n+1级移位寄存器单元中的输出复位晶体管之间的空间，以设置信号输出线EOUT，以使得第一电压信号线VGH设置于输出电路O1远离显示区域的一侧，并所述第一电压信号线VGH与输出电路O1之间未设置其他信号线和其他晶体管包括的部件，所述第二电压信号线VGL1设置于输出电路O1靠近显示区域的一侧，所述第二电压信号线VGL1与所述输出电路O1之间未设置其他信号线和其他晶体管包括的部件，收窄VGH到T9和T10的距离，并收窄VGL1到T9和T10的距离，使得移位寄存器单元的横向宽度得到缩减。

在本公开图3所示的布局方式中，将T8移至第一电压信号线VGH远离第二电压信号线VGL1的一侧，并将输出电容C3的极板在基底上的正投影设置为与第一电压信号线VGH在基底上的正投影部分重叠，以缩减第一晶体管T8的第一电极S8与第一电压信号线VGH之间的距离，缩减第一晶体管T8的第二电极D8与所述输出电容C3的第二极板C3b之间的距离，使得T8可以方便的分别耦接至第一电压信号线VGH和输出电容C3的第二极板C3b，使得空间紧凑，布局更为合理。

在本公开图3所示的布局方式中,将T5和T6设置为距离较近，以能够调整C1的极板的形状，将C1的第一极板C1a设置为L形，充分利用了T5的栅极与第二导电连接部之间的走线空间，以使得布局更加合理，有效收窄移位寄存器单元的横向宽度，并减小移位寄存器单元的纵向高度。

在本公开至少一实施例中，所述第一节点控制晶体管T2的栅极G2在所述基底上的正投影与所述第三电压信号线VGL2在所述基底上的正投影在第二方向上的最小距离指的是：G2在基底上的正投影的边缘线上的任一点，与VGL2在基底上的正投影的边缘线，在第二方向上的最小距离；

所述第二电容连接晶体管T5的栅极G5在所述基底上的正投影与所述第三电压信号线VGL2在第二方向上在所述基底上的正投影的最小距离指的是：G5在基底上的正投影的边缘线上的任一点，与VGL2在基底上的正投影的边缘线，在第二方向上的最小距离。在具体实施时，所述输出电容C3的第一极板C3a在所述基底上的正投影，与所述第一电压信号线VGH在所述基底上的正投影存在信号线重叠区域；所述输出电容C3的第二极板C3b与所述基底上的正投影与所述第一电压信号线VGH在所述基底上的正投影部分重叠；

所述第二电容C2的第一极板C2a在所述基底上的正投影在所述第二电容C2的第二极板C2b在所述基底上的正投影之内；所述第二电容C2的第一极板C2a为L形；

如图9所示，所述第二电容C2的第一极板C2a包括第二水平极板部C2a1和第二竖直极板部C2a2；

所述第一节点控制晶体管T2的栅极G2与所述第二水平极板部C2a1沿第一方向排列；

所述第二竖直极板部C2a2在所述基底上的正投影与所述第三电压信号线VGL2在所述基底上的正投影部分重叠。

在本公开图3所示的布局方式中,将C2的极板设置为L形，利用第n级移位寄存器单元中的T2与第n+1级移位寄存器单元之间的空间放置C2的极板包括的水平极板部，以收窄移位寄存器单元的横向宽度。

在本公开至少一实施例中，在如图4所示的半导体层和如图5所示的第一栅金属层之间，还可以设置有第一栅绝缘层；在如图5所示的第一栅金属层和如图6所示的的第二栅金属层之间，还可以设置有第二栅绝缘层；在如图6所示的第二栅金属层和如图8所示的源漏金属层之间还可以包括一层绝缘层。

并在制作本公开至少一实施例所述的显示基板时，首先在基底上设置半导体材料层，对所述半导体材料层进行构图工艺，以形成各晶体管的有源层；如图4所示，形成了第一半导体层10、第二半导体层20、第三半导体层30、所述第一电容连接晶体管T6包括第一有源图形A1、第一节点控制晶体管T2的第二有源图形A2和所述第二节点控制晶体管T3包括第三有源图形A3；

在所述有源层背向所述基底的一面制作第一栅绝缘层；

在所述第一栅绝缘层背向所述有源层的一面，制作第一栅金属层，对第一栅金属层进行构图工艺，如图5所示，形成移位寄存器单元包括的各晶体管的栅极、输出电容C3的第二极板、第一电容C1的第二极板和第二电容C2的第二极板；

以所述各晶体管的栅极为掩膜，对有源层中未被所述栅极覆盖的部分进行掺杂，使得所述有源层中未被所述栅极覆盖的部分形成为导电部分，所述有源层中被所述栅极覆盖的部分形成为沟道部分；所述导电部分用作第一电极或第二电极；或者，所述导电部分与第一电极或第二电极耦接；

在所述第一栅金属层背向所述第一栅金属层的一面设置第二栅绝缘层；

在所述第二栅绝缘层背向所述第一栅金属层的一面设置第二栅金属层，对所述第二栅金属层进行构图工艺，如图6所示，形成信号输出线EOUT、输入信号端R1、输出电容C3的第一极板、第一电容C1的第一极板和第二电容C2的第一极板；

在所述第二栅金属层背向所述第二栅绝缘层的一面设置绝缘层；

如图7所示，在设置了有源层、第一栅绝缘层、第一栅金属层、第二栅绝缘层、第二栅金属层和绝缘层的基底上，设置多个过孔；

在所述绝缘层背向所述第二栅金属层的一面设置源漏金属层，对所述源漏金属层进行构图工艺，如图8所示，形成第一电压信号线VGH、第二电压信号线VGL1、第三电压信号线VGL2、第一时钟信号线CB、第二时钟信号线CB、起始信号线ESTV、所述输出复位晶体管T9的第二电极、所述输出复位晶体管T9的第一电极S9、所述输出晶体管T10的第二电极D10、所述输出晶体管T10的第一电极S10。

本公开至少一实施例所述的显示基板的制作方法包括在基底上制作扫描驱动电路，并在显示基板包括的显示区域制作至少一个驱动晶体管；所述驱动晶体管被配置为驱动发光元件进行显示；

所述扫描驱动电路包括多个移位寄存器单元、第一电压信号线、第二电压信号线、第一时钟信号线和第二时钟信号线，所述多个移位寄存器单元中的至少一个移位寄存器单元包括输出电路和信号输出线；

所述显示基板的制作方法还包括：

在所述第一电压信号线和所述第二电压信号线之间制作所述输出电路包括的晶体管；

将所述第一电压信号线、所述第二电压信号线、所述第一时钟信号线和所述第二时钟信号线设置为沿着第一方向延伸，将信号输出线设置为沿着第二方向延伸；

所述第一方向和所述第二方向相交。

在本公开至少一实施例所述的显示基板的制作方法中，将输出电路设置于第一电压信号线和第二电压信号线之间，使得在空间结构上，第一电压信号线设置于输出电路远离显示区域的一侧，并所述第一电压信号线与输出电路之间未设置其他信号线和其他晶体管包括的部件，所述第二电压信号线设置于输出电路靠近显示区域的一侧，所述第二电压信号线与所述输出电路之间未设置其他信号线和其他晶体管包括的部件，可以收窄第一电压信号线到输出电路的距离，并收窄第二电压信号线到输出电路的距离，使得移位寄存器单元的横向宽度得到缩减。

在本公开至少一实施例中，所述第一电压信号线可以位于所述第二电压信号线远离显示区域的一侧。

可选的，本公开至少一实施例所述的显示基板的制作方法还可以包括：将所述信号输出线设置于相邻的移位寄存器单元中的输出电路之间。

在具体实施时，所述输出电路与所述信号输出线耦接，则所述输出电路应与所述信号输出线距离较近，本公开至少一实施例将信号输出线下移至相邻的移位寄存器单元中的输出电路之间，收窄移位寄存器单元的横向宽度。

可选的，所述输出电路可以包括输出晶体管和输出复位晶体管，制作所述输出电路包括的晶体管的步骤具体包括：

在所述第一电压信号线和所述第二电压信号线之间形成沿第一方向延伸的第一半导体层；

在所述第一半导体层背向所述基底上的一面，制作第一栅金属层，对所述第一栅金属层进行构图工艺，以形成所述输出晶体管的栅极和所述输出复位晶体管的栅极；

以所述输出晶体管的栅极和所述输出复位晶体管的栅极为掩膜，对第一半导体层中未被所述栅极覆盖的部分进行掺杂，使得所述第一半导体层中未被所述栅极覆盖的部分形成为导电部分，所述第一半导体层中被所述栅极覆盖的部分形成为沟道部分。

在具体实施时，所述输出晶体管的有源层和所述输出复位晶体管的有源层可以由一个连续的第一半导体层形成，但不以此为限。

在本公开至少一实施例中，所述输出晶体管的有源层和所述输出复位晶体管的有源层可以由一个连续的第一半导体层形成，所述第一半导体层沿第一方向延伸；所述输出复位晶体管的有源层包括沿第一方向相对设置的至少一个第一导电部分，以及至少一个第一沟道部分；每一所述第一沟道部分设置于两相邻的第一导电部分之间；所述输出晶体管的有源层可以包括沿第一方向相对设置的至少两个第二导电部分，以及至少一个第二沟道部分；每一所述第二沟道部分设置于两相邻的所述第二导电部分之间；所述输出复位晶体管的有源层中与所述输出晶体管的有源层距离最近的第一导电部分可以复用为所述输出晶体管中的第二导电部分，这样能够进一步缩小所述输出晶体管和输出复位晶体管的布局空间，有利于实现所述显示基板的窄边框化。

在具体实施时，所述显示基板的制作方法还可以包括：在所述第一栅金属层背向所述第一半导体层的一面设置第二栅金属层，对所述第二栅金属层进行构图工艺，以形成沿第二方向延伸的信号输出线；

所述第一半导体层在所述基底上的正投影和所述信号输出线在所述基底上的正投影沿着第一方向排列，所述第一方向与所述第二方向相交。

在本公开至少一实施例中，所述第一半导体层在所述基底上的正投影和所述信号输出线在所述基底上的正投影沿着第一方向排列，可以收窄移位寄存器单元的横向宽度。

在本公开至少一实施例中，制作第一电压信号线、第二电压信号线、第一时钟信号线和第二时钟信号线的步骤可以具体包括：

在所述第二栅金属层背向所述第一栅金属层的一面制作源漏金属层，对所述源漏金属层进行构图工艺，以形成所述第一电压信号线、所述第二电压信号线、第一时钟信号线和第二时钟信号线。

可选的，所述至少一个移位寄存器单元还可以包括输出电容和第一晶体管；所述显示基板的制作方法还可以包括：

制作所述输出电容，在所述第一电压信号线远离所述第二电压信号线的一侧形成第一晶体管，使得所述第一晶体管的第一电极与所述第一电压信号线耦接，所述第一晶体管的第二电极与所述输出电容的一极板耦接。

在优选情况下，所述第一晶体管的第一电极在基底上的正投影与所述第一电压信号线在基底上的正投影之间在第二方向上的最大距离小于第一预定距离，所述第一晶体管的第二电极在所述基底上的正投影与所述输出电容的所述极板在所述基底上的正投影之间在第二方向上的最大距离小于第二预定距离。

在本公开至少一实施例中，由于第一晶体管的第一电极与第一电压信号线耦接，所述第一晶体管的第二电极与输出电容的第二极板耦接，因此，在制作显示基板时，第一晶体管距离第一电压信号线和输出电容越近，相应布局就会更合理。本公开至少一实施例将第一晶体管设置于第一电压信号线远离所述第二电压信号线的一侧形成第一晶体管的一侧，并将所述第一晶体管的第一电极在基底上的正投影与所述第一电压信号线在基底上的正投影之间在第二方向上的的最大距离小于第一预定距离，所述第一晶体管的第二电极在所述基底上的正投影与所述输出电容的所述极板在所述基底上的正投影之间在第二方向上的最大距离小于第二预定距离，以合理布局。

可选的，所述至少一个移位寄存器单元还可以包括第二晶体管，制作所述第一晶体管和所述第二晶体管的步骤具体包括：

在所述第一电压信号线远离所述第二电压信号线的一侧形成沿第一方向延伸的第二半导体层；

在所述第二半导体层背向所述基底上的一面，制作第一栅金属层，对所述第一栅金属层进行构图工艺，以形成所述第一晶体管的栅极和所述第二晶体管的栅极；

以所述第一晶体管的栅极和所述第二晶体管的栅极为掩膜，对第二半导体层中未被所述栅极覆盖的部分进行掺杂，使得所述第二半导体层中未被所述栅极覆盖的部分形成为导电部分，所述第二半导体层中被所述栅极覆盖的部分形成为沟道部分；

所述第二半导体层包括沿第一方向依次排列的第三导电部分、第三沟道部分、第二个第三导电部分、第四沟道部分和第二个第四导电部分；

所述第二个第三导电部分复用为第一个第四导电部分；

所述第一个第三导电部分用作所述第一晶体管的第一电极，所述第二个第三导电部分用作所述第一晶体管的第二电极；第二个第四导电部分用作所述第二晶体管的第二电极。

在具体实施时，所述输出电容的与所述第一晶体管的第二电极耦接的极板可以为所述输出电容的第二极板；制作所述输出电容的具体步骤包括：

对所述第一栅金属层进行构图工艺，以形成所述输出电容的第二极板；

在所述第一栅金属层背向所述第二半导体层的一面制作第二栅金属层，对所述第二栅金属层进行构图工艺，以形成所述输出电容的第一极板；

在所述第二栅金属层背向所述第一栅金属层的一面制作源漏金属层，对所述源漏金属层进行构图工艺，以形成极板导电连接部、所述第一电压信号线和所述第二电压信号线；

所述输出电容的第一极板在所述基底上的正投影，与所述第一电压信号线在所述基底上的正投影存在信号线重叠区域，所述输出电容的第一极板通过设置在所述信号线重叠区域的至少一个信号线过孔与所述第一电压信号线耦接；

所述极板导电连接部在所述基底上的正投影，与所述输出电容的第二极板在所述基底上的正投影存在极板重叠区域，所述极板导电连接部通过设置于所述极板重叠区域的至少一个极板过孔与所述输出电容的第二极板耦接。

在本公开至少一实施例中，所述第一晶体管的有源层和所述第二晶体管的有源层可以由一个连续的第二半导体层形成；所述第二半导体层沿第一方向延伸；所述第一晶体管的有源层包括沿第一方向依次设置的第一个第三导电部分、第三沟道部分和第二个第三导电部分；所述第二个第三导电部分复用为第一个第四导电部分；所述第二晶体管的有源层包括沿第一方向依次设置的所述第一个第四导电部分、第四沟道部分和第二个第四导电部分；所述第一个第三导电部分用作所述第一晶体管的第一电极，所述第二个第三导电部分用作所述第一晶体管的第二电极；第二个第四导电部分用作所述第二晶体管的第二电极。在本公开至少一实施例中，第二晶体管设置于第一晶体管与第一电容之间，并第一晶体管的第二电极复用为第二晶体管的第二电极，以在收窄移位寄存器单元的横向宽度的同时，减小移位寄存器单元的纵向高度。

可选的，所述至少一个移位寄存器单元还可以包括第一电容，以及，与所述第一电容的第二极板耦接的至少两个晶体管；所述显示基板的制作方法还可以包括：

在所述第一电压信号线远离所述第二电压信号线的一侧，制作所述第一电容和所述至少两个晶体管；

所述至少两个晶体管的栅极在基底上的正投影与所述第一电压信号线在基底上的正投影之间在第二方向上的最大距离小于第三预定距离。

在具体实施时，由于与所述第一电容的第二极板耦接的晶体管也与第一电压信号线耦接，因此与所述第一电容的第二极板耦接的晶体管的位置以靠近第一电压信号线为宜，本公开至少一实施例将所述与所述第一电容的第二极板耦接的晶体管的栅极在基底上的正投影与所述第一电压信号线在基底上的正投影之间在第二方向上的最大距离设置为小于第三预定距离，以收窄移位寄存器单元的横向宽度。

在具体实施时，所述至少两个晶体管包括第一电容连接晶体管和第二电容连接晶体管；

制作所述第一电容连接晶体管和所述第二电容连接晶体管的具体步骤包括：

在所述基底上形成所述第一电容连接晶体管的有源层和所述第二电容连接晶体管的有源层；

在所述有源层背向所述基底的一面制作第一栅金属层，对所述第一栅金属层进行构图工艺，以形成所述第一电容连接晶体管的栅极、所述第二电容连接晶体管的栅极和所述第一电容的第二极板，并使得所述第一电容连接晶体管的栅极和所述第二电容连接晶体管的栅极分别与所述第一电容的第二极板耦接；

以所述第一电容连接晶体管的栅极和所述第二电容连接晶体管的栅极为掩膜，对所述有源层中未被所述栅极覆盖的部分进行掺杂，使得所述有源层中未被所述栅极覆盖的部分形成为导电部分，所述有源层中被所述栅极覆盖的部分形成为沟道部分；所述第一电容连接晶体管的有源层包括沿第一方向依次设置的第一个第一电容连接导电部分、第一电容连接沟道部分和第二个第一电容连接导电部分；所述第二电容连接晶体管的有源层包括沿第一方向依次设置的第一个第七导电部分、第七沟道部分和第二个第七导电部分；所述第一个第一电容连接导电部分用作所述第一电容连接晶体管的第一电极，所述第二个第一电容连接导电部分用作所述第一电容连接晶体管的第二电极；

在所述第一栅金属层背向所述有源层的一面制作第二栅金属层，对所述第二栅金属层进行构图工艺，以形成所述第一电容的第一极板；

在所述第二栅金属层背向所述第一栅金属层的一面制作源漏金属层，对所述源漏金属层进行构图工艺，以形成所述第一电压信号线、所述第二电压信号线和第一导电连接部；

所述第一导电连接部在所述基底上的正投影与所述第一电容的第一极板在所述基底上的正投影之间存在第五重叠区域，所述第一导电连接部通过设置于所述第五重叠区域的至少一个第五过孔与所述第一电容的第一极板耦接。

在本公开至少一实施例中，所述第一个第七导电部分可以用作所述第二电容连接晶体管的第二电极，所述第二个第七导电部分可以用作所述第二电容连接晶体管的第一电极，所述第二电容连接晶体管的第一电极与所述第一电压信号线耦接；

所述第一电容连接晶体管的栅极在基底上的正投影与所述第一电压信号线在基底上的正投影之间在第二方向上的距离，小于所述第二电容连接晶体管的栅极在基底上的正投影与所述第一电压信号线在基底上的正投影之间在第二方向上的距离。

在具体实施时，所述第一电容连接晶体管的栅极在基底上的正投影与所述第一电压信号线在基底上的正投影之间在第二方向上的距离，小于所述第二电容连接晶体管的栅极在基底上的正投影与所述第一电压信号线在基底上的正投影之间在第二方向上的距离，也即第二电容连接晶体管设置于第一电容连接晶体管远离所述第一电压信号线的一侧。

在优选情况下，所述第一电容连接晶体管的栅极与所述第二电容连接晶体管的栅极之间在第二方向上的最长距离小于第四预定距离；

所述第一电容的第一极板在所述基底上的正投影在所述第一电容的第二极板在所述基底上的正投影之内；

所述第一电容的第一极板为L形。

在本公开至少一实施例中，将第一电容连接晶体管和第二电容连接晶体管设置为距离较近，以能够调整第一电容的极板的形状，将第一电容的第一极板设置为L形，充分利用了第二电容连接晶体管的栅极与第二导电连接部之间的走线空间，以使得布局更加合理，有效收窄移位寄存器单元的横向宽度，并减小移位寄存器单元的纵向高度。

可选的，所述至少一个移位寄存器单元还可以包括第一节点控制晶体管和第二电容；

制作所述第一节点控制晶体管和所述第二电容的步骤可以包括：

在所述基底上形成所述第一电容连接晶体管的有源层和所述第二电容连接晶体管的有源层的同时，在所述基底上形成所述第一节点控制晶体管的有源层；

对所述第一栅金属层进行构图工艺，以形成所述第一节点控制晶体管的栅极与所述第二电容的第二极板，并使得所述第一节点控制晶体管的栅极与所述第二电容的第二极板耦接；

以所述第一节点控制晶体管的栅极为掩膜，对所述第一节点控制晶体管的有源层中未被所述所述第一节点控制晶体管的栅极覆盖的部分进行掺杂；

对所述第二栅金属层进行构图工艺，以形成所述第二电容的第一极板，并使得所述第二电容的第一极板在所述基底上的正投影在所述第二电容的第二极板在所述基底上的正投影之内；所述第二电容的第一极板为L形；

所述第二电容的第一极板包括第二水平极板部；所述第一节点控制晶体管的栅极在所述基底上的正投影与所述第二水平极板部在所述基底上的正投影沿第一方向排列。

在本公开至少一实施例中，将第二电容的第一极板设置为L形，利用第一节点控制晶体管与相邻下一级移位寄存器单元之间的空间放置第二电容的第一极板包括的水平极板部，以收窄移位寄存器单元的横向宽度。

可选的，本公开至少一实施例所述的显示基板的制作方法还可以包括：

对所述源漏金属层进行构图工艺，以形成沿第一方向延伸的第三电压信号线；

所述第一节点控制晶体管位于所述第二电容连接晶体管远离所述第一电压信号线的一侧；所述第一节点控制晶体管位于所述第三电压信号线与所述第一电压信号线之间；

所述第二电容的第一极板还包括与所述第二水平极板部耦接的第二竖直极板部；所述第二竖直极板部在所述基底上的正投影与所述第三电压信号线在所述基底上的正投影部分重叠。

具体的，第二电容的第一极板被设置为L形，第二电容的第二竖直极板部在所述基底上的正投影与所述第三电压信号线在所述基底上的正投影部分重叠，以减小移位寄存器单元的纵向高度。

可选的，所述第一电压信号线的个数为一个；所述输出电路包括输出复位晶体管；所述至少一个移位寄存器单元还包括输出电容、第一晶体管和第二电容连接晶体管；所述显示基板的制作方法还包括：

将所述输出复位晶体管的第一电极、所述输出电容的第一极板、所述第一晶体管的第一电极和所述第二电容连接晶体管的第一电极设置为都与所述第一电压信号线耦接，以减少采用的电压信号线的数目，并方便布局。

本公开至少一实施例所述的显示装置包括上述的显示基板。

由于上述实施例提供的显示基板能够实现窄边框，因此，本公开至少一实施例提供的显示装置在包括上述显示基板时，同样能够实现具有较窄边框的有益效果，此处不再赘述。

本公开至少一实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”、“耦接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。

在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

以上所述是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本公开所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。

Claims (37)

1.一种显示基板，包括设置于基底上的扫描驱动电路和显示区域，所述扫描驱动电路包括多个移位寄存器单元，所述扫描驱动电路还包括第一电压信号线、第二电压信号线、第一时钟信号线和第二时钟信号线；所述第一电压信号线、所述第二电压信号线、所述第一时钟信号线和所述第二时钟信号线沿着第一方向延伸；所述显示区域包括至少一个驱动晶体管，所述驱动晶体管被配置为驱动发光元件进行显示；

所述多个移位寄存器单元中的至少一个移位寄存器单元包括输出电路和信号输出线；所述输出电路分别与所述第一电压信号线、所述第二电压信号线和所述信号输出线耦接；所述信号输出线沿着第二方向延伸，所述第一方向与所述第二方向相交；

所述输出电路包括的晶体管设置于所述第一电压信号线和所述第二电压信号线之间；

所述第一电压信号线位于所述第二电压信号线远离所述显示区域的一侧；

所述至少一个移位寄存器单元还包括输出电容；

所述输出电容的第一极板在所述基底上的正投影，与所述第一电压信号线在所述基底上的正投影存在信号线重叠区域。

2.如权利要求1所述的显示基板，其中，所述第一电压信号线提供第一电压给所述输出电路，所述第二电压信号线提供第二电压给所述输出电路，所述第一电压高于所述第二电压。

3.如权利要求1所述的显示基板，其中，所述信号输出线位于相邻的移位寄存器单元中的输出电路之间。

4.如权利要求1所述的显示基板，其中，所述输出电路包括输出晶体管和输出复位晶体管；

所述输出复位晶体管和所述输出晶体管沿着第一方向排列；

所述输出复位晶体管的第一电极与所述第一电压信号线耦接，所述输出晶体管的第一电极与所述第二电压信号线耦接；

所述输出晶体管的第二电极和所述输出复位晶体管的第二电极都与所述信号输出线耦接。

5.如权利要求4所述的显示基板，其中，所述输出晶体管的有源层和所述输出复位晶体管的有源层由一个连续的第一半导体层形成；

所述第一半导体层与所述信号输出线沿第一方向排列。

6.如权利要求4所述的显示基板，其中，所述输出复位晶体管的栅极包括至少一个输出复位栅极图形，所述输出复位晶体管的第一电极包括至少一个第一电极图形，所述输出复位晶体管的第二电极包括至少一个第二电极图形；

所述输出复位栅极图形位于相邻的所述第一电极图形和所述第二电极图形之间；

所述第二电极图形、所述输出复位栅极图形和所述第一电极图形都沿着第二方向延伸；

所述第一方向与所述第二方向相交。

7.如权利要求4所述的显示基板，其中，所述输出晶体管的栅极包括至少一个输出栅极图形，所述输出晶体管的第一电极包括至少一个第三电极图形，所述输出晶体管的第二电极包括至少一个第四电极图形；

所述输出栅极图形位于相邻的所述第三电极图形和所述第四电极图形之间；

所述第四电极图形、所述输出栅极图形和所述第三电极图形都沿着第二方向延伸；

所述第一方向与所述第二方向相交；

所述输出复位晶体管中最靠近所述输出晶体管的栅极的所述第二电极图形复用为所述输出晶体管的第四电极图形。

8.如权利要求6所述的显示基板，其中，所述输出复位晶体管的有源层包括沿第一方向相对设置的至少两个第一导电部分，以及至少一个第一沟道部分；每一所述第一沟道部分设置于两相邻的所述第一导电部分之间；

所述第一沟道部分与所述输出复位栅极图形一一对应，每个所述第一沟道部分在所述基底上的正投影，均位于对应的所述输出复位栅极图形在所述基底上的正投影的内部；

所述输出复位晶体管中的一部分所述第一导电部分与所述第一电极图形一一对应，所述第一电极图形在所述基底上的正投影，与对应的所述第一导电部分在所述基底上的正投影存在第一重叠区域，所述第一电极图形通过设置在所述第一重叠区域的至少一个第一过孔与对应的所述第一导电部分耦接；

所述输出复位晶体管中的另一部分所述第一导电部分与所述第二电极图形一一对应，所述第二电极图形在所述基底上的正投影，与对应的所述第一导电部分在所述基底上的正投影存在第二重叠区域，所述第二电极图形通过设置在所述第二重叠区域的至少一个第二过孔与对应的所述第一导电部分耦接。

9.如权利要求7所述的显示基板，其中，

所述输出晶体管的有源层包括沿第一方向相对设置的至少两个第二导电部分，以及至少一个第二沟道部分；每一所述第二沟道部分设置于两相邻的所述第二导电部分之间；

所述第二沟道部分与所述输出栅极图形一一对应，每个所述第二沟道部分在所述基底上的正投影，均位于对应的所述输出栅极图形在所述基底上的正投影的内部；

所述输出晶体管中的一部分所述第二导电部分与所述第三电极图形一一对应，所述第三电极图形在所述基底上的正投影，与对应的所述第二导电部分在所述基底上的正投影存在第三重叠区域，所述第三电极图形通过设置在所述第三重叠区域的至少一个第三过孔与对应的所述第二导电部分耦接；

所述输出晶体管中的另一部分所述第二导电部分与所述第四电极图形一一对应，所述第四电极图形在所述基底上的正投影，与对应的所述第二导电部分在所述基底上的正投影存在第四重叠区域，所述第四电极图形通过设置在所述第四重叠区域的至少一个第四过孔与对应的所述第二导电部分耦接。

10.如权利要求1所述的显示基板，其中，所述第一电压信号线的个数为一个；

所述输出电路包括输出复位晶体管；所述至少一个移位寄存器单元还包括输出电容、第一晶体管和第二电容连接晶体管；

所述输出复位晶体管的第一电极、所述输出电容的第一极板、所述第一晶体管的第一电极和所述第二电容连接晶体管的第一电极都与所述第一电压信号线耦接。

11.如权利要求10所述的显示基板，其中，所述显示基板还包括第三电压信号线，所述第一电压信号线位于所述第二电压信号线与所述第三电压信号线之间。

12.如权利要求10所述的显示基板，其中，所述第二电容连接晶体管的第一电极通过第五连接过孔与信号线导电连接部耦接，所述信号线导电连接部与所述第一电压信号线耦接，以使得所述第二电容连接晶体管的第一电极与所述第一电压信号线耦接；

所述信号线导电连接部与所述第一电压信号线包含于源漏金属层，所述第二电容连接晶体管的第一电极包含于有源层。

13.如权利要求12所述的显示基板，其中，所述至少一个移位寄存器单元还包括第一电容；

所述信号线导电连接部在基底上的正投影与第一电容的第一极板在基底上的正投影部分重叠。

14.如权利要求10所述的显示基板，其中，所述输出电容的第一极板通过设置在所述信号线重叠区域的至少一个信号线过孔与所述第一电压信号线耦接。

15.如权利要求1至14中任一权利要求所述的显示基板，其中，所述至少一个移位寄存器单元还包括第一节点控制晶体管和第二电容；

所述第一节点控制晶体管的栅极与所述第二电容的第二极板耦接；

所述第二电容的第一极板在所述基底上的正投影在所述第二电容的第二极板在所述基底上的正投影之内；

所述第二电容的第一极板为L形；

所述第二电容的第一极板包括第二水平极板部；

所述第一节点控制晶体管的栅极在所述基底上的正投影与所述第二水平极板部在所述基底上的正投影沿第一方向排列。

16.如权利要求15所述的显示基板，其中，所述扫描驱动电路还包括第三电压信号线；所述第三电压信号线沿第一方向延伸；所述第三电压信号线位于所述第一电压信号线远离所述第二电压信号线的一侧；所述第一节点控制晶体管位于所述第三电压信号线与所述第一电压信号线之间；

所述第二电容的第一极板还包括与所述第二水平极板部耦接的第二竖直极板部；所述第二竖直极板部在所述基底上的正投影与所述第三电压信号线在所述基底上的正投影部分重叠。

17.如权利要求16所述的显示基板，其中，所述第一时钟信号线位于所述第三电压信号线远离所述第一电压信号线的一侧；

所述输出电路包括输出晶体管；所述至少一个移位寄存器单元还包括设置于所述输出晶体管的栅极与所述第二电容的第二极板之间的第二导电连接部；所述第二导电连接部分别与所述输出晶体管的栅极和所述第二电容的第二极板耦接；

所述至少一个移位寄存器单元还包括与所述第二电容的第二极板耦接的第三导电连接部；

所述第三导电连接部在所述基底上的正投影与第一时钟信号线在所述基底上的正投影存在第六重叠区域，所述第一时钟信号线通过设置于所述第六重叠区域的至少一第六过孔与所述第二电容的第一极板耦接。

18.如权利要求15所述的显示基板，其中，所述第一节点控制晶体管包括第二有源图形；所述第二有源图形为U形；

所述第二有源图形包括第一个第一节点控制沟道部分、第二个第一节点控制沟道部分、与所述第一个第一节点控制沟道部分耦接的第一个第一节点控制导电部分，以及，与所述第二个第一节点控制沟道部分耦接的第二个第一节点控制导电部分；

所述第一节点控制晶体管的栅极包括相互耦接的第一栅极图形和第二栅极图形；

所述第一栅极图形与所述第一个第一节点控制沟道部分对应，所述第二栅极图形与所述第二个第一节点控制沟道部分对应；

所述第一个第一节点控制导电部分与所述第一节点控制晶体管的第二电极对应，所述第二个第一节点控制导电部分与所述第一节点控制晶体管的第一电极对应。

19.如权利要求15所述的显示基板，其中，所述至少一个移位寄存器单元还包括第二节点控制晶体管；所述至少一个移位寄存器单元包括第二电容连接晶体管；

所述第二节点控制晶体管的第二电极与所述第一节点控制晶体管的第二电极之间通过第四导电连接部耦接；

所述至少一个移位寄存器单元还包括与所述第二电容连接晶体管的栅极耦接的第五导电连接部；所述第五导电连接部在所述基底上的正投影与所述第四导电连接部在所述基底上的正投影之间存在第七重叠区域；

所述第五导电连接部通过设置于所述第七重叠区域的第七过孔与所述第四导电连接部耦接。

20.如权利要求19所述的显示基板，其中，所述扫描驱动电路还包括第三电压信号线；所述第三电压信号线位于所述第一电压信号线远离所述第二电压信号线的一侧；

所述第一节点控制晶体管的第一电极与第六导电连接部耦接；所述第二节点控制晶体管的栅极与第七导电连接部耦接；

所述第六导电连接部在所述基底上的正投影与所述第七导电连接部在所述基底上的正投影之间存在第八重叠区域，所述第六导电连接部通过设置于所述第八重叠区域之内的第八过孔与所述第七导电连接部耦接；

所述第二节点控制晶体管的第一电极与所述第三电压信号线耦接。

21.如权利要求19所述的显示基板，其中，

所述第二节点控制晶体管的栅极还与第八导电连接部耦接；所述第八导电连接部在所述基底上的正投影与所述第二时钟信号线在所述基底上的正投影之前存在第九重叠区域，所述第八导电连接部通过设置于所述第九重叠区域的第九过孔与所述第二时钟信号线耦接。

22.如权利要求1所述的显示基板，其中，所述扫描驱动电路还包括第三电压信号线；所述第三电压信号线沿第一方向延伸；

所述第二时钟信号线设置于所述第一时钟信号线与所述第三电压信号线之间；或者，第一时钟信号线设置于所述第二时钟信号线与所述第三电压信号线之间。

23.如权利要求15所述的显示基板，其中，所述至少一个移位寄存器单元还包括输入晶体管；

所述输入晶体管的第一电极与输入信号端耦接；

所述输入晶体管的第二电极与第九导电连接部耦接，所述第九导电连接部在所述基底上的正投影与所述第二电容的第二极板在所述基底上的正投影之间存在第十重叠区域，所述第九导电连接部通过设置于所述第十重叠区域的第十过孔与所述第二电容的第二极板耦接。

24.如权利要求15所述的显示基板，其中，所述至少一个移位寄存器单元还包括第三节点控制晶体管、第二电容连接晶体管和输入晶体管；

所述第三节点控制晶体管的栅极与第一时钟信号线耦接；

所述输入晶体管的有源层、所述第三节点控制晶体管的有源层和所述第二电容连接晶体管的有源层由一个连续的第三半导体层形成；

所述输入晶体管的有源层包括沿第一方向依次设置的第一个第五导电部分、第五沟道部分和第二个第五导电部分；

所述第二个第五导电部分复用为第一个第六导电部分；

所述第三节点控制晶体管的有源层包括沿第一方向依次设置的第一个第六导电部分、第六沟道部分和第二个第六导电部分；

所述第二个第六导电部分复用为第一个第七导电部分；

所述第二电容连接晶体管的有源层包括沿第一方向依次设置的第一个第七导电部分、第七沟道部分和第二个第七导电部分。

25.如权利要求1所述的显示基板，其中，所述扫描驱动电路还包括第三电压信号线；

所述第三电压信号线沿第一方向延伸；

所述第三电压信号线在所述基底上的正投影、所述第一时钟信号线在所述基底上的正投影和所述第二时钟信号线在所述基底上的正投影，都位于所述移位寄存器单元在所述基底上的正投影远离所述显示基板的显示区域的一侧。

26.如权利要求4所述的显示基板，其中，所述扫描驱动电路还包括第三电压信号线；所述至少一个移位寄存器单元还包括输出电容、第一电容、第二电容、第一晶体管、第二晶体管、第一电容连接晶体管、第二电容连接晶体管、第一节点控制晶体管、第二节点控制晶体管、输入晶体管、第三节点控制晶体管；

所述第一晶体管的第二电极与所述输出电容的第二极板耦接，所述第一晶体管的第一电极与所述第一电压信号线耦接，所述第一晶体管的栅极与所述第三节点控制晶体管的第二电极耦接；

所述第二晶体管的第一电极与所述第一电容的第一极板耦接，所述第二晶体管的第二电极与第一电容连接晶体管的第二电极耦接，所述第二晶体管的栅极与所述第三节点控制晶体管的栅极耦接；

所述第一电容连接晶体管的栅极和所述第二电容连接晶体管的栅极分别与所述第一电容的第二极板耦接；所述第一电容连接晶体管的第二电极与所述第一电容的第一极板耦接；所述第一电容连接晶体管的第一电极与第二晶体管的栅极耦接；

所述第二电容连接晶体管的第一电极与所述第一电压信号线耦接；所述第二电容连接晶体管的栅极与所述第二节点控制晶体管的第二电极耦接；所述第二电容连接晶体管的第二电极与所述第三节点控制晶体管的第一电极耦接；

所述第一节点控制晶体管的第一电极与所述第二节点控制晶体管的栅极耦接；所述第一节点控制晶体管的栅极与所述第二电容的第二极板耦接；

所述第二节点控制晶体管的第二电极与所述第一节点控制晶体管的第二电极耦接；所述第二节点控制晶体管的栅极与所述第二时钟信号线耦接；所述第二节点控制晶体管的第一电极与所述第三电压信号线耦接；

所述输入晶体管的栅极与所述第二节点控制晶体管的栅极耦接；所述输入晶体管的第一电极与输入信号端耦接；所述输入晶体管的第二电极与所述第二电容的第二极板耦接；

所述第三节点控制晶体管的栅极与所述第一时钟信号线耦接；

所述输出电容的第一极板与所述第一电压信号线耦接，所述输出电容的第二极板与所述输出复位晶体管的栅极耦接；

所述第二电容的第二极板与所述输出晶体管的栅极耦接，所述第二电容的第一极板与所述第一时钟信号线耦接；

所述输出晶体管的第二电极和所述输出复位晶体管的第二电极都与所述信号输出线耦接。

27.如权利要求26所述的显示基板，其中，沿靠近所述显示区域的方向，所述第一时钟信号线、所述第二时钟信号线和所述第三电压信号线依次排列；或者，沿靠近所述显示区域的方向，所述第二时钟信号线、所述第一时钟信号线和所述第三电压信号线依次排列。

28.如权利要求26所述的显示基板，其中，所述第一电容的第一极板包括第一水平极板部和第一竖直极板部；

所述输出晶体管和所述输出复位晶体管设置于所述第一电压信号线和所述第二电压信号线之间；沿着所述第一方向，所述输出复位晶体管、所述输出晶体管和所述信号输出线依次排列；

所述第三电压信号线设置于所述第一电压信号线远离所述第二电压信号线的一侧；所述第一电容、所述第一晶体管、第二晶体管、第一电容连接晶体管、第二电容连接晶体管、第一节点控制晶体管、第二节点控制晶体管、输入晶体管和第三节点控制晶体管都设置于所述第一电压信号线和所述第三电压信号线之间；

所述第一晶体管、所述第二晶体管和所述第一竖直极板部沿着第一方向依次排列，所述输入晶体管、所述第三节点控制晶体管、所述第二电容连接晶体管和所述第一水平极板部沿着第一方向依次排列，所述第二节点控制晶体管和所述第一节点控制晶体管沿着第一方向依次排列；

所述第一电容连接晶体管的栅极在所述基底上的正投影设置于所述第一电容的第二极板在所述基底上的正投影与所述第一电压信号线在所述基底上的正投影之间；

所述第二晶体管的栅极在所述基底上的正投影设置于所述第三节点控制晶体管的栅极在所述基底上的正投影与所述第一电压信号线在所述基底上的正投影之间；

所述第一节点控制晶体管的栅极在所述基底上的正投影设置于所述第三电压信号线在所述基底上的正投影与所述第一电容的第一极板在所述基底上的正投影之间；

所述第一节点控制晶体管的栅极在所述基底上的正投影与所述第三电压信号线在所述基底上的正投影在第二方向上的最小距离，大于所述第二电容连接晶体管的栅极在所述基底上的正投影与所述第三电压信号线在所述基底上的正投影在第二方向上的最小距离。

29.如权利要求28所述的显示基板，其中，

所述输出电容的第一极板在所述基底上的正投影，与所述第一电压信号线在所述基底上的正投影存在信号线重叠区域；所述输出电容的第二极板与所述基底上的正投影与所述第一电压信号线在所述基底上的正投影部分重叠；

所述第二电容的第一极板在所述基底上的正投影在所述第二电容的第二极板在所述基底上的正投影之内；所述第二电容的第一极板为L形；

所述第二电容的第一极板包括第二水平极板部和第二竖直极板部；

所述第一节点控制晶体管的栅极与所述第二水平极板部沿第一方向排列；

所述第二竖直极板部在所述基底上的正投影与所述第三电压信号线在所述基底上的正投影部分重叠。

30.如权利要求1所述的显示基板，其中，所述显示基板还包括设置于所述基底上的多行像素电路；所述像素电路包括发光控制端；

所述扫描驱动电路包括的所述移位寄存器单元与所述行像素电路一一对应

所述移位寄存器单元的信号输出线与相应行像素电路的发光控制端耦接，用于为所述相应行像素电路的发光控制端提供发光控制信号。

31.一种显示基板的制作方法，包括在基底上制作扫描驱动电路，并在显示基板包括的显示区域制作至少一个驱动晶体管；所述驱动晶体管被配置为驱动发光元件进行显示；

所述扫描驱动电路包括多个移位寄存器单元、第一电压信号线、第二电压信号线、第一时钟信号线和第二时钟信号线，所述多个移位寄存器单元中的至少一个移位寄存器单元包括输出电路和信号输出线；

所述显示基板的制作方法还包括：

在所述第一电压信号线和所述第二电压信号线之间制作所述输出电路包括的晶体管；

将所述第一电压信号线、所述第二电压信号线、所述第一时钟信号线和所述第二时钟信号线设置为沿着第一方向延伸，将信号输出线设置为沿着第二方向延伸；

所述第一方向和所述第二方向相交；

所述第一电压信号线位于所述第二电压信号线远离显示区域的一侧；

所述至少一个移位寄存器单元还包括输出电容；

所述输出电容的第一极板在所述基底上的正投影，与所述第一电压信号线在所述基底上的正投影存在信号线重叠区域。

32.如权利要求31所述的显示基板的制作方法，其中，还包括：

将所述信号输出线设置于相邻的移位寄存器单元中的输出电路之间。

33.如权利要求31所述的显示基板的制作方法，其中，所述输出电路包括输出晶体管和输出复位晶体管，制作所述输出电路包括的晶体管的步骤具体包括：

在所述第一电压信号线和所述第二电压信号线之间形成第一半导体层；

在所述第一半导体层背向所述基底上的一面，制作第一栅金属层，对所述第一栅金属层进行构图工艺，以形成所述输出晶体管的栅极和所述输出复位晶体管的栅极；

以所述输出晶体管的栅极和所述输出复位晶体管的栅极为掩膜，对第一半导体层中未被所述栅极覆盖的部分进行掺杂，使得所述第一半导体层中未被所述栅极覆盖的部分形成为导电部分，所述第一半导体层中被所述栅极覆盖的部分形成为沟道部分。

34.如权利要求33所述的显示基板的制作方法，其中，所述显示基板的制作方法还包括：在所述第一栅金属层背向所述第一半导体层的一面设置第二栅金属层，对所述第二栅金属层进行构图工艺，以形成沿第二方向延伸的信号输出线；

所述第一半导体层在所述基底上的正投影和所述信号输出线在所述基底上的正投影沿着第一方向排列，所述第一方向与所述第二方向相交。

35.如权利要求34所述的显示基板的制作方法，其中，制作第一电压信号线、第二电压信号线、第一时钟信号线和第二时钟信号线的步骤具体包括：

在所述第二栅金属层背向所述第一栅金属层的一面制作源漏金属层，对所述源漏金属层进行构图工艺，以形成所述第一电压信号线、所述第二电压信号线、第一时钟信号线和第二时钟信号线。

36.如权利要求31所述的显示基板的制作方法，其中，所述第一电压信号线的个数为一个；所述输出电路包括输出复位晶体管；所述至少一个移位寄存器单元还包括输出电容、第一晶体管和第二电容连接晶体管；所述显示基板的制作方法还包括：

将所述输出复位晶体管的第一电极、所述输出电容的第一极板、所述第一晶体管的第一电极和所述第二电容连接晶体管的第一电极设置为都与所述第一电压信号线耦接。

37.一种显示装置，包括如权利要求1至30中任一权利要求所述的显示基板。