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CN114078701B - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

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CN114078701B CN202010819904.2A CN202010819904A CN114078701B CN 114078701 B CN114078701 B CN 114078701B CN 202010819904 A CN202010819904 A CN 202010819904A CN 114078701 B CN114078701 B CN 114078701B
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Abstract

一种半导体结构及其形成方法，形成方法包括：提供衬底、以及凸出于衬底的半导体叠层柱，半导体叠层柱包括由下而上依次堆叠的第一掺杂层、初始沟道柱以及半导体层；形成包围初始沟道柱侧壁且暴露出半导体层的伪栅；在衬底上形成填充于相邻半导体叠层柱之间、包围伪栅露出的半导体叠层柱侧壁且覆盖伪栅顶面的底部介质层，底部介质层暴露出伪栅远离相邻半导体叠层柱的侧壁；去除伪栅，形成暴露出初始沟道柱的侧壁的栅极开口；对暴露出的初始沟道柱侧壁进行减薄，形成沟道柱；在栅极开口中形成包围沟道柱侧壁的栅极。本发明实施例有利于提升VGAA晶体管的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
晶体管沟道长度的缩短具有增加芯片的管芯密度，增加开关速度等好处。然而随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，栅极对沟道的控制能力变差，使亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channeleffects，SCE)更容易发生，晶体管的沟道漏电流增大。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。全包围栅极晶体管包括横向全包围栅极(Lateral Gate-all-around，LGAA)晶体管和垂直全包围栅极(Vertical Gate-all-around，VGAA)晶体管。
其中，VGAA的沟道在垂直于衬底表面的方向上延伸，有利于提高半导体结构的面积利用效率，因此有利于实现更进一步的特征尺寸缩小。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升了垂直全包围栅极(VGAA)晶体管的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底、以及凸出于所述衬底的半导体叠层柱，所述半导体叠层柱包括由下而上依次堆叠的第一掺杂层、初始沟道柱以及用于形成第二掺杂层的半导体层；形成包围所述初始沟道柱侧壁且暴露出半导体层的伪栅；在所述衬底上形成填充于相邻所述半导体叠层柱之间、包围所述伪栅露出的半导体叠层柱侧壁且覆盖所述伪栅顶面的底部介质层，所述底部介质层暴露出所述伪栅远离相邻半导体叠层柱的侧壁；去除所述伪栅，暴露出所述初始沟道柱的侧壁，在所述底部介质层中形成栅极开口；对所述栅极开口露出的初始沟道柱侧壁进行减薄，剩余的所述初始沟道柱用于作为沟道柱；对所述栅极开口进行填充，形成包围所述沟道柱侧壁的栅极。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；半导体叠层柱，凸出于所述衬底，所述半导体叠层柱包括由下而上依次堆叠的第一掺杂层、沟道柱以及第二掺杂层，沿垂直于沟道柱侧壁的方向，所述沟道柱的侧壁相对于所述第一掺杂层和第二掺杂层的侧壁缩进；栅极，包围所述沟道柱的侧壁，位于相邻所述半导体叠层柱侧壁上的栅极之间具有间隔；介质层，填充于位于相邻半导体叠层柱侧壁的栅极之间且覆盖所述栅极的顶面。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构的形成方法中，先形成半导体叠层柱，之后形成包围初始沟道柱侧壁的伪栅，并在所述衬底上形成填充于相邻半导体叠层柱之间且覆盖伪栅顶面的底部介质层，再去除伪栅以形成栅极开口，随后通过栅极开口对初始沟道柱的侧壁进行减薄，形成沟道柱；因此，本发明实施例在形成半导体叠层柱的步骤中，沿垂直于半导体叠层柱侧壁的方向，所述初始沟道柱的宽度大于沟道柱的目标宽度，所述半导体叠层柱(包括第一掺杂层和半导体层)相应也能够具有较大的宽度尺寸，且所述半导体叠层柱与衬底的接触面积较大，从而提高半导体叠层柱竖立于所述衬底上的稳固性，相应有利于降低所述半导体叠层柱在半导体结构的形成过程中出现倾斜或弯曲问题的概率，例如：在形成位于衬底上且包围第一掺杂层部分侧壁的隔离结构的过程中，即使因半导体叠层柱周边图形密度不一致而导致半导体叠层柱受到的应力不均，所述半导体叠层柱发生倾斜或弯曲的概率也较低，进而提升了垂直全包围栅极(VGAA)晶体管的性能。
可选方案中，形成所述伪栅的步骤中，位于相邻所述半导体叠层柱侧壁上的伪栅之间具有间隔，所述伪栅与相邻半导体叠层柱相对的侧壁为第一侧壁，所述伪栅远离相邻半导体叠层柱的侧壁为第二侧壁，相应使得在形成底部介质层的步骤中，所述底部介质层能够填充于相邻所述伪栅的第一侧壁之间，包围所述伪栅露出的半导体叠层柱侧壁且覆盖伪栅顶面，在半导体结构的形成过程中(例如：去除伪栅以形成栅极开口、以及在栅极开口中形成栅极的过程中)，所述底部介质层能够对半导体叠层柱起到支撑的作用，从而降低半导体叠层柱发生倾斜或弯曲的概率，进而提升了垂直全包围栅极(VGAA)晶体管的性能。
附图说明
图1是一种半导体结构的形成方法对应的结构示意图；
图2至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图11至图15是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，垂直全包围栅极(Vertical Gate-all-around，VGAA)晶体管有利于实现更进一步的特征尺寸缩小。具体地，在VGAA晶体管中，形成有凸出于衬底的半导体柱，栅极结构包围半导体柱的部分侧壁，被栅极结构包围的部分半导体柱为沟道区，从而使VGAA晶体管的沟道能够在垂直于衬底表面的方向延伸。
但是，目前形成的VGAA晶体管仍有性能不佳的问题。具体地，VGAA晶体管的半导体柱容易在半导体结构的形成过程中发生弯曲或倾斜，导致VGAA晶体管的性能不佳。
例如：形成VGAA晶体管的过程包括：如图1所示，在半导体柱2露出的衬底1上形成隔离结构3，隔离结构3覆盖所述半导体柱2的部分侧壁。
衬底1上不同位置处的图形密集度不同，导致各半导体柱2周边的图形密度不同，例如：衬底1包括图形密集区和图形稀疏区，图形密集区的半导体柱2数量多于图形稀疏区的半导体柱2数量，或者，如图1所示，位于边缘位置处的半导体柱2两侧的图形密度不同。由于半导体柱2周边的图形密度不同，在形成所述隔离结构3的过程中，半导体柱2受到的应力大小不一致，尤其是位于边缘位置处的半导体柱2或位于图形密集区和图形稀疏区交界处的半导体柱2受到的应力大小不一致，导致所述半导体柱2容易发生弯曲或倾斜(如图1中虚线圈所示)，进而导致形成的VGAA晶体管的性能不佳。
此外，VGAA晶体管的形成过程还包括形成层间介质层(ILD)、形成栅极等制程。随着器件尺寸的逐渐缩小，所述半导体柱2的直径或宽度也越来越小，所述半导体柱2为细长型的垂直结构，所述半导体柱2在半导体结构的形成过程中发生倾斜或弯曲的概率越来越高，对VGAA晶体管性能的影响也越来越不容忽视。
为了解决所述技术问题，本发明实施例提供的半导体结构的形成方法中，先形成半导体叠层柱，之后形成包围初始沟道柱侧壁的伪栅，并在所述衬底上形成填充于相邻半导体叠层柱之间且覆盖伪栅顶面的底部介质层，再去除伪栅以形成栅极开口，随后通过栅极开口对初始沟道柱的侧壁进行减薄，形成沟道柱；因此，本发明实施例在形成半导体叠层柱的步骤中，沿垂直于半导体叠层柱侧壁的方向，所述初始沟道柱的宽度大于沟道柱的目标宽度，所述半导体叠层柱(包括第一掺杂层和半导体层)相应也能够具有较大的宽度尺寸，且所述半导体叠层柱与衬底的接触面积较大，从而提高半导体叠层柱竖立于所述衬底上的稳固性，相应有利于降低所述半导体叠层柱在半导体结构的形成过程中出现倾斜或弯曲问题的概率，例如：在形成位于衬底上且包围第一掺杂层部分侧壁的隔离结构的过程中，即使因半导体叠层柱周边图形密度不一致而导致半导体叠层柱受到的应力不均，所述半导体叠层柱发生倾斜或弯曲的概率也较低，进而提升了垂直全包围栅极(VGAA)晶体管的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图2和图3，提供衬底100、以及凸出于所述衬底100的半导体叠层柱200，所述半导体叠层柱200包括由下而上依次堆叠的第一掺杂层10、初始沟道柱30以及用于形成第二掺杂层的半导体层20。
所述衬底100用于为形成垂直全包围栅极(VGAA)晶体管提供工艺平台。
半导体叠层柱200用于为后续形成包围沟道柱侧壁的栅极提供工艺平台。所述半导体叠层柱200沿垂直于衬底100的方向延伸，有利于提高半导体结构的面积利用效率，因此有利于实现更进一步的特征尺寸缩小。
后续步骤还包括：对初始沟道柱30的侧壁进行减薄，形成沟道柱；因此，在形成半导体叠层柱30的步骤中，沿垂直于半导体叠层柱200侧壁的方向，初始沟道柱30的宽度大于沟道柱的目标宽度，半导体叠层柱200(包括第一掺杂层10和半导体层20)相应也能够具有较大的宽度尺寸，且半导体叠层柱200与衬底100的接触面积也较大，从而提高半导体叠层柱200竖立于衬底100上的稳固性，进而降低半导体叠层柱200在后续制程中发生倾斜或弯曲的概率。
本实施例中，所述半导体叠层柱200的数量为多个，多个所述半导体叠层柱200分立于所述衬底100上。本实施例中，半导体叠层柱200为圆柱体结构。
本实施例中，提供衬底100和半导体叠层柱200的步骤中，所述第一掺杂层10、与初始沟道柱30以及半导体层20的侧壁相齐平。
所述第一掺杂层10用于作为垂直全包围栅极晶体管的源区或漏区。本实施例中，第一掺杂层10作为垂直全包围栅极晶体管的源区。
本实施例中，沿垂直于半导体叠层柱200侧壁的方向，所述半导体叠层柱200的宽度较大，所述第一掺杂层10的宽度尺寸也较大，也就是说，所述第一掺杂层10的体积较大且所述第一掺杂层10与衬底100的接触面积较大，从而有利于提高半导体叠层柱200竖立于衬底100上的稳固性，使半导体叠层柱200不易出现弯曲、倾斜或倒塌的问题。此外，所述第一掺杂层10的宽度尺寸较大，所述第一掺杂层10的体积相应较大，从而有利于提高对沟道区的应力，进而有利于提高载流子的迁移率，相应有利于优化半导体结构的性能。
本实施例中，提供衬底100和半导体叠层柱200的步骤中，第一掺杂层10与初始沟道柱30的材料不同，在后续对初始沟道柱30的侧壁进行减薄的过程中，初始沟道柱30与第一掺杂层10之间具有刻蚀选择比，有利于降低第一掺杂层10受损的概率，还能够降低对初始沟道柱30的侧壁进行减薄的工艺难度。
本实施例中，形成PMOS晶体管，所述第一掺杂层10的材料可以为掺杂有P型离子的SiGe，P型离子可以为B离子、Ga离子或In离子。在其他实施例中，当形成NMOS晶体管时，所述第一掺杂层的材料可以为掺杂有N型离子的SiC或SiP，其中，N型离子可以为P离子、As离子或Sb离子。
所述初始沟道柱30用于经后续的减薄工艺形成沟道柱。沿垂直于半导体叠层柱200侧壁的方向，所述沟道柱具有目标宽度。本实施例中，垂直于半导体叠层柱200侧壁的方向与衬底100平行。
提供衬底100和半导体叠层柱200的步骤中，所述初始沟道柱30的宽度大于所述目标宽度。本实施例中，所述半导体叠层柱200为圆柱体型结构，所述宽度指的是沟道柱或初始沟道柱30的横截面直径。
需要说明的是，提供衬底100和半导体叠层柱200的步骤中，沿垂直于半导体叠层柱200侧壁的方向，初始沟道柱30的宽度大于沟道柱的目标宽度的数值不宜过小，也不宜过大。如果初始沟道柱30的宽度大于沟道柱的目标宽度的数值过小，则和沟道柱的目标宽度相比，半导体叠层柱200的宽度增大的效果不明显，容易导致对半导体叠层柱200的稳固性的提高效果不显著；如果初始沟道柱30的宽度大于沟道柱的目标宽度的数值过大，则半导体叠层柱200的宽度也过大，容易导致半导体叠层柱200占用的衬底100面积过大，进而易降低晶圆面积利用效率，而且，后续需要对初始沟道柱30侧壁减薄的厚度也较大，对初始沟道柱30侧壁减薄的时间也过长，容易增加工艺风险、降低工艺可控性。为此，本实施例中，初始沟道柱30的宽度是目标宽度的1.2倍至1.6倍。
本实施例中，所述初始沟道柱30的材料包括Si。
所述半导体层20用于形成第二掺杂层，第二掺杂层用于作为VGAA晶体管的源区或漏区。本实施例中，第二掺杂层用于作为VGAA晶体管的漏区。
提供衬底100和半导体叠层柱200的步骤中，所述半导体层20与初始沟道柱30的材料不同，从而在后续对初始沟道柱30的侧壁进行减薄的过程中，初始沟道柱30与半导体层20具有刻蚀选择比，有利于降低对半导体层20造成误刻蚀的概率，而且还有利于降低对初始沟道柱30的侧壁进行减薄的工艺难度。
此外，本实施例中，所述半导体层20的宽度尺寸较大，所述半导体层20的体积相应较大，从而有利于提高第二掺杂层对沟道区的应力，进而有利于提高沟道区的载流子迁移率，相应有利于优化半导体结构的性能。
本实施例中，第一掺杂层10用于作为源区，半导体层20用于形成第二掺杂层，第二掺杂层用于作为漏区。因此，半导体层20与第一掺杂层10的材料相同。
本实施例中，形成PMOS晶体管，半导体层20的材料为SiGe。在其他实施例中，当形成NMOS晶体管时，所述半导体层的材料可以为SiC或SiP。
本实施例中，半导体层20中还掺杂有离子。需要说明的是，所述形成方法还包括：形成第二掺杂层。本实施例中，后续在半导体层20上形成外延层，且在形成外延层的过程中原位自掺杂离子，半导体层20和掺杂有离子的外延层用于作为所述第二掺杂层。因此，半导体层20中的掺杂离子类型与第二掺杂层的掺杂离子类型相同。
本实施例中，形成PMOS晶体管，半导体层20中掺杂有P型离子，P型离子可以为B离子、Ga离子或In离子。其他实施例中，当形成NMOS晶体管时，半导体层中掺杂有N型离子，N型离子可以为P离子、As离子或Sb离子。
在另一些实施例中，所述半导体层中还可以不掺杂有离子。
提供衬底100和半导体叠层柱200的步骤中，还形成与所述第一掺杂层10的底部相连、位于衬底100上且沿平行于衬底100方向延伸的掺杂层侧部110。
后续步骤还包括：形成与所述掺杂层侧部110相接触的第一源漏插塞。因此，通过形成所述掺杂层侧部110，从而使第一掺杂层10通过所述掺杂层侧部110与第一源漏插塞之间实现电连接，有利于降低形成第一源漏插塞的难度，而且，通过形成掺杂层侧部110，还能够根据实际的工艺需求，使相邻半导体叠层柱200的第一掺杂层10相接触。
本实施例中，掺杂层侧部110与第一掺杂层10的材料、掺杂离子类型相同。
本实施例中，提供衬底100和半导体叠层柱200的步骤包括：
如图2所示，提供衬底100、由下而上依次堆叠于所述衬底100上的第一初始掺杂层101、沟道材料层102以及初始半导体层103。
本实施例中，初始半导体层103与第一初始掺杂层101的材料以及离子掺杂类型相同，形成初始半导体层103和第一初始掺杂层101的步骤均包括：采用外延工艺，形成外延层，且在形成外延层的过程中原位自掺杂离子。
通过采用外延工艺形成的材料纯度高、缺陷少，有利于提高初始半导体层103和第一初始掺杂层101的形成质量，相应提高后续第一掺杂层和半导体层的形成质量。
如图3所示，图形化所述初始半导体层103、沟道材料层102以及部分厚度的第一初始掺杂层101，形成所述掺杂层侧部110、第一掺杂层10、初始沟道柱30以及所述半导体层20。
因此，本实施例中，所述掺杂层侧部110与第一掺杂层10为一体型结构。
本实施例中，图形化所述初始半导体层103、沟道材料层102以及部分厚度的第一初始掺杂层101的步骤包括：在所述初始半导体层103上形成硬掩膜层104；以所述硬掩膜层104为掩膜，图形化所述初始半导体层103、沟道材料层102以及部分厚度的第一初始掺杂层101。
硬掩膜层104用于作为形成半导体叠层柱200的掩膜。本实施例中，硬掩膜层104的材料为氮化硅。
本实施例中，以硬掩膜层104为掩膜，采用各向异性的干法刻蚀工艺，依次刻蚀初始半导体层103、沟道材料层102以及部分厚度的第一初始掺杂层101。
本实施例中，在所述初始半导体层103上形成硬掩膜层104之前，形成方法还包括：在所述初始半导体层103上形成衬垫氧化层105(如图3所示)。衬垫氧化层105用于减小硬掩膜层104与初始半导体层103之间的应力，从而提高硬掩膜层104与初始半导体层103之间的粘附性，进而提高图形传递的精度。
因此，硬掩膜层104与半导体叠层柱200之间还形成有衬垫氧化层105。
本实施例中，在形成半导体叠层柱200之后，所述半导体结构的形成方法还包括：在所述半导体叠层柱200的侧壁上形成伪栅氧化层106(如图3所示)。
伪栅氧化层106用于保护半导体叠层柱200的侧壁，伪栅氧化层106还用于在后续去除伪栅的过程中作为停止层，从而提高刻蚀一致性、减小对半导体叠层柱200的损伤。本实施例中，伪栅氧化层106的材料为氧化硅。
参考图4，形成包围初始沟道柱30侧壁且暴露出半导体层20的伪栅130。
所述伪栅130用于为后续形成栅极占据空间。因此，本实施例中，所述伪栅130还用于定义后续栅极的形状和位置。
本实施例中，位于相邻所述半导体叠层柱200侧壁上的伪栅130之间具有间隔S1，所述伪栅130与相邻半导体叠层柱200相对的侧壁为第一侧壁11，所述伪栅130远离相邻半导体叠层柱200的侧壁为第二侧壁12。
与相邻半导体叠层柱侧壁上的伪栅相接触相比，本实施例中，位于相邻所述半导体叠层柱200侧壁上的伪栅130之间具有间隔S1，后续在衬底100上形成填充于相邻所述半导体叠层柱200之间、包围所述伪栅130露出的半导体叠层柱200侧壁且覆盖伪栅130顶面的底部介质层的过程中，底部介质层能够填充于相邻所述伪栅130的第一侧壁11之间，从而在半导体结构的形成过程中(例如：后续去除伪栅130以形成栅极开口、以及在栅极开口中形成栅极的过程中)，所述底部介质层能够对半导体叠层柱200起到支撑的作用。
因此，形成伪栅130的步骤中，位于相邻所述半导体叠层柱200侧壁上的伪栅130之间的间隔S1不宜过小，也不宜过大。如果所述间隔S1过小，容易增加后续底部介质层在相邻半导体叠层柱200侧壁上的伪栅130之间的填充难度，而且，还容易导致在沿垂直于半导体叠层柱200侧壁的方向上，相邻半导体叠层柱200侧壁上的伪栅130之间的底部介质层的宽度过小，进而容易降低底部介质层对半导体叠层柱200的支撑效果；如果所述间隔S1过大，还容易导致相邻VGAA晶体管之间的间隔过大，进而容易降低器件密集度和晶圆面积利用效率。为此，本实施例中，位于相邻半导体叠层柱200侧壁上的伪栅130之间的间隔S1是相邻半导体叠层柱200之间间隔S2的30％至70％。作为一种示例，位于相邻半导体叠层柱200侧壁上的伪栅130之间的间隔S1，是相邻半导体叠层柱200之间间隔S2的50％。
所述伪栅130远离相邻半导体叠层柱200的侧壁指的是，所述伪栅130不与相邻半导体叠层柱200相对的侧壁。为方便示意和说明，图5中所示的第二侧壁12为伪栅130与相邻半导体叠层柱200相背的侧壁，但在实际工艺中，所述第二侧壁12还可以为伪栅130朝向其他方向的侧壁。
伪栅130可以为单层或叠层结构。本实施例中，伪栅130为单层结构，伪栅130的材料包括无定形硅、无定型锗或HSQ(hydrogen silses-quioxane，氢化硅倍半氧烷)。其中，无定形硅和无定型锗为半导体工艺中常用的材料，有利于提高工艺兼容性，HSQ为具有光敏性和高分辨率的材料，有利于降低形成伪栅130的图形化工艺的难度、提高伪栅130的图形精度。作为一种示例，伪栅130的材料为无定形硅。
本实施例中，所述伪栅130包围初始沟道柱30的侧壁，且还延伸包围所述半导体层20和第一掺杂层10的部分侧壁。
本实施例中，形成所述伪栅130的步骤包括：在所述衬底100上形成覆盖所述半导体叠层柱200的初始伪栅(图未示)；去除部分厚度的初始伪栅，使剩余的初始伪栅暴露出所述半导体层20；图形化剩余的初始伪栅，保留包围所述初始沟道柱30侧壁的部分初始伪栅用于作为所述伪栅130。
采用沉积工艺(例如：化学气相沉积工艺等)，形成初始伪栅。
去除部分厚度的初始伪栅的步骤可以包括：以硬掩膜层104顶面为停止位置，对初始伪栅进行平坦化处理；回刻蚀部分厚度的剩余初始伪栅。其中，可以采用化学机械研磨(CMP)工艺进行平坦化处理；回刻蚀的工艺可以为干法刻蚀工艺。
本实施例中，采用各向异性的干法刻蚀工艺，图形化剩余的初始伪栅。各向异性的干法刻蚀工艺的刻蚀效率和刻蚀精度高，有利于提高伪栅130的形貌质量，还有利于使相邻半导体叠层柱200侧壁上的伪栅130满足设计要求。
本实施例中，在提供衬底100和半导体叠层柱200之后，且在形成所述伪栅130之前，所述半导体结构的形成方法还包括：在所述衬底100上形成隔离结构120，包围所述第一掺杂层10的部分侧壁。
所述隔离结构120用于隔离相邻的半导体叠层柱200。本实施例中，所述隔离结构120位于掺杂层侧部110上，所述隔离结构120还用于隔离掺杂层侧部110与后续的栅极。
本实施例中，沿垂直于半导体叠层柱200侧壁的方向，所述初始沟道柱30的宽度大于沟道柱的目标宽度，半导体叠层柱200(包括第一掺杂层10和半导体层20)相应也能够具有较大的宽度尺寸，所述半导体叠层柱200与衬底100的接触面积较大，半导体叠层柱200竖立于衬底100上的稳固性较高，在形成隔离结构120的过程中，即使因半导体叠层柱200周边图形密度不一致而导致半导体叠层柱200受到的应力不均，所述半导体叠层柱200发生倾斜或弯曲的概率也较低，进而提升了半导体制程良率以及垂直全包围栅极晶体管的性能。
本实施例中，所述隔离结构120的材料为氮化硅。在其他实施例中，隔离结构的材料还能够为氮氧化硅、氧化硅等绝缘材料。
相应地，本实施例中，所述伪栅130形成在所述隔离结构120上。
参考图5，在衬底100上形成填充于相邻半导体叠层柱200之间、包围所述伪栅130露出的半导体叠层柱200侧壁且覆盖所述伪栅130顶面的底部介质层140，底部介质层140暴露出伪栅130远离相邻半导体叠层柱200的侧壁。
底部介质层140用于对相邻的半导体叠层柱120或伪栅130之间起到隔离的作用。本实施例中，所述底部介质层140覆盖所述伪栅130的第一侧壁11且暴露出所述伪栅130的第二侧壁12。
本发明实施例中，形成伪栅130的过程中，位于相邻所述半导体叠层柱200侧壁上的伪栅130之间具有间隔，因此，在衬底100上形成填充于相邻半导体叠层柱200之间且覆盖伪栅130顶面的底部介质层140的过程中，底部介质层140能够填充于相邻所述伪栅130的第一侧壁11之间，在后续去除伪栅130以形成栅极开口、以及在栅极开口中形成栅极等半导体结构的形成过程中，所述底部介质层140能够对半导体叠层柱200起到支撑的作用，从而降低半导体叠层柱200发生倾斜或弯曲的概率；进而提升了垂直全包围栅极晶体管的性能。
本实施例中，所述底部介质层140的材料为氧化硅。在其他实施例中，所述底部介质层的材料还可以为氮氧化硅、氮化硅等绝缘材料。
本实施例中，底部介质层140形成在隔离结构120上。
所述底部介质层140暴露出所述伪栅130的远离相邻半导体叠层柱200的侧壁(即第二侧壁12)，以便于后续通过暴露出的第二侧壁12去除所述伪栅130。具体地，本实施例中，形成所述底部介质层140的步骤中，底部介质层140中形成有暴露出第二侧壁12的通孔145。
本实施例中，形成所述底部介质层140的步骤中，底部介质层140覆盖半导体叠层柱200的顶面。具体地，底部介质层140覆盖硬掩膜层104的顶面。
本实施例中，形成所述底部介质层140的步骤包括：在所述衬底100上形成覆盖半导体叠层柱200和伪栅130的介质材料层(图未示)；图形化介质材料层，保留位于相邻半导体叠层柱200之间、包围伪栅130露出的半导体叠层柱200的侧壁且覆盖所述伪栅130顶面的介质材料层作为所述底部介质层140。
采用沉积工艺(例如：化学气相沉积工艺或高深宽比工艺)，形成所述介质材料层。本实施例中，采用干法刻蚀工艺，图形化所述介质材料层。
参考图6，去除伪栅130，暴露出初始沟道柱30的侧壁，在底部介质层140中形成栅极开口150。栅极开口150暴露出初始沟道柱30的侧壁，从而后续能够对初始沟道柱30的侧壁进行减薄。栅极开口150还为后续形成栅极预留空间。
本实施例中，去除伪栅130之后，相邻的栅极开口150之间的隔离结构120上还具有底部介质层140，从而在去除伪栅130后，底部介质层140能够对半导体叠层柱200起到支撑的作用，使半导体叠层柱200不易弯曲、倾斜或倒塌。
本实施例中，所述伪栅130包围初始沟道柱30的侧壁，且还延伸包围所述半导体层20和第一掺杂层10的部分侧壁，因此，去除伪栅130后，所述栅极开口还暴露出半导体层20和第一掺杂层10的部分侧壁。
本实施例中，栅极开口150与通孔145相连通。
本实施例中，所述伪栅130与半导体叠层柱200之间还形成有伪栅氧化层106，因此，形成所述栅极开口150的步骤包括：去除所述伪栅130以及被所述伪栅130所覆盖的伪栅氧化层106。
其中，在去除伪栅130的过程中，伪栅氧化层106能够作为停止层，从而提高去除伪栅130的刻蚀一致性，并降低对其他膜层(例如：第一掺杂层10和半导体层20、初始沟道柱30)造成误刻蚀的概率。
本实施例中，去除所述伪栅130的工艺包括湿法刻蚀工艺。湿法刻蚀工艺具有各向同性刻蚀的特性，从而能够通过暴露出的第二侧壁12，对伪栅130进行刻蚀，进而将伪栅130去除干净。具体地，本实施例中，伪栅130的材料为无定形硅，所述湿法刻蚀工艺的刻蚀溶液包括TMAH溶液。
去除被伪栅130所覆盖的伪栅氧化层106的工艺包括湿法刻蚀工艺。所述湿法刻蚀工艺的刻蚀溶液包括氢氟酸溶液。
参考图7，对栅极开口150露出的初始沟道柱30侧壁进行减薄，剩余的初始沟道柱30用于作为沟道柱40。沟道柱40用于提供器件工作时的导电沟道。
在提供半导体叠层柱200的步骤中，为了提高半导体叠层柱200在衬底200上的稳固性，以降低半导体叠层柱200发生弯曲、倾斜或倒塌的概率，初始沟道柱30的宽度大于沟道柱40的目标宽度，因此，通过对初始沟道柱30的侧壁进行减薄，从而形成满足目标宽度的沟道柱40，相应使得导电沟道的粗细程度满足设计要求。
对初始沟道柱30的侧壁进行减薄以形成沟道柱40后，沟道柱40的侧壁相对于所述第一掺杂层10或半导体层20的侧壁缩进。
本实施例中，所述栅极开口150还暴露出半导体层20和第一掺杂层10的部分侧壁。半导体层20或第一掺杂层10与初始沟道柱30的材料不同，从而对初始沟道柱30进行减薄的过程中，初始沟道柱30与半导体层20之间具有刻蚀选择比、初始沟道柱30与第一掺杂层10之间具有刻蚀选择比，因此半导体层20或第一掺杂层10不易被误刻蚀，而且，还有利于降低进行减薄的工艺难度。
本实施例中，对初始沟道柱30侧壁进行减薄的步骤中，所述初始沟道柱30和所述第一掺杂层10的刻蚀选择比至少为5:1；所述初始沟道柱30和所述半导体层20的刻蚀选择比至少为5:1。所述初始沟道柱30与半导体层20之间、以及初始沟道柱30与第一掺杂层10之间均具有较高的刻蚀选择比，从而显著降低减薄工艺的难度以及对第一掺杂层10和半导体层20造成误刻蚀的几率。
本实施例中，对所述初始沟道柱30侧壁进行减薄的工艺包括湿法刻蚀工艺。湿法刻蚀工艺具有各向同性刻蚀的特性，从而能够沿着垂直于半导体叠层柱200侧壁的方向，对初始沟道柱30的侧壁进行刻蚀，进而实现对初始沟道柱30的减薄，使沟道柱40满足目标宽度的要求。本实施例中，所述初始沟道柱30的材料为硅，所述湿法刻蚀工艺的刻蚀溶液包括TMAH溶液。
参考图8，对栅极开口150进行填充，形成包围沟道柱40侧壁的栅极160。
栅极160作为器件栅极，用于控制器件工作时导电沟道的开启或关断。
本实施例中，在形成栅极160的过程中，位于相邻半导体叠层柱200侧壁的栅极开口150之间还保留有底部介质层140，从而使得底部介质层140能够起到支撑的作用，且第一掺杂层10的宽度尺寸较大，以上两方面均有利于保证半导体叠层柱200不易出现倾斜、弯曲或倒塌的问题。
本实施例中，栅极160形成于所述隔离结构120上。
本实施例中，所述栅极开口150与所述通孔145相连通，所述栅极160还形成在部分的通孔145中。本实施例中，所述栅极160还包围所述第一掺杂层10的顶部拐角处以及所述半导体层20的底部拐角处。
本实施例中，所述栅极160为金属栅极，所述栅极160包括：高k栅介质层61，包围栅极开口150暴露出的沟道柱40、覆盖栅极开口150露出的第一掺杂层10、半导体层20以及底部介质层140；功函数层62，位于所述高k栅介质层61上；栅电极层63，位于功函数层62上且填充所述栅极开口150。
高k栅介质层61用于实现栅极160与沟道柱40之间的电隔离，还用于实现栅极160与第一掺杂层10或半导体层20之间的电隔离。高k栅介质层61的材料为高k介质材料。作为一种示例，高k栅介质层61的材料为HfO2。
功函数层62用于调节栅极160的功函数，进而调节晶体管的阈值电压。本实施例中，形成PMOS晶体管，功函数层62的材料为P型功函数材料。
栅电极层63作为电极，用于实现栅极160与外部电路或其他互连结构之间的电连接。栅电极层63的材料为导电材料，例如：Al、W、Co等。
本实施例中，形成所述栅极160的步骤包括：在所述栅极开口150和通孔145中形成初始栅极(图未示)；去除位于所述通孔145中的部分初始栅极，剩余的初始栅极用于作为所述栅极160。
本实施例中，形成所述初始栅极的工艺包括原子层沉积、物理气相沉积、化学气相沉积和电镀中的一种或多种工艺。具体地，初始栅极包括初始高k栅介质层、位于初始高k栅介质层上的初始功函数层、以及位于初始功函数层上的初始栅电极层。本实施例中，采用原子层沉积工艺，形成初始高k栅介质层和初始功函数层；采用物理气相沉积工艺，形成初始栅电极层。
本实施例中，采用湿法刻蚀工艺，去除位于通孔145中的部分初始栅极。具体地，根据初始栅极的材料，湿法刻蚀工艺的刻蚀溶液为能够刻蚀初始栅极材料的酸液。
结合参考图9，本实施例中，在形成栅极160之后，所述半导体结构的形成方法还包括：去除部分厚度的所述底部介质层140，暴露出所述半导体层20。
暴露出半导体层20，从而后续能够在半导体层20上形成外延层。
本实施例中，在去除部分厚度的底部介质层140的步骤中，还去除位于所述半导体层20上的硬掩膜层104。
继续参考图9，所述半导体结构的形成方法还包括：在所述沟道柱30的顶部上形成第二掺杂层(未标示)。本实施例中，形成所述第二掺杂层的步骤包括：在所述半导体层20上形成外延层50，且在形成外延层50的过程中原位自掺杂离子，所述半导体层20和掺杂有离子的外延层50用于作为所述第二掺杂层。
所述第二掺杂层用于作为VGAA晶体管的源区或漏区。具体地，本实施例中，第一掺杂层10用于作为源区，第二掺杂层相应用于作为漏区。
通过在半导体层20上形成掺杂有离子的外延层50，有利于增大第二掺杂层的体积，在器件工作时，有利于进一步提高第二掺杂层对沟道区的应力，进而提高载流子的迁移率。同时，通过形成外延层50，增大了第二掺杂层的体积，相应有利于增加后续第二源漏插塞与第二掺杂层的接触面积，且第二掺杂层在沿平行于衬底100方向的面积较大，有利于降低对形成第二源漏插塞的光刻工艺的套刻精度的要求，进而降低形成第二源漏插塞的工艺难度，以上两方面均有利于提高第二源漏插塞与第二掺杂层的接触性能。
外延层50的材料以及掺杂离子类型与半导体层20相同，在此不再赘述。
需要说明的是，以上形成第二掺杂层的步骤仅作为一种示例，本发明形成第二掺杂层的步骤不仅限于此。例如，在提供衬底和半导体叠层柱的步骤中，所述半导体层中掺杂有离子，掺杂有离子的半导体层用于作为所述第二掺杂层。或者，在一些实施例中，在形成所述栅极之后，所述半导体结构的形成方法还包括：去除部分厚度的所述底部介质层，暴露出所述半导体层；形成所述第二掺杂层的步骤包括：对所述半导体层进行离子掺杂，掺杂有离子的半导体层用于作为所述第二掺杂层。
结合参考图10，本实施例中，在形成栅极160和第二掺杂层后，所述形成方法还包括：形成与掺杂层侧部110相接触的第一源漏插塞170；形成与第二掺杂层相接触的第二源漏插塞180；形成与栅极160相接触的栅极插塞190。
第一源漏插塞170用于作为源极插塞，通过与掺杂层侧部110相接触，从而与第一掺杂层10实现电连接，进而使第一掺杂层10与外部电路或其他互连结构之间实现电连接。
第二源漏插塞180作为漏极插塞，用于使第二掺杂层与外部电路或其他互连结构之间实现电连接。本实施例中，第二源漏插塞180与外延层50相接触。
栅极插塞190用于使栅极160与外部电路或其他互连结构之间实现电连接。
本实施例中，第一源漏插塞170、第二源漏插塞180以及栅极插塞190的材料相同，均为导电材料，例如：W、Co、Ni或Cu等材料。
本实施例中，在形成第一源漏插塞170、第二源漏插塞180以及栅极插塞190之前，所述半导体结构的形成方法还包括：在所述底部介质层140上形成层间介质层165，覆盖所述栅极160和第二掺杂层。
因此，所述第一源漏插塞170贯穿掺杂层侧部110上方的隔离结构120、底部介质层140和层间介质层165；第二源漏插塞180贯穿第二掺杂层上方的层间介质层165；栅极插塞190贯穿栅极160上方的层间介质层165。
所述层间介质层165用于实现第一源漏插塞170、第二源漏插塞180以及栅极插塞190之间的电隔离。所述层间介质层165的材料为介质材料，例如：低k介质材料、超低k介质材料、氧化硅、氮化硅或氮氧化硅等。
图11至图15是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。本实施例与前述实施例的相同之处在此不再赘述，本实施例与前述实施例的不同之处在于：所述初始沟道柱用于作为初始底部沟道柱30a；所述半导体层用于作为第二掺杂层20a；所述伪栅用于作为底部伪栅；所述栅极开口用于作为底部栅极开口；所述沟道柱用于作为底部沟道柱40a；所述栅极用于作为底部栅极160a。
参考图11，提供衬底100a、以及凸出于所述衬底100a的半导体叠层柱200a，所述半导体叠层柱200a包括由下而上依次堆叠的第一掺杂层10a、初始底部沟道柱30a以及用于形成第二掺杂层20a的半导体层。
本实施例中，在提供半导体叠层柱200a的步骤中，所述半导体层用于作为第二掺杂层20a，所述半导体叠层柱200a还包括由下而上依次堆叠于所述第二掺杂层20a上的缓冲层310、第三掺杂层320、初始顶部沟道柱330以及用于形成第四掺杂层340的顶部半导体层。
通过使半导体叠层柱200a还包括第三掺杂层320、初始顶部沟道柱330以及用于形成第四掺杂层340的顶部半导体层，从而为后续在第二掺杂层20a的上方形成另一个VGAA晶体管做准备。
本实施例中，第一掺杂层10a、初始底部沟道柱30a、第二掺杂层20a、缓冲层310、第三掺杂层320、初始顶部沟道柱330以及顶部半导体层的侧壁相齐平。本实施例中，半导体叠层柱200a为圆柱体型结构。
缓冲层310用于防止第三掺杂层320直接形成在第二掺杂层20a上产生较大的应力而导致位错等缺陷。本实施例中，缓冲层310的材料为硅。
所述第三掺杂层320用于形成另一个VGAA晶体管的源区或漏区。所述第四掺杂层340用于形成另一个VGAA晶体管的源区或漏区。本实施例中，第三掺杂层320用于作为源区，第四掺杂层用于作为漏区。
本实施例中，所述第一掺杂层10a和第二掺杂层20a中掺杂有第一型离子；所述第三掺杂层320和第四掺杂层340中掺杂有第二型离子，所述第二型与第一型的掺杂类型不同。因此，所述第一掺杂层10a和第二掺杂层20a、以及底部沟道柱40a与对应的底部栅极160a用于形成第一型晶体管，第三掺杂层320和第四掺杂层340与对应的顶部沟道柱、以及后续的顶部栅极用于形成第二型晶体管，第二型晶体管和第一型晶体管的掺杂类型不同，从而能够在同一个半导体叠层柱200a上形成两种不同类型的器件，有利于满足对不同器件的需求，同时有利于减小工艺复杂度。
本实施例中，第二型晶体管为NMOS晶体管，因此，第三掺杂层320和第四掺杂层340中掺杂有N型离子。所述第三掺杂层320和顶部半导体层的材料为SiC或SiP。
所述初始顶部沟道柱330用于经后续的减薄工艺形成顶部沟道柱。
本实施例中，初始顶部沟道柱330的材料为硅。
本实施例中，所述顶部半导体层中掺杂有离子，且顶部半导体层中的离子掺杂类型与第三掺杂层320的掺杂类型相同，掺杂有离子的顶部半导体层340用于作为第四掺杂层340。
关于所述第三掺杂层320和顶部半导体层、第四掺杂层340以及初始顶部沟道柱330的具体描述，请参考前述实施例对第一掺杂层、沟道柱以及半导体层、第二掺杂层的相关描述，在此不再赘述。
参考图12，形成包围所述初始底部沟道柱30a侧壁且暴露出第二掺杂层20a的底部伪栅(图未示)；在所述衬底100a上形成填充于相邻所述半导体叠层柱200a之间、包围所述底部伪栅露出的半导体叠层柱200a侧壁且覆盖所述底部伪栅顶面的底部介质层140a；去除所述底部伪栅，暴露出所述初始底部沟道柱30a的侧壁，在所述底部介质层140a中形成底部栅极开口(图未示)；对所述底部栅极开口露出的初始底部沟道柱30a侧壁进行减薄，剩余的所述初始底部沟道柱30a用于作为底部沟道柱40a；对所述底部栅极开口进行填充，形成包围所述底部沟道柱40a侧壁的底部栅极160a。
形成底部伪栅、底部介质层140a以及底部栅极开口、对初始底部沟道柱30a侧壁进行减薄、以及形成底部栅极160a的步骤请参考前述实施例的相应描述，在此不再赘述。
参考图13，在形成所述底部栅极160a后，所述半导体结构的形成方法还包括：去除部分厚度的所述底部介质层140a，暴露出所述初始顶部沟道柱330。
本实施例中，所述半导体结构的形成方法还包括：在形成所述底部栅极160a之后，形成顶部伪栅之前，形成覆盖所述缓冲层310侧壁且还延伸覆盖所述第二掺杂层20a和第三掺杂层320部分侧壁的共用源漏互连层345。
共用源漏互连层345覆盖所述第二掺杂层20a和第三掺杂层320的部分侧壁，从而使所述第二掺杂层20a和第三掺杂层320之间电连接，有利于降低将第二掺杂层20a或第三掺杂层320的电性引出的工艺复杂度。具体地，共用源漏互连层345包围缓冲层310的侧壁且延伸包围第三掺杂层320和第二掺杂层20a的部分侧壁，有利于提高共用互连层345与第三掺杂层320或第二掺杂层20a的接触面积。共用源漏互连层345形成在底部介质层140a上。
参考图14，形成包围初始顶部沟道柱330的顶部伪栅350；在所述底部介质层140上形成填充于相邻所述半导体叠层柱200a之间、包围所述顶部伪栅350露出的半导体叠层柱200a侧壁且覆盖顶部伪栅350顶面的顶部介质层360，所述顶部介质层360暴露出顶部伪栅350远离相邻半导体叠层柱200a的侧壁。
本实施例中，位于相邻半导体叠层柱200a侧壁上的顶部伪栅350之间具有间隔，从而在形成顶部介质层360的过程中，顶部介质层360能够覆盖所述顶部伪栅350与相邻半导体叠层柱200a相对的侧壁，进而使得顶部介质层360能够对半导体叠层柱200a起到支撑作用，使半导体叠层柱200a不宜弯曲或倾斜。
本实施例中，在形成共用源漏互连层345之后，形成顶部伪栅350之前，形成方法还包括：在共用源漏互连层345上形成间隔层355，包围第三掺杂层320的部分侧壁。间隔层355用于实现共用源漏互连层345与顶部伪栅350之间的间隔，相应实现共用源漏互连层345与顶部栅极350之间的电隔离。间隔层355的材料为绝缘材料。因此，顶部伪栅350形成在间隔层355上。
关于顶部伪栅350、顶部介质层360的相关描述，可参考前述实施例对伪栅和底部介质层的相应描述，在此不再赘述。
参考图15，去除顶部伪栅350，形成顶部栅极开口(图未示)；对顶部栅极开口露出的初始顶部沟道柱330侧壁进行减薄，形成顶部沟道柱370；在所述顶部栅极开口中形成包围顶部沟道柱370的顶部栅极380。
顶部沟道柱370用于提供第二型晶体管的导电沟道。
顶部栅极380用于控制第二型晶体管导电沟道的开启或关断。
关于去除顶部伪栅350、对初始顶部沟道柱330侧壁进行减薄、以及形成顶部栅极380的具体描述，可参考前述实施例的相应描述，在此不再赘述。
继续参考图15，所述形成方法还包括：形成位于第四掺杂层340上且与第四掺杂层340相接触的顶部源漏插塞390。顶部源漏插塞390用于使第四掺杂层340与外部电路或其他互连结构之间实现电连接。
对本实施例所述半导体结构的形成方法的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
相应的，本发明还提供一种半导体结构。参考图10，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底100；凸出于所述衬底100的半导体叠层柱200，所述半导体叠层柱200包括由下而上依次堆叠的第一掺杂层10、沟道柱40以及第二掺杂层(未标示)，沿垂直于沟道柱40侧壁的方向，所述沟道柱40的侧壁相对于所述第一掺杂层10和第二掺杂层的侧壁缩进；栅极160，包围所述沟道柱40的侧壁，位于相邻半导体叠层柱200侧壁上的栅极160之间具有间隔；介质层140，填充于位于相邻半导体叠层柱200侧壁的栅极160之间且覆盖栅极160的顶面，介质层140覆盖栅极160与相邻半导体叠层柱200相对的侧壁。
本实施例中，所述介质层140用于作为底部介质层140。
沿垂直于沟道柱40侧壁的方向，所述沟道柱40具有目标宽度。沿垂直于沟道柱40侧壁的方向，所述沟道柱40的侧壁相对于所述第一掺杂层10和第二掺杂层的侧壁缩进，也就是说，所述第一掺杂层10和第二掺杂层的宽度大于沟道柱40的目标宽度，所述第一掺杂层10和第二掺杂层的宽度较大，有利于提高半导体叠层柱200竖立于所述衬底100上的稳固性。
而且，位于相邻半导体叠层柱200侧壁上的栅极160之间具有间隔，底部介质层140填充于相邻半导体叠层柱200之间，覆盖所述栅极160与相邻半导体叠层柱200相对的侧壁，所述底部介质层140能够在半导体结构的形成过程中对半导体叠层柱200起到支撑的作用；以上两方面均有利于降低所述半导体叠层柱200在半导体结构的形成过程中出现倾斜或弯曲问题的概率，提升了垂直全包围栅极(VGAA)晶体管的性能。
所述衬底100用于为形成VGAA晶体管提供工艺平台。
半导体叠层柱200沿垂直于衬底100的方向延伸，能够提高半导体结构的面积利用效率。本实施例中，半导体叠层柱200为圆柱体型结构。本实施例中，半导体叠层柱200的数量为多个，多个半导体叠层柱200分立于衬底100上。
本实施例中，第一掺杂层10作为垂直全包围栅极晶体管的源区。
本实施例中，沿垂直于半导体叠层柱200侧壁的方向，所述半导体叠层柱200的宽度较大，所述第一掺杂层10的宽度尺寸也较大，因此，所述第一掺杂层10的体积较大且所述第一掺杂层10与衬底100的接触面积较大，有利于提高半导体叠层柱200竖立于衬底100上的稳固性，使半导体叠层柱200不易出现弯曲、倾斜或倒塌的问题。此外，所述第一掺杂层10的宽度尺寸较大，所述第一掺杂层10的体积相应较大，有利于提高对沟道区的应力，进而有利于提高沟道区的载流子迁移率，相应有利于优化半导体结构的性能。
本实施例中，所述第一掺杂层10与沟道柱40的材料不同，沟道柱40通过对初始沟道柱的侧壁进行减薄而形成，因此，所述初始沟道柱与第一掺杂层10之间具有刻蚀选择比，有利于降低在对初始沟道柱的侧壁进行减薄以形成沟道柱40的过程中第一掺杂层10受损的概率。
本实施例中，形成PMOS晶体管，所述第一掺杂层10的材料可以为掺杂有P型离子的SiGe。在其他实施例中，当形成NMOS晶体管时，所述第一掺杂层的材料可以为掺杂有N型离子的SiC或SiP。
本实施例中，垂直于半导体叠层柱200侧壁的方向与衬底100平行。
本实施例中，所述半导体叠层柱200为圆柱体型结构，所述宽度指的是沟道柱40的横截面直径。本实施例中，所述沟道柱40的材料包括Si。
沿垂直于沟道柱40侧壁的方向，所述沟道柱40具有目标宽度；所述沟道柱40单侧侧壁相对于所述第一掺杂层10侧壁缩进的尺寸为缩进宽度，所述缩进宽度是所述目标宽度的10％至30％。
本实施例中，第二掺杂层用于作为VGAA晶体管的漏区。本实施例中，第二掺杂层包括半导体层20和位于半导体层20上且掺杂有离子的外延层50。
通过使第二掺杂层包括半导体层20和外延层50，有利于增大第二掺杂层的体积，在器件工作时，有利于提高第二掺杂层对沟道区的应力，进而提高载流子的迁移率。同时，通过设置外延层50，增大了第二掺杂层的体积，相应有利于增加第二源漏插塞与第二掺杂层的接触面积，且第二掺杂层在沿平行于衬底100方向的面积较大，有利于降低对形成第二源漏插塞的光刻工艺的套刻精度的要求，进而降低第二源漏插塞的形成难度，相应有利于提高第二源漏插塞的形成质量以及第二源漏插塞与第二掺杂层的接触性能。
本实施例中，所述半导体层20与沟道柱40的材料不同。具体地，所述半导体层20与第一掺杂层10的材料相同。本实施例中，形成PMOS晶体管，半导体层20的材料为SiGe。在其他实施例中，当形成NMOS晶体管时，所述半导体层的材料可以为SiC或SiP。
本实施例中，半导体层20中还掺杂有离子，半导体层20中的掺杂离子类型与第一掺杂层10的掺杂离子类型相同。外延层50的材料以及掺杂离子类型与半导体层20相同，在此不再赘述。
本实施例中，所述半导体结构还包括：掺杂层侧部110，与所述第一掺杂层10的底部相连、位于衬底100上且沿平行于衬底100方向延伸。
半导体结构通常还包括：第一源漏插塞170，与掺杂层侧部110相接触。
通过设置掺杂层侧部110，从而使第一掺杂层10通过掺杂层侧部110与第一源漏插塞170之间实现电连接，掺杂层侧部110沿平行于衬底100方向的面积较大，有利于降低形成第一源漏插塞170的难度，而且，通过设置掺杂层侧部110，还能够根据实际的工艺需求，使相邻半导体叠层柱200的第一掺杂层10相接触，进而使相邻半导体叠层柱200的第一掺杂层10实现电连接。
本实施例中，掺杂层侧部110与第一掺杂层10的材料、掺杂离子类型相同。
本实施例中，所述半导体结构还包括：隔离结构120，位于所述衬底100上且包围所述第一掺杂层10的部分侧壁。
所述隔离结构120用于隔离相邻的半导体叠层柱200。本实施例中，所述隔离结构120位于掺杂层侧部110上，所述隔离结构120还用于隔离掺杂层侧部110与栅极160。本实施例中，所述隔离结构120的材料为氮化硅。
栅极160作为器件栅极，用于控制器件工作时导电沟道的开启或关断。
本实施例中，所述栅极160还包围所述第一掺杂层10的顶部拐角处以及所述半导体层20的底部拐角处。
本实施例中，底部介质层140中形成有暴露出沟道柱40侧壁的栅极开口(未标示)、以及位于半导体叠层柱200远离相邻半导体叠层柱200一侧的底部介质层140中的通孔(未标示)，所述栅极开口与所述通孔相连通。
本实施例中，所述栅极160位于栅极开口中、以及部分的通孔中。
本实施例中，所述栅极160为金属栅极，所述栅极160包括：高k栅介质层61，包围沟道柱40的侧壁、覆盖栅极开口露出的第一掺杂层10、半导体层20以及底部介质层140；功函数层62，位于所述高k栅介质层61上；栅电极层63，位于功函数层62上且填充所述栅极开口。
所述底部介质层140用于对相邻的半导体叠层柱120或栅极160之间起到隔离的作用。本实施例中，所述底部介质层140的材料为氧化硅。底部介质层140位于隔离结构120上。
位于相邻半导体叠层柱200侧壁上的栅极160之间具有间隔，底部介质层140还填充于相邻半导体叠层柱200侧壁上的栅极160之间，底部介质层140能够在半导体结构的形成过程中对半导体叠层柱200起到支撑的作用，从而降低半导体叠层柱200发生倾斜或弯曲的概率，进而有利于提升制程良率以及VGAA晶体管的性能。本实施例中，位于相邻半导体叠层柱200侧壁上的栅极160之间的间隔，是相邻半导体叠层柱200之间间隔的30％至70％，例如：50％。
本实施例中，所述半导体结构还包括：位于所述底部介质层140上的层间介质层165，覆盖所述栅极160和第二掺杂层；第一源漏插塞170，贯穿所述掺杂层侧部110上方的隔离结构120、底部介质层140和层间介质层165，且与所述掺杂层侧部110相接触；第二源漏插塞180，贯穿第二掺杂层上方的层间介质层165且与所述第二掺杂层相接触；栅极插塞190，贯穿栅极160上方的层间介质层140且与所述栅极160相接触。
所述层间介质层165用于实现第一源漏插塞170、第二源漏插塞180以及栅极插塞190之间的电隔离。所述层间介质层165的材料为介质材料。
第一源漏插塞170用于作为源极插塞，通过与掺杂层侧部110相接触，从而与第一掺杂层10实现电连接，进而使第一掺杂层10与外部电路或其他互连结构之间实现电连接。第二源漏插塞180作为漏极插塞，用于使第二掺杂层与外部电路或其他互连结构之间实现电连接。本实施例中，第二源漏插塞180与外延层50相接触。
栅极插塞190用于使栅极160与外部电路或其他互连结构之间实现电连接。
本实施例中，第一源漏插塞170、第二源漏插塞180以及栅极插塞190的材料相同，均为导电材料，例如：W、Co、Ni或Cu等材料。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
相应的，本发明还提供一种半导体结构。参考图15，示出了本发明半导体结构另一实施例的结构示意图。
本实施例与前述实施例的相同之处在此不再赘述，本实施例与前述实施例的不同之处在于：
所述沟道柱用于作为底部沟道柱40a；所述栅极用于作为底部栅极160a；所述半导体叠层柱200a还包括：依次堆叠于所述第二掺杂层20a上的缓冲层310、第三掺杂层320、顶部沟道柱370以及第四掺杂层340，所述顶部沟道柱370的侧壁相对于第三掺杂层320或第四掺杂层340的侧壁缩进；所述半导体结构还包括：包围所述顶部沟道柱370侧壁的顶部栅极380。
通过使半导体叠层柱200a还包括第三掺杂层320、顶部沟道柱370以及第四掺杂层340，从而能够在第二掺杂层20a的上方形成另一个VGAA晶体管。
缓冲层310用于防止第三掺杂层320直接形成在第二掺杂层20a上产生较大的应力而导致位错等缺陷。本实施例中，缓冲层310的材料为硅。
所述第三掺杂层320用于形成另一个VGAA晶体管的源区或漏区。所述第四掺杂层340用于形成另一个VGAA晶体管的源区或漏区。本实施例中，第三掺杂层320用于作为源区，第四掺杂层340用于作为漏区。
本实施例中，所述第一掺杂层10a和第二掺杂层20a中掺杂有第一型离子；所述第三掺杂层320和第四掺杂层340中掺杂有第二型离子，所述第二型与第一型的掺杂类型不同。因此，所述第一掺杂层10a和第二掺杂层20a、以及底部沟道柱40a与对应的底部栅极160a用于形成第一型晶体管，第三掺杂层320和第四掺杂层340与对应的顶部沟道柱370和顶部栅极380用于形成第二型晶体管，第二型晶体管和第一型晶体管的掺杂类型不同，从而能够在同一个半导体叠层柱200a上形成两种不同类型的器件，有利于满足对不同器件的需求，同时有利于减小工艺复杂度。
本实施例中，第二型晶体管为NMOS晶体管，因此，第三掺杂层320和第四掺杂层中掺杂有N型离子。所述第三掺杂层320和第四掺杂层340的材料为SiC或SiP。本实施例中，顶部沟道柱370的材料为硅。
本实施例中，所述半导体结构还包括：共用源漏互连层345，覆盖所述缓冲层310的侧壁且延伸覆盖所述第三掺杂层320和第二掺杂层20a的部分侧壁。
共用源漏互连层345覆盖第二掺杂层20a和第三掺杂层320的部分侧壁，从而使第二掺杂层20a和第三掺杂层320之间实现电连接，有利于降低将第二掺杂层20a和第三掺杂层320的电性引出的工艺复杂度。具体地，共用源漏互连层345包围缓冲层310的侧壁且延伸包围第三掺杂层320和第二掺杂层20a的部分侧壁，有利于提高共用互连层345与第三掺杂层320或第二掺杂层20a的接触面积。共用源漏互连层345位于底部介质层140a上。
本实施例中，所述半导体结构还包括：位于顶部栅极380与共用源漏互连层345之间的间隔层355，包围第三掺杂层320的部分侧壁。间隔层355用于实现共用源漏互连层345与顶部栅极380之间的间隔，相应实现共用源漏互连层345与后续顶部栅极380之间的电隔离。间隔层355的材料为绝缘材料。
因此，顶部栅极380位于间隔层355上。
本实施例中，所述半导体结构还包括：顶部介质层360，填充于相邻所述半导体叠层柱200a之间、包围所述顶部栅极380露出的半导体叠层柱200a侧壁且覆盖顶部栅极380顶面的顶部介质层360。
顶部介质层360用于对半导体叠层柱200a起到支撑作用。
本实施例中，所述半导体结构还包括：顶部源漏插塞390，位于第四掺杂层340上且与第四掺杂层340相接触。顶部源漏插塞390用于使第四掺杂层340与外部电路或其他互连结构之间实现电连接。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底、以及凸出于所述衬底的半导体叠层柱，所述半导体叠层柱包括由下而上依次堆叠的第一掺杂层、初始沟道柱以及用于形成第二掺杂层的半导体层；
形成包围所述初始沟道柱侧壁且暴露出半导体层的伪栅；
在所述衬底上形成填充于相邻所述半导体叠层柱之间、包围并覆盖所述伪栅露出的半导体叠层柱侧壁和顶面、且覆盖所述伪栅顶面的底部介质层，所述底部介质层暴露出所述伪栅远离相邻半导体叠层柱的侧壁；
去除所述伪栅，暴露出所述初始沟道柱的侧壁，在所述底部介质层中形成栅极开口；
对所述栅极开口露出的初始沟道柱侧壁进行减薄，剩余的所述初始沟道柱用于作为沟道柱；
对所述栅极开口进行填充，形成包围所述沟道柱侧壁的栅极。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述伪栅的步骤中，位于相邻所述半导体叠层柱侧壁上的伪栅之间具有间隔，所述伪栅与相邻半导体叠层柱相对的侧壁为第一侧壁，所述伪栅远离相邻半导体叠层柱的侧壁为第二侧壁；
形成所述底部介质层的步骤中，所述底部介质层覆盖所述伪栅的第一侧壁且暴露出所述伪栅的第二侧壁。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，提供衬底和半导体叠层柱的步骤中，所述第一掺杂层的侧壁、与所述初始沟道柱的侧壁以及所述半导体层的侧壁相齐平。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述初始沟道柱侧壁进行减薄的工艺包括湿法刻蚀工艺。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述湿法刻蚀工艺的刻蚀溶液包括TMAH溶液。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述初始沟道柱侧壁进行减薄的步骤中，所述初始沟道柱和所述第一掺杂层的刻蚀选择比至少为5:1，所述初始沟道柱和所述半导体层的刻蚀选择比至少为5:1。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，沿垂直于所述半导体叠层柱侧壁的方向，所述沟道柱具有目标宽度；
提供衬底和半导体叠层柱的步骤中，沿垂直于所述半导体叠层柱侧壁的方向，所述初始沟道柱的宽度是所述目标宽度的1.2倍至1.6倍。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，在提供衬底和半导体叠层柱之后，且在形成所述伪栅之前，所述半导体结构的形成方法还包括：在所述衬底上形成隔离结构，包围所述第一掺杂层的部分侧壁。
9.如权利要求2所述的半导体结构的形成方法，其特征在于，位于相邻所述半导体叠层柱侧壁上的伪栅之间的间隔，是相邻半导体叠层柱之间间隔的30％至70％。
10.如权利要求1或2所述的半导体结构的形成方法，其特征在于，形成所述伪栅的步骤包括：在所述衬底上形成覆盖所述半导体叠层柱的初始伪栅；
去除部分厚度的初始伪栅，使剩余的初始伪栅暴露出所述半导体层；
图形化剩余的初始伪栅，保留包围所述初始沟道柱侧壁的部分初始伪栅用于作为所述伪栅。
11.如权利要求1或2所述的半导体结构的形成方法，其特征在于，形成所述底部介质层的步骤中，所述底部介质层覆盖所述半导体叠层柱的顶面；
形成所述底部介质层的步骤包括：在所述衬底上形成覆盖所述半导体叠层柱和伪栅的介质材料层；
图形化所述介质材料层，保留位于相邻半导体叠层柱之间、包围所述伪栅露出的半导体叠层柱侧壁且覆盖伪栅顶面的介质材料层作为底部介质层。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述栅极的工艺包括原子层沉积、物理气相沉积、化学气相沉积和电镀中的一种或多种工艺。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，提供衬底和半导体叠层柱的步骤中，还形成与所述第一掺杂层的底部相连、位于所述衬底上且沿平行于衬底方向延伸的掺杂层侧部；
在形成所述栅极后，所述半导体结构的形成方法还包括：形成与所述掺杂层侧部相接触的第一源漏插塞。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，提供衬底和半导体叠层柱的步骤包括：提供衬底、由下而上依次堆叠于所述衬底上的第一初始掺杂层、沟道材料层以及初始半导体层；
图形化所述初始半导体层、沟道材料层以及部分厚度的第一初始掺杂层，形成所述掺杂层侧部、第一掺杂层、初始沟道柱以及所述半导体层。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始沟道柱用于作为初始底部沟道柱；所述半导体层用于作为第二掺杂层；所述伪栅用于作为底部伪栅；所述栅极开口用于作为底部栅极开口；所述沟道柱用于作为底部沟道柱；所述栅极用于作为底部栅极；
在提供半导体叠层柱的步骤中，所述半导体叠层柱还包括由下而上依次堆叠于所述第二掺杂层上的缓冲层、第三掺杂层、初始顶部沟道柱以及用于形成第四掺杂层的顶部半导体层；
在形成所述底部栅极后，所述半导体结构的形成方法还包括：去除部分厚度的所述底部介质层，暴露出所述初始顶部沟道柱；形成包围初始顶部沟道柱的顶部伪栅；在所述底部介质层上形成填充于相邻所述半导体叠层柱之间、包围所述顶部伪栅露出的半导体叠层柱侧壁且覆盖顶部伪栅顶面的顶部介质层，所述顶部介质层暴露出所述顶部伪栅远离相邻半导体叠层柱的侧壁；去除所述顶部伪栅，形成顶部栅极开口；对所述顶部栅极开口露出的初始顶部沟道柱侧壁进行减薄，形成顶部沟道柱；在所述顶部栅极开口中形成包围所述顶部沟道柱的顶部栅极。
16.一种半导体结构，其特征在于，包括：
衬底；
半导体叠层柱，凸出于所述衬底，所述半导体叠层柱包括由下而上依次堆叠的第一掺杂层、沟道柱以及第二掺杂层，沿垂直于所述沟道柱侧壁的方向，所述沟道柱的侧壁相对于所述第一掺杂层和第二掺杂层的侧壁缩进；
栅极，包围所述沟道柱的侧壁，位于相邻所述半导体叠层柱侧壁上的栅极之间具有间隔；
介质层，填充于位于相邻半导体叠层柱侧壁的栅极之间且覆盖所述栅极的顶面以及覆盖所述栅极露出的半导体叠层柱侧壁。
17.如权利要求16所述的半导体结构，其特征在于，所述沟道柱的材料包括Si；所述第一掺杂层和第二掺杂层的材料包括SiGe、SiP或SiC。
18.如权利要求16所述的半导体结构，其特征在于，沿垂直于所述沟道柱侧壁的方向，所述沟道柱具有目标宽度；
所述沟道柱单侧侧壁相对于所述第一掺杂层侧壁缩进的尺寸为缩进宽度，所述缩进宽度是所述目标宽度的10％至30％。
19.如权利要求16所述的半导体结构，其特征在于，所述沟道柱用于作为底部沟道柱；所述栅极用于作为底部栅极；
所述半导体叠层柱还包括：由下而上依次堆叠于所述第二掺杂层上的缓冲层、第三掺杂层、顶部沟道柱以及第四掺杂层，所述顶部沟道柱的侧壁相对于第三掺杂层或第四掺杂层的侧壁缩进；
所述半导体结构还包括：包围所述顶部沟道柱侧壁的顶部栅极。
20.如权利要求19所述的半导体结构，其特征在于，所述第一掺杂层和第二掺杂层中掺杂有第一型离子；所述第三掺杂层和第四掺杂层中掺杂有第二型离子，所述第二型与第一型的掺杂类型不同。
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