CN114068706B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，所述方法包括：提供基底，所述基底上形成有初始沟道叠层，所述初始沟道叠层的延伸方向为第一方向；形成横跨所述初始沟道叠层的伪栅结构，所述伪栅结构包括沿所述第一方向的尺寸为第一尺寸的顶部结构和沿所述第一方向的尺寸为第二尺寸的底部结构，所述第一尺寸小于所述第二尺寸，所述伪栅结构覆盖部分初始沟道叠层的侧壁和顶部；去除所述伪栅结构两侧的初始沟道叠层，形成目标沟道叠层；在所述伪栅结构两侧形成掺杂结构，所述掺杂结构与所述目标沟道叠层中的沟道层相接；在所述伪栅结构两侧形成掺杂结构之后，在所述伪栅结构和所述目标沟道叠层中的牺牲层占据的空间内形成栅极结构，提高了器件的性能。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围金属栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围金属栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
全栅极纳米线可以在现有的替代栅鳍式场效应晶体管(FinTET)工艺流程中仅添加两个过程模块得到，两个过程模块如下：一是在体硅(bulk Silicon)或者SOI wafer上生长一层硅，这样可避免体硅材料漏电。二是在可更换的金属门回路上选择性的移除锗硅，然后利用HKMG(high-k绝缘层+金属栅极)堆叠环绕硅通道去形成全包围金属栅极晶体管。
然而，目前工艺形成的器件性能不佳。
发明内容
本发明实施例提供一种半导体结构及其形成方法，提高了器件的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：
提供基底，所述基底上形成有初始沟道叠层，所述初始沟道叠层的延伸方向为第一方向，所述初始沟道叠层包括交替堆叠的多个牺牲层和多个沟道层；
形成横跨所述初始沟道叠层的伪栅结构，所述伪栅结构包括沿所述第一方向的尺寸为第一尺寸的顶部结构和沿所述第一方向的尺寸为第二尺寸的底部结构，所述第一尺寸小于所述第二尺寸，所述伪栅结构覆盖部分初始沟道叠层的侧壁和顶部；
去除所述伪栅结构两侧的初始沟道叠层，形成目标沟道叠层；
在所述伪栅结构两侧形成掺杂结构，所述掺杂结构与所述目标沟道叠层中的沟道层相接；
在所述伪栅结构两侧形成掺杂结构之后，在所述伪栅结构和所述目标沟道叠层中的牺牲层占据的空间内形成栅极结构。
相应的，本发明实施例还提供一种半导体结构，包括：
基底；
位于所述基底上的栅极结构，包括沿所述第一方向的尺寸为第一尺寸的顶部栅极结构和沿所述第一方向的尺寸为第二尺寸的底部栅极结构，所述第一尺寸小于所述第二尺寸，所述第一方向垂直与所述栅极结构的延伸方向；
与所述栅极结构相交的沟道叠层，所述沟道叠层包括多个横穿所述栅极结构的沟道层，且所述栅极结构两侧暴露所述沟道层的侧壁；
位于栅极结构两侧的掺杂结构，所述掺杂结构与所述栅极结构暴露的沟道层侧壁相接。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例通过形成底部结构尺寸大，顶部结构尺寸小的伪栅结构，可以使后续工艺形成的栅极结构具有同样尺寸特征，从而使器件工作时，栅极结构中的电流较多的分配在栅极结构的底部，从而使栅极结构的电流密度均一性得到提高，进而，可以使得栅极结构对沟道的控制能力增强，底部沟道开启时的开启电阻相应减小，源漏掺杂层中的漏区经由所述沟道层流向所述源漏掺杂层中的源区的电流密度均一性得到提高，从而提高了器件性能。
附图说明
图1是一种半导体结构的结构示意图；
图2至图20是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图21至图32是本发明实施例半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件性能不佳，现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1，示出了一种半导体结构的结构示意图。如图1所示，基底，包括衬底1以及凸出于衬底1的鳍部2；源漏掺杂层3，分立于鳍部2上；初始沟道叠层4，悬置于源漏掺杂层3之间且与源漏掺杂层3接触，初始沟道叠层4包括牺牲层41和位于牺牲层41上的沟道层42；金属栅极结构5，横跨所述鳍部2上的所述初始沟道叠层4且包围所述初始沟道叠层4；层间介质层6，覆盖源漏掺杂层3以及所述金属栅极结构5的侧壁。
然而，当器件工作时，所述金属栅结构5中的电流，沿金属栅结构5顶部指向底部的方向上逐渐减小，从而使得金属栅结构5对沟道的控制能力逐渐减弱，进而造成源漏掺杂层中的漏区经由所述沟道层流向所述源漏掺杂层中的源区的电流逐渐减小。显然，这种结构的器件电流的密度均一性不高，从而导致器件性能不佳。
有鉴于此，本发明实施例提供了一种半导体结构及其形成方法，所述方法包括：提供基底，所述基底上形成有初始沟道叠层，所述初始沟道叠层的延伸方向为第一方向；形成横跨所述初始沟道叠层的伪栅结构，所述伪栅结构包括沿所述第一方向的尺寸为第一尺寸的顶部结构和沿所述第一方向的尺寸为第二尺寸的底部结构，所述第一尺寸小于所述第二尺寸，所述伪栅结构覆盖部分初始沟道叠层的侧壁和顶部；去除所述伪栅结构两侧的初始沟道叠层，形成目标沟道叠层；在所述伪栅结构两侧形成掺杂结构，所述掺杂结构与所述目标沟道叠层中的沟道层相接；在所述伪栅结构两侧形成掺杂结构之后，在所述伪栅结构和所述牺牲层占据的空间内形成栅极结构。
通过形成底部结构尺寸大，顶部结构尺寸小的伪栅结构，可以使后续工艺形成的栅极结构具有同样尺寸特征，从而使器件工作时，栅极结构中的电流较多的分配在栅极结构的底部，从而使栅极结构的电流密度均一性得到提高，进而，可以使得栅极结构对沟道的控制能力增强，底部沟道开启时的开启电阻相应减小，源漏掺杂层中的漏区经由所述沟道层流向所述源漏掺杂层中的源区的电流密度均一性得到提高，从而提高了器件性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图2至图20是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图2至图4，其中，图2为俯视图，图3为图2中AA’方向的剖视图，图4为图2中BB’方向的剖视图，提供基底，如图2所示，所述基底100形成有初始沟道叠层120，所述初始沟道叠层120的延伸方向(图中X方向)为第一方向。
所述基底100用于为形成器件结构提供工艺平台，位于基底100上的初始沟道叠层120用于为后续形成目标沟道叠层提供工艺基础。
在本发明实施例中，所述基底100可以包括衬底101和凸出于所述衬底的鳍部102。所述衬底101的材料可以为硅。在另一些实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述鳍部的材料为半导体材料，所述鳍部的材料可以与所述衬底相同，也可以与所衬底的材料不同。
并且，在其他实施例中，所述衬底还可以包括第一半导体层以及外延生长于所述第一半导体层上的第二半导体层，所述第一半导体层用于为后续形成衬底提供工艺基础，所述第二半导体层用于为后续形成鳍部提供工艺基础
所述初始沟道叠层120包括交替堆叠的多个牺牲层121和多个沟道层122，所述初始沟道叠层120中，交替堆叠的牺牲层121和沟道层122的数量可以相同，也可以不同，具体的，初始沟道叠层中可以包括3个牺牲层和2个沟道层交替堆叠，或者，初始沟道叠层中可以包括4个牺牲层和3个沟道层交替堆叠，本实施例以初始沟道叠层120中包括4个牺牲层121和3个沟道层122交替堆叠为例进行说明。
继续参考图5，所述图5为图3视角的剖视图，提供基底的步骤之后，还可以进一步形成隔离层103，所述隔离层103覆盖所述鳍部102露出的衬底。
隔离层103用于使得各个鳍部102之间实现电隔离。
本实施例中，隔离层103覆盖所述鳍部102露出的衬底101。隔离层103的材料包括氧化硅。其他实施例中，隔离层103的材料还可以包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
需要说明的是，隔离层103的顶面不高于鳍部102的顶面，利于后续进行初始沟道叠层120的刻蚀。
在本发明实施例中，在形成所述隔离层103后，可以进一步在所述初始沟道叠层120的部分顶面和部分侧壁形成伪栅氧化层(图中未示出)，伪栅氧化层的材料为氧化硅。其他实施例中，伪栅氧化层的材料还可以为氮氧化硅。
参考图6至图8，其中，图6为俯视图，图7为图6中BB’方向的剖视图，图8为图6中CC’方向的剖视图，形成横跨所述初始沟道叠层120的伪栅结构130。
伪栅结构130为后续制程中形成栅极结构占据空间位置。其中，所述伪栅结构130的延伸方向(图中Y方向)可以与所述初始沟道叠层120的延伸方法垂直。
所述伪栅结构130包括沿所述第一方向X的尺寸为第一尺寸D1的顶部结构和沿所述第一方向X的尺寸为第二尺寸D2的底部结构，所述第一尺寸D1小于所述第二尺寸D2，所述伪栅结构130覆盖部分初始沟道叠层120的侧壁和顶部；其中，形成顶部结构尺寸小于底部结构尺寸(即倒T形)的伪栅结构，用于在后续工艺中形成具有相同形状特征的栅极结构，从而提高器件的性能。
在本实施例形成有隔离层103时，本步骤则在所述隔离层103上形成横跨所述初始沟道叠层120的伪栅结构130。
在一个可选的示例中，形成伪栅结构130的步骤可以包括：形成覆盖所述基底具有所述初始沟道叠层一侧的伪栅材料层(图未示)；在伪栅材料层上形成图形化的第一伪栅掩膜层，所述第一伪栅掩膜层包括至少一个第一掩膜图形，所述第一掩膜图形沿第一方向的尺寸为第二尺寸；以第一伪栅掩膜层为掩膜刻蚀伪栅材料层，形成初始伪栅结构；在初始伪栅结构上形成图形化的第二伪栅掩膜层131，所述第二伪栅掩膜层包括至少一个第二掩膜图形，所述第二掩膜图形沿第一方向的尺寸为第一尺寸；以所述第二伪栅掩膜层为掩膜刻蚀去除部分厚度的初始伪栅结构，形成顶部尺寸为第一尺寸，底部尺寸为第二尺寸的伪栅结构，其中，以具有第一尺寸的部分作为伪栅结构的顶部结构，以具有第二尺寸的部分作为伪栅结构的底部结构。
需要说明的是，底部结构和顶部结构的厚度根据预设的栅极结构的尺寸确定。所述第二伪栅掩膜层131可以在后续步骤中保留，以保护所述伪栅结构130的顶部。
其中，伪栅结构130的材料可以为多晶硅。其他实施例中，伪栅结构的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，可以采用外延生长工艺形成伪栅材料层。
在本发明实施例中形成横跨所述初始沟道叠层120的伪栅结构130之后，参考图9，其中，所述图9为图8视角的剖视图，还可以进一步包括，在所述伪栅结构的两侧形成侧墙140，其中，位于所述顶部结构侧面的侧墙的厚度大于位于所述底部结构侧面的侧墙，且位于所述底部结构侧面的侧墙与位于所述顶部结构侧面的侧墙的厚度差等于所述第二尺寸D2与所述第一尺寸D1的差值的1/2，即(D2-D1)/2，以使所述侧墙背离所述伪栅结构一侧的侧面为平面。
侧墙140用于为伪栅结构130的侧壁起到保护作用，以及在后续制程中定义源漏掺杂区的形成区域。
在本发明实施例中，所述伪栅结构130为倒T形，为便于工艺流程，形成在所述伪栅结构两侧的侧墙可以为顶部较厚底部较薄的结构，从而使侧墙背离所述伪栅结构一侧的侧面为平面，优选的，该平面可以与衬底表面垂直。
并且，进一步的，为保证最终形成的器件中的侧墙的厚度均一性，本发明实施例材料两种材料形成侧墙，从而可以在后续工艺中，选择性去除侧墙中的一种材料，仅保留侧墙中的另一种材料。
具体的，在所述伪栅结构两侧形成侧墙的步骤，包括：形成保形覆盖所述基底具有所述伪栅结构一侧的第一侧墙材料层；形成保形覆盖所述第一侧墙材料层的第二侧墙材料层，所述第二侧墙材料层的厚度大于或等于所述第二尺寸和所述第一尺寸的差值；去除所述伪栅结构顶部、所述衬底表面的第一侧墙材料层和第二侧墙材料层，以及所述伪栅结构侧面凸出的第二侧墙材料层，在所述伪栅结构的两侧形成侧墙。其中，以剩余的第一侧墙材料层为第一侧墙141，以剩余的第二侧墙材料层为第二侧墙142。
第一侧墙材料层和第二侧墙材料层的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼中的一种或多种，且第一侧墙材料层和第二侧墙材料层的材料不同，在本实施例中，第一侧墙材料层可以为氮化硅，第二侧墙材料层可以为氧化硅。
其中，可以采用化学气相沉积工艺(Chemical Vapor Deposition，CVD)或原子层沉积(Atomic Layer Deposition，ALD)工艺形成侧墙材料层。
可以理解的是，基于伪栅结构底部结构尺寸大，顶部结构尺寸小的特征，在所述伪栅结构两侧形成第一侧墙材料层和第二侧墙材料层后，所述伪栅结构两侧会基于伪栅结构的形状形成底部凸出的台阶结构，而基于第二侧墙材料层的厚度大于或等于所述第二尺寸和所述第一尺寸的差值，可以理解，该台阶结构仅为第二侧墙材料层的部分结构，从而在去除伪栅结构顶部、所述衬底表面的第一侧墙材料层和第二侧墙材料层的同时，去除所述伪栅结构侧面凸出的第二侧墙材料层，从而形成背离所述伪栅结构一侧的侧面为平面的侧墙。
其中，去除所述伪栅结构顶部、所述衬底表面的第一侧墙材料层和第二侧墙材料层，以及所述伪栅结构侧面凸出的第二侧墙材料层的步骤中，可以采用干法刻蚀工艺，实现相应结构的去除。
接着，参考图10至图11，其中，图10为俯视图，图11为图10中BB’方向的剖视图，去除所述伪栅结构130两侧的初始沟道叠层，形成目标沟道叠层120’；
在本发明实施例中，可以以所述伪栅结构130和所述侧墙140为掩膜，去除所述伪栅结构两侧的初始沟道叠层。在本实施例中，所述伪栅结构顶部保留有第二伪栅掩膜层131，则以第二伪栅掩膜层131和所述侧墙140为掩膜，去除所述伪栅结构两侧的初始沟道叠层。
其中，可以采用干法刻蚀工艺、湿法刻蚀工艺、或干法刻蚀工艺与湿法刻蚀工艺结合，去除所述伪栅结构两侧的初始沟道叠层，保留与所述伪栅结构和所述侧墙相交位置处的初始沟道叠层作为目标沟道叠层。其中，目标沟道叠层由剩余的牺牲层121’和剩余的沟道层122’构成。
去除所述伪栅结构两侧的初始沟道叠层，用于为形成掺杂结构提供工艺空间，同时暴露出目标沟道叠层两侧的侧壁，以便于后续对目标沟道叠层侧面暴露的牺牲层进行刻蚀。
在可选示例中，还可以在去除初始沟道叠层的同时，进一步去除所述初始沟道叠层下方的部分鳍部，从而在鳍部上形成凹槽，以容纳部分掺杂结构。
参考图12，刻蚀所述目标沟道叠层侧壁暴露的牺牲层，使剩余的牺牲层侧面形成由与所述牺牲层相邻的沟道层限定的容纳空间150；
所述容纳空间150用于为后续形成内侧墙提供空间位置。
在本实施例中，可以采用湿法刻蚀工艺或干法刻蚀工艺刻蚀目标沟道叠层侧壁暴露的牺牲层，进而形成容纳空间。
具体的，可以刻蚀去除所述目标沟道叠层中的牺牲层的部分厚度的侧壁，形成由沟道层和剩余牺牲层围成、或者由沟道层、剩余牺牲层和鳍部围成、或者由沟道层、剩余牺牲层和侧墙围成的容纳空间。
参考图13，在所述容纳空间150内形成内侧墙151。
所述内侧墙151用于隔离后续形成在所述内侧墙两侧的栅极结构和掺杂结构，并在后续工艺中为悬空的沟道层提供支撑。
所述内侧墙151的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼中的一种或多种，可选的，所述内侧墙的材料可以与第一侧墙材料层的材料相同。
参考图14，在所述伪栅结构130两侧形成掺杂结构160，所述掺杂结构160与所述目标沟道叠层中的沟道层122’相接；
所述掺杂结构160，用于作为器件的源/漏结构，与器件的栅极结构共同实现对器件的控制。
所述掺杂结构160可以为硅，在另一些实施例中，所述掺杂结构的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
本实施例中，通过外延工艺形成所述掺杂结构160。
当器件为NMOS器件时，所述掺杂结构内的掺杂离子为N型离子，所述N型离子可以为P离子、As离子或Sb离子；当器件为PMOS器件时，所述掺杂结构内的掺杂离子为P型离子，所述P型离子可以为B离子、Ga离子或In离子。
为保证器件侧墙厚度的均一性，在形成所述掺杂结构后，还可以进一步去除所述侧墙中的第二侧墙层142。具体的，可以采用湿法刻蚀、干法刻蚀或两者结合的工艺去除所述第二侧墙层142。
参考图15至图20，在所述伪栅结构和所述目标沟道叠层中的牺牲层占据的空间内形成栅极结构。
所述栅极结构用于作为器件的栅极，进行对应的控制。在本发明实施例中，可以通过去除伪栅结构和牺牲层，进而在所述伪栅结构和所述牺牲层占据的空间内形成栅极结构。
具体的，在所述伪栅结构和所述牺牲层占据的空间内形成栅极结构的步骤可以包括：
参考图15，形成与所述伪栅结构顶部齐平的层间介质层170；
层间介质层170用于实现相邻器件之间的电隔离，层间介质层170的材料为绝缘材料。本实施例中，层间介质层170的材料为氧化硅。其他实施例中，层间介质层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
具体地，形成层间介质层170的步骤包括：在伪栅结构上以及伪栅结构露出的部分形成层间介质材料层(图未示)，层间介质材料层覆盖伪栅结构顶部；对层间介质材料层进行平坦化处理，去除高于伪栅结构的层间介质材料层，平坦化处理后的剩余层间介质材料层作为层间介质层160。
本实施例中，结合图11和图12，在平坦化处理的过程中，还同时去除第二伪栅掩膜层131。
参考图16至图18，其中，图16为俯视图，图17为图16中沿CC’方向的剖视图，图18为图16中沿BB’方向的剖视图，去除所述伪栅结构，形成栅极沟槽181，所述栅极沟槽181暴露所述伪栅结构覆盖的部分目标沟道叠层120’。
所述栅极沟槽181以形成用于填充导电栅极的工艺空间，其中，基于伪栅结构同时覆盖部分目标沟道叠层120’，本实施例中，所述栅极沟槽181暴露所述伪栅结构覆盖的部分目标沟道叠层120’。
其中，可以采用刻蚀工艺去除所述伪栅结构，如湿法刻蚀工艺或湿法工艺与干法刻蚀工艺的结合。具体的，采用湿法刻蚀工艺进行刻蚀时，可以采用HCl溶液。
参考图19，其中，图19为图18视角下的结构图，去除所述目标沟道叠层中的牺牲层，在所述目标沟道叠层中的沟道层122’之间形成与所述栅极沟槽181相连通的栅极通道182。
在本发明实施例中，在形成栅极沟槽181后，去除目标沟道叠层中的牺牲层，从而使得所述沟道层悬空在所述栅极沟槽内，进而使后续形成的栅极结构包围所述沟道层。可以理解的是，所述沟道层122’由位于栅极沟槽两侧的内侧墙支撑。
具体的，可以采用干法刻蚀工艺、湿法刻蚀工艺或两者的结合去除初始沟道叠层中的牺牲层。
参考图20，在所述栅极沟槽181和所述栅极通道182中形成栅极结构190。
所述栅极结构190可以包括栅介质层191和导电栅极192。
在本发明实施例中，具体的，可以首先在所述栅极沟槽和所述栅极通道中沉积形成保形覆盖在所述栅极沟槽和所述栅极通道的栅介质材料层，并在形成栅介质材料层后，进一步沉积导电栅极材料层，并使所述导电栅极材料层完全覆盖栅极沟槽和所述栅极通道，接着，去除所述栅极沟槽以外的栅介质材料层和导电栅极材料层，以剩余的栅介质材料层为栅介质层191，以剩余的导电栅极材料层为导电栅极192。
在本实施例中，所述栅介质层191的材料可以为高k介质层，高k介质层的材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，栅介质层191的材料为HfO2。其他实施例中，栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
所述导电栅极192为金属栅结构，在本实施例中，金属栅结构的材料为镁钨合金。其他实施例中，金属栅结构的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
本发明实施例中，通过形成底部结构尺寸大，顶部结构尺寸小的伪栅结构，可以使后续工艺形成的栅极结构具有同样尺寸特征，从而使器件工作时，栅极结构中的电流较多的分配在栅极结构的底部，从而使栅极结构的电流密度均一性得到提高，进而，可以使得栅极结构对沟道的控制能力增强，底部沟道开启时的开启电阻相应减小，源漏掺杂层中的漏区经由所述沟道层流向所述源漏掺杂层中的源区的电流密度均一性得到提高，从而提高了器件性能。
在本发明另一实施例中，还提供了一种半导体结构的形成方法，该方法通过形成在同一刻蚀工艺中具有不同刻蚀速率的牺牲层，使得目标沟道叠层中形成的牺牲层与伪栅结构尺寸匹配，进而形成对应尺寸的栅极结构，从而提升器件的性能。
图21至图32是本发明实施例半导体结构的形成方法各步骤对应的结构示意图。
结合参考图21至图25，提供基底200，所述基底200形成有初始沟道叠层，所述初始沟道叠层的延伸方向为第一方向。
所述基底200用于为形成器件结构提供工艺平台，位于基底200上的初始沟道叠层用于为后续形成目标沟道叠层提供工艺基础。
所述初始沟道叠层包括交替堆叠的多个牺牲层221和多个沟道层222。其中，所述牺牲层221包括与所述伪栅结构的顶部结构相对应的第一牺牲层221A和与所述伪栅结构的底部结构相对应的第二牺牲层221B，在第一刻蚀工艺中，所述第一牺牲层221A的刻蚀速率大于所述第二牺牲层221B的刻蚀速率。
其中，所述第一牺牲层221A的刻蚀速率大于所述第二牺牲层221B的刻蚀速率，使得位于初始沟道叠层顶层的第一牺牲层221A可以在后续步骤中通过采用第一刻蚀工艺去除较大厚度的侧壁，以占据较小的工艺空间，位于初始沟道叠层底层的第二牺牲层221B可以在后续步骤中通过采用第一刻蚀工艺去除较小厚度的侧壁，以占据较大的工艺空间，从而在同一刻蚀过程中形成不同尺寸的牺牲层。
其中，所述第一牺牲层和所述第二牺牲层的材料可以不同，或所述第一牺牲层和所述第二牺牲层的材料相同，材料的组分含量不同，从而使得所述第一牺牲层和所述第二牺牲层在同一刻蚀工艺中，具有不同的刻蚀速率。可选的，为降低工艺复杂度，可以使所述第一牺牲层和所述第二牺牲层的材料相同，材料的组分含量不同。
在本实施例中，所述第一牺牲层和所述第二牺牲层可以为硅锗材料，且所述第一牺牲层的锗含量大于所述第二牺牲层的锗含量，从而可以采用HCl溶液或HCl蒸汽进行牺牲层的刻蚀，使相同时间内，第一牺牲层在HCl溶液或HCl蒸汽中被刻蚀较多的量，第二牺牲层则被刻蚀较少的量，以在同一刻蚀过程中形成不同尺寸的牺牲层。
具体的，所述第一牺牲层的锗含量的百分比值与所述第二牺牲层的锗含量的百分比值的差可以为5％～20％。
在本实施例中，所述基底200可以包括衬底201和凸出于所述衬底的鳍部202，相应的，在基底200上形成初始沟道叠层的过程可以包括：
参考图21，提供初始衬底20；
结合参考图21至图25，所述初始衬底20用于为后续形成堆叠材料层提供工艺平台，并进一步在后续通过去除部分区域内的部分厚度的初始衬底20，以形成衬底以及凸出于所述衬底的鳍部。
本实施例中，所述初始衬底20的材料为硅。在另一些实施例中，所述初始衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述初始衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
并且，在其他实施例中，所述初始衬底还可以包括第一半导体层以及外延生长于所述第一半导体层上的第二半导体层，所述第一半导体层用于为后续形成衬底提供工艺基础，所述第二半导体层用于为后续形成鳍部提供工艺基础。
接着，参考图22，在所述初始衬底20上形成堆叠材料层；
所述堆叠材料层包括交替堆叠的多个牺牲材料层211和多个沟道材料层212，其中，所述牺牲材料层211包括位于所述堆叠材料层顶部的至少一个第一牺牲材料层211A和位于所述堆叠材料层底部的至少一个第二牺牲材料层211B。其中，所述堆叠材料层用于通过后续去除部分区域内的堆叠材料层，以形成初始沟道叠层，所述第一牺牲材料层211A为后续形成第一牺牲层提供工艺基础，所述第二牺牲材料层211B为后续形成第二牺牲层提供工艺基础，所述沟道材料层212用于为后续形成沟道层提供工艺基础。
其中，在第一刻蚀工艺中，所述第一牺牲材料层的刻蚀速率大于所述第二牺牲材料层的刻蚀速率，从而使后续以第一牺牲材料层和第二牺牲材料层为基础形成的第一牺牲层和第二牺牲层具有对应的刻蚀速率。
所述堆叠材料层中的牺牲材料层211和沟道材料层212的层数与将要形成的牺牲层和沟道层的数量相匹配，在本实施例初始沟道叠层中包括4个牺牲层和3个沟道层交替堆叠时，所述堆叠材料层对应包括4层牺牲材料层和3层沟道材料层。
本实施例中，采用外延生长工艺(Epitaxial Growth)在所述初始衬底20上形成堆叠材料层。采用外延生长工艺不易破坏本身的晶格结构，使得后续形成的半导体结构不易漏电。
在本实施例中，采用外延生长工艺形成堆叠材料层的过程中，可以包括形成牺牲材料层阶段和形成沟道材料层阶段，在形成牺牲材料层阶段和形成沟道材料层阶段，通入的外延气体不同；在形成第一牺牲材料层阶段和形成第二牺牲材料层阶段，通入的外延气体相同，通入外延气体的流量不同。
其中，通过控制通入不同的外延气体，用于形成材料不同的牺牲材料层和沟道材料层，通过控制通入外延气体的流量，用于形成组分不同的第一牺牲材料层和第二牺牲材料层，以便于在后续刻蚀步骤中，同时去除不同量的第一牺牲材料层形成的第一牺牲层和第二牺牲材料层形成的第二牺牲层。
在本实施例中，牺牲材料层211的材料为锗化硅，沟道材料层212的材料为硅。具体的，采用外延生长工艺在所述基底上形成堆叠材料层的步骤可以包括：形成第二牺牲材料层阶段，所述形成第二牺牲材料层阶段通入的外延气体为锗烷和硅烷；形成沟道材料层阶段，所述形成沟道材料层阶段通入的外延气体为硅烷；形成第一牺牲材料层阶段，所述形成第一牺牲材料层阶段通入的外延气体为锗烷和硅烷，所述形成第一牺牲材料层阶段通入锗烷的流量大于所述形成第二牺牲材料层阶段通入锗烷的流量。
接着，参考图23至图25，其中，图23为俯视图，图24为图23中沿AA’方向的剖视图，图25为图23中沿BB’方向的剖视图，去除部分区域内的堆叠材料层和位于所述部分区域内的部分厚度的初始衬底，以剩余厚度的初始衬底为衬底201，凸出于所述衬底的初始衬底为鳍部202，位于鳍部202上的剩余的堆叠材料层为初始沟道叠层。
去除部分区域内的堆叠材料层和位于所述部分区域内的部分厚度的初始衬底以实现堆叠材料层和初始衬底的图形化，从而形成衬底201和凸出于衬底的鳍部202，以及位于鳍部202上初始沟道叠层。
在本实施例中，衬底201和凸出于衬底的鳍部202，以及位于鳍部202上初始沟道叠层可以在一个图形化工艺中实现。具体的，衬底201和凸出于衬底的鳍部202，以及位于鳍部202上初始沟道叠层的过程包括：在所述堆叠材料层上形成图形化的第一掩膜层(图中未示出)，所述第一掩膜层覆盖预设的用于形成鳍部的区域，暴露除该区域外的其他区域；以所述第一掩膜层为掩膜，刻蚀去除所述第一掩膜层暴露的区域内的堆叠材料层和位于所述部分区域内的部分厚度的初始衬底。
其中，所述第一掩膜层可以为光刻胶层或者硬掩膜层，在本实施例优选为硬掩膜层，对应的，硬掩膜层的材料可以为氮化硅(SiN)、氧化硅(SiO2)、氮氧化硅(SiON)、碳氧化硅(SiOC)、无定形碳(a-C)、碳氮氧化硅(SiOCN)中的一种或多种，当采用多种材料时，硬掩膜层可以为多个材料层的叠层。本实施例中，硬掩膜层的材料可以为氮化硅。并且，在形成初始沟道叠层后，所述第一掩膜层可以保留至后续步骤中，以在后续步骤中继续保护所述初始沟道叠层的顶面。
在形成的初始沟道叠层中，以剩余的沟道材料层为沟道层222，以剩余的牺牲材料层为牺牲层221，其中，其中，剩余在所述初始沟道叠层中的第一牺牲材料层为第一牺牲层221A，剩余在所述初始沟道叠层中的第二牺牲材料层为第二牺牲层221B。
进一步的，在去除部分区域内的堆叠材料层和位于所述部分区域内的部分厚度的初始衬底的步骤之后，还可以进一步形成隔离层，所述隔离层覆盖所述鳍部露出的衬底。
在本发明实施例中，在形成所述隔离层后，可以将第一掩膜层去除，并进一步在所述初始沟道叠层的部分顶面和部分侧壁形成伪栅氧化层(图中未示出)，伪栅氧化层的材料为氧化硅。其他实施例中，伪栅氧化层的材料还可以为氮氧化硅。
参考图26，其中，图26为图25视角的剖视图，形成横跨所述初始沟道叠层的伪栅结构230，所述伪栅结构230覆盖部分初始沟道叠层的侧壁和顶部。
其中，在本实施例形成有隔离层时，本步骤则在所述隔离层上形成横跨所述初始沟道叠层的伪栅结构230。
在本发明实施例中，以形成的伪栅结构230的截面为倒T形为例进行说明。具体的，所述伪栅结构230可以包括沿第一方向的尺寸为第一尺寸的顶部结构和沿第一方向的尺寸为第二尺寸的底部结构，所述第一尺寸小于所述第二尺寸。
需要说明的是，底部结构和顶部结构的厚度根据预设的栅极结构的尺寸确定，且底部结构和顶部结构的厚度与初始沟道叠层中的层结构相匹配。具体的，所述底部结构的厚度与初始沟道叠层中与第一牺牲层具有相同刻蚀速率的最高层牺牲层的高度相匹配，从而在后续工艺中形成延伸形状相一致栅极结构。
其中，在形成伪栅结构230时，可以通过多次图形化和刻蚀工艺形成伪栅结构230，在本示例中，可以保留位于伪栅结构顶部的用于作为掩膜的掩膜层231，从而在刻蚀形成伪栅结构的顶部结构后，还可以进一步包括伪栅结构的顶部。
在本发明实施例中形成横跨所述初始沟道叠层的伪栅结构之后，参考图27，还可以进一步包括，在所述伪栅结构两侧形成侧墙240，其中，位于所述顶部结构侧面的侧墙的厚度大于位于所述底部结构侧面的侧墙，且位于所述底部结构侧面的侧墙与位于所述顶部结构侧面的侧墙的厚度差等于所述第二尺寸与所述第一尺寸的差值的1/2，以使所述侧墙背离所述伪栅结构一侧的侧面为平面。其中，侧墙240可以包括保形覆盖所述伪栅结构侧壁的第一侧墙141和填补在所述第一侧墙外侧的第二侧墙242。
接着，参考图28，去除所述伪栅结构两侧的初始沟道叠层，形成目标沟道叠层；
在本发明实施例中，可以以所述伪栅结构和所述侧墙为掩膜，去除所述伪栅结构两侧的初始沟道叠层。其中，目标沟道叠层由剩余的牺牲层221’和剩余的沟道层222’构成，剩余的牺牲层221’由剩余的第一牺牲层221A’和剩余的第二牺牲层221B’构成。
接着，参考图29，采用第一刻蚀工艺刻蚀所述目标沟道叠层侧壁暴露的牺牲层，在剩余的牺牲层侧面形成由与所述牺牲层相邻的沟道层限定的容纳空间250。
所述容纳空间250用于为后续形成内侧墙提供空间位置。
其中，基于所述第一牺牲层在第一刻蚀工艺中的刻蚀速率大于所述第二牺牲层，采用第一刻蚀工艺刻蚀所述伪栅结构两侧暴露的目标沟道叠层中的牺牲层，可以同时去除较多的第一牺牲层，去除较少的第二牺牲层，从而同时在第一刻蚀工艺中，形成不同尺寸的牺牲层。
进一步的，可以使刻蚀后的目标沟道叠层中剩余的第一牺牲层沿第一方向的尺寸大于或等于所述第一尺寸，使剩余的第二牺牲层沿第一方向的尺寸小于或等于所述第二尺寸，其中，剩余的第一牺牲层沿第一方向的尺寸大于或等于所述第一尺寸，可以使后续形成在这一空间的栅极结构进一步提高器件的栅控能力，使剩余的第二牺牲层沿第一方向的尺寸小于或等于所述第二尺寸，可以使避免形成凸出伪栅结构截面的空隙，进而可能使后续形成的栅极结构底部出现孔洞。
所述第一刻蚀工艺中，可以采用HCl溶液或HCl蒸汽刻蚀目标沟道叠层侧壁暴露的牺牲层。其中，采用HCl溶液刻蚀目标沟道叠层侧壁暴露的牺牲层时，HCl溶液的浓度可以为5％～20％。
可以理解的是，在采用第一刻蚀工艺后，剩余第一牺牲层侧面形成的容纳空间250A大于剩余第二牺牲层侧面形成的容纳空间250B。
参考图30，在所述容纳空间内形成内侧墙251。
所述内侧墙251用于隔离后续形成在所述内侧墙两侧的栅极结构和掺杂结构，并在后续工艺中为悬空的沟道层提供支撑。
基于本实施例中，第一牺牲层侧面形成的容纳空间较大，相应的，在该容纳空间形成的内侧墙的厚度较大，第二牺牲层侧面形成的容纳空间较小，相应的，在该容纳空间形成的内侧墙的厚度较小。
参考图31，在所述伪栅结构两侧形成掺杂结构260，所述掺杂结构260与所述目标沟道叠层中的沟道层相接。
参考图32，在所述伪栅结构和所述牺牲层占据的空间内形成栅极结构290。
其中，所述栅极结构290包括栅介质层291和导电栅极292，在形成所述栅极结构的过程中，还同时形成层间介质层270。
本实施例各步骤的说明可以参考前述实施例中的描述，本发明在此不再赘述。
本发明实施例中，通过在目标沟道叠层中形成的牺牲层与伪栅结构尺寸匹配，进而使目标沟道叠层处形成的栅极结构与伪栅结构处形成的栅极结构的尺寸相匹配，从而提升器件的性能。同时，通过形成具有不同刻蚀速率的牺牲层，从而在同一刻蚀工艺中形成不同尺寸的牺牲层，从而简化了工艺，降低了工艺成本。
相应的，本发明实施例还提供一种半导体结构。参考图32，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构，包括：
基底200；
位于所述基底上的栅极结构290，包括沿所述第一方向的尺寸为第一尺寸的顶部栅极结构和沿所述第一方向的尺寸为第二尺寸的底部栅极结构，所述第一尺寸小于所述第二尺寸，所述第一方向垂直与所述栅极结构的延伸方向；
与所述栅极结构290相交的沟道叠层，所述沟道叠层包括多个横穿所述栅极结构的沟道层222’，且所述栅极结构290两侧暴露所述沟道层222’的侧壁；
位于栅极结构290两侧的掺杂结构260，所述掺杂结构260与所述栅极结构290暴露的沟道层222’侧壁相接。
可选的，所述半导体结构，还包括：位于所述栅极结构290两侧的第一侧墙241和位于所述掺杂结构260与所述栅极结构290之间的内侧墙251。
可选的，位于所述顶部栅极结构侧面的内侧墙251的厚度大于位于所述底部栅极结构侧面的内侧墙251。
可选的，所述第一侧墙241和所述内侧墙251的材料相同，所述第一侧墙241和所述内侧墙251的材料为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼中的一种或多种。
其中，所述栅极结构290包括栅介质层291和导电栅极292，所述栅极结构两侧还设置有与所述栅极结构齐平的层间介质层270。
本发明实施例中，通过栅极结构的底部栅极结构尺寸大，顶部栅极结构尺寸小，从而使器件工作时，栅极结构中的电流较多的分配在栅极结构的底部，从而使栅极结构的电流密度均一性得到提高，进而，可以使得栅极结构对沟道的控制能力增强，底部沟道开启时的开启电阻相应减小，源漏掺杂层中的漏区经由所述沟道层流向所述源漏掺杂层中的源区的电流密度均一性得到提高，从而提高了器件性能。
本发明实施例的半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。对本实施例半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有初始沟道叠层，所述初始沟道叠层的延伸方向为第一方向，所述初始沟道叠层包括交替堆叠的多个牺牲层和多个沟道层；形成横跨所述初始沟道叠层的伪栅结构，所述伪栅结构包括沿所述第一方向的尺寸为第一尺寸的顶部结构和沿所述第一方向的尺寸为第二尺寸的底部结构，所述第一尺寸小于所述第二尺寸，所述伪栅结构覆盖部分初始沟道叠层的侧壁和顶部；
去除所述伪栅结构两侧的初始沟道叠层，形成目标沟道叠层；
在所述伪栅结构两侧形成掺杂结构，所述掺杂结构与所述目标沟道叠层中的沟道层相接；
在所述伪栅结构两侧形成掺杂结构之后，在所述伪栅结构和所述目标沟道叠层中的牺牲层占据的空间内形成栅极结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述形成横跨所述初始沟道叠层的伪栅结构之后，所述去除所述伪栅结构两侧的初始沟道叠层之前，还包括：
在所述伪栅结构的两侧形成侧墙，其中，位于所述顶部结构侧面的侧墙的厚度大于位于所述底部结构侧面的侧墙，且位于所述底部结构侧面的侧墙与位于所述顶部结构侧面的侧墙的厚度差等于所述第二尺寸与所述第一尺寸的差值的1/2。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述在所述伪栅结构的两侧形成侧墙，包括：
形成保形覆盖所述基底具有所述伪栅结构一侧的第一侧墙材料层；
形成保形覆盖所述第一侧墙材料层的第二侧墙材料层，所述第二侧墙材料层的厚度大于或等于所述第二尺寸和所述第一尺寸的差值；
去除所述伪栅结构顶部、所述基底表面的第一侧墙材料层和第二侧墙材料层，以及所述伪栅结构侧面凸出的第二侧墙材料层，在所述伪栅结构的两侧形成侧墙。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述在所述伪栅结构两侧形成掺杂结构之后，所述形成栅极结构之前，还包括：
去除所述侧墙中的第二侧墙材料层。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述形成横跨所述初始沟道叠层的伪栅结构，包括：
形成覆盖所述基底具有所述初始沟道叠层一侧的伪栅材料层；
在所述伪栅材料层上形成图形化的第一伪栅掩膜层，所述第一伪栅掩膜层包括至少一个第一掩膜图形，所述第一掩膜图形沿第一方向的尺寸为第二尺寸；
以所述第一伪栅掩膜层为掩膜刻蚀所述伪栅材料层，形成初始伪栅结构；在所述初始伪栅结构上形成图形化的第二伪栅掩膜层，所述第二伪栅掩膜层包括至少一个第二掩膜图形，所述第二掩膜图形沿第一方向的尺寸为第一尺寸；
以所述第二伪栅掩膜层为掩膜刻蚀去除部分厚度的初始伪栅结构，形成顶部尺寸为第一尺寸，底部尺寸为第二尺寸的伪栅结构，其中，以具有第一尺寸的部分作为伪栅结构的顶部结构，以具有第二尺寸的部分作为伪栅结构的底部结构。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述去除所述伪栅结构两侧的初始沟道叠层之后，所述在所述伪栅结构两侧形成掺杂结构之前，还包括：
刻蚀所述目标沟道叠层侧壁暴露的牺牲层，使剩余的牺牲层侧面形成由与所述牺牲层相邻的沟道层限定的容纳空间；
在所述容纳空间内形成内侧墙。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述牺牲层包括与所述伪栅结构的顶部结构相对应的第一牺牲层和与所述伪栅结构的底部结构相对应的第二牺牲层，在第一刻蚀工艺中，所述第一牺牲层的刻蚀速率大于所述第二牺牲层的刻蚀速率。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第一牺牲层和所述第二牺牲层为锗化硅，且所述第一牺牲层的锗含量大于所述第二牺牲层的锗含量。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第一牺牲层的锗含量的百分比值与所述第二牺牲层的锗含量的百分比值的差为5％～20％。
10.如权利要求7所述的半导体结构的形成方法，其特征在于，所述基底包括衬底和凸出于所述衬底的鳍部，在基底上形成初始沟道叠层的步骤，包括；
提供初始衬底；
在所述初始衬底上形成堆叠材料层，所述堆叠材料层包括交替堆叠的多个牺牲材料层和多个沟道材料层，其中，所述牺牲材料层包括位于所述堆叠材料层顶部的至少一个第一牺牲材料层和位于所述堆叠材料层底部的至少一个第二牺牲材料层；在第一刻蚀工艺中，所述第一牺牲材料层的刻蚀速率大于所述第二牺牲材料层的刻蚀速率；
去除部分区域内的堆叠材料层和位于所述部分区域内的部分厚度的初始衬底，以剩余厚度的初始衬底为衬底，以凸出于所述衬底上的初始衬底为鳍部，以剩余的堆叠材料层为初始沟道叠层，其中，剩余在所述初始沟道叠层中的第一牺牲材料层为第一牺牲层，剩余在所述初始沟道叠层中的第二牺牲材料层为第二牺牲层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，采用外延生长工艺在所述初始衬底上形成堆叠材料层；其中，在形成牺牲材料层阶段和形成沟道材料层阶段，通入的外延气体不同；在形成第一牺牲材料层阶段和形成第二牺牲材料层阶段，通入的外延气体相同，通入外延气体的流量不同。
12.如权利要求7所述的半导体结构的形成方法，其特征在于，采用所述第一刻蚀工艺刻蚀所述目标沟道叠层侧壁暴露的牺牲层，使剩余第一牺牲层沿第一方向的尺寸大于或等于所述第一尺寸，使剩余第二牺牲层沿第一方向的尺寸小于或等于所述第二尺寸。
13.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第一刻蚀工艺中，采用HCl溶液或HCl蒸汽刻蚀所述牺牲层。
14.如权利要求6所述的半导体结构的形成方法，其特征在于，所述去除所述伪栅结构两侧的初始沟道叠层的步骤具体为，以所述伪栅结构和所述侧墙为掩膜，去除所述伪栅结构两侧的初始沟道叠层。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述在所述伪栅结构和所述目标沟道叠层中的牺牲层占据的空间内形成栅极结构，包括：
形成与所述伪栅结构顶部齐平的层间介质层；
去除所述伪栅结构，形成栅极沟槽，所述栅极沟槽暴露所述伪栅结构覆盖的部分目标沟道叠层；
去除所述目标沟道叠层中的牺牲层，在所述目标沟道叠层中的沟道层之间形成与所述栅极沟槽相连通的栅极通道；
在所述栅极沟槽和所述栅极通道中形成栅极结构。
16.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一侧墙材料层和所述第二侧墙材料层的材料为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼中的一种或多种，且所述第一侧墙材料层和所述第二侧墙材料层的材料不同。
17.一种半导体结构，其特征在于，包括：
基底；
位于所述基底上的栅极结构，包括沿第一方向的尺寸为第一尺寸的顶部栅极结构和沿所述第一方向的尺寸为第二尺寸的底部栅极结构，所述第一尺寸小于所述第二尺寸，所述第一方向垂直与所述栅极结构的延伸方向；
与所述栅极结构相交的沟道叠层，所述沟道叠层包括多个横穿所述栅极结构的沟道层，且所述栅极结构两侧暴露所述沟道层的侧壁；
位于栅极结构两侧的掺杂结构，所述掺杂结构与所述栅极结构暴露的沟道层侧壁相接；
内侧墙，位于所述掺杂结构与所述栅极结构之间，且位于所述内侧墙之间的底部栅极结构沿第一方向的尺寸小于所述第二尺寸。
18.如权利要求17所述的半导体结构，其特征在于，还包括：位于所述栅极结构两侧的第一侧墙。
19.如权利要求18所述的半导体结构，其特征在于，位于所述顶部栅极结构侧面的内侧墙的厚度大于位于所述底部栅极结构侧面的内侧墙。
20.如权利要求19所述的半导体结构，其特征在于，所述第一侧墙和所述内侧墙的材料相同，所述第一侧墙和所述内侧墙的材料为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼中的一种或多种。
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