CN103995169B - 芯片内部节点电压的测试电路 - Google Patents

Abstract

本发明公开一种芯片内部节点电压的测试电路，设置于芯片内部且用于测试芯片内部的2ⁿ个待测节点的节点电压。测试电路包括移位寄存器模块、电压选择模块、比较模块、待测节点选择模块及测试使能模块。电压选择模块的2ⁿ个输入端连接于移位寄存器模块的2ⁿ个输出端。比较模块的第一输入端与第二输入端分别连接于电压选择模块的第一输出端与第二输出端。待测节点选择模块的输入端连接于移位寄存器模块的2ⁿ个输出端与比较模块的输出端。测试使能模块包括测试使能单元，测试使能单元的输出端连接于移位寄存器模块、电压选择模块、比较模块及待测节点选择模块的使能端。本发明提供的芯片内部节点电压的测试电路具有极大的通用性。

Description

芯片内部节点电压的测试电路

技术领域

本发明涉及一种测试电路，尤其涉及一种芯片内部节点电压的测试电路。

背景技术

随着集成电路的高速发展，功能越来越复杂，规模越来越大的模拟电路、数模混合电路被集成在同一颗芯片上。这种趋势也伴随着集成电路的测试越来越复杂，成为芯片测试的瓶颈。模拟电路的功能、性能指标的可测性以及测试时间(成本)越来越成为让测试工程师头疼的问题。对于模拟集成电路、数模混合电路的模拟部分，没有统一的测试方法以达到最短的测试时间，缺乏有效的计算方式来达到测试覆盖率。

对于小规模的模拟芯片，通常采用将需要测试的待测节点连接到芯片焊盘PAD上然后通过扎探针的方式来测试。这种测试方式的优点是设计、测试简单，在电路设计上不需要额外的测试电路，对电路性能影响最小，在芯片测试上也比较简单，只需要扎探针到每个测试焊盘。缺点有两个：(1)当需要测试芯片内部很多节点的时候就相应地需要很多的测试焊盘。受到芯片面积、周长的限制，一颗芯片能够容纳的最多测试焊盘是有限的，有时候非常少，这通常叫PadLimit；(2)在机台上测试一个PAD就需要扎一根探针，更多的PAD需要更多的探针，也就是更多的材料成本。

对于模拟电路的测试，更多的方式是电路设计人员专门设计额外的测试电路，对自己关心的节点，模块设计专门的扫描路径。这种方式，电路设计人员需要设计专门的时序扫描控制电路，专门的模拟总线，测试工程师需要设计专门的测试激励源。这些往往都需要大量的设计、验证工作，而且不像数字电路的DFT有很好的自动化流程。而且每一款芯片的测试需求都不同，不同的芯片需要不同的定制。这就造成了芯片设计周期的加长以及测试成本的上升。

发明内容

有鉴于现有技术的上述缺陷，本发明提供一种芯片内部节点电压的测试电路，以解决现有技术中的对芯片内部节点电压的测试方法不具备通用性、且耗时耗力的问题。

为实现上述目的，本发明提供了一种芯片内部节点电压的测试电路，设置于芯片内部且用于测试芯片内部的2ⁿ个待测节点的节点电压，n为正整数。芯片内部节点电压的测试电路包括移位寄存器模块、电压选择模块、比较模块、待测节点选择模块以及测试使能模块。移位寄存器模块的2ⁿ个输出端输出2ⁿ个移位时钟信号。电压选择模块的2ⁿ个输入端连接于移位寄存器模块的2ⁿ个输出端，电压选择模块接收2ⁿ个移位时钟信号。电压选择模块产生2ⁿ个参考电压，电压选择模块根据接收的2ⁿ个移位时钟信号在第一输出端输出第一参考电压，且在第二输出端输出第二参考电压。比较模块的第一输入端连接于电压选择模块的第一输出端以接收所述第一参考电压，比较模块的第二输入端连接于电压选择模块的第二输出端以接收所述第二参考电压，比较模块的第三输入端接收激励电压。比较模块根据接收的第一参考电压、第二参考电压以及激励电压输出锁存控制信号。待测节点选择模块的输入端连接于移位寄存器模块的2ⁿ个输出端与比较模块的输出端，待测节点选择模块接收2ⁿ个移位时钟信号与锁存控制信号，待测节点选择模块根据接收的2ⁿ个与锁存控制信号连接至待测节点的一个并且输出被连接的待测节点的节点电压。测试使能模块包括测试使能单元。测试使能单元的输出端连接于移位寄存器模块、电压选择模块、比较模块以及待测节点选择模块使能端，测试使能单元接收激励电压并向移位寄存器模块、电压选择模块、比较模块以及待测节点选择模块输出使能信号。

在本发明的较佳实施方式中，测试使能模块包括上电复位单元。上电复位单元连接于测试使能单元并能够于上电时控制所述芯片初始化。

在本发明的较佳实施方式中，移位寄存器模块包括时钟产生单元与移位寄存器单元。时钟产生单元产生时钟信号。移位寄存器单元的输入端连接于时钟产生单元的输出端。移位寄存器单元接收时钟信号与帧头信号，述移位寄存器单元的2ⁿ个输出端输出2ⁿ个移位时钟信号。

在本发明的较佳实施方式中，移位寄存器单元包括依次串联的2ⁿ个触发器。各个触发器的输入端分别连接于时钟产生单元的输出端以分别接收时钟信号。各个触发器的输出端分别输出一个移位时钟信号。

在本发明的较佳实施方式中，电压选择模块包括电压产生单元、第一选择单元以及第二选择单元。第一选择单元的输入端连接于电压产生单元的2ⁿ个输出端与移位寄存器模块的2ⁿ个输出端。第一选择单元接收2ⁿ个参考电压与2ⁿ个移位时钟信号。第一选择单元的输出端作为电压选择模块的第一输出端以输出第一参考电压。第二选择单元的输入端连接于电压产生单元的2ⁿ个输出端与移位寄存器模块的2ⁿ个输出端。第二选择单元接收2ⁿ个参考电压与2ⁿ个移位时钟信号。第二选择单元的输出端作为电压选择模块的第二输出端以输出第二参考电压。

在本发明的较佳实施方式中，比较模块包括第一比较器与第二比较器。第一比较器的第一输入端作为比较模块的第一输入端，连接于电压选择模块的第一输出端以接收第一参考电压。第二比较器的第二输入端作为比较模块的第二输入端，连接于电压选择模块的第二输出端以接收第二参考电压。第一比较器的第二输入端与第二比较器的第一输入端相连，作为所述比较模块的第三输入端以接收激励电压。

在本发明的较佳实施方式中，待测节点选择模块包括锁存单元与第三选择单元。锁存单元的输入端连接于移位寄存器模块的2ⁿ个输出端与比较模块的输出端。锁存单元接收2ⁿ个移位时钟信号与锁存控制信号并输出2ⁿ个选择信号。第三选择单元的输入端连接于锁存单元的输出端。第三选择单元接收2ⁿ个选择信号，第三选择单元根据接收的2ⁿ个选择信号连接至2ⁿ个待测节点中的一个并且输出被连接的待测节点的节点电压。

在本发明的较佳实施方式中，锁存单元包括2ⁿ个锁存器。2ⁿ个锁存器的2ⁿ个信号输入端依次连接于移位寄存器模块的2ⁿ个输出端。各个锁存器的锁存控制端皆连接于比较模块的输出端。各个锁存器分别接收各个移位时钟信号且分别接收锁存控制信号。各个锁存器分别输出一个选择信号。

在本发明的较佳实施方式中，芯片内部节点电压的测试电路还包括第一模拟焊盘。第一模拟焊盘连接于测试使能模块的输入端与比较模块的第三输入端。

在本发明的较佳实施方式中，芯片内部节点电压的测试电路还包括第二模拟焊盘。待测节点选择模块的输出端连接于第二模拟焊盘以向第二模拟焊盘输出被连接的待测节点的节点电压。

本发明提供的芯片内部节点电压的测试电路，能够应用于具有不同数目的待测节点的待测电路，具有极大的通用性，使得对模拟电路的测试变得省时省力。

附图说明

图1所示为芯片内部2ⁿ个待测节点的测试电路的测试架构图；

图2所示为测试使能模块的示意图；

图3所示为移位寄存器模块的示意图；

图4所示为电压选择模块的示意图；

图5所示为比较模块的示意图；

图6所示为待测节点选择模块与具有2ⁿ个待测节点的待测电路的示意图；

图7所示为测试电路的时序图；

图8所示为图7中的帧头信号与移位时钟信号的时序关系图。

具体实施方式

如图1所示的测试架构中，测试电路1与待测电路2一同设置于芯片内部，待测电路2具有2ⁿ个待测节点。测试电路1用于待测电路2内部的2ⁿ个待测节点的节点电压，n为正整数。其中，芯片为模拟集成电路芯片或者数模混合集成电路芯片，待测电路2为模拟电路且可以具有不同的节点数目；节点电压为直流电压。然而，本发明不限于此。

在本发明的实施例中，测试电路1包括第一模拟焊盘ATP1、第二模拟焊盘ATP2、测试使能模块11、移位寄存器模块12、电压选择模块13、比较模块14以及待测节点选择模块15。测试使能模块11的输入端连接于第一模拟焊盘ATP1，测试使能模块11的输出端连接于移位寄存器模块12、电压选择模块13、比较模块14以及待测节点选择模块15的使能端。电压选择模块13的2ⁿ个输入端连接于移位寄存器模块12的2ⁿ个输出端。比较模块14的第一输入端连接于电压选择模块13的第一输出端，比较模块14的第二输入端连接于电压选择模块13的第二输出端，比较模块14的第三输入端连接于第一模拟焊盘ATP1。待测节点选择模块15的输入端连接于移位寄存器模块12的2ⁿ个输出端与比较模块14的输出端，待测节点选择模块15的输出端连接于第二模拟焊盘ATP2。然而，本发明并不限于此。

在本发明的实施例中，第一模拟焊盘ATP1用于向测试使能模块11和比较模块14输入接收激励电压V_T，其中激励电压V_T包括使能电压部分与测试向量部分，使能电压部分于测试向量部之前出现，且使能电压部分的电压值高于测试向量部分的电压值。第二模拟焊盘ATP2用于输出待测节点的节点电压V_note。然而，本发明并不限于此。

在本发明的实施例中，如图2所示，测试使能模块11包括测试使能单元111与上电复位单元112。请一并参考图7所示。

测试使能单元111的输入端包括四个输入引脚，其中一个输入引脚连接于第一模拟焊盘ATP1以接收激励电压V_T，其余三个输入引脚分别接收使能参考电压V_REF1、V_REF2及V_REF3，其中V_REF1>V_REF2>V_REF3。于本发明的实施例中，所述的输入端与输出端均由引脚构成。然而，本发明并不限于此。

当测试使能单元111检测到激励电压V_T中使能电压部分的电压值满足V_REF2>V_T>V_REF3时，测试使能单元111的输出引脚输出的使能信号enable为高电平，其具有致能作用，从而控制芯片进入测试模式；同时，使能信号enable被锁存在测试使能单元111内部的锁存器中，进而使得输出的使能信号enable始终保持为高电平，激励电压V_T的测试向量部分的变化不会影响使能信号enable的输出；除非，当测试使能单元111检测到激励电压V_T的电压值满足V_T>V_REF1时，测试使能单元111输出的使能信号enable为低电平，其具有禁能作用，从而控制芯片退出测试模式。

上电复位单元112连接于测试使能单元111。在芯片上电时，上电复位单元112控制芯片内部的逻辑电路初始化，此时，测试使能单元111输出的使能信号enable为低电平。然而，本发明并不限于此。

在本发明的实施例中，如图3所示，移位寄存器模块12包括时钟产生单元121与移位寄存器单元122。请一并参考图7所示。

时钟产生单元301产生时钟信号clk。移位寄存器单元302包括2ⁿ个触发器1221，例如均为D触发器。2ⁿ个触发器1221依次串联连接，即前一个触发器的正向输出引脚Q连接于后一个触发器的触发引脚D；而串联于首的第1个触发器的触发引脚D用于接收帧头信号stp。2ⁿ个触发器的2ⁿ个时钟信号引脚CP分别连接于时钟产生单元301的输出引脚以分别接收时钟信号clk。2ⁿ个触发器1221的2ⁿ个正向输出引脚Q分别输出2ⁿ个移位时钟信号CLK<2ⁿ-1:0>；即，第1个触发器输出移位时钟信号CLK<2ⁿ-1>，第2个触发器输出移位时钟信号CLK<2ⁿ-2>，第3个触发器输出移位时钟信号CLK<2ⁿ-3>，……，第2ⁿ-2个触发器输出移位时钟信号CLK<2>，第2ⁿ-1个触发器输出移位时钟信号CLK<1>，第2ⁿ个触发器输出移位时钟信号CLK<0>。

具体而言，在本发明的实施例中，帧头信号stp由测试使能单元111与移位寄存器单元122经过逻辑操作而产生。如图8所示，第m个时钟信号clk(其中m为正整数)的时钟下降沿采集到使能信号enable为高电平的同时触发帧头信号stp为高电平，且于第m+1个时钟信号clk的时钟下降沿触发帧头信号stp恢复低电平。即，帧头信号stp以脉冲信号的方式出现。当第m个时钟信号clk的时钟下降沿触发帧头信号stp为高电平后，第m+1个时钟信号clk的时钟上升沿触发第1个触发器所输出的移位时钟信号CLK<2ⁿ-1>为高电平；第m+2个时钟信号clk的时钟上升沿触发第2个触发器所输出的移位时钟信号CLK<2ⁿ-2>为高电平，同时触发移位时钟信号CLK<2ⁿ-1>恢复低电平；第m+3个时钟信号clk的时钟上升沿触发第3个触发器所输出的移位时钟信号CLK<2ⁿ-3>为高电平，同时触发移位时钟信号CLK<2ⁿ-2>恢复低电平；……。以此类推，2ⁿ个触发器的2ⁿ个移位时钟信号CLK<2ⁿ-1:0>在时钟信号clk的同步下依次被触发而输出高电平。当第2ⁿ+1个时钟信号clk的时钟上升沿触发移位时钟信号CLK<0>为高电平时，第2ⁿ+1个时钟信号clk的时钟下降沿触发帧头信号stp为高电平；由此进入下一个循环。结合图8可以清楚的看出，在2ⁿ个触发器依次被触发的一个循环中，所输出的2ⁿ个移位时钟信号CLK<2ⁿ-1:0>中有且仅有一个移位时钟信号是高电平；且2ⁿ个移位时钟信号CLK<2ⁿ-1:0>皆是以脉冲信号的方式出现。

在本发明的实施例中，如图4所示，电压选择模块13包括电压产生单元131、第一选择单元132以及第二选择单元133。请一并参考图7所示。

电压产生单元131包括至少2ⁿ+1个依次串联的分压电阻，相邻的两个分压电阻之间包括一个输出引脚以输出一个参考电压，即，2ⁿ+1个串联的分压电阻之间包括2ⁿ个输出引脚以输出2ⁿ个参考电压ref<2ⁿ-1:0>，且其电压值满足ref<m>>ref<m-1>，其中m为1到2ⁿ-1之间的整数。此外，电压产生单元131还包括一个接地引脚。

第一选择单元132与第二选择单元133为两个相同的N选1选择器，第一选择单元132的输出端作为电压选择模块13的第一输出端输出第一参考电压refA，第二选择单元133的输出端作为电压选择模块13的第二输出端以输出第二参考电压refB，其中N不小于2ⁿ的整数。第一选择单元132的输入端与第二选择单元133的输入端相同，均包括至少2ⁿⁿ个输入引脚及与该2ⁿ个输入引脚分别对应的2ⁿ个选择开关。2ⁿ个选择开关对应的连接于2ⁿ个触发器1221的2ⁿ个正向输出引脚Q以并接收2ⁿ个移位时钟信号CLK<2ⁿ-1:0>。第一选择单元132的2ⁿ个输入引脚对应的连接于电压产生单元131的2ⁿ个输出引脚以分别接收2ⁿ个参考电压ref<2ⁿ-1:0>；此时，第一选择单元132接收的2ⁿ个参考电压ref<2ⁿ-1:0>分别对应于2ⁿ个移位时钟信号CLK<2ⁿ-1:0>。第二选择单元133的2ⁿ个输入引脚对应的连接于电压产生单元131的接地引脚与2ⁿ-1个输出引脚以分别接收接地电压GND与2ⁿ-1个参考电压ref<2ⁿ-2:0>，此时，第二选择单元133接收的接地信号GND对应于移位时钟信号CLK<0>，第二选择单元133接收的2ⁿ-1个参考电压ref<2ⁿ-2:0>对应于移位时钟信号CLK<2ⁿ-1:1>。

具体而言，在本发明的实施例中，第一选择单元132与第二选择单元133同时接收2ⁿ个移位时钟信号CLK<2ⁿ-1:0>作为其选择信号，当第m个移位时钟信号CLK<m>为高电平时(其中m为0到2ⁿ-1之间的整数)，第一选择单元132输出的第一参考电压refA为参考电压ref<m>，第二选择单元132输出的第二参考电压refB为参考电压ref<m-1>(当m为1到2ⁿ-1之间的整数时)或者接地电压GND(当m为0时)。因此，2ⁿ个移位时钟信号ref<2ⁿ-1:0>中的任何一个为高电平，电压选择模块13输出的第一参考电压refA与第二参考电压refB的电压值始终满足：refA>refB。

在本发明的实施例中，如图5所示，比较模块14包括第一比较器141与第二比较器142。请一并参考图7所示。

第一比较器141与第二比较器142的输出引脚相连接作为比较模块的输出端，以输出锁存控制信号gate。第一比较器142的第一输入端、第二输入端分别为正向输入引脚、负向输入引脚。第一比较器142的正向输入引脚连接于第一选择单元132的输出引脚以接收第一参考电压refA。第一比较器142的第一输入端、第二输入端分别为正向输入引脚、负向输入引脚。第二比较器142的负向输入引脚连接于第二选择单元133的输出引脚以接收第二参考电压refB。第一比较器141的负向输入引脚与第二比较器142正向输入引脚相连，作为比较模块的第三输入端连接于第一模拟焊盘ATP1以接收激励电压V_T。当且仅当激励电压V_T中测试向量部分的电压值满足refA>V_T>refB时，比较模块14输出的锁存控制信号gate为高电平；否则为低电平。

在本发明的实施例中，如图6所示，待测节点选择模块15包括锁存单元151与第三选择单元152。请一并参考图7所示。

锁存单元151包括2ⁿ个锁存器，2ⁿ个锁存器的2ⁿ个信号输入引脚对应的连接于2ⁿ个触发器1221的正向输出引脚Q以分别接收2ⁿ个移位时钟信号CLK<2ⁿ-1:0>。2ⁿ个锁存器的2ⁿ个锁存引脚分别连接于比较模块14的输出引脚以接收锁存控制信号gate。当接收到的锁存控制信号gate为高电平时，2ⁿ个锁存器被触发以锁存2ⁿ个移位时钟信号CLK<2ⁿ-1:0>当前的2ⁿ个信号值，并输出该当前的2ⁿ个信号值以作为2ⁿ个选择信号SEL<2ⁿ-1:0>，其中，该2ⁿ个信号值中有且仅有一个是高电平。

第三选择单元152为N选1选择器，其中N不小于2ⁿ。第三选择单元152的输入端包括至少2ⁿ个输入引脚及与该2ⁿ个输入引脚分别对应的2ⁿ个选择开关。2ⁿ个输入引脚分别连接于待测电路2中的2ⁿ个待测节点。2ⁿ个选择开关分别连接于2ⁿ个锁存器的2ⁿ个输出引脚以接收2ⁿ个选择信号SEL<2ⁿ-1:0>，从而选通2ⁿ个输入引脚的其中之一与第三选择单元152的输出引脚之间的连接路径，亦即，选通2ⁿ个待测节点中的一个与第三选择单元152的输出引脚之间的连接路径，并向第二模拟焊盘ATP2输出该待测节点的节点电压。其中，所选通的2ⁿ个待测节点中的一个是2ⁿ个选择信号SEL<2ⁿ-1:0>中为高电平的那个选择信号所对应的待测节点。

综上所述，本发明提供的芯片内部节点电压的测试电路，能够应用于具有不同数目的待测节点的待测电路，具有极大的通用性，使得对模拟电路的测试变得省时省力。

以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

Claims (9)

1.一种芯片内部节点电压的测试电路，设置于芯片内部且用于测试所述芯片内部的2ⁿ个待测节点的节点电压，n为正整数，其特征在于，所述芯片内部节点电压的测试电路包括：

移位寄存器模块，所述移位寄存器模块的2ⁿ个输出端输出2ⁿ个移位时钟信号；

电压选择模块，所述电压选择模块的2ⁿ个输入端连接于所述移位寄存器模块的2ⁿ个输出端，所述电压选择模块接收所述2ⁿ个移位时钟信号；所述电压选择模块产生2ⁿ个参考电压；所述电压选择模块根据接收的所述2ⁿ个移位时钟信号在第一输出端输出第一参考电压，在第二输出端输出第二参考电压；

比较模块，所述比较模块的第一输入端连接于所述电压选择模块的第一输出端以接收所述第一参考电压，所述比较模块的第二输入端连接于所述电压选择模块的第二输出端以接收所述第二参考电压，所述比较模块的第三输入端接收激励电压；所述比较模块根据接收的所述第一参考电压、所述第二参考电压及所述激励电压输出锁存控制信号；

待测节点选择模块，所述待测节点选择模块的输入端连接于所述移位寄存器模块的2ⁿ个输出端与所述比较模块的输出端，所述待测节点选择模块接收所述2ⁿ个移位时钟信号与所述锁存控制信号，所述待测节点选择模块根据接收的所述2ⁿ个移位时钟信号与所述锁存控制信号连接至所述2ⁿ个待测节点中的一个并且输出被连接的所述待测节点的节点电压；以及

测试使能模块，所述测试使能模块包括测试使能单元，所述测试使能单元的输出端连接于所述移位寄存器模块、所述电压选择模块、所述比较模块以及所述待测节点选择模块的使能端，所述测试使能单元接收所述激励电压并向所述移位寄存器模块、所述电压选择模块、所述比较模块以及所述待测节点选择模块输出使能信号；

其中，所述比较模块包括：第一比较器与第二比较器，所述第一比较器的第一输入端作为所述比较模块的第一输入端，连接于所述电压选择模块的第一输出端以接收所述第一参考电压；所述第二比较器的第二输入端作为所述比较模块的第二输入端，连接于所述电压选择模块的第二输出端以接收所述第二参考电压；所述第一比较器的第二输入端与所述第二比较器的第一输入端相连，作为所述比较模块的第三输入端以接收所述激励电压。

2.根据权利要求1所述的芯片内部节点电压的测试电路，其特征在于，所述测试使能模块还包括：上电复位单元，所述上电复位单元连接于所述测试使能单元并能够于上电时控制所述芯片初始化。

3.根据权利要求1所述的芯片内部节点电压的测试电路，其特征在于，所述移位寄存器模块包括：

时钟产生单元，所述时钟产生单元产生时钟信号；以及

移位寄存器单元，所述移位寄存器单元的输入端连接于所述时钟产生单元的输出端，所述移位寄存器单元接收所述时钟信号与帧头信号，所述移位寄存器单元的2ⁿ个输出端输出所述2ⁿ个移位时钟信号。

4.根据权利要求3所述的芯片内部节点电压的测试电路，其特征在于，所述移位寄存器单元包括依次串联的2ⁿ个触发器，各个所述触发器的输入端分别连接于所述时钟产生单元的输出端以分别接收所述时钟信号，各个所述触发器的输出端分别输出一个所述移位时钟信号。

5.根据权利要求1所述的芯片内部节点电压的测试电路，其特征在于，所述电压选择模块包括：

电压产生单元，所述电压产生单元产生2ⁿ个参考电压；

第一选择单元，所述第一选择单元的个输入端连接于所述电压产生单元的2ⁿ个输出端与所述移位寄存器模块的2ⁿ个输出端，所述第一选择单元接收所述2ⁿ个参考电压与所述2ⁿ个移位时钟信号，所述第一选择单元的输出端作为所述电压选择模块的第一输出端以输出所述第一参考电压；以及

第二选择单元，所述第二选择单元的输入端连接于所述电压产生单元的2ⁿ个输出端与所述移位寄存器模块的2ⁿ个输出端，所述第二选择单元接收所述2ⁿ个参考电压与所述2ⁿ个移位时钟信号，所述第二选择单元的输出端作为所述电压选择模块的第二输出端以输出所述第二参考电压。

6.根据权利要求1所述的芯片内部节点电压的测试电路，其特征在于，所述待测节点选择模块包括：

锁存单元，所述锁存单元的输入端连接于所述移位寄存器模块的2ⁿ个输出端与所述比较模块的输出端，所述锁存单元接收所述2ⁿ个移位时钟信号与所述锁存控制信号并输出2ⁿ个选择信号；以及

第三选择单元，所述第三选择单元的2ⁿ个输入端连接于所述锁存单元的2ⁿ个输出端，所述第三选择单元接收所述2ⁿ个选择信号，所述第三选择单元根据接收的所述2ⁿ个选择信号连接至所述2ⁿ个待测节点中的一个并且输出被连接的所述待测节点的节点电压。

7.根据权利要求6所述的芯片内部节点电压的测试电路，其特征在于，所述锁存单元包括：

2ⁿ个锁存器，所述2ⁿ个锁存器的2ⁿ个信号输入端依次连接于所述移位寄存器模块的2ⁿ个输出端，各个所述锁存器的锁存控制端皆连接于所述比较模块的输出端，各个所述锁存器分别接收各个所述移位时钟信号且分别接收所述锁存控制信号，各个所述锁存器分别输出一个所述选择信号。

8.根据权利要求1所述的芯片内部节点电压的测试电路，其特征在于，还包括第一模拟焊盘，所述第一模拟焊盘连接于所述测试使能模块的输入端与所述比较模块的第三输入端以向所述测试使能模块和所述比较模块输入所述激励电压。

9.根据权利要求1所述的芯片内部节点电压的测试电路，其特征在于，还包括第二模拟焊盘，所述待测节点选择模块的输出端连接所述第二模拟焊盘以向所述第二模拟焊盘输出被连接的所述待测节点的节点电压。