CN103985756B - 半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 206
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 title claims description 43
- 239000004020 conductor Substances 0.000 claims abstract description 105
- 238000002955 isolation Methods 0.000 claims abstract description 42
- 230000005669 field effect Effects 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 239000003792 electrolyte Substances 0.000 claims description 16
- 239000002019 doping agent Substances 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 239000003989 dielectric material Substances 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 155
- 230000004888 barrier function Effects 0.000 description 28
- 238000005530 etching Methods 0.000 description 26
- 238000000151 deposition Methods 0.000 description 13
- 150000002500 ions Chemical class 0.000 description 13
- 150000004767 nitrides Chemical class 0.000 description 11
- 230000008569 process Effects 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 239000000463 material Substances 0.000 description 10
- 239000000203 mixture Substances 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 238000001020 plasma etching Methods 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000011065 in-situ storage Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229910021419 crystalline silicon Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000005611 electricity Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- 229910005542 GaSb Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- -1 HfRu Inorganic materials 0.000 description 2
- 229910000673 Indium arsenide Inorganic materials 0.000 description 2
- 229910015617 MoNx Inorganic materials 0.000 description 2
- 229910003217 Ni3Si Inorganic materials 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- 229910019897 RuOx Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910004200 TaSiN Inorganic materials 0.000 description 2
- 229910010037 TiAlN Inorganic materials 0.000 description 2
- 229910008482 TiSiN Inorganic materials 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- YQNQNVDNTFHQSW-UHFFFAOYSA-N acetic acid [2-[[(5-nitro-2-thiazolyl)amino]-oxomethyl]phenyl] ester Chemical compound CC(=O)OC1=CC=CC=C1C(=O)NC1=NC=C([N+]([O-])=O)S1 YQNQNVDNTFHQSW-UHFFFAOYSA-N 0.000 description 2
- 150000004645 aluminates Chemical class 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000000354 decomposition reaction Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000005566 electron beam evaporation Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910052741 iridium Inorganic materials 0.000 description 2
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910002244 LaAlO3 Inorganic materials 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 229910002370 SrTiO3 Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000004134 energy conservation Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004969 ion scattering spectroscopy Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum oxide Inorganic materials [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- KTUFCUMIWABKDW-UHFFFAOYSA-N oxo(oxolanthaniooxy)lanthanum Chemical compound O=[La]O[La]=O KTUFCUMIWABKDW-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 238000003079 width control Methods 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Abstract
公开了一种半导体器件及其制造方法，该半导体器件包括：半导体衬底；半导体衬底中的背栅隔离结构；以及背栅隔离结构上的相邻的场效应晶体管，其中，所述相邻的场效应晶体管中的每一个包括位于背栅隔离结构上的夹层结构，该夹层结构包括背栅导体、位于背栅导体两侧的半导体鳍片、以及将背栅导体与半导体鳍片分别隔开的各自的背栅电介质，其中，背栅隔离结构作为所述相邻的场效应晶体管的背栅导体的导电路径的一部分，并且，在所述相邻的场效应晶体管的背栅导体之间形成PNP结或NPN结。该半导体器件由于采用背栅隔离结构，可分别地向场效应晶体管的背栅施加不同的电压，从而相应地调节各个场效应晶体管的阈值电压。
Description
技术领域
本发明涉及半导体技术，更具体地，涉及包含鳍片(Fin)的半导体器件及其制造方法。
背景技术
随着半导体技术的发展，希望在减小半导体器件的尺寸以提高集成度的同时减小功耗。为了抑制由于尺寸缩小而导致的短沟道效应，提出了在SOI晶片或块状半导体衬底上形成的FinFET。FinFET包括在半导体材料的鳍片的中间形成的沟道区，以及在鳍片两端形成的源/漏区。栅电极至少在沟道区的两个侧面包围沟道区(即双栅结构)，从而在沟道各侧上形成反型层。由于整个沟道区都能受到栅极的控制，因此能够起到抑制短沟道效应的作用。为了减小由于漏电导致的功耗，提出了在半导体衬底中形成的UTBB(ultra-thinburied oxide body)型FET。UTBB型FET包括位于半导体衬底中的超薄掩埋氧化物层、位于超薄氧化物埋层上方的前栅和源/漏区、以及位于超薄掩埋氧化物层下方的背栅。在工作中，通过向背栅施加偏置电压，可以在维持速度不变的情形下显著减小功耗。
尽管存在着各自的优点，但还没有提出一种将两种的优点结合在一起的半导体器件，这是因为在FinFET中形成背栅存在着许多困难。在基于块状半导体衬底的FinFET中，由于半导体鳍片与半导体衬底的接触面积很小，所形成的背栅将导致严重的自热效应。在基于SOI晶片的FinFET中，由于SOI晶片的价格昂贵而导致高成本的问题。而且，在SOI晶片形成背栅需要采用精确控制的离子注入，穿过顶部半导体层在掩埋绝缘层下方形成用于背栅的注入区，从而导致工艺上的困难使得成品率低，以及由于对沟道区的非有意掺杂而导致器件性能波动。
发明内容
本发明的目的是提供一种包括背栅隔离结构的半导体器件，以改善阈值电压的调节能力。
根据本发明的一方面，提供了一种半导体器件，包括：半导体衬底；半导体衬底中的背栅隔离结构；以及背栅隔离结构上的相邻的场效应晶体管，其中，所述相邻的场效应晶体管中的每一个包括位于背栅隔离结构上的夹层结构，该夹层结构包括背栅导体、位于背栅导体两侧的半导体鳍片、以及将背栅导体与半导体鳍片分别隔开的各自的背栅电介质，其中，背栅隔离结构作为所述相邻的场效应晶体管的背栅导体的导电路径的一部分，并且，在所述相邻的场效应晶体管的背栅导体之间形成PNP结或NPN结。
根据本发明的另一方面，提供了一种制造半导体器件的方法，包括：在半导体衬底中形成背栅隔离结构，使得半导体衬底位于背栅隔离结构上方的部分形成半导体层；以及
在背栅隔离结构上形成相邻的场效应晶体管，包括：在半导体层上形成多个掩模层；在所述多个掩模层中的最顶部的一个中形成开口；在开口内壁形成侧墙形式的另一个掩模层；采用所述另一个掩模层作为硬掩模，将开口穿过所述多个掩模层和所述半导体层延伸到背栅隔离结构；在开口内壁形成背栅电介质；在开口中形成背栅导体；在开口中形成包括所述另一个掩模层的绝缘帽盖，该绝缘帽盖覆盖背栅电介质和背栅导体；采用绝缘帽盖作为硬掩模，将半导体层图案化为半导体鳍片；其中，背栅导体、位于背栅导体两侧的由半导体层形成的半导体鳍片、以及将背栅导体与半导体鳍片分别隔开的各自的背栅电介质形成夹层结构，其中绝缘帽盖将背栅导体与前栅导体隔开，其中，背栅隔离结构作为所述相邻的场效应晶体管的背栅导体的导电路径的一部分，并且，在所述相邻的场效应晶体管的背栅导体之间形成PNP结或NPN结。
本发明的半导体器件包括与两个半导体鳍片的各自一个侧面相邻的背栅导体。由于背栅导体未形成在半导体鳍片下方，因此可以根据需要独立地确定该背栅导体与作为导电路径的一部分的阱区之间的接触面积，以避免背栅导体产生的自热效应。并且，由于在形成背栅导体时不需要执行穿过半导体鳍片的离子注入，因此可以避免对沟道区的非有意掺杂而导致器件性能波动。
该半导体器件结合了FinFET和UTBB型FET的优点，一方面可以利用背栅导体控制或动态调整半导体器件的阈值电压，在维持速度不变的情形下显著减小功耗，另一方面可以利用Fin抑制短沟道效应，在缩小半导体器件时维持半导体器件的性能。因此，该半导体器件可以在减小半导体器件的尺寸以提高集成度的同时减小功耗。并且，并且该半导体器件的制造方法与现有的半导体工艺兼容，因而制造成本低。相邻的场效应晶体管的背栅之间形成PNP结或NPN结，从而使得相邻场效应晶体管的背栅隔开，并且可以相互独立地调节场效应晶体管的阈值电压。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1-13是示出了根据本发明的一个实施例的制造半导体器件的方法的各个阶段的半导体结构的示意图。
图14-15示出了根据本发明的进一步优选实施例的制造半导体器件的方法的一部分阶段的半导体结构的示意图。
图16-18示出了根据本发明的进一步优选实施例的制造半导体器件的方法的一部分阶段的半导体结构的示意图。
图19示出了根据本发明的优选实施例的半导体器件的分解透视图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在......上面”或“在......上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge。栅导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅导体或者是其他导电材料，例如为TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax，MoNx、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、Ir、Mo、W、HfRu、RuOx和所述各种导电材料的组合。栅电介质可以由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐，其中，氧化物例如包括SiO2、HfO2、ZrO2、Al2O3、TiO2、La2O3，氮化物例如包括Si3N4，硅酸盐例如包括HfSiOx，铝酸盐例如包括LaAlO3，钛酸盐例如包括SrTiO3，氧氮化物例如包括SiON。并且，栅电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅电介质的材料。
本发明可以各种形式呈现，以下将描述其中一些示例。
参照图1-13描述根据本发明的一个实施例的制造半导体器件的方法的示例流程，其中，在图13a中示出了半导体结构的俯视图及截面图的截取位置，在图1-12和13b中示出在半导体鳍片的宽度方向上沿线A-A截取的半导体结构的截面图，在图13c中示出在半导体鳍片的宽度方向上沿线B-B截取的半导体结构的截面图，在图13d中示出在半导体鳍片的长度方向上沿线C-C截取的半导体结构的截面图。
该方法开始于块状的半导体衬底101。在块状的半导体衬底101中形成两个阱区102、103。阱区103分别位于阱区102的上方。半导体衬底101位于阱区103上方的部分形成半导体层104，并且阱区102和103将半导体层104和半导体衬底101隔开。在半导体衬底101中形成阱区102和103的工艺是已知的，例如采用离子注入从而在半导体层中形成掺杂区然后进行退火以激活掺杂区中的掺杂剂。在一个示例中，阱区102和103的掺杂原子浓度分别为约1016cm-3到1019cm-3。正如下文将要描述的，在阱区103上方的半导体层104中将形成相同类型的FET。然后，按照常规的工艺形成浅沟槽隔离(STI)105，以限定FET的有源区并且分隔相邻的FET。浅沟槽隔离105延伸穿过半导体层104、阱区103，并且到达阱区102中的预定深度。沟槽隔离105不仅分隔相邻的FET的半导体层104，使得相邻的FET分隔开，而且将阱区103分隔为第一部分和第二部分，相邻的FET之间仅仅存在着公共的阱区102。
针对P型FET，可以形成N型阱区103和P型阱区102a、102b，针对N型FET，可以形成P型阱区103和N型阱区102a、102b。在阱区103上的半导体层中分别形成相同类型的FET。阱区102和103的掺杂类型与FET的导电类型相关，形成背栅的导电路径，并且与浅沟槽隔离一起形成用于将一个FET与相邻的FET以及半导体衬底101隔开的背栅隔离结构。该背栅隔离结构使得阱区103的第一部分-阱区102-阱区103的第二部分形成的路径始终构成PNP结或NPN结。
进一步地，通过已知的沉积工艺，如电子束蒸发(EBM)、化学气相沉积(CVD)、原子层沉积(ALD)、溅射等，在半导体层104上依次形成第一掩模层106、第二掩模层107和第三掩模层108。然后，例如通过旋涂在第三掩模层108上形成光致抗蚀剂层PR，并通过其中包括曝光和显影的光刻工艺将光致抗蚀剂层PR形成用于限定背栅的图案(例如，宽度约为15nm-100nm的开口)，如图1所示。
半导体衬底101由选自Si、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb和InGaSb构成的组中的一种组成。在一个示例中，半导体衬底101例如是单晶硅衬底。正如下文将要描述的，半导体层104将形成半导体鳍片，并且决定了半导体鳍片的大致高度。可以根据需要控制控制离子注入和退火的工艺参数，以控制阱区102和103的深度及延伸范围。结果，可以获得所需厚度的半导体层104。
第一掩模层106、第二掩模层107和第三掩模层108可以由所需化学和物理性质的材料组成，从而在蚀刻步骤中获得所需的蚀刻选择性，和/或在化学机械抛光(CMP)中作为停止层，和/或在最终的半导体器件中进一步作为绝缘层。并且，根据使用的材料，第一掩模层106、第二掩模层107和第三掩模层108可以采用相同或不同的上述沉积工艺形成。在一个示例中，第一掩模层106是通过热氧化形成的厚度约为5-15nm的氧化硅层，第二掩模层107是通过溅射形成的厚度约为50nm-200nm的非晶硅层，第三掩模层108是通过溅射形成的厚度约为5-15nm的氮化硅层。
然后，采用光致抗蚀剂层PR作为掩模，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻，从上至下去除第三掩模层108和第二掩模层107的暴露部分而形成开口，如图2所示。由于蚀刻的选择性，或者通过控制蚀刻时间，使得该蚀刻步骤停止在第一掩模层的顶部。可以多个步骤的蚀刻分别蚀刻不同层。在一个示例中，第一步蚀刻包括采用反应离子蚀刻，使用一种合适的蚀刻剂，相对于例如由非晶硅组成的第二掩模层107去除上面的例如由氮化硅组成的第三掩模层108的暴露部分，第二步蚀刻包括采用反应离子蚀刻，使用另一种合适的蚀刻剂，相对于例如由氧化硅组成的第一掩模层106去除上面的例如由非晶硅组成的第二掩模层107的暴露部分。
然后，通过在溶剂中溶解或灰化去除光致抗蚀剂层PR。通过上述已知的沉积工艺，在半导体结构的表面上形成共形的第四掩模层109。通过各向异性的蚀刻工艺(例如，反应离子蚀刻)，去除第四掩模层109在第三掩模层108上方横向延伸的部分以及位于开口的底部(即第一掩模层106上)的部分，使得第四掩模层109位于开口内壁上的部分保留而形成侧墙，如图3所示。正如下文将要描述的，第四掩模层109将用于限定半导体鳍片的宽度。可以根据所需的半导体鳍片的宽度控制第四掩模层109的厚度。在一个示例中，第四掩模层109是通过原子层沉积形成的厚度约为3nm-28nm的氮化硅层。
然后，采用第三掩模层108和第四掩模层109作为硬掩模，通过上述已知的蚀刻工艺经由开口去除第一掩模层106的暴露部分。并且进一步蚀刻半导体层104和阱区103的暴露部分，直至穿过半导体层104并且在阱区103中达到预定的深度，如图4所示。可以根据设计需要确定开口在阱区103中的部分的深度，并且通过控制蚀刻时间来控制该部分的深度。在一个示例中，该部分的深度例如是约10nm-30nm，从而可以足够大以阻止阱区103中的掺杂剂在随后的步骤中扩散到半导体鳍片中。
然后，通过上述已知的沉积工艺，在半导体结构的表面上形成共形的电介质层。通过各向异性的蚀刻工艺(例如，反应离子蚀刻)，去除该电介质层在第三掩模层108上方横向延伸的部分以及位于开口的底部(即阱区103在开口内的暴露表面上)的部分，使得该电介质层位于开口内壁上的部分保留而形成侧墙形式的背栅电介质110。代替其中沉积电介质层的工艺，可以通过热氧化直接在半导体层104和阱区103位于开口内的侧壁上形成氧化物侧墙形式的背栅电介质110，从而不需要随后的各向异性蚀刻，这可以进一步简化工艺。在一个示例中，背栅电介质110是厚度约为10nm-30nm的氧化硅层。
然后，通过上述已知的沉积工艺，在半导体结构的表面上形成导体层。该导体层至少填满开口。对该导体层进行回蚀刻，去除位于开口外部的部分，并且进一步去除该导体层位于开口内的一部分，从而在开口内形成背栅导体111，如图5所示。背栅导体111与半导体层104之间由背栅电介质110隔开。背栅导体111由选自TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax，MoNx、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、Ir、Mo、W、HfRu、RuOx、掺杂的多晶硅中的至少一种组成。在一个示例中，背栅导体111由掺杂为N型或P型的多晶硅组成，掺杂浓度例如为1×1018cm-3-1×1021cm-3。
用于形成背栅导体111的回蚀刻使得背栅导体111的顶部位于背栅电介质110的下方。可选地，可以进一步相对于背栅导体111选择性地回蚀刻背栅电介质110，使得背栅电介质110和背栅导体111的顶部齐平。
然后，在未使用掩模的情形下，通过上述已知的蚀刻工艺，相对于第二掩模层107，选择性地完全去除位于第二掩模层107上方的第三掩模层108，从而暴露第二掩模层107的表面。在一个示例中，在第二掩模层107由非晶硅组成以及第三掩模层108由氧化硅组成的情形下，可以使用氢氟酸作为蚀刻剂选择性地去除氧化硅。通过上述已知的沉积工艺，在半导体结构的表面上形成绝缘层。该绝缘层至少填满开口，从而覆盖背栅导体111的顶部表面。对该绝缘层进行回蚀刻，去除位于开口外部的部分。在一个示例中，该绝缘层是通过溅射形成的氮化硅层。该绝缘层与第四掩模层109一起形成绝缘帽盖109’，如图6所示。该蚀刻可能进一步去除该绝缘层位于开口内的一部分。通过控制回蚀刻的时间，使得该绝缘层位于开口内的部分覆盖背栅导体111的顶部，并且提供所需的电绝缘特性。
然后，在未使用掩模的情形下，通过上述已知的蚀刻工艺，相对于绝缘帽盖109’和第一掩模层106，选择性地完全去除第二掩模层107，从而暴露第一掩模层106的表面，如图7所示。在一个示例中，在第一掩模层106由氧化硅组成、第二掩模层107由非晶硅组成以及绝缘帽盖109’由氮化硅组成的情形下，可以使用四甲基氢氧化铵(TMAH)作为蚀刻剂选择性地去除非晶硅。
然后，采用绝缘帽盖109’作为硬掩模，通过上述已知的蚀刻工艺去除第一掩模层106和半导体层104的暴露部分。并且进一步蚀刻阱区103的暴露部分直至达到预定的深度，如图8所示。在去除第一掩模层106时，浅沟槽隔离105也可能受到蚀刻，但由于蚀刻的选择性以及通过控制蚀刻时间，浅沟槽隔离105的顶部位于阱区103的顶部上方，从而仍然可以隔开阱区103。正如下文将描述的，阱区103将作为背栅的导电路径的一部分。可以通过控制蚀刻时间来控制蚀刻的深度，使得阱区103维持一定的厚度以减小相关的寄生电阻。
该蚀刻将半导体层104图案化成位于背栅导体111两侧的两个半导体鳍片104’，背栅导体111与两个半导体鳍片104’之间由各自的背栅电介质110隔开，从而形成鳍片-背栅-鳍片(Fin-Back Gate-Fin)的夹层结构。半导体鳍片104’是初始的半导体衬底101的一部分，因此同样由选自Si、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb和InGaSb构成的组中的一种组成。在图8所示的示例中，半导体鳍片104’的形状为条带，其长度沿着垂直于纸面的方向，其宽度沿着纸面内的横向方向，其高度沿着纸面内的垂直方向。半导体鳍片104’的高度大致由初始的半导体层104的厚度决定，半导体鳍片104’的宽度大致由初始的第四掩模层109的厚度决定，半导体鳍片104’的长度则可以根据设计需要通过附加的蚀刻步骤限定。在该蚀刻步骤以及随后的工艺步骤中，先前形成的背栅导体111为半导体鳍片104’提供了机械支撑和保护，从而可以获得高成品率。
然后，通过上述已知的沉积工艺，在半导体结构的表面上形成第一绝缘层112，如图9所示。在一个示例中，第一绝缘层112例如由通过溅射形成的氧化硅组成。第一绝缘层112的厚度足以填充在形成半导体鳍片104’的蚀刻步骤中形成的位于半导体鳍片104’侧面的开口，并且还覆盖绝缘帽盖109’。如果需要，可以进一步通过原位溅射或者附加的化学机械抛光平整第一绝缘层112的表面。
然后，通过选择性的蚀刻工艺(例如，反应离子蚀刻)，回蚀刻第一绝缘层112和浅沟槽隔离105。该蚀刻不仅去除第一绝缘层112位于绝缘帽盖109’的顶部上的部分，而且减小第一绝缘层112位于半导体鳍片104’两侧的开口内的部分的厚度，如图10所示。控制蚀刻的时间，使得第一绝缘层112的表面高于阱区103的顶部，并且暴露位于阱区上方的半导体鳍片104’的侧面。在去除第一绝缘层112时，浅沟槽隔离105也可能受到蚀刻。
作为可选的步骤，采用离子注入在第一绝缘层112中注入掺杂剂，如图11所示。由于表面的离子散射，掺杂剂可以容易地从第一绝缘层112的表面附近进入半导体鳍片104’的下部使得半导体鳍片104’的下部形成穿通阻止层113。替代地，可以采用附加的热退火将掺杂剂从第一绝缘层112推入(drive-in)半导体鳍片104’中而形成穿通阻止层113。穿通阻止层113还可能包括阱区103位于第一绝缘层112的表面附近的一部分。针对在同一个半导体衬底上形成的相同类型的FET，可以先采用掩模遮挡第二导电类型的FET的有源区，针对第一导电类型的FET进行上述的离子注入以形成第二导电类型的穿通阻止层113。然后采用掩模遮挡第一导电类型的FET的有源区，针对第二导电类型的FET进行上述的离子注入以形成第一导电类型的穿通阻止层113。
针对不同类型的FET可以采用不同的掺杂剂。在N型FET中可以使用P型掺杂剂，例如B，在P型FET中可以使用N型掺杂剂，例如P、As。结果，穿通阻止层113将半导体鳍片104’与半导体衬底101中的阱区103隔开。并且，穿通阻止层113的掺杂类型与源区和漏区的掺杂类型相反，并且高于半导体衬底101中的阱区103的掺杂浓度。虽然阱区103可以断开源区和漏区之间的漏电流路径，在一定程度上起到穿通阻止层的作用，但位于半导体鳍片104’下方附加的高掺杂的穿通阻止层113可以进一步改善抑制源区和漏区之间的漏电流的效果。
然后，通过上述已知的沉积工艺，在半导体结构的表面上形成前栅电介质114(氧化硅或氮化硅)。在一个示例中，该前栅电介质114为约0.8-1.5nm厚的氧化硅层。前栅电介质114覆盖两个半导体鳍片104’的各自的一个侧面。然后，通过上述已知的沉积工艺，在半导体结构的表面上形成前栅导体115(例如，掺杂多晶硅)，如图12所示。如果需要，可以对前栅导体115进行化学机械抛光(CMP)，以获得平整的表面。
然后，采用光致抗蚀剂掩模，将该导体层图案化为与半导体鳍片104’相交的前栅导体115。然后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。通过上述已知的沉积工艺，在半导体结构的表面上形成氮化物层。在一个示例中，该氮化物层为厚度约5-20nm的氮化硅层。通过各向异性的蚀刻工艺(例如，反应离子蚀刻)，去除氮化物层的横向延伸的部分，使得氮化物层位于前栅导体115的侧面上的垂直部分保留，从而形成栅极侧墙116，如图13a、13b、13c和13d所示。
通常，由于形状因子(例如栅导体层(例如，掺杂多晶硅)的厚度大于两倍的鳍的高度，或者采用上大下小的鳍片形状)，半导体鳍片104’侧面上的氮化物层厚度比前栅导体115的侧面上的氮化物层厚度小，从而在该蚀刻步骤中可以完全去除半导体鳍片104’侧面上的氮化物层。否则，半导体鳍片104’侧面上的氮化物层会影响后续源/漏区的形成。可以采用附加的掩模进一步去除半导体鳍片104’侧面上的氮化物层。
前栅导体115和前栅电介质114一起形成栅堆叠。在图13a、13b、13c和13d所示的示例中，前栅导体115的形状为条带，并且沿着与半导体鳍片的长度垂直的方向延伸。
在随后的步骤中，可以按照常规的工艺，以前栅导体115和栅极侧墙116作为硬掩模，形成与半导体鳍片104’提供的沟道区相连的源区和漏区。在一个示例中，源区和漏区可以是半导体鳍片104’两端的通过离子注入或原位掺杂形成的掺杂区。在另一个示例中，源区和漏区可以是与半导体鳍片104’的两端或侧面接触的附加的半导体层中通过离子注入或原位掺杂形成的掺杂区。
参照图14-15描述根据本发明的进一步优选实施例的制造半导体器件的方法的一部分阶段的示例流程，其中，在图14a和15a中示出了半导体结构的俯视图及截面图的截取位置，在图14b和15b中示出在半导体鳍片的宽度方向上沿线A-A截取的半导体结构的截面图，在图14c和15c中示出在半导体鳍片的宽度方向上沿线B-B截取的半导体结构的截面图，在图14d和15d中示出在半导体鳍片的长度方向上沿线C-C截取的半导体结构的截面图。
根据该优选实施例，在图13所示的步骤之后进一步执行图14和15所示的步骤以形成应力作用层。
然后，通过上述已知的沉积工艺，在半导体鳍片104’的暴露侧面上外延生长应力作用层117，如图14a、14b、14c和14d所示。应力作用层117还形成在前栅导体115上。该应力作用层117的厚度应当足以在半导体鳍片104’上施加期望的应力。
针对不同类型的FinFET可以形成不同的应力作用层117。通过应力作用层117向FinFET的沟道区施加合适的应力，可以提高载流子的迁移率，从而减小导通电阻并提高器件的开关速度。为此，采用与半导体鳍片104’的材料不同的半导体材料形成应力作用层117，可以产生期望的应力。对于N型FinFET，应力作用层117例如是在Si衬底上形成的C的含量约为原子百分比0.2-2％的Si∶C层，沿着沟道区的纵向方向对沟道区施加拉应力。对于P型FinFET，应力作用层117例如是在Si衬底上形成的Ge的含量约为原子百分比15-75％的SiGe层，沿着沟道区的纵向方向对沟道区施加压应力。
然后，通过上述已知的沉积工艺，在半导体结构的表面上形成第二绝缘层118。在一个示例中，第二绝缘层118例如是氧化硅层，并且厚度足以填充在形成半导体鳍片104’的蚀刻步骤中形成的位于半导体鳍片104’侧面的开口，并且还覆盖前栅导体115的顶部表面。以栅极侧墙116作为停止层，对第二绝缘层118进行化学机械抛光，以获得平整的表面，如图15a、15b、15c和15d所示。该化学机械抛光去除应力作用层117的位于前栅导体115上方的部分，并且暴露前栅导体115的顶部表面。
进一步地，如前所述，在随后的步骤中，可以按照常规的工艺，以前栅导体115和栅极侧墙116作为硬掩模，形成与半导体鳍片104’提供的沟道区相连的源区和漏区。在一个示例中，源区和漏区可以是半导体鳍片104’两端的通过离子注入或原位掺杂形成的掺杂区。在另一个示例中，源区和漏区可以是与半导体鳍片104’的两端或侧面接触的附加的半导体层中通过离子注入或原位掺杂形成的掺杂区。
参照图16-18描述根据本发明的进一步优选实施例的制造半导体器件的方法的一部分阶段的示例流程，其中，在图16a、17a和18a中示出了半导体结构的俯视图及截面图的截取位置，在图16b、17b和18b中示出在半导体鳍片的宽度方向上沿线A-A截取的半导体结构的截面图，在图16c、17c和18c中示出在半导体鳍片的宽度方向上沿线B-B截取的半导体结构的截面图，在图16d、17d和18d中示出在半导体鳍片的长度方向上沿线C-C截取的半导体结构的截面图。
根据该优选实施例，在图12的步骤中形成牺牲栅导体114’和牺牲栅电介质113’，并且在图17所示的步骤之后形成应力作用层117，并且已经形成源区和漏区，然后进一步执行图18和19所示的步骤采用包括替代栅导体和替代栅介质的替代栅堆叠代替包括牺牲栅导体114’和牺牲栅电介质113’的牺牲栅堆叠。
采用第二绝缘层118和栅极侧墙116作为硬掩模，通过上述已知的蚀刻工艺(例如反应离子蚀刻)去除牺牲栅导体114’，从而形成栅极开口，如图16a、16b、16c和16d所示。可选地，可以进一步去除牺牲栅电介质113’位于栅极开口底部的部分。按照后栅工艺，在栅极开口中形成替代栅电介质119，如图17a、17b、17c和17d所示，以及利用导电材料填充栅极开口以形成替代栅导体120，如图18a、18b、18c和18d所示。替代栅导体120和替代栅电介质119一起形成替代栅堆叠。在一个示例中，替代栅电介质119介是厚度约为0.3nm-1.2nm的HfO2层，替代栅导体120例如是TiN层。
根据上述的各个实施例，在形成源区和漏区之后，可以在所得到的半导体结构上形成层间绝缘层、位于层间绝缘层中的柱塞、位于层间绝缘层上表面的布线或电极，从而完成半导体器件的其他部分。
图19示出了根据本发明的优选实施例的半导体器件100的分解透视图，其中为了清楚而未示出第二绝缘层118。该半导体器件100是采用图1-18所示的步骤形成，从而包括本发明的多个优选方面，然而不应理解为将本发明限制为这多个优选方面的组合。此外，为了简明起见不再重复在上文中已经提及的材料。
半导体器件100包括半导体衬底101、半导体衬底101中的阱区102和103与浅沟槽隔离105组成的背栅隔离结构。半导体器件100包括在阱区103上的半导体层中分别形成的相同类型的FET100a、100b。阱区102和103的掺杂类型与FET的导电类型相关，并且形成背栅的导电路径以及将一个FET与相邻的FET以及半导体衬底101隔开的背栅隔离结构。该背栅隔离结构使得阱区103的第一部分-阱区102-阱区103的第二部分形成的路径始终构成PNP结或NPN结。阱区103还作为背栅导体111的导电路径的一部分。FET100a、100b分别包括位于阱区103上的夹层结构。该夹层结构包括背栅导体111、位于背栅导体111两侧的两个半导体鳍片104’、以及将背栅导体111与两个半导体鳍片104’分别隔开的各自的背栅电介质110。穿通阻止层113位于半导体鳍片104’下部。前栅堆叠与半导体鳍片104’相交，该前栅堆叠包括前栅电介质和前栅导体，并且前栅电介质将前栅导体和半导体鳍片104’隔开。
在图19所示的示例中，前栅电介质是按照后栅工艺形成的替代栅电介质119，前栅导体是按照后栅工艺形成的替代栅导体120。栅极侧墙116位于替代栅导体120的侧面上。在后栅工艺期间，虽然去除了牺牲栅电介质113’位于栅极开口内的部分，但保留了位于栅极侧墙116下方的部分。
此外，绝缘帽盖109’位于背栅导体111上方，并且将背栅导体111与替代栅导体120隔开。第一绝缘层112位于替代栅电介质119和阱区103之间，并且将替代栅电介质119和阱区103隔开。
半导体器件100还包括与半导体鳍片104’提供的沟道区相连的源区和漏区。在图19所示的示例中，源区和漏区可以是半导体鳍片104’两端的通过离子注入或原位掺杂形成的掺杂区。附加的应力作用层117与半导体鳍片104’的侧面接触。两个相同类型的FET100a、100b各自包括两个半导体鳍片104’。柱塞121穿过层间绝缘层分别连接到每一个FET的各自的半导体鳍片104’的源区和漏区。附加的柱塞121分别连接到每一个FET的替代栅导体120，另一些附加的柱塞121穿过层间绝缘层和第一绝缘层112分别连接到阱区102和103，从而可以施加电压。阱区102和103与浅沟槽隔离105组成背栅隔离结构，使得可以经由阱区103分别地向两个相同类型的FET的背栅111施加不同的电压，从而相应地调节各个FET的阈值电压。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (16)
1.一种半导体器件，包括：
半导体衬底；
半导体衬底中的背栅隔离结构；以及
背栅隔离结构上的相邻的场效应晶体管，
其中，所述相邻的场效应晶体管中的每一个包括位于背栅隔离结构上的夹层结构，该夹层结构包括背栅导体、位于背栅导体两侧的半导体鳍片、以及将背栅导体与半导体鳍片分别隔开的各自的背栅电介质，
其中，背栅隔离结构作为所述相邻的场效应晶体管的背栅导体的导电路径的一部分，并且，在所述相邻的场效应晶体管的背栅导体之间形成PNP结或NPN结，
其中背栅隔离结构包括：
半导体衬底中的第一阱区；
位于第一阱区上方并且与第一阱区邻接的第二阱区；以及
将第二阱区隔开为第一部分和第二部分的浅沟槽隔离，
其中，所述相邻的场效应晶体管中的第一场效应晶体管的背栅导体与第二阱区的第一部分接触，第二场效应晶体管的背栅导体与第二阱区的第二部分接触，
其中第一晶体管的导电类型与第二晶体管的导电类型相同，第一阱区的掺杂类型与第一场效应晶体管和第二场效应晶体管的导电类型相同，第二阱区的掺杂类型与第一场效应晶体管和第二场效应晶体管的导电类型相反。
2.根据权利要求1所述的半导体器件，还包括位于半导体鳍片下部的穿通阻止层。
3.根据权利要求2所述的半导体器件，其中穿通阻止层的掺杂类型与场效应晶体管的导电类型相反。
4.根据权利要求1所述的半导体器件，还包括与半导体鳍片的侧面接触的附加的应力作用层。
5.根据权利要求1所述的半导体器件，其中，所述场效应晶体管，在第二阱区的第一部分-第一阱区-第二阱区的第二部分的路径上形成PNP结或NPN结。
6.一种制造半导体器件的方法，包括：
在半导体衬底中形成背栅隔离结构，使得半导体衬底位于背栅隔离结构上方的部分形成半导体层；以及
在背栅隔离结构上形成相邻的场效应晶体管，包括：
在半导体层上形成多个掩模层；
在所述多个掩模层中的最顶部的一个中形成开口；
在开口内壁形成侧墙形式的另一个掩模层；
采用所述另一个掩模层作为硬掩模，将开口穿过所述多个掩模层和所述半导体层延伸到背栅隔离结构；
在开口内壁形成背栅电介质；
在开口中形成背栅导体；
在开口中形成包括所述另一个掩模层的绝缘帽盖，该绝缘帽盖覆盖背栅电介质和背栅导体；
采用绝缘帽盖作为硬掩模，将半导体层图案化为半导体鳍片；
其中，背栅导体、位于背栅导体两侧的由半导体层形成的半导体鳍片、以及将背栅导体与半导体鳍片分别隔开的各自的背栅电介质形成夹层结构，其中绝缘帽盖将背栅导体与前栅导体隔开，
其中，背栅隔离结构作为所述相邻的场效应晶体管的背栅导体的导电路径的一部分，并且，在所述相邻的场效应晶体管的背栅导体之间形成PNP结或NPN结，
其中形成背栅隔离结构包括：
在半导体衬底中形成第一阱区；
在第一阱区上形成第二阱区；
形成浅沟槽隔离将第二阱区隔开为第一部分和第二部分隔开，
其中，所述相邻的场效应晶体管中的第一场效应晶体管的背栅导体与第二阱区的第一部分接触，第二场效应晶体管的背栅导体与第二阱区的第二部分接触，
其中第一晶体管的导电类型与第二晶体管的导电类型相同，第一阱区的掺杂类型与第一场效应晶体管和第二场效应晶体管的导电类型相同，第二阱区的掺杂类型与第一场效应晶体管和第二场效应晶体管的导电类型相反。
7.根据权利要求6所述的方法，在图案化半导体层的步骤和形成前栅堆叠的步骤之间，还包括在半导体鳍片下部形成穿通阻止层。
8.根据权利要求7所述的方法，其中形成穿通阻止层包括进行离子注入而在半导体鳍片与阱区相邻的部分中引入掺杂剂。
9.根据权利要求8所述的方法，其中形成穿通阻止层包括在进行离子注入之前，形成绝缘层限定穿通阻止层的位置。
10.根据权利要求8所述的方法，其中在形成穿通阻止层的步骤中使用的掺杂剂类型与场效应晶体管的导电类型相反。
11.根据权利要求6所述的方法，还包括形成与半导体鳍片的侧面上外延生长应力作用层。
12.根据权利要求6所述的方法，其中在第二阱区的第一部分-第一阱区-第二阱区的第二部分的路径上形成PNP结或NPN结。
13.根据权利要求6所述的方法，其中形成第一阱区的方法是离子注入。
14.根据权利要求6所述的方法，其中第一阱区中的掺杂原子浓度在1016cm-3到1019cm-3。
15.根据权利要求6所述的方法，其中形成第二阱区的方法是离子注入。
16.根据权利要求6所述的方法，其中第二阱区中的掺杂原子浓度在1016cm-3到1019cm-3。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310050540.6A CN103985756B (zh) | 2013-02-08 | 2013-02-08 | 半导体器件及其制造方法 |
| PCT/CN2013/072526 WO2014121540A1 (zh) | 2013-02-08 | 2013-03-13 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310050540.6A CN103985756B (zh) | 2013-02-08 | 2013-02-08 | 半导体器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103985756A CN103985756A (zh) | 2014-08-13 |
| CN103985756B true CN103985756B (zh) | 2017-04-12 |
Family
ID=51277658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310050540.6A Active CN103985756B (zh) | 2013-02-08 | 2013-02-08 | 半导体器件及其制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN103985756B (zh) |
| WO (1) | WO2014121540A1 (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1728400A (zh) * | 2004-07-28 | 2006-02-01 | 国际商业机器公司 | 多栅晶体管及其制造方法 |
| CN102610644A (zh) * | 2011-12-22 | 2012-07-25 | 北京大学 | 抑制辐射引起的背栅泄漏电流的soi器件及其制备方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7084461B2 (en) * | 2004-06-11 | 2006-08-01 | International Business Machines Corporation | Back gate FinFET SRAM |
| CN100527442C (zh) * | 2007-06-05 | 2009-08-12 | 北京大学 | 一种双鳍型沟道双栅多功能场效应晶体管及其制备方法 |
| US8552500B2 (en) * | 2011-05-24 | 2013-10-08 | International Business Machines Corporation | Structure for CMOS ETSOI with multiple threshold voltages and active well bias capability |
-
2013
- 2013-02-08 CN CN201310050540.6A patent/CN103985756B/zh active Active
- 2013-03-13 WO PCT/CN2013/072526 patent/WO2014121540A1/zh active Application Filing
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1728400A (zh) * | 2004-07-28 | 2006-02-01 | 国际商业机器公司 | 多栅晶体管及其制造方法 |
| CN102610644A (zh) * | 2011-12-22 | 2012-07-25 | 北京大学 | 抑制辐射引起的背栅泄漏电流的soi器件及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103985756A (zh) | 2014-08-13 |
| WO2014121540A1 (zh) | 2014-08-14 |
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