CN103871908A - 一种铜柱凸块的封装方法 - Google Patents
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- 239000010949 copper Substances 0.000 title claims abstract description 68
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 title claims abstract description 67
- 229910052802 copper Inorganic materials 0.000 title claims abstract description 67
- 238000000034 method Methods 0.000 title claims abstract description 42
- 239000002184 metal Substances 0.000 claims abstract description 76
- 229910052751 metal Inorganic materials 0.000 claims abstract description 76
- 238000002161 passivation Methods 0.000 claims abstract description 11
- 238000005516 engineering process Methods 0.000 claims abstract description 9
- 229920002120 photoresistant polymer Polymers 0.000 claims description 35
- 238000012856 packing Methods 0.000 claims description 17
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 14
- 238000004544 sputter deposition Methods 0.000 claims description 13
- 238000001259 photo etching Methods 0.000 claims description 10
- 229910000679 solder Inorganic materials 0.000 claims description 10
- 238000004891 communication Methods 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 7
- 238000007747 plating Methods 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000010992 reflux Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 238000005538 encapsulation Methods 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 abstract description 4
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 238000003466 welding Methods 0.000 abstract description 2
- 230000004907 flux Effects 0.000 abstract 1
- 230000000149 penetrating effect Effects 0.000 abstract 1
- 238000004806 packaging method and process Methods 0.000 description 3
- 238000001089 thermophoresis Methods 0.000 description 3
- 206010034960 Photophobia Diseases 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 208000013469 light sensitivity Diseases 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000004568 cement Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229920006335 epoxy glue Polymers 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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- Power Engineering (AREA)
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Abstract
本发明涉及一种铜柱凸块的封装方法，属于半导体封装技术领域。其封装工艺如下：提供一带有芯片电极阵列及钝化层的芯片基体；在芯片基体的表面沉积一介电层，并形成上下贯穿介电层的介电层通孔；在介电层通孔上方形成凸块底部金属，凸块底部金属的底部通过介电层通孔向下延伸并与芯片电极固连；在凸块底部金属的上方形成带有焊料帽的铜柱凸块。本发明提供了一种降低失效隐患、提高可靠性的铜柱凸块的封装方法。
Description
技术领域
本发明涉及一种铜柱凸块的封装方法，属于半导体封装技术领域。
背景技术
随着芯片制程发展超出摩尔定律，芯片密度越来越高，芯片之间的间距不断减少。得益于铜材料优越的导电性能、导热性能和可靠性，铜柱凸块（Cu pillar）技术逐渐取代了锡铅凸块（solder bump），成为覆晶主流技术，通过铜柱凸块技术实现了芯片与基板的连接，如图1所示。
然而在实际使用过程中，铜柱凸块技术仍存在如下问题，
1、铜柱凸块由铜柱41和焊料帽42组成，通过焊料帽42与基板互联，铜柱的直径在30～50um，在电流的加载下，由于焦耳热效应，铜柱底部连接处的金属原子同时承受电场和热场的影响，互联界面的电迁移和热迁移会因异常活跃而使铜柱凸块的寿命显著降低，造成潜在的失效隐患；
2、刚度较大的铜柱会在封装体内引起较大的应力，可能会导致脆性材料层，如与铜柱连接的芯片电极12，破裂、分层或者降低焊点疲劳寿命。如图1所示，如果芯片电极12表面完全覆盖应力缓冲层，铜柱底部完全与芯片电极12接触，作用在芯片电极12表面的应力将无法释放，降低了封装结构的力学性能，进而降低了芯片在使用中的可靠性。
发明内容
本发明的目的在于克服上述封装结构的不足，提供一种降低失效隐患、提高可靠性的铜柱凸块的封装方法。
本发明的目的是这样实现的：
本发明一种铜柱凸块的封装方法，其工艺过程如下：
步骤一、提供一带有芯片电极阵列及钝化层的芯片基体；
步骤二、在芯片基体的表面沉积一介电层，在所述介电层的表面通过溅射或气相沉积的方式形成一金属层；
步骤三、在所述金属层的表面涂覆一光刻胶层，并通过光刻工艺形成光刻胶层Ⅰ开口图形，再通过光刻胶层Ⅰ开口图形采用刻蚀工艺刻蚀金属层，形成金属层开口图形；
步骤四、去除剩余的光刻胶，通过金属层开口图形形成上下贯穿介电层的介电层通孔图形，去除金属层；
步骤五、通过溅射工艺形成附着于介电层通孔图形的各个面的金属溅射层，在金属溅射层的表面涂覆一光刻胶层，通过光刻工艺形成光刻胶层Ⅱ开口图形，所述光刻胶层Ⅱ开口图形的光刻胶开口位于芯片电极的正上方，再通过光刻胶层Ⅱ开口图形采用电镀或化学镀工艺形成凸块底部金属，所述凸块底部金属的底部通过介电层通孔向下延伸并与芯片电极固连，实现电气连通；去除剩余的光刻胶和无效区域的金属溅射层；
步骤六、再依次利用溅射、光刻、电镀的方式在凸块底部金属的上方形成铜柱凸块和铜柱凸块顶端的锡柱，所述锡柱通过回流工艺形成锡焊料帽。
进一步地，所述凸块底部金属的横截面尺寸远大于介电层通孔的横截面尺寸。
进一步地，介电层通孔的横截面尺寸范围为3~10um。
进一步地，所述铜柱凸块的横截面尺寸不大于凸块底部金属的横截面尺寸。
进一步地，所述凸块底部金属位于介电层上方的高度h为5~10um。
铜柱凸块与凸块底部金属的表面固连，凸块底部金属的底部整体不是与芯片电极形成电气连通，而是嵌在介电层中，通过介电层通孔与芯片电极形成电气连通，一方面增加了凸块底部金属的连接强度，另一方面，凸块底部金属的横截面尺寸大于或等于铜柱凸块的横截面尺寸，有利于使凸块底部金属的底部电流分散开，降低电迁移和热迁移风险。
本发明的有益效果是：
1、本发明通过在铜柱凸块底部添加凸块底部金属（UBM），由于铜柱凸块下部的凸块底部金属与芯片电极连接的大面积金属接触面被分成若干个小面积金属接触面与芯片电极形成电气连通，使电流通过芯片时，流经铜柱凸块的电流能够分散开，不会造成铜柱凸块的局部区域异常的电迁移和热迁移现象，有利于芯片散热，降低失效隐患，并且提高了铜柱凸块的寿命，从而提高了铜柱凸块封装的可靠性；
2、本发明通过在铜柱凸块底部添加凸块底部金属，可以避免因腐蚀工艺去除无效区域的金属层时对铜柱凸块造成的底部过腐蚀，增加了铜柱凸块的强度，提高了可靠性；
3、本发明通过在凸块底部金属下方设置能起应力缓冲的介电层开口图形，分散了刚度较大的铜柱凸块和凸块底部金属在封装体内引起较大的应力，从而降低了整个芯片的应力；
4、本发明通过设置介电层开口图形和在铜柱凸块与芯片电极之间添加凸块底部金属，有助于降低形成介电层通孔的光刻工艺的难度，避免了因个别介电层通孔内有残胶的存在而影响电气连通。
附图说明
图1为现有铜柱凸块封装结构的示意图；
图2为本发明一种铜柱凸块的封装方法的流程图；
图3、图4为本发明一种铜柱凸块的封装方法的封装结构的实施例的剖面示意图；
图5、图6为介电层通孔分布不同的封装结构的剖面示意图；
图7至图15为图3中实施例的封装方法的工艺流程示意图；
图中：
芯片基体100
钝化层110
芯片电极120
介电层200
介电层通孔图形210
介电层通孔211
凸块底部金属300
铜柱凸块410
锡焊料帽420
锡柱421
金属层500
金属层开口图形510
光刻胶层Ⅰ开口图形610
光刻胶层Ⅱ开口图形620
光刻胶层Ⅲ开口图形630。
具体实施方式
现在将在下文中参照附图更加充分地描述本发明，在附图中示出了本发明的示例性实施例，从而本公开将本发明的范围充分地传达给本领域的技术人员。然而，本发明可以以许多不同的形式实现，并且不应被解释为限制于这里阐述的实施例。
参见图2，本发明一种高可靠性的铜柱凸块封装方法的工艺流程如下：
执行步骤S101：提供一带有芯片电极阵列及钝化层的芯片基体；
执行步骤S102：在芯片基体的表面沉积一介电层，并形成上下贯穿介电层的介电层通孔；
执行步骤S103：在介电层通孔上方形成凸块底部金属，凸块底部金属的底部通过介电层通孔向下延伸并与芯片电极固连；
执行步骤S104：在凸块底部金属的上方形成带有焊料帽的铜柱凸块。
本发明一种铜柱凸块的封装方法形成的铜柱凸块封装结构的实施例，如图3和图4所示，芯片基体100的表面覆盖钝化层110，芯片电极120复合于钝化层110内且其表面露出钝化层110。钝化层110和芯片电极120的表面设置介电层200，并开设上下贯穿介电层200的介电层通孔211，每一芯片电极120上方对应若干个介电层通孔211，并设置一凸块底部金属300，凸块底部金属300的底部不是整体与芯片电极120形成连接，而是通过若干个介电层通孔211向下延伸与芯片电极120形成固连，凸块底部金属300的材质优选铜，以实现电气连通。介电层通孔211的横截面呈圆形、矩形或多边形，其横截面尺寸范围为3~10um，凸块底部金属300的横截面尺寸远大于介电层通孔211的横截面尺寸，因此凸块底部金属300的区域内占据多个介电层通孔211。凸块底部金属300位于介电层200上方的高度h为5~10um，为铜柱凸块410提供一稳固的基座。在凸块底部金属300的上方设置横截面尺寸不大于凸块底部金属300的横截面尺寸的铜柱凸块410，铜柱凸块410的顶端设置锡焊料帽420。铜柱凸块410通过凸块底部金属300与芯片电极120形成电气连通。
介电层200为一种绝缘胶，具有缓冲性能，可以是光敏性的，也可以是非光敏性的，比如聚亚酰胺、环氧胶等。如图6所示，在凸块底部金属300的外围区域，介电层200可以以连续的形式存在，以保护芯片；介电层通孔211可以分布在整个钝化层110的表面，分布在凸块底部金属下方及边缘的介电层还起到应力缓冲层的作用，以利于分散铜柱凸块410给芯片带来的较大应力，如图5所示。
上述实施例的铜柱凸块封装方法，其具体工艺过程如下：
如图7所示，提供一带有芯片电极阵列及钝化层110的芯片基体100；
如图8所示，在芯片基体100的表面沉积一介电层200，在所述介电层200的表面通过溅射或气相沉积的方式形成一金属层500；
如图9所示，在所述金属层500的表面涂覆一光刻胶层，并通过光刻工艺形成光刻胶层Ⅰ开口图形610，再通过光刻胶层Ⅰ开口图形610采用刻蚀工艺刻蚀金属层500，形成金属层开口图形510；
如图10所示，去除剩余的光刻胶，通过金属层开口图形510形成上下贯穿介电层的介电层通孔图形210，去除金属层500；
如图11所示，通过溅射工艺形成附着于介电层通孔图形210的各个面的金属溅射层，在金属溅射层的表面涂覆一光刻胶层，通过光刻工艺形成光刻胶层Ⅱ开口图形620，所述光刻胶层Ⅱ开口图形620的光刻胶开口位于芯片电极120的正上方；
如图12所示，通过光刻胶层Ⅱ开口图形620采用电镀或化学镀工艺形成凸块底部金属300，所述凸块底部金属300的底部通过介电层通孔211向下延伸并与芯片电极120固连，实现电气连通；去除剩余的光刻胶和无效区域的金属溅射层；
如图13所示，再依次利用溅射、光刻、电镀的方式在凸块底部金属300的上方形成铜柱凸块410和铜柱凸块410顶端的锡柱421，溅射层未示出，形成铜柱凸块410和锡柱421的光刻胶层Ⅲ开口图形630采用厚胶工艺形成，其高度不小于铜柱凸块410与锡柱421之和。
如图14和15所示，去除剩余的光刻胶，锡柱421通过回流工艺形成锡焊料帽420，形成铜柱凸块封装结构。
本发明一种铜柱凸块的封装方法，依托圆片级工艺，制程简洁，效率高，产品的良率佳。
本发明的高可靠性的铜柱凸块封装结构适用于高端芯片封装，是收发器、嵌入式处理器、电源管理、基带芯片、专用集成电路（ASIC）以及一些符合细间距、高I/O数、绿色要求、低成本和良好电性能的产品很好的互连方式选择，也为进一步实现IC封装的微型化和多功能化提供了空间。
本发明一种铜柱凸块的封装方法及其封装结构不限于上述优选实施例，因此任何本领域技术人员在不脱离本发明的精神和范围内，依据本发明的技术实质对以上实施例所作的任何修改、等同变化及修饰，均落入本发明权利要求所界定的保护范围内。
Claims (5)
1.一种铜柱凸块的封装方法，其工艺过程如下：
步骤一、提供一带有芯片电极阵列及钝化层（110）的芯片基体（100）；
步骤二、在芯片基体（100）的表面沉积一介电层（200），在所述介电层（200）的表面通过溅射或气相沉积的方式形成一金属层（500）；
步骤三、在所述金属层（500）的表面涂覆一光刻胶层，并通过光刻工艺形成光刻胶层Ⅰ开口图形（610），再通过光刻胶层Ⅰ开口图形（610）采用刻蚀工艺刻蚀金属层（500），形成金属层开口图形（510）；
步骤四、去除剩余的光刻胶，通过金属层开口图形（510）形成上下贯穿介电层的介电层通孔图形（210），去除金属层（500）；
步骤五、通过溅射工艺形成附着于介电层通孔图形（210）的各个面的金属溅射层，在金属溅射层的表面涂覆一光刻胶层，通过光刻工艺形成光刻胶层Ⅱ开口图形（620），所述光刻胶层Ⅱ开口图形（620）的光刻胶开口位于芯片电极（120）的正上方，再通过光刻胶层Ⅱ开口图形（620）采用电镀或化学镀工艺形成凸块底部金属（300），所述凸块底部金属（300）的底部通过介电层通孔（211）向下延伸并与芯片电极（120）固连，实现电气连通；去除剩余的光刻胶和无效区域的金属溅射层；
步骤六、再依次利用溅射、光刻、电镀的方式在凸块底部金属（300）的上方形成铜柱凸块（410）和铜柱凸块（410）顶端的锡柱（421），所述锡柱（421）通过回流工艺形成锡焊料帽（420）。
2. 根据权利要求1所述的铜柱凸块封装方法，其特征在于：所述凸块底部金属（300）的横截面尺寸远大于介电层通孔（211）的横截面尺寸。
3. 根据权利要求2所述的铜柱凸块封装方法，其特征在于：所述介电层通孔（211）的横截面尺寸范围为3~10um。
4.根据权利要求1或2或3所述的铜柱凸块封装方法，其特征在于：所述铜柱凸块（410）的横截面尺寸不大于凸块底部金属（300）的横截面尺寸。
5.根据权利要求4所述的铜柱凸块封装方法，其特征在于：所述凸块底部金属（300）位于介电层（200）上方的高度h为5~10um。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410121581.4A CN103871908A (zh) | 2014-03-28 | 2014-03-28 | 一种铜柱凸块的封装方法 |
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|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20140618 |