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CN103632973A - 半导体器件及其制造方法 - Google Patents

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CN103632973A CN201210304241.6A CN201210304241A CN103632973A CN 103632973 A CN103632973 A CN 103632973A CN 201210304241 A CN201210304241 A CN 201210304241A CN 103632973 A CN103632973 A CN 103632973A
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Abstract

本发明提供一种半导体器件的制造方法，包括：提供SOI衬底，所述SOI衬底包括基底层、位于所述基底层之上的绝缘层、以及位于所述绝缘层之上的器件层；在所述SOI衬底上形成栅堆叠；以所述栅堆叠为掩模，刻蚀所述SOI衬底的器件层、绝缘层以及部分基底层，在所述栅堆叠两侧形成凹陷；在所述凹陷内形成晶体介电层，所述晶体介电层的上表面低于所述绝缘层的上表面且不低于所述绝缘层的下表面；在所述晶体介电层之上形成源/漏区。本发明还提供一种半导体器件。本发明在消除了源/漏区与SOI衬底之间的漏电流路径的同时，也可以降低源/漏区的接触电阻。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体制造技术，尤其涉及一种半导体器件及其制造方法。
背景技术
在现有的半导体制造工艺中，提高半导体器件性能的一个重要手段是在半导体器件内形成具有应力的源/漏区，对沟道产生压应力或者拉应力，以此改善沟道中载流子的迁移率。下面将结合图1(a)对实现该半导体器件的具体方法进行描述：提供一个具有栅堆叠的体硅衬底100，首先刻蚀该栅堆叠两侧的体硅衬底100形成凹陷，然后在该凹陷内嵌入例如掺杂硼的SiGe或掺杂磷或砷的Si:C，以形成具有应力的源/漏区110。
但是，由于源/漏区110与体硅衬底100之间存在的漏电流会导致半导体器件性能的下降，所以，在现有技术中采用SOI(Silicon-On-Insulator)衬底代替体硅衬底，以减小源/漏区与衬底之间的漏电流。请参考图1(b)，SOI衬底100’包括基底层101、绝缘层102以及器件层103。嵌入的源/漏区110形成于SOI衬底100’的器件层103中，由于绝缘层102的存在，将源/漏区110与基底层101隔离开，所以有效地削弱了漏电流路径(请参考图1(a)、图1(b)中虚线所示的位置)，从而使源/漏区110与衬底100’之间的漏电流得到抑制。但是，SOI衬底器件层103的厚度通常较薄，所以在SOI衬底100’上形成的源/漏区110的深度由于受到器件层103厚度的限制也会较浅，从而导致源/漏区110接触电阻的升高，以及该半导体器件性能的下降。
因此，如何既可以降低源/漏区的接触电阻，又可以消除源/漏区与衬底之间的漏电流，是一个亟待解决的问题。
发明内容
本发明的目的是提供一种半导体器件及其制造方法，在消除了源/漏区与SOI衬底之间的漏电流路径的同时，也可以降低源/漏区的接触电阻。
根据本发明的一个方面，提供一种半导体器件的制造方法，该方法包括以下步骤：
a)提供SOI衬底，所述SOI衬底包括基底层、位于所述基底层之上的绝缘层、以及位于所述绝缘层之上的器件层；
b)在所述SOI衬底上形成栅堆叠；
c)以所述栅堆叠为掩模，刻蚀所述SOI衬底的器件层、绝缘层以及部分基底层，在所述栅堆叠两侧形成凹陷；
d)在所述凹陷内形成晶体介电层，所述晶体介电层的上表面低于所述绝缘层的上表面且不低于所述绝缘层的下表面；
e)在所述晶体介电层之上形成源/漏区。
本发明另一方面还提出一种半导体器件，包括：
SOI衬底，包括基底层、位于所述基底层之上的绝缘层、以及位于所述绝缘层之上的器件层；
栅堆叠，形成于所述SOI衬底之上；
源/漏区，形成于所述SOI衬底之中、位于所述栅堆叠两侧，其中所述源/漏区贯穿所述器件层，并延伸至所述绝缘层的上表面和下表面之间；以及
晶体介电层，位于所述源/漏区与所述基底层之间。
与现有技术相比，本发明具有以下优点：
1)源/漏区的底部位于SOI衬底的绝缘层内，且在源/漏区与SOI衬底之间形成晶体介电层，将源/漏区的底部与SOI衬底隔离开，从而有效地消除了源/漏区与SOI衬底之间的漏电流路径，抑制了漏电流的产生；
2)通过在SOI衬底的器件层以及部分绝缘层内形成源/漏区，克服了现有技术中仅仅在器件层中形成厚度较薄的源/漏区的缺点，有效地降低了源/漏区的接触电阻，提高了半导体器件的性能。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1(a)和图1(b)为现有技术中半导体器件的剖面示意图；
图2为根据本发明的半导体器件制造方法的流程图；
图3至图11为根据本发明的一个实施例按照图2所示流程制造半导体器件的各个阶段的剖面示意图。
附图中相同或相似的附图标记代表相同或相似的部件。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
图2为根据本发明的半导体器件制造方法的流程图，图3至图11为根据本发明的一个实施例按照图2所示流程制造半导体器件的各个阶段的剖面示意图。下面，将结合图3至图11对图2中形成半导体器件的方法进行具体地描述。需要说明的是，本发明实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。
在步骤S101中，提供SOI衬底100，所述SOI衬底100包括基底层101、位于所述基底层101之上的绝缘层102、以及位于所述绝缘层102之上的器件层103。
具体地，如图3所示，在本实施例中，所述基底层101为单晶硅。在其他实施例中，所述基底层101还可以包括其他基本半导体，例如锗。或者，所述基底层101还可以包括化合物半导体，例如，碳化硅、砷化镓、砷化铟或者磷化铟。典型地，所述基底层101的厚度可以约为但不限于几百微米，例如从0.5mm-1.5mm的厚度范围。
所述绝缘层102可以为SiO2、氮化硅或者其他任何适当的绝缘材料，典型地，所述绝缘层102的厚度范围为200nm-300nm。
所述器件层103可以为所述基底层101包括的半导体中的任何一种。在本实施例中，所述器件层103为单晶硅。在其他实施例中，所述器件层103还可以包括其他基本半导体或者化合物半导体。典型地，所述器件层103的厚度大于20nm。
在本实施例中，所述SOI衬底100为超薄体SOI(Ultra-Thin-BodySOI,UTBSOI)衬底，其具有极薄的器件层，厚度通常小于10nm，有利于控制源/漏区所形成的深度，从而减小短沟道效应。
特别地，在所述SOI衬底100中形成隔离区，例如浅沟槽隔离(STI)结构120，以便电隔离连续的半导体器件。
在步骤S102中，在所述SOI衬底100上形成栅堆叠。
具体地，如图4所示，在所述SOI衬底100之上形成栅堆叠，其包括栅介质层210、栅极220以及覆盖层230。所述栅介质层210位于SOI衬底100上，可以为高K介质，例如，HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合。在另一个实施例中，还可以是热氧化层，包括氧化硅或氮氧化硅；所述栅极介质层104的厚度可以为2nm-10nm，如5nm或8nm。而后在所述栅介质层210上形成栅极220，所述栅极220可以是金属栅极，例如通过沉积TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax中的一种或其组合来形成，厚度可以为10nm-80nm，如30nm或50nm。在另一个实施例中，所述栅极220还可以是伪栅极，例如通过沉积Poly-Si、Poly-SiGe、非晶硅和/或氧化物而形成。最后，在栅极220上形成覆盖层230，例如通过沉积氮化硅、氧化硅、氮氧化硅、碳化硅及其组合形成，用以保护栅极220的顶部区域，防止其在后续的工艺中受到破坏。
优选地，在所述栅堆叠的侧壁上形成侧墙240，用于将栅堆叠隔开。侧墙240可以由氮化硅、氧化硅、氮氧化硅、碳化硅、及其组合，和/或其他合适的材料形成。侧墙240可以具有多层结构。侧墙240可以通过包括沉积-刻蚀工艺形成，其厚度范围可以是10nm-100nm，如30nm、50nm或80nm。
在步骤S103中，以所述栅堆叠为掩模，刻蚀所述SOI衬底100的器件层103、绝缘层102以及部分基底层101，在所述栅堆叠两侧形成凹陷104。
如图5(a)所示，刻蚀所述SOI衬底100的器件层103、绝缘层102以及部分基底层101，在所述栅堆叠两侧形成凹陷104。具体地，以所述栅堆叠为掩模，通过各向异性的干法刻蚀和/或湿法刻蚀的方式，刻蚀栅堆叠两侧的所述SOI衬底100，以形成贯穿于所述器件层103和绝缘层102、且深入至所述基底层101内部的凹陷104。所述凹陷104深入至所述基底层101内部的深度范围为100nm至1um。湿法刻蚀工艺包括四甲基氢氧化铵(TMAH)、氢氧化钾(KOH)或者其他合适刻蚀的溶液；干法刻蚀工艺包括六氟化硫(SF6)、溴化氢(HBr)、碘化氢(HI)、氯、氩、氦及其组合，和/或其他合适的材料。根据所述器件层103、绝缘层102以及基底层101的材料，可以分别选择适当的方式进行刻蚀。
优选地，可以交替使用各向同性和各向异性的刻蚀方式，不但对栅堆叠两侧的SOI衬底100进行刻蚀，还可以对侧墙240下面的部分SOI衬底100进行刻蚀，特别是SOI衬底100中的器件层103，使刻蚀后形成的凹陷尽可能接近沟道中心，例如，图5(b)中的凹陷104’，或者图5(c)中呈现Sigma形状的凹陷104”。在后续的工艺中，填充源/漏区107至所述凹陷内，所述源/漏区107越接近沟道中心，对沟道中载流子所产生的应力效果越好。对所述侧墙240下面部分、特别是对SOI衬底100中的器件层103进行刻蚀，使凹陷104接近沟道中心的步骤，也可以在后续形成源/漏区的时候进行。
在步骤S104中，在所述凹陷104内形成晶体介电层105，所述晶体介电层105的上表面低于所述绝缘层102的上表面且不低于所述绝缘层102的下表面。
具体地，如图6所示，以所述基底层101为籽晶，通过外延生长或者固态相变的方法，在所述凹陷104内形成晶体绝缘材料105’，其中，所述晶体绝缘材料105’的上表面不高于所述栅堆叠的底部；然后，如图7所示，通过干法刻蚀和/或湿法刻蚀的方式，对所述晶体绝缘材料105’进行刻蚀，以形成晶体介电层105。也可以通过例如控制所述晶体绝缘材料105’的生长时间等因素，令所述晶体绝缘材料105’生长到所需高度后停止生长，以形成所述晶体介电层105。所述晶体介电层105的上表面低于所述绝缘层102的上表面，且不低于所述绝缘层102的下表面。所述晶体介电层105材料包括但不限于Gd2O3、TrHfO4、Nd2O3中的一种或者任意组合，或其它晶格常数与基底层101接近的材料。所述晶体介电层105的介电常数，可以通过例如调整所述晶体介电层105材料中成分的比例进行调整，从而使所述晶体介电层105具有良好的绝缘性。
在步骤S105中，在所述晶体介电层105之上形成源/漏区107。
具体地，如图8所示，以所述晶体介电层105材料为籽晶，通过外延生长或者固态相变的方式在所述凹陷104内形成含掺杂的源/漏区107，填充所述凹陷104。在本发明的一个实施例中，所述源/漏区107的晶格常数不等于所述器件层103材料的晶格常数。当所述源/漏区107的晶格常数稍大于或者稍小于所述器件层103材料的晶格常数时，不但会对沟道引入一定的应力，还可以使所述源/漏区107很好地生长在所述晶体介电层105之上。对于PMOS器件来说，所述源/漏区107的晶格常数稍大于所述器件层103材料的晶格常数，从而对沟道产生压应力，例如，所述源/漏区107可以为Si1-XGeX，X的取值范围为0.1～0.7，如0.2、0.3、0.4、0.5或0.6；对于NMOS器件来说，所述源/漏区107的晶格常数稍小于所述器件层103材料的晶格常数，从而对沟道产生拉应力，例如，所述源/漏区107可以为Si:C，C的原子数百分比的取值范围为0.2%～2%，如0.5%、1%或1.5%。在所述凹陷104内形成源/漏区107后，可以通过例如离子注入或原位掺杂的方式形成源/漏区107，也可以在源/漏区107生长过程中，同时进行原位掺杂以形成源/漏区107。对于Si1-XGeX来说，掺杂杂质为硼；对于Si:C来说，掺杂杂质为磷或者砷。
优选地，为了进一步提高该半导体器件的性能，如图9或图11所示，在形成源/漏区107或源/漏区107’后，可以通过外延生长的方式形成提升的源/漏区108，即，源/漏区的顶部高于所述栅堆叠的底部。
随后按照常规半导体制造工艺的步骤完成该半导体器件的制造。例如，在源/漏区上形成金属硅化物层；沉积层间介质层以覆盖所述源/漏区以及栅堆叠；刻蚀所述层间介质层暴露源/漏区以形成接触孔；然后在所述接触孔内填充接触金属。
在上述步骤完成后，源/漏区107的底部位于SOI衬底100的绝缘层102中，且在所述源/漏区107与基底层101之间存在晶体介电层105，有效地将嵌入的源/漏区107的底部与SOI衬底100隔离开，从而消除了源/漏区107与SOI衬底100之间的漏电流路径，抑制了漏电流的产生；此外，由于源/漏区107贯穿SOI衬底100的器件层103以及部分绝缘层102，克服了现有技术中仅仅在器件层中形成厚度较薄的源/漏区的缺点，有效地增加了源/漏区的深度，从而降低了源/漏区的接触电阻，提高了半导体器件的性能。
本发明还提供了一种半导体器件，参考图8。如图所示，所述半导体器件包括SOI衬底100、栅堆叠、源/漏区107以及晶体介电层105。其中，所述SOI衬底100包括基底层101、位于所述基底层101之上的绝缘层102、以及位于所述绝缘层102之上的器件层103，优选地，所述器件层103的厚度小于10nm；所述栅堆叠形成于所述SOI衬底100之上，所述栅堆叠包括栅介质层210、栅极220以及覆盖层230；所述源/漏区107形成于所述SOI衬底100之中、位于所述栅堆叠两侧；所述源/漏区107形成于所述SOI衬底100之中、位于所述栅堆叠两侧，其中所述源/漏区107贯穿所述器件层103，并延伸至所述绝缘层102的上表面和下表面之间；所述晶体介电层105，位于所述源/漏区107与所述基底层101之间，其中，所述晶体介电层105深入所述基底层101的深度范围为100nm至1um；所述晶体介电层105材料包括但不限于Gd2O3、TrHfO4、Nd2O3中的一种或者任意组合，或其它晶格常数与基底层101接近的材料。在其他实施例中，所述半导体器件还包括侧墙240，形成于所述栅堆叠的侧壁上。
所述源/漏区107包含掺杂，其中，该含掺杂的源/漏区107的晶格常数稍大于或者稍小于所述器件层103材料的晶格常数，从而可以对沟道产生应力，改善所述沟道中载流子的迁移率。对于PMOS器件来说，所述源/漏区107的晶格常数稍大于所述器件层103材料的晶格常数，从而对沟道产生压应力，例如，所述源/漏区107可以为Si1-XGeX，X的取值范围为0.1～0.7，如0.2、0.3、0.4、0.5或0.6；对于NMOS器件来说，所述源/漏区107的晶格常数稍小于所述器件层103材料的晶格常数，从而对沟道产生拉应力，例如，所述源/漏区107可以为Si:C，C的原子数百分比的取值范围为0.2%～2%，如0.5%、1%或1.5%。
优选地，所述源/漏区可以是呈Sigma形状的源/漏区107’，参考图10。如图所示，当所述源/漏区107’为Sigma形状的时候，源/漏区107’可以更加接近半导体器件的沟道中心，从而使源/漏区107’对沟道产生更好的应力效果。
优选地，所述源/漏区可以为提升的源/漏区，即，源/漏区的顶部高于所述栅堆叠的底部，参考图9和图11中提升的源/漏区108。
其中，对半导体器件各实施例中各部分的结构组成、材料及形成方法等均可与前述半导体器件形成方法实施例中描述的相同，不再赘述。虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (21)

1.一种半导体器件的制造方法，包括：
a)提供SOI衬底(100)，所述SOI衬底(100)包括基底层(101)、位于所述基底层(101)之上的绝缘层(102)、以及位于所述绝缘层(102)之上的器件层(103)；
b)在所述SOI衬底(100)上形成栅堆叠；
c)以所述栅堆叠为掩模，刻蚀所述SOI衬底(100)的器件层(103)、绝缘层(102)以及部分基底层(101)，在所述栅堆叠两侧形成凹陷(104)；
d)在所述凹陷(104)内形成晶体介电层(105)，所述晶体介电层(105)的上表面低于所述绝缘层(102)的上表面且不低于所述绝缘层(102)的下表面；
e)在所述晶体介电层(105)之上形成源/漏区(107)。
2.根据权利要求1所述的制造方法，其中，在所述步骤b)之后还包括：
f)在所述栅堆叠侧壁上形成侧墙(240)。
3.根据权利要求1或2所述的制造方法，其中所述SOI衬底(100)的器件层(103)的厚度小于10nm。
4.根据权利要求1或2所述的制造方法，其中：
所述凹陷(104)嵌入所述基底层(101)内部的深度范围为100nm至1um。
5.根据权利要求1或2所述的制造方法，其中，在所述凹陷(104)内形成晶体介电层(105)的步骤包括：
通过外延生长或者固态相变的方法，在所述凹陷(104)内形成晶体绝缘材料(105’)，其中，所述晶体绝缘材料(105’)的上表面不高于所述栅堆叠的底部；以及
通过干法刻蚀和/或湿法刻蚀的方式，对所述晶体绝缘材料(105’)进行刻蚀，以形成晶体介电层(105)。
6.根据权利要求5所述的制造方法，其中：
所述晶体介电层(105)的材料包括Gd2O3、TrHfO4、Nd2O3中的一种或者任意组合，或其它晶格常数与基底层(101)接近的材料。
7.根据权利要求4所述的制造方法，还包括所述凹陷(104)在器件层(103)的侧壁形成Sigma形状。
8.根据权利要求1所述的制造方法，其中：
所述源/漏区(107)的晶格常数不等于所述器件层(103)材料的晶格常数。
9.根据权利要求8所述的制造方法，其中：
对于N型器件，所述源/漏区(107)的晶格常数小于所述器件层(103)材料的晶格常数；对于P型器件，所述源/漏区(107)的晶格常数大于所述器件层(103)材料的晶格常数。
10.根据权利要求8或9所述的制造方法，其中：
所述源/漏区(107)包括SiGe或者Si:C中的一种。
11.根据权利要求1所述的制造方法，还包括在形成源/漏区(107)后形成提升的源/漏区(108)。
12.一种半导体器件，包括：
SOI衬底(100)，包括基底层(101)、位于所述基底层(101)之上的绝缘层(102)、以及位于所述绝缘层(102)之上的器件层(103)；
栅堆叠，形成于所述SOI衬底(100)之上；
源/漏区(107)，形成于所述SOI衬底(100)之中、位于所述栅堆叠两侧，其中所述源/漏区(107)贯穿所述器件层(103)，并延伸至所述绝缘层(102)的上表面和下表面之间；以及
晶体介电层(105)，位于所述源/漏区(107)与所述基底层(101)之间。
13.根据权利要求12所述的半导体器件，还包括：
侧墙(240)，形成于所述栅堆叠的侧壁上。
14.根据权利要求11或12所述的半导体器件，其中所述SOI衬底(100)的器件层(103)的厚度小于10nm。
15.根据权利要求11或12所述的半导体器件，其中所述源/漏区(107)的形状为Sigma形状。
16.根据权利要求11或12所述的半导体器件，其中：
所述源/漏区(107)的晶格常数不等于所述器件层(103)材料的晶格常数。
17.根据权利要求16所述的半导体器件，其中：
对于N型器件，所述源/漏区(107)的晶格常数小于所述器件层(103)材料的晶格常数；对于P型器件，所述源/漏区(107)的晶格常数大于所述器件层(103)材料的晶格常数。
18.根据权利要求16或17所述的半导体器件，其中：
所述源/漏区(107)包括SiGe或者Si:C中的一种。
19.根据权利要求11或12所述的半导体器件，其中，所述源/漏区为提升源/漏区。
20.根据权利要求11或12所述的半导体器件，其中：
所述晶体介电层(105)嵌入所述基底层(101)内部的深度范围为100nm至1um。
21.根据权利要求20所述的半导体器件，其中：
所述晶体介电层(105)的材料包括Gd2O3、TrHfO4、Nd2O3中的一种或者任意组合，或其它晶格常数与基底层(101)接近的材料。
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