CN103489773A - 在基底中制作多个沟槽的方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 60
- 238000000034 method Methods 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 230000008569 process Effects 0.000 claims abstract description 40
- 238000005530 etching Methods 0.000 claims abstract description 25
- 239000000463 material Substances 0.000 claims description 67
- 239000011248 coating agent Substances 0.000 claims description 35
- 238000000576 coating method Methods 0.000 claims description 35
- 229920002120 photoresistant polymer Polymers 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- RZVAJINKPMORJF-UHFFFAOYSA-N Acetaminophen Chemical compound CC(=O)NC1=CC=C(O)C=C1 RZVAJINKPMORJF-UHFFFAOYSA-N 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 239000005297 pyrex Substances 0.000 claims description 2
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 2
- 238000001259 photo etching Methods 0.000 claims 2
- 239000010410 layer Substances 0.000 description 109
- 230000000694 effects Effects 0.000 description 5
- 238000003384 imaging method Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3085—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本发明一实施例提供一种在基底中制作多个沟槽的方法，包括：提供一基底；于基底上形成一第一掩模层，第一掩模层具有至少一第一开口以及至少一第二开口，其中第二开口大于第一开口，且第一开口与第二开口皆暴露出基底；形成一覆盖第二开口的第二掩模层；以第一掩模层与第二掩模层为掩模进行一第一蚀刻工艺，以于第一开口下方的基底中形成一第一沟槽；移除第二掩模层；形成一覆盖第一开口的第三掩模层；以第一掩模层与第三掩模层为掩模进行一第二蚀刻工艺，以于第二开口下方的基底中形成一第二沟槽；以及移除第三掩模层。本发明可有效提高沟槽深度的均匀性。
Description
技术领域
本发明涉及沟槽的制作方法，且特别涉及在基底中制作多个沟槽的方法。
背景技术
集成电路的制作方式一般包括蚀刻、薄膜沉积等工艺，其中蚀刻工艺例如是在基底或是其上的膜层中蚀刻出多个沟槽，然后，可于沟槽中沉积薄膜以形成有源或无源元件（例如，动态随机存取存储器中的沟槽型电容器）。
当需于基底上形成开口大小不同的多个沟槽时，可于基底上形成一具有多个开口的图案化掩模层，其中这些开口的尺寸彼此不同。之后，以图案化掩模层为掩模蚀刻基底，以于基底中形成开口大小不同的多个沟槽。然而，这些开口大小不同的沟槽的深度也彼此不同。这是因为在蚀刻工艺中，图案化掩模层的开口的尺寸较小者，蚀刻气体较不易通过且蚀刻副产物较难扩散出去，因此，尺寸较小的开口所对应的区域蚀刻速度较尺寸较大的开口所对应的区域慢（亦即，负载效应，loading effect）。
然而，深度不同的沟槽对于后续工艺会有许多不良的影响，因此，如何提高蚀刻工艺所形成的沟槽的深度的均匀性是目前亟待克服的问题。
发明内容
有鉴于此，为解决现有技术的缺陷，本发明一实施例提供一种在基底中制作多个沟槽的方法，包括：提供一基底；于基底上形成一第一掩模层，第一掩模层具有至少一第一开口以及至少一第二开口，其中第二开口大于第一开口，且第一开口与第二开口皆暴露出基底；形成一覆盖第二开口的第二掩模层；以第一掩模层与第二掩模层为掩模进行一第一蚀刻工艺，以于第一开口下方的基底中形成一第一沟槽；移除第二掩模层；形成一覆盖第一开口的第三掩模层；以第一掩模层与第三掩模层为掩模进行一第二蚀刻工艺，以于第二开口下方的基底中形成一第二沟槽；以及移除第三掩模层。
本发明是利用不同的掩模组合分别进行较大沟槽与较小沟槽的蚀刻工艺，以于个别的蚀刻工艺中借由控制蚀刻时间、蚀刻剂等蚀刻条件，使个别形成的较大沟槽与较小沟槽具有相近的深度，进而有效提高沟槽深度的均匀性。
附图说明
图1A～1I示出本发明一实施例的在基底中制作多个沟槽的工艺剖面图。
图2A～2F示出本发明一实施例的在基底中制作多个沟槽的工艺剖面图。
110~基底；
112~第一沟槽；
114~第二沟槽；
120、120a~缓冲层；
130~第一掩模层；
130a、140a~掩模材料层；
140~图案化掩模层；
150~图案化光阻层；
152、154~开口；
160~第二掩模层；
162、172~抗反射涂层；
164、174~感光材料层；
170~第三掩模层；
D1、D2~深度；
OP1~第一开口；
OP2第二开口；
V~过蚀刻沟槽；
W1、W2、W3、W4、W5、W6~宽度。
具体实施方式
以下将详细说明本发明实施例的制作与使用方式。然应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关联性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。在附图中，实施例的形状或是厚度可能扩大，以简化或是突显其特征。再者，图中未示出或描述的元件，可为所属技术领域中普通技术人员所知的任意形式。
图1A～1I示出本发明一实施例的在基底中制作多个沟槽的工艺剖面图。请参照图1A，提供一基底110。基底110的材质例如为硅、锗、硅锗、砷化镓、硅/硅锗、绝缘层上硅（silicon-on-insulators）、或是其他适合的半导体材料。
接着，选择性地（optionally）于基底110上形成一缓冲层120a。缓冲层120a的材质例如为有机或无机的抗反射材料。然后，于缓冲层120a上形成一掩模材料层130a。掩模材料层130a的材质例如为金属（例如钨）、硼硅酸玻璃、或硅化钛。
然后，于掩模材料层130a上形成另一掩模材料层140a，掩模材料层140a的材质例如为氮化物，例如氮化硅。之后，于掩模材料层140a上形成一图案化光阻层150。图案化光阻层150具有多个开口152、154，其中开口154的宽度W2大于开口152的宽度W1。
然后，请参照图1B，以图案化光阻层150为掩模进行一蚀刻工艺，以蚀刻掩模材料层140a而形成一图案化掩模层140。之后，移除图案化光阻层150。
之后，请参照图1C，以图案化掩模层140为掩模进行一蚀刻工艺，蚀刻掩模材料层130a与缓冲层120a，以形成图案化的第一掩模层130与缓冲层120，其中多个第一开口OP1与至少一第二开口OP2贯穿第一掩模层130与缓冲层120。第二开口OP2的宽度W4大于第一开口OP1的宽度W3。之后，移除图案化掩模层140。
在本实施例中，由于图案化掩模层140的开口较大的部分蚀刻速度较快，因此，蚀刻形成第二开口OP2的速度会大于蚀刻形成第一开口OP1的速度，而易于第二开口OP2下方的基底110上形成过蚀刻沟槽V。
接着，请参照图1D，选择性地于基底110与第一掩模层130上形成一抗反射涂层（anti-reflective coating，ARC）162，抗反射涂层162的材质例如为氮化钛（TiN）。之后，于抗反射涂层162上形成一感光材料层164，感光材料层164填满第一开口OP1与第二开口OP2。感光材料层164例如为一光阻层。
之后，请参照图1E，例如以曝光显影的方式移除感光材料层164的位于第一开口OP1中的部分，以蚀刻的方式移除抗反射涂层162的位于第一开口OP1中的部分。此时，也可一并移除抗反射涂层162与感光材料层164的位于（第一开口OP1之间的、或邻近第一开口OP1的）第一掩模层130上的部分。此时，感光材料层164与抗反射涂层162构成一第二掩模层160，但本发明不限于此，只要第二掩模层160可达到保护第二开口OP2下方的基底110不会被蚀刻的效果即可。因此，在其他实施例中，第二掩模层160也可为一单层结构，其材质可为感光材料、或是非感光材料。在本实施例中，第二掩模层160填满第二开口OP2。
接着，以第一掩模层130与第二掩模层160为掩模进行一蚀刻工艺（例如干式蚀刻工艺），以于第一开口OP1下方的基底110中形成多个第一沟槽112。在本实施例中，蚀刻工艺也会使第一掩模层130与第二掩模层160的外露的部分薄化。之后，请参照图1F，例如以湿式蚀刻的方式移除第二掩模层160。
然后，可选择性地于基底110与第一掩模层130上全面性地形成一抗反射涂层172。之后，于抗反射涂层172上形成一感光材料层174，感光材料层174填满第一开口OP1与第二开口OP2。感光材料层174例如为一光阻层。
之后，请参照图1G，例如以曝光显影的方式移除感光材料层174的位于第二开口OP2中的部分，例如以蚀刻的方式移除抗反射涂层172的位于第二开口OP2中的部分。此时，也可一并移除抗反射涂层172与感光材料层174的位于（邻近第二开口OP2的）第一掩模层130上的部分。此时，感光材料层174与抗反射涂层172构成一第三掩模层170，但本发明不限于此，只要第三掩模层170可达到保护第一开口OP1下方的基底110不会被蚀刻的效果效果即可。因此，在其他实施例中，第三掩模层170也可为一单层结构，其材质可为感光材料、或是非感光材料。在本实施例中，第三掩模层170填满第一开口OP1。
接着，以第一掩模层130与第三掩模层170为掩模进行一蚀刻工艺（例如干式蚀刻工艺），以于第二开口OP2下方的基底110中形成第二沟槽114。在本实施例中，蚀刻工艺也会使第一掩模层130与第三掩模层170的外露的部分薄化。
之后，请参照图1H，例如以湿式蚀刻的方式移除第三掩模层170。然后，请参照图1I，例如以蚀刻（如湿式蚀刻）的方式移除第一掩模层130与缓冲层120。在本实施例中，第一沟槽112的深度D1与第二沟槽114的深度D2大抵相同，详细而言，第二沟槽114的深度D2与第一沟槽112的深度D1的差约小于15％（亦即，深度D2与深度D1的差值除以深度D2）。第二沟槽114的宽度W6大于第一沟槽112的宽度W5。
值得注意的是，本实施例是借由使第一掩模层130搭配第二掩模层160、以及使第一掩模层130搭配第三掩模层170的方式分别于不同的蚀刻工艺中形成不同大小的第一与第二沟槽112、114。如此一来，可在个别的蚀刻工艺中借由控制蚀刻时间、蚀刻剂等蚀刻条件，使个别形成的第一沟槽112与第二沟槽114具有相近的深度，进而有效提高第一沟槽112与第二沟槽114的深度一致性（均匀性）。
图2A～2F示出本发明另一实施例的在基底中制作多个沟槽的工艺剖面图。值得注意的是，本实施例类似图1A～1I的实施例，因此，标示相似的附图标记的元件具有相似的结构与材质，于此不再赘述。本实施例与图1A～1I的实施例的差异在于本实施例是先形成第二沟槽114、再形成第一沟槽112。
请参照图2A，提供一基底110，并于其上依序形成缓冲层120、第一掩模层130、抗反射涂层172与感光材料层174。接着，请参照图2B，例如以曝光显影的方式移除感光材料层174的位于第二开口OP2中的部分，例如以蚀刻的方式移除抗反射涂层172的位于第二开口OP2中的部分。此时，也可一并移除抗反射涂层172与感光材料层174的位于（邻近第二开口OP2的）第一掩模层130上的部分。此时，感光材料层174与抗反射涂层172构成一第三掩模层170。
接着，以第一掩模层130与第三掩模层170为掩模进行一蚀刻工艺（例如干式蚀刻工艺），以于第二开口OP2下方的基底110中形成第二沟槽114。在本实施例中，蚀刻工艺也会使第一掩模层130与第三掩模层170的外露的部分薄化。
然后，请参照图2C，移除第三掩模层170，并于基底110与第一掩模层130上依序形成抗反射涂层162与感光材料层164。之后，请参照图2D，例如以曝光显影的方式移除感光材料层164的位于第一开口OP1中的部分，例如以蚀刻的方式移除抗反射涂层162的位于第一开口OP1中的部分。此时，也可一并移除抗反射涂层162与感光材料层164的位于（第一开口OP1之间的、或邻近第一开口OP1的）第一掩模层130上的部分。此时，感光材料层164与抗反射涂层162构成一第二掩模层160。
接着，以第一掩模层130与第二掩模层160为掩模进行一蚀刻工艺（例如干式蚀刻工艺），以于第一开口OP1下方的基底110中形成多个第一沟槽112。在本实施例中，蚀刻工艺也会使第一掩模层130与第二掩模层160的外露的部分薄化。
之后，请参照图2E，例如以湿式蚀刻的方式移除第二掩模层160。然后，请参照图2F，例如以蚀刻（如湿式蚀刻）的方式移除第一掩模层130与缓冲层120。
综上所述，本发明是利用不同的掩模组合分别进行较大沟槽与较小沟槽的蚀刻工艺，以于个别的蚀刻工艺中借由控制蚀刻时间、蚀刻剂等蚀刻条件，使个别形成的较大沟槽与较小沟槽具有相近的深度，进而有效提高沟槽深度的一致性（均匀性）。
本发明虽以优选实施例公开如上，然其并非用以限定本发明的范围，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。
Claims (12)
1.一种在基底中制作多个沟槽的方法，包括：
提供一基底；
于该基底上形成一第一掩模层，该第一掩模层具有至少一第一开口以及至少一第二开口，其中该第二开口大于该第一开口，且该第一开口与该第二开口皆暴露出该基底；
形成一覆盖该第二开口的第二掩模层；
以该第一掩模层与该第二掩模层为掩模进行一第一蚀刻工艺，以于该第一开口下方的该基底中形成一第一沟槽；
移除该第二掩模层；
形成一覆盖该第一开口的第三掩模层；
以该第一掩模层与该第三掩模层为掩模进行一第二蚀刻工艺，以于该第二开口下方的该基底中形成一第二沟槽；以及
移除该第三掩模层。
2.如权利要求1所述的在基底中制作多个沟槽的方法，其中该第二掩模层与该第三掩模层的形成顺序为先形成该第二掩模层，并且在移除该第二掩模层之后才形成该第三掩模层。
3.如权利要求1所述的在基底中制作多个沟槽的方法，其中该第二掩模层与该第三掩模层的形成顺序为先形成该第三掩模层，并且在移除该第三掩模层之后才形成该第二掩模层。
4.如权利要求1所述的在基底中制作多个沟槽的方法，其中该第二掩模层填满该第二开口。
5.如权利要求1所述的在基底中制作多个沟槽的方法，其中该第三掩模层填满该第一开口。
6.如权利要求1所述的在基底中制作多个沟槽的方法，其中形成该第二掩模层的方法包括：
于该基底与该第一掩模层上全面形成一感光材料层，该感光材料层填满该第一开口与该第二开口；
进行一光刻工艺，以移除该感光材料层的位于该第一开口中的部分。
7.如权利要求1所述的在基底中制作多个沟槽的方法，其中形成该第三掩模层的方法包括：
于该基底与该第一掩模层上全面形成一感光材料层，该感光材料层填满该第一开口与该第二开口；
进行一光刻工艺，以移除该感光材料层的位于该第二开口中的部分。
8.如权利要求1所述的在基底中制作多个沟槽的方法，其中该第一掩模层的制作方法包括：
于该基底上形成一缓冲层；
于该缓冲层上形成一第一掩模材料层；
于该第一掩模材料层上形成一第二掩模材料层；
于该第二掩模材料层上形成一图案化光阻层；
以该图案化光阻层为掩模进行一第一蚀刻工艺，以蚀刻该第二掩模材料层而形成一第二图案化掩模层；
移除该图案化光阻层；
以该第二图案化掩模层为掩模进行一第二蚀刻工艺，蚀刻该第一掩模材料层与该缓冲层，以形成贯穿该第一掩模材料层与该缓冲层的该第二开口与该第一开口；以及
移除该第二图案化掩模层。
9.如权利要求10所述的在基底中制作多个沟槽的方法，其中该缓冲层的材质包括有机或无机的抗反射材料，该第一掩模材料层的材质包括金属、硼硅酸玻璃、或硅化钛，该第二掩模材料层的材质包括氮化物。
10.如权利要求1所述的在基底中制作多个沟槽的方法，其中该第一蚀刻工艺与该第二蚀刻工艺皆为干式蚀刻工艺。
11.如权利要求1所述的在基底中制作多个沟槽的方法，其中该些第一沟槽与该第二沟槽的深度大抵相同。
12.如权利要求1所述的在基底中制作多个沟槽的方法，还包括：
在形成该些第一沟槽与该第二沟槽之后，移除该第一掩模层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210195844.7A CN103489773A (zh) | 2012-06-14 | 2012-06-14 | 在基底中制作多个沟槽的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210195844.7A CN103489773A (zh) | 2012-06-14 | 2012-06-14 | 在基底中制作多个沟槽的方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN103489773A true CN103489773A (zh) | 2014-01-01 |
Family
ID=49829916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210195844.7A Pending CN103489773A (zh) | 2012-06-14 | 2012-06-14 | 在基底中制作多个沟槽的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103489773A (zh) |
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