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CN103441148B - 一种集成肖特基二极管的槽栅vdmos器件 - Google Patents

一种集成肖特基二极管的槽栅vdmos器件 Download PDF

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CN103441148B CN201310350487.1A CN201310350487A CN103441148B CN 103441148 B CN103441148 B CN 103441148B CN 201310350487 A CN201310350487 A CN 201310350487A CN 103441148 B CN103441148 B CN 103441148B
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Abstract

一种集成肖特基二极管的槽栅VDMOS器件，属于半导体器件技术领域。本发明在常规槽栅VDMOS器件槽栅结构两侧的漂移区中分别增加一个有肖特基结金属和体电极导电材料构成的附加结构；其中肖特基结金属上与源极金属接触，下与体电极导电材料接触，其余下表面和侧面部分与漂移区相接触形成肖特基结；体电极导电材料的侧面和底面与漂移区之间隔着一层介质层。本发明与具有相同尺寸的传统槽栅VDMOS器件相比可以在相同的击穿电压下，采用更高的漂移区掺杂浓度，因而导通电阻有明显的降低，同时二极管反向恢复特性有明显的改善。

Description

一种集成肖特基二极管的槽栅VDMOS器件
技术领域
本发明属于半导体器件技术领域，涉及槽栅型VDMOS器件，尤其是一种集成了肖特基二极管的槽栅型VDMOS器件。
背景技术
VDMOS是功率半导体中应用最广泛的一类功率器件，它具有易驱动、开关速度快、可集成、工艺简单等优点。在低压领域，槽栅型VDMOS器件因消除了JFET区电阻且具有更小的元胞尺寸，从而具有更低的比导通电阻而被广泛采用。
基本的N沟道槽栅型VDMOS器件结构如图1所示，其中包括：源极金属1、隔离介质3、N+源区4、P型基区5、P+体接触区6、多晶硅栅电极9、栅介质层10、N-漂移区11、N+衬底12和漏极金属13。VDMOS器件经常作为开关器件使用，在低压硬开关电路中，VDMOS器件中由P型基区5、N-漂移区11以及N+衬底12组成寄生的P-i-N二极管作为续流二极管，该二极管被称为体二极管，当VDMOS工作于I-V特性曲线的第三象限时（源极电压高于漏极电压），体二极管导通工作，P型基区5将对N-漂移区11注入空穴，在N-漂移区11中形成电荷的存储，在体二极管反向恢复时，需要先将这些存储电荷抽出，器件才能形成耗尽区从而进入反向阻断状态。体二极管的反向恢复对VDMOS器件开关过程有较大的影响，特别是在VDMOS器件开启过程中，体二极管的反向恢复过程可能引起电流和电压的过冲，造成器件的动态失效，更糟糕的是，VDMOS器件的制造技术通常会导致较高的载流子寿命，因而产生较高的存储电荷和较大的二极管峰值反向电流，因此体二极管与优化的P-i-N二极管相比，具有更糟糕的反向恢复特性，这就使VDMOS器件开关特性进一步变差。为了进一步提升VDMOS的开关特性，需要对该体二极管的性能进行优化，传统的优化方法是采用寿命控制技术来减小二极管的存储电荷，但这同时会影响器件的阈值和器件导通特性；一些新的改进措施主要思想是在VDMOS器件中集成入开关特性更好的反并联二极管，同时将体二极管短路，从而减少存储电荷，得到优化的反向恢复特性，包括以下一些方案：在元胞结构中引入肖特基结或在器件的终端位置引入JBS或者MPS等结构，这是由于肖特基二极管为单极性载流子器件，因而有更好的反向恢复特性；另外还有MCD（MOS控制二极管）结构，利用反向导通MOS来短路体二极管，体二极管只在死区时间导通，从而减小了漂移区存储电荷，降低了二极管开启损耗。
美国专利US7626231和US7713822等都提出了一些将肖特基二极管集成到槽栅型VDMOS器件里的方法：其中，专利US7626231采用在元胞内和结终端处通过刻蚀出附加的槽（到达漂移区），然后在附加槽内填充肖特基金属形成肖特基结；专利US7713822是通过打断槽栅之间台面（mesa）区的P型基区，在断开处插入N型掺杂区域以形成肖特基接触。
发明内容
本发明提出了一种集成肖特基二极管的槽栅VDMOS器件，其核心思想是：基于传统槽栅VDMOS器件，在槽栅两侧引入沟槽型体电极及肖特基二极管。通常肖特基二极管比P-i-N二极管具有更低的结压降，当引入的肖特基二极管导通就可以将器件两端电位钳住，使体二极管无法导通，利用肖特基二极管较低的导通结电压和快恢复特性，提高VDMOS的开关特性。另一方面，沟槽型体电极可以提升VDMOS的导通特性和阻断特性，降低器件反向阻断时的漏电流，从而提高器件的可靠性。
为实现本发明目的，采用的技术方案如下：
一种集成肖特基二极管的槽栅VDMOS器件，其元胞结构如图2所示，包括：高掺杂第一导电类型半导体衬底12、与高掺杂第一导电类型半导体衬底12背面接触的漏极金属13和与高掺杂第一导电类型半导体衬底12正面接触的低掺杂第一导电类型半导体漂移区11；在低掺杂第一导电类型半导体漂移区11顶部两侧分别具有一个第二导电类型半导体体区5，在每个第二导电类型半导体体区5中具有相互独立的高掺杂第一导电类型半导体源区4和高掺杂第二导电类型半导体体接触区6，高掺杂第一导电类型半导体源区4和高掺杂第二导电类型半导体体接触区6的表面与源极金属1相接触；在低掺杂第一导电类型半导体漂移区11顶部中央具有由栅极导电材料9（可采用多晶硅材料或其它金属材料实现）和栅介质层10（可以采用SiO2或Si3N4等低K介质材料，也可以采用Al2O3、TiO2、Ta2O5、ZrO2或HfO2等高K介质材料）构成的槽栅结构，其中栅介质层10包围栅极导电材料9的两侧和底部，栅介质层10分别于高掺杂第一导电类型半导体源区4、第二导电类型半导体体区5和低掺杂第一导电类型半导体漂移区11相接触；栅极导电材料9的顶部与源极金属1之间填充有隔离介质3。所述集成肖特基二极管的槽栅VDMOS器件的元胞结构中，在槽栅结构两侧的低掺杂第一导电类型半导体漂移区11中还分别具有一个有肖特基结金属2和体电极导电材料7（可采用多晶硅材料或其它金属材料实现）构成的附加结构；其中所述肖特基结金属2的上表面与源极金属1接触，下表面中间部分与体电极导电材料7接触，其余下表面和侧面部分与低掺杂第一导电类型半导体漂移区11相接触形成肖特基结；体电极导电材料7的侧面和底面与低掺杂第一导电类型半导体漂移区11之间隔着一层介质层8（可以采用SiO2或Si3N4等低K介质材料，也可以采用Al2O3、TiO2、Ta2O5、ZrO2或HfO2等高K介质材料）。
本发明的工作原理及有益效果：
为解释本发明的工作原理，以图2中所示实现方法为例，假设第一导电类型半导体材料为N型Si材料，第二导电类型半导体材料为P型Si材料。图3为图2所示器件的等效电路。
当本发明提出的VDMOS器件处于二极管续流模式时，源极金属1加正电压，漏极金属13加负电压，由于肖特基二极管的开启电压低于P-i-N体二极管的开启电压，因此由肖特基结金属2和低掺杂第一导电类型半导体漂移区11形成的肖特基二极管会先于由P型基区5、N-漂移区11以及N+衬底12组成寄生的P-i-N二极管（即体二极管）导通，一旦导通，电压就可以被钳在肖特基二极管的导通压降（电压随电流的增大增加缓慢），若肖特基二极管的工作电压低于PN结开启压降（0.7V左右），电流的绝大部分是流过肖特基势垒的电子电流，电子为多子，其在漂移区的存储时间极短，因此漂移区存储电荷极少，若工作电压高于PN结开启压降，由于肖特基二极管的分流作用使得体二极管注入效率下降。
当器件从二极管续流模式转入阻断模式时，漏极金属13变成高电位，源极金属1为低电位，肖特基二极管和体二极管从正向导通状态转入阻断状态之前，将经历反向恢复过程。由于在漂移区的存储电荷量大大降低，避免了高的反向恢复电流尖峰和长的拖尾电流，缩短了反向恢复时间。
当器件完全进入阻断状态后，肖特基二极管和体二极管也处于阻断状态。对常规槽栅型VDMOS来说（如图1），耐压决定于N-漂移区（外延层）11的掺杂浓度，但本发明提供的集成肖特基二极管的槽栅VDMOS器件中体电极导电材料7和介质层8的引入形成了MIS（金属-氧化物-半导体）电容结构，体电极导电材料7和源极金属1的电位相同，为地电位，低于N-漂移区11电位，因此体电极导电材料7将N-漂移区11中的电子吸引到靠近介质层8的位置，在N-漂移区11中引入额外的横向电场，优化了N-漂移区11的电场分布，使其具有更高的阻断电压。如图4所示，左图为常规槽栅VDMOS结构沿AA'线的漂移区电场分布示意图，右图为本发明提出的结构沿BB'线的漂移区电场分布示意图。或者在与传统VDMOS相同的阻断电压下，本发明提出的VDMOS器件可采用更高的漂移区掺杂浓度，获得更低的导通电阻。此外，由于相邻多晶硅体电极7之间的N-漂移区11发生了全耗尽，对肖特基势垒起到了屏蔽作用，本发明提出的集成肖特基二极管的槽栅VDMOS器件不会因为肖特基结构的引入而出现漏电大、温度特性差的问题，提高了器件的可靠性。
当器件正向导通（漏极金属13接高电位，源极金属1接地电位，栅极导电材料9接高电位）时，肖特基二极管处于反向偏压较小的反偏状态，并不导通，对VDMOS的导通特性几乎无影响。
为了验证本发明的有益效果，对本发明提出的集成肖特基二极管的槽栅VDMOS器件和具有相同尺寸的传统槽栅VDMOS结构的阻断特性、导通特性以及体二极管反向恢复特性进行了对比仿真，仿真采用的主要器件参数如表1。
仿真结果表明，本发明提供的集成肖特基二极管的槽栅VDMOS器件与具有相同尺寸的传统槽栅VDMOS器件相比可以在相同的击穿电压（如图5.1所示）下，采用更高的漂移区掺杂浓度，因而导通电阻有明显的降低（如图5.2所示），同时二极管反向恢复特性有明显的改善，如图5.3所示，其中C1为传统槽栅VDMOS体二极管反向恢复曲线，C2为本发明提出结构的二极管反向恢复曲线，对比两曲线，本发明提出的集成肖特基二极管的槽栅VDMOS器件中二极管的反向电流峰值和振荡都有很大的降低，反向恢复时间减小。
表1主要仿真参数
附图说明
图1是传统的VDMOS器件元胞结构示意图。
图2是本发明提出的集成肖特基二极管的槽栅VDMOS器件元胞结构示意图。
图3是图2所示槽栅VDMOS结构的等效电路；
图4是常规槽栅VDMOS器件和本发明提出的集成肖特基二极管的槽栅VDMOS器件的漂移区电场分布示意图，其中左边为常规槽栅VDMOS器件，右边为本发明提出的集成肖特基二极管的槽栅VDMOS器件。
图5.1-5.3是本发明提出集成肖特基二极管的槽栅VDMOS器件与传统结构槽栅VDMOS器件的静态特性以及反向恢复特性的对比。
图5.1是正向阻断特性对比图，此时栅极和源极接地，漏极逐渐加电压，横坐标为漏极电压值，纵坐标为通过器件的线电流密度。
图5.2是导通特性对比图，栅极接高电平，源极接地，漏极逐渐加电压，横坐标为漏极电压值，纵坐标为通过器件的线电流密度。
图5.3是二极管反向恢复特性对比图，栅极始终为低电平，器件由二极管导通状态转换到阻断状态，横坐标为时间，纵坐标为通过器件的电流值；其中，C1为传统槽栅VDMOS体二极管反向恢复曲线，C2为本发明提出结构的二极管反向恢复曲线。
图6.1-6.3是本发明提出结构的另一些实现方式：
图6.1是符合发明要求的一种具体实现方式的剖面图，采用了低掺杂第一导电类型半导体第二外延层15。
图6.2是符合发明要求的另一种具体实现方式的剖面图，其中栅极导电材料9与体电极导电材料7具有相同的槽深。
图6.3是符合发明要求的另一种具体实现方式的剖面图，其中栅极导电材料9底部的栅介质层为厚栅介质层16（其厚度大于栅介质层10的厚度）。
具体实施方式
下面结合附图和实施例，详细描述本发明的技术方案。为了描述方便，本发明的一种集成肖特基二极管的槽栅型VDMOS器件有的地方也简称为器件。
实施例1
图2示出本发明提出的集成肖特基二极管的槽栅VDMOS器件的一个具体实施例，包括：高掺杂第一导电类型半导体衬底12、与高掺杂第一导电类型半导体衬底12背面接触的漏极金属13和与高掺杂第一导电类型半导体衬底12正面接触的低掺杂第一导电类型半导体漂移区11；在低掺杂第一导电类型半导体漂移区11顶部两侧分别具有一个第二导电类型半导体体区5，在每个第二导电类型半导体体区5中具有相互独立的高掺杂第一导电类型半导体源区4和高掺杂第二导电类型半导体体接触区6，高掺杂第一导电类型半导体源区4和高掺杂第二导电类型半导体体接触区6的表面与源极金属1相接触；在低掺杂第一导电类型半导体漂移区11顶部中央具有由栅极导电材料9（可采用多晶硅材料或其它金属材料实现）和栅介质层10（可以采用SiO2或Si3N4等低K介质材料，也可以采用Al2O3、TiO2、Ta2O5、ZrO2或HfO2等高K介质材料）构成的槽栅结构，其中栅介质层10包围栅极导电材料9的两侧和底部，栅介质层10分别于高掺杂第一导电类型半导体源区4、第二导电类型半导体体区5和低掺杂第一导电类型半导体漂移区11相接触；栅极导电材料9的顶部与源极金属1之间填充有隔离介质3。所述集成肖特基二极管的槽栅VDMOS器件的元胞结构中，在槽栅结构两侧的低掺杂第一导电类型半导体漂移区11中还分别具有一个有肖特基结金属2和体电极导电材料7（可采用多晶硅材料或其它金属材料实现）构成的附加结构；其中所述肖特基结金属2的上表面与源极金属1接触，下表面中间部分与体电极导电材料7接触，其余下表面和侧面部分与低掺杂第一导电类型半导体漂移区11相接触形成肖特基结；体电极导电材料7的侧面和底面与低掺杂第一导电类型半导体漂移区11之间隔着一层介质层8（可以采用SiO2或Si3N4等低K介质材料，也可以采用Al2O3、TiO2、Ta2O5、ZrO2或HfO2等高K介质材料）。
其主要制备工艺过程如下：
（1）在高掺杂第一导电类型半导体衬底12上外延生长一定厚度的第一导电类型半导体外延层，外延过程中进行掺杂以形成低掺杂浓度的漂移区11；
（2）通过离子注入形成第二导电类型半导体体区5；
（3）光刻，通过离子注入形成高掺杂第二导电类型半导体体接触区6；
（4）通过离子注入形成高掺杂第一导电类型半导体源区4；
（5）采用槽栅掩膜，光刻、刻蚀半导体，形成栅极沟槽，淀积或者生长栅介质层10，填充多晶硅形成多晶硅栅电极9并进行抛光；
（6）采用体电极掩膜，光刻、刻蚀半导体，形成槽栅两侧的体电极沟槽，淀积或者生长介质层8，填充多晶硅形成多晶硅体电极7并进行抛光；
（7）淀积隔离介质3形成栅电极隔离层，典型的材料为BPSG（硼磷硅玻璃）；
（8）光刻，刻蚀介质层后，再刻蚀半导体，刻蚀深度要确保大于第二导电类型基区结深，然后淀积肖特基结金属2，刻蚀掉多余金属；
（9）淀积源极金属1并利用光刻和刻蚀去除多余金属。
在实施过程中可以根据具体情况，在基本结构不变的情况下，进行一定的变通设计，例如：
（1）肖特基结金属2可以采用钛及其合金、钛的氮化物、铂及其合金、铂的硅化物、钯及其合金、钯的硅化物等。
（2）源极金属可以是：铝、铜等半导体工艺可以实现的能形成良好接触的金属、合金或者化合物。
实施例2
如图6.1所示，实施例2与实施例1相比，大体工艺相同，只是在低掺杂第一导电类型半导体漂移区11（第一外延层）表面增加了低掺杂第一导电类型半导体的第二外延层15。
根据需要，可以通过调节第二外延层15的浓度来调节肖特基二极管的开启电压和耐压，而调节该浓度也会对器件正向导通特性造成略微影响，降低第二外延层15掺杂浓度可以增大肖特基结的耐压，但也同时会增大漂移区电阻，使导通压降略微上升，可以根据具体情况进行折中设计。
实施例3
如图6.2所示，实施例3与实施例1相比，多晶硅栅电极10和两侧的多晶硅体电极7采用相同的沟槽深度。
采用相同的沟槽深度，使得栅电极沟槽和两侧体电极沟槽可以在同一步刻蚀工艺中形成，可以减少一步刻蚀的工艺步骤；另外，这个设计可以更有效地优化正向阻断时漂移区内的电场分布，原因是从槽顶部到电场线最密集的底部各个槽之间都可以形成相互的保护，分散局部集中的电场线，器件耐压得以进一步提高。
实施例4
如图6.3所示，实施例4与实施例1相比，栅极导电材料10和两侧的体电极导电材料7采用相同的槽深，但多晶硅栅电极10的底部采用厚栅介质层16（其厚度大于栅介质层10的厚度）。
采用相同的沟槽深度，使得栅电极沟槽和两侧体电极沟槽可以在同一步刻蚀工艺中形成；另外，栅极导电材料10底部采用厚栅介质层16减小了栅漏电容，可以提升器件的开关特性。

Claims (6)

1.一种集成肖特基二极管的槽栅VDMOS器件，其元胞结构包括：高掺杂第一导电类型半导体衬底(12)、与高掺杂第一导电类型半导体衬底(12)背面接触的漏极金属(13)和与高掺杂第一导电类型半导体衬底(12)正面接触的低掺杂第一导电类型半导体漂移区(11)；在低掺杂第一导电类型半导体漂移区(11)顶部两侧分别具有一个第二导电类型半导体体区(5)，在每个第二导电类型半导体体区(5)中具有相互独立的高掺杂第一导电类型半导体源区(4)和高掺杂第二导电类型半导体体接触区(6)，高掺杂第一导电类型半导体源区(4)和高掺杂第二导电类型半导体体接触区(6)的表面与源极金属(1)相接触；在低掺杂第一导电类型半导体漂移区(11)顶部中央具有由栅极导电材料(9)和栅介质层(10)构成的槽栅结构，其中栅介质层(10)包围栅极导电材料(9)的两侧和底部，栅介质层(10)分别于高掺杂第一导电类型半导体源区(4)、第二导电类型半导体体区(5)和低掺杂第一导电类型半导体漂移区(11)相接触；栅极导电材料(9)的顶部与源极金属(1)之间填充有隔离介质(3)；
其特征在于：所述集成肖特基二极管的槽栅VDMOS器件的元胞结构中，在槽栅结构两侧的低掺杂第一导电类型半导体漂移区(11)中还分别具有一个有肖特基结金属(2)和体电极导电材料(7)构成的附加结构；其中所述肖特基结金属(2)的上表面与源极金属(1)接触，下表面中间部分与体电极导电材料(7)接触，其余下表面和侧面部分与低掺杂第一导电类型半导体漂移区(11)相接触形成肖特基结；体电极导电材料(7)的侧面和底面与低掺杂第一导电类型半导体漂移区(11)之间隔着一层介质层(8)，体电极导电材料(7)和介质层(8)的引入形成了MIS电容结构。
2.根据权利要求1所述的集成肖特基二极管的槽栅VDMOS器件，其特征在于，所述栅极导电材料(9)和体电极导电材料(7)采用相同的槽深。
3.根据权利要求2所述的集成肖特基二极管的槽栅VDMOS器件，其特征在于，所述栅极导电材料(9)底部的栅介质采用厚栅介质(16)，所述厚栅介质(16)的厚度大于栅介质层(10)的厚度。
4.根据权利要求1、2或3所述的集成肖特基二极管的槽栅VDMOS器件，其特征在于，在第一导电类型半导体漂移区(11)表面增加低掺杂第一导电类型半导体的第二外延层(15)，使得肖特基结金属(2)与所述低掺杂第一导电类型半导体的第二外延层(15)相接触形成肖特基结，通过调节低掺杂第一导电类型半导体的第二外延层(15)的掺杂浓度来调节肖特基二极管的开启电压和耐压。
5.根据权利要求1、2或3所述的集成肖特基二极管的槽栅VDMOS器件，其特征在于，所述肖特基结金属(2)采用钛及其合金、钛的氮化物、铂及其合金、铂的硅化物、钯及其合金或钯的硅化物实现。
6.根据权利要求1、2或3所述的集成肖特基二极管的槽栅VDMOS器件，其特征在于，所述栅介质层(10)和介质层(8)材料采用SiO2或Si3N4低K介质材料，或者采用Al2O3、TiO2、Ta2O5、ZrO2或HfO2高K介质材料，二者相同或不相同。
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